JP2659536B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JP2659536B2 JP2659536B2 JP61315620A JP31562086A JP2659536B2 JP 2659536 B2 JP2659536 B2 JP 2659536B2 JP 61315620 A JP61315620 A JP 61315620A JP 31562086 A JP31562086 A JP 31562086A JP 2659536 B2 JP2659536 B2 JP 2659536B2
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- diode
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- memory
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体メモリ装置に関し、特に半導体メ
モリの構造に関するものである。
モリの構造に関するものである。
従来のダイナミックRAMのメモリセルを第３図に示
す。図において、１はシリコン基板、２はフィールド酸
化膜、３はメモリトランジスタの拡散層（ビット線）、
４はメモリキャパシタの拡散層、５はメモリトランジス
タのゲート（ワード線）、６はメモリキャパシタの電
極、７は薄い酸化膜である。
す。図において、１はシリコン基板、２はフィールド酸
化膜、３はメモリトランジスタの拡散層（ビット線）、
４はメモリキャパシタの拡散層、５はメモリトランジス
タのゲート（ワード線）、６はメモリキャパシタの電
極、７は薄い酸化膜である。
次に動作について説明する。データの書き込みは、ワ
ード線５を高電位にしておき、ビット線３に高電位を印
加する。するとメモリトランジスタはオンしているため
電流がメモリキャパシタへ流れ込む。この後、ワード線
５の電位を0Vにするとトランジスタはオフし、データが
メモリキャパシタに記憶される。
ード線５を高電位にしておき、ビット線３に高電位を印
加する。するとメモリトランジスタはオンしているため
電流がメモリキャパシタへ流れ込む。この後、ワード線
５の電位を0Vにするとトランジスタはオフし、データが
メモリキャパシタに記憶される。
読み出し動作は、ビット線３に電荷測定回路（センス
アンプ）を接続しておき、ワード線５を高電位にする
と、キャパシタの拡散層４の電荷の有無がセンスアンプ
で検知される。
アンプ）を接続しておき、ワード線５を高電位にする
と、キャパシタの拡散層４の電荷の有無がセンスアンプ
で検知される。
従来のメモリセルは以上のように構成されているの
で、微細化によりメモリトランジスタがパンチスルー現
象などの原因で性能低下を起こし、メモリ機能を失う。
またメモリキャパシタの面積が減少し蓄積電荷量が少な
くなるため誤動作も発生するなどの問題もあった。
で、微細化によりメモリトランジスタがパンチスルー現
象などの原因で性能低下を起こし、メモリ機能を失う。
またメモリキャパシタの面積が減少し蓄積電荷量が少な
くなるため誤動作も発生するなどの問題もあった。
この発明は以上のような問題点を解消するためになさ
れたもので、メモリセルの微細化が容易に可能であると
ともに、同一のメモリセルでも多量の電荷を蓄積可能な
半導体メモリを得ることを目的とする。
れたもので、メモリセルの微細化が容易に可能であると
ともに、同一のメモリセルでも多量の電荷を蓄積可能な
半導体メモリを得ることを目的とする。
この発明に係る半導体メモリ装置は、従来のメモリト
ランジスタの代りにダイオードを用い、このダイオード
に対して情報の読み書きのための外部クロック、即ち、
書き込み信号線の印加電圧を与えるように構成するとと
もに、該ダイオードの上に、読み出し信号線が接続され
るショットキバリア型のダイオードと、メモリセル選択
線の印加電圧が与えられる電荷蓄積用のトレンチ型のキ
ャパシタとを積層配置するようにしたものである。
ランジスタの代りにダイオードを用い、このダイオード
に対して情報の読み書きのための外部クロック、即ち、
書き込み信号線の印加電圧を与えるように構成するとと
もに、該ダイオードの上に、読み出し信号線が接続され
るショットキバリア型のダイオードと、メモリセル選択
線の印加電圧が与えられる電荷蓄積用のトレンチ型のキ
ャパシタとを積層配置するようにしたものである。
この発明においては、外部クロックによって電荷をト
レンチ型のメモリキャパシタに蓄積し又は放出するため
のゲートとして作用するダイオードの上に、上記トレン
チ型のキャパシタ、及び読み出し信号線が接続されたシ
ョットキゲート型のダイオードが積層配置された構造と
なっている。
レンチ型のメモリキャパシタに蓄積し又は放出するため
のゲートとして作用するダイオードの上に、上記トレン
チ型のキャパシタ、及び読み出し信号線が接続されたシ
ョットキゲート型のダイオードが積層配置された構造と
なっている。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例による半導体メモリ装置
を示し、図において、10は電荷を蓄積するキャパシタで
あり、11は電荷蓄積用のダイオード、12は電荷読み出し
及び電荷放電用のダイオード、13は外部回路から電荷を
送り込む書き込み信号線（書き込み線）、14は電荷読み
出し及び電荷放電用信号線（読み出し線）、15はメモリ
セルの選択線である。
を示し、図において、10は電荷を蓄積するキャパシタで
あり、11は電荷蓄積用のダイオード、12は電荷読み出し
及び電荷放電用のダイオード、13は外部回路から電荷を
送り込む書き込み信号線（書き込み線）、14は電荷読み
出し及び電荷放電用信号線（読み出し線）、15はメモリ
セルの選択線である。
第２図は第１図の中の１つのメモリセルの構造の断面
を示している。20は絶縁物基板、21は絶縁物基板20上に
島状に形成されたｐ型シリコン層、22はシリコン層21の
上に形成されたｎ型シリコン層、23はキャパシタ電極、
24はタンタルの酸化物のような高誘電率の薄い絶縁層、
25はｐ型領域、26はｎ型とｐ型部分を接続する導電体
層、27はｐ型領域25のｐ型に対しショットキーダイオー
ドを形成する材料である。
を示している。20は絶縁物基板、21は絶縁物基板20上に
島状に形成されたｐ型シリコン層、22はシリコン層21の
上に形成されたｎ型シリコン層、23はキャパシタ電極、
24はタンタルの酸化物のような高誘電率の薄い絶縁層、
25はｐ型領域、26はｎ型とｐ型部分を接続する導電体
層、27はｐ型領域25のｐ型に対しショットキーダイオー
ドを形成する材料である。
次に動作について第１図を用いて説明する。第１図の
外周に記したf,＋α，−α,0,セはそれぞれ書き込み
時，読み出し時，クリア時の各信号線の電圧状態を示
し、ｆはフローティング、＋α，−α,0は＋α，−α,0
V,セはセンスアンプへ接続した状態を示す。
外周に記したf,＋α，−α,0,セはそれぞれ書き込み
時，読み出し時，クリア時の各信号線の電圧状態を示
し、ｆはフローティング、＋α，−α,0は＋α，−α,0
V,セはセンスアンプへ接続した状態を示す。
（１） 書き込み動作と保持 書き込みの場合には選択された信号線13,14を＋αボ
ルトにし、選択された選択線15を０ボルトにし、その他
の信号線を全てフローティングとする。すると選択され
たメモリセルのダイオード11のみがオンし、キャパシタ
10に電荷が蓄積される。その後、全ての信号線をフロー
ティングとし、電荷を保持する。
ルトにし、選択された選択線15を０ボルトにし、その他
の信号線を全てフローティングとする。すると選択され
たメモリセルのダイオード11のみがオンし、キャパシタ
10に電荷が蓄積される。その後、全ての信号線をフロー
ティングとし、電荷を保持する。
（２） 読み出し動作とリフレッシュ 選択されたメモリセルの書き込み信号線13を０ボルト
にし、信号線14にセンスアンプを接続する。すると、キ
ャパシタ10に電荷があればこれをダイオード12を通って
読み出し信号線14に流れ、電荷のあることがわかる。キ
ャパシタ10に電荷がなければ電流は流れない。キャパシ
タ10に電荷があった場合には書き込み動作を行ないリフ
レッシュしておく。
にし、信号線14にセンスアンプを接続する。すると、キ
ャパシタ10に電荷があればこれをダイオード12を通って
読み出し信号線14に流れ、電荷のあることがわかる。キ
ャパシタ10に電荷がなければ電流は流れない。キャパシ
タ10に電荷があった場合には書き込み動作を行ないリフ
レッシュしておく。
（３） クリア動作 選択されたメモリセルの読み出し信号線14を０ボルト
にすると、キャパシタ10に電荷があればダイオード12を
通って放電され、電荷がなくなる。
にすると、キャパシタ10に電荷があればダイオード12を
通って放電され、電荷がなくなる。
以上のように本実施例装置は、外部クロックによっ
て、キャパシタに電荷を蓄積し、それを読み出し、メモ
リとして動作することがわかる。電荷の読み出し時のS/
N比を良くするためには、キャパシタの容量を大きくす
る必要があるので、第３図のようにキャパシタをトレン
チ構造にするのが有効である。また、絶縁基板上にSi単
結晶を形成する技術としては、選択エピタキシャル技術
や選択再結晶化技術がある。
て、キャパシタに電荷を蓄積し、それを読み出し、メモ
リとして動作することがわかる。電荷の読み出し時のS/
N比を良くするためには、キャパシタの容量を大きくす
る必要があるので、第３図のようにキャパシタをトレン
チ構造にするのが有効である。また、絶縁基板上にSi単
結晶を形成する技術としては、選択エピタキシャル技術
や選択再結晶化技術がある。
なお、第３図において、ｐ型とｎ型を反転し、信号線
の印加電圧である＋αボルトを−αボルトにすることに
より、相補型のメモリを形成することもできる。
の印加電圧である＋αボルトを−αボルトにすることに
より、相補型のメモリを形成することもできる。
以上のように、この発明に係る半導体メモリ装置によ
れば、従来トランジスタで構成していたゲートの機能
を、ダイオードと情報の読み書きのための外部クロック
により行なうようにし、このダイオードの上に電荷蓄積
用のキャパシタと、読み出し用のショットキ接合型のダ
イオードとを積層配置したため、微細化に伴うトランジ
スタ特性の悪化が無く、微細なメモリセルを実現でき、
しかも製造工程を簡単にすることができるという効果が
ある。また、電荷蓄積用のキャパシタにトレンチ型のも
のを用いることで、微細化に伴う電荷蓄積容量の低下を
防止して、同一のチップ上に大容量メモリが得られると
いう効果がある。
れば、従来トランジスタで構成していたゲートの機能
を、ダイオードと情報の読み書きのための外部クロック
により行なうようにし、このダイオードの上に電荷蓄積
用のキャパシタと、読み出し用のショットキ接合型のダ
イオードとを積層配置したため、微細化に伴うトランジ
スタ特性の悪化が無く、微細なメモリセルを実現でき、
しかも製造工程を簡単にすることができるという効果が
ある。また、電荷蓄積用のキャパシタにトレンチ型のも
のを用いることで、微細化に伴う電荷蓄積容量の低下を
防止して、同一のチップ上に大容量メモリが得られると
いう効果がある。
第１図は本発明の一実施例によるメモリセルの回路構成
及び外部クロックを示す図、第２図は上記メモリセルの
構造を示す図、第３図は従来のDRAMのメモル構造を示す
図である。 10は電荷蓄積用キャパシタ、11は電荷蓄積用ダイオー
ド、12は電荷放電用ダイオード、13は書き込み信号線、
14は読み出し信号線、15はメモリセル選択線、20は絶縁
物基板、21はｐ型シリコン層、22はｎ型シリコン層、23
はキャパシタ電極、24は絶縁層、25はｐ型領域、26は導
電体層、27はショットキー形成材料である。
及び外部クロックを示す図、第２図は上記メモリセルの
構造を示す図、第３図は従来のDRAMのメモル構造を示す
図である。 10は電荷蓄積用キャパシタ、11は電荷蓄積用ダイオー
ド、12は電荷放電用ダイオード、13は書き込み信号線、
14は読み出し信号線、15はメモリセル選択線、20は絶縁
物基板、21はｐ型シリコン層、22はｎ型シリコン層、23
はキャパシタ電極、24は絶縁層、25はｐ型領域、26は導
電体層、27はショットキー形成材料である。
Claims (2)
- 【請求項１】第１のダイオードと、該第１のダイオード
の上に積層されたトレンチ形状のコンデンサとを電気的
に直列に接続してなる２端子素子の各端子をそれぞれ書
き込み信号線，メモリセル選択線に接続する一方、上記
第１のダイオードとコンデンサとの接続点にその一方側
が接続されるとともにその他方側が読み出し信号線に接
続され、上記第１のダイオードの上に積層されたショッ
トキバリア型の第２のダイオードからなるメモリセルを
マトリクス状に相互接続してなるメモリセルアレイと、 外部クロックにより上記メモリセルアレイを構成するメ
モリセルのうちの１つを選択し該メモリセルに対しデー
タの書き込み，読み出しを行なう周辺回路とを備えたこ
とを特徴とする半導体メモリ装置。 - 【請求項２】上記周辺回路は上記メモリセルの書き込み
時には上記書き込み信号線に＋αV,読み出し信号線に＋
αV,メモリセル選択線に0Vの電圧を印加し、上記メモリ
セルの読み出し時には書き込み信号線に0Vを，読み出し
信号線にセンスアンプ入力を，メモリセル選択線に0Vの
電圧を印加し、メモリセルのクリア時には書き込み信号
線，読み出し信号線，メモリセル選択線のすべてに0Vの
電圧を印加するものであることを特徴とする特許請求の
範囲第１項記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61315620A JP2659536B2 (ja) | 1986-12-23 | 1986-12-23 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61315620A JP2659536B2 (ja) | 1986-12-23 | 1986-12-23 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63160090A JPS63160090A (ja) | 1988-07-02 |
| JP2659536B2 true JP2659536B2 (ja) | 1997-09-30 |
Family
ID=18067555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61315620A Expired - Lifetime JP2659536B2 (ja) | 1986-12-23 | 1986-12-23 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2659536B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201035711A (en) * | 2009-03-20 | 2010-10-01 | Well Shin Technology Co Ltd | Assistant circuit of power |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5639058B2 (ja) * | 1971-09-21 | 1981-09-10 | ||
| US4715685A (en) * | 1985-03-04 | 1987-12-29 | Energy Conversion Devices, Inc. | Liquid crystal display having potential source in a diode ring |
-
1986
- 1986-12-23 JP JP61315620A patent/JP2659536B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63160090A (ja) | 1988-07-02 |
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