JPS5856264B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 この発明は半導体記憶装置に関する。

従来の半導体記憶装置は１つの記憶セルの２状態を論理
“ｌ Ｑ ９１ 、 ｆｆ ｌ ｊｌに対応させて情報
を記憶する１ビット／セル方式であるため、集積度は製
造技術から制限される幾何学的寸法で決定される。

このため、より大きな記憶容量を有する半導体記憶装置
を実現するには、製造技術の飛躍が不可欠であった。

この発明は、新しい原理により１つの記憶セルで固定記
憶データとユーザが任意に書込み、読出しのできるデー
タとを記憶することを可能とし、従って幾何学的集積度
を変えることなく大幅なデータ集積密度の向上を可能と
した半導体記憶装置を提供するものである。

この発明は、ＭＯＳダイナミックＲＡＭとして知られる
随時読出し書込み型の半導体記憶装置１（ＲＷＭ）であ
って、しかもこれを読出し専用メモリ（ＲＯＭ）として
も用いられるように、各記憶セルに二値の固定記憶デー
タを書込んだことを特徴としている。

即ちこの発明における記憶セルは、半導体基板に、互い
に隣接する第１、第２の電極をそれぞれ絶縁膜を介して
配設すると共に第２の電極に隣接する位置に基板と逆の
導電型層を設けた構造を有する。

この記憶セルの基本構造は、第１の電極がワード線に接
続されるＭＯＳトランジスタのゲート電極、第２の電極
がＭＯＳキャパシタ電極、基板と逆の導電型層がビット
線に接続される前記ＭＯＳトランジスタのドレインであ
って、１トランジスタ／セルのＭＯＳダイナミックＲＡ
Ｍの記憶セルとして知られているものである。

この発明では、このような構造の記憶セルを複数個集積
形成する場合に、その各々に二値の固定記憶データを書
込んだこと、即ち、第１の電極下の作りつけの基板表面
電位がそれぞれ二種の値のいずれかをとるように構成し
て、この作りつけの基板表面電位を非破壊情報としてＲ
ＯＭの機能を併せ持たせたことが基本である。

この発明では更に、ダイナミックＲＡＭに通常用いられ
る記憶セルと同様の構造をもつダミーセルについて、二
値の固定記憶データに対応する出力の中間値を出力する
ように構成して、このダミーセル出力との比較により記
憶セルの情報出力を判定するようにしたものである。

この発明に係る半導体記憶装置の原理を説明する。

いま、第１図および第２図に示すようなＭＩＳ構造を考
える。

第１図はｐ型半導体基板１上に絶縁膜２を介して電極３
を配設したものであり、第２図はｐ型半導体基板１の表
面部に基板１より不純物濃度の高いｐ＋型層１′を設け
て、絶縁膜２を介して電極３を配設したものである。

このようなＭＩＳ構造においては、半導体基板表面電位
ＦＳは電極３への印加型ＥＶ。

に対して第３図のような特性曲線を描く。

Ａが第１図のＭＩＳ構造、Ｂが第２図のＭＩＳ構造の場
合である。

この発明の記憶セルでは、上述したような２種の基板表
面電位特性を固定記憶データの形成に用いることが基本
となる。

第４図ａ、ｂはこの発明の一実施例の記憶セル構造を模
式的に示したもので、ａが固定記憶データ゛０″に対応
する構造であり、ｂが固定記憶データ゛１″に対応する
構造である。

即ち、この記憶セルはｐ型半導体基板１１を用い、その
上に絶縁膜１２１を介して互いに隣接する第１、第２の
電極１３０，１３□を設け、かつ基板１１の第２の電極
１３□に隣接する位置にｎ型層１４を設けている。

この例では第２の電極１３２はその一部が絶縁膜１２□
を介して第１の電極１３□上に重なるように構成しであ
る。

そして、固定記憶データ″Ｏｔｔに対応するセルには、
第４図ａのように第１の電極１３１の下にｐ型層１５を
設ける。

つまり、第１の電極１３、下の基板表面電位の高い状態
を”１″、低い状態を“０９１に対応させる。

このような記憶セルを所望のデータに従って一枚の半導
体基板に配置することで、固定記憶装置が得られ、更に
後述するように、この記憶セル構造では固定データの記
憶他に、ユーザが任意に書込み、読出しのできる記憶動
作が可能となる。

第５図は、第４図ａ、ｂに示す記憶セルからの２値情報
ｆ＋ １？＋ 、 ？＋ Ｑ ｌ＋出力を確実に判定す
るために記憶セルと共に集積されるダミーセルである。

即ち、ダミーセルは記憶セルと基本的に同様の構造を持
ち、？＋ ０１１出力と゛１″出力の中間イ直を出力す
るように、この例では゛］″状態の記憶セルと同じ基板
表面電位に設定し、かつ第１の電極１３１′の面積を記
憶セルにおける第１の電極１３１の面積の３０〜７０％
の範囲の適当な値に設定している。

このようなダミーセルは複数個配列される記憶セルに対
して少くとも１側設ければよい。

そして、記憶セルと共に共通の電圧で駆動し、ある番地
の記憶セルを読出すときに、ダミーセルの出力を参照信
号とする。

即ち、第６図に示すように、ある記憶セルＭＳの出力を
感知回路ＳＡに接続するときに、同時に駆動されるダミ
ーセルＤＳの出力を参照信号として感知回路ＳＡに与え
、参照信号との大小関係により＋ ｌ １１．”０″の
判定を行うものである。

以上のような構造の記憶セルおよびダミーセルを集積し
て構成したメモリについて、まず固定記憶データの読出
し動作を説明する。

第７図ａ、ｂハソれぞれ第４図ａ、ｂの記憶セルについ
て、第８図に示すタイミングチャートに従って電圧を印
加したときの基板表面電位分布の遷移と少数キャリア（
この例では電子）の移動の様子を示している。

ダミーセルについては第４図すの゛１パ状態の記憶セル
と基本的に同様の変化を示すので、第７図すをダミーセ
ルの動作説明にも用いる。

なお、第１、第２の電極１３１．１３□に印加する電圧
■。

□、■ｏ２と基板表面電位ＦＳおよび。＋型層１４の電
位■。

の関係は第３図に示しである。第８図に示すように、第
１の電極１３．．１３１’にはＶＧｔ −Ｖ３なる電圧
が常時印加されており、この第１の電極１３１，１３１
’下の基板表面電位は、０″のセルＦ ｓ ＝Ｆ ”
１ ”のセルおよＩ びダミーセルで’Ｉ’ｓ ＝ Ｆ３となっている。

読出し動作に入る前は、第２の電極１３□の電圧がＶＧ
２＝■１ ｔ ｎ 型層１４の電圧が■。

＝■４テアリ、第１の電極１３１下には少数キャリアは
ない。

第８図のタイムチャートに従って、ＶＧ２＝Ｖ２１■ｏ
＝■４とした時刻ｔ１では、いずれのセルでも、第２の
電極１３□下の表面電位Ｆ８＝￥／２＜Ｆ４となり、第
１の電極１３、下に少数キャリアが蓄積される。

続いて、■ｏ＝Ｖ５に戻した時刻ｔ２においては、”Ｏ
ｎ状態のセルでは、第１の電極１３１下の少数キャリア
がｎ 型層１４に全て放出される。

これに対し、′１”状態のセルおよびダミーセルでは、
第１の電極１３□、１３□′下と第２の電極１３２下に
Ｆ２−４’３なる電位障壁ができるので、第１の電極１
３１．１３．’下に少数キャリアが残る。

そして、選ばれた記憶セルとダミーセルのｎ 型層１４
を信号感知回路に接続して■。

２＝■３に引上げると、′″１″１″状態セルでは電位
障壁がなくなって第１の電極１３１下に蓄積されていた
少数キャリアがｎ 型層１４に放出される。

第１の電極１３１下のキャパシタンスをＣ８とすると、
このとき放出される電荷量はＣ８（’３ Ｖ’２）で
ある。

″０″状態の記憶セルでは少数キャリアの放出はない。

また、ダミーセルでは１１″状態の記憶セルと同様に少
数キャリアの放出があるが、その量は、第１の電極１３
１′の面積の第１の電極１３１の面積に対するｌｄとす
ると、αＣｏ（熟Ｆ２ ）である。

従って、ダミーセルからの信号電荷を参照信号とし、感
知回路で記憶セルからの信号電荷を検出することにより
、参照信号より大きいときに”１″、小さいときに”Ｏ
ｎと判定されることになる。

以上のように、記憶セルと同様の構造をもった参照信号
用ダミーセルを設けることで、製造時に避けられない素
子パラメータのバラツキによるデータ読出しの際の不安
定性を防止することができる。

例えば、ダミーセルおよび記憶セルの電極下の絶縁膜厚
が規定値と異なる場合でも、同一チップ内では変動量か
はゾ同じと考えられ、これによる蓄積電荷量の変動もダ
ミーセルと記憶セルについて同じ割合となり、信号感知
のための余裕度の低下はない。

また、情報読出し時に、信号感知回路に記憶セルとダミ
ーセルから伝達される雑音も、両者の構造が同じである
ことからはマ同じものとなり、相殺される。

次に、この発明に係る記憶装置による任意のデータの書
込み、読出しについて説明する。

第４図ａ、ｂは前述のように固定記憶データ″′０″・
ｎ １ ｎに対応するが、この固定記憶データに拘りな
く、通常の１トランジスタ／セル方式のダイナミックＲ
ＡＭと同様の動作が可能である。

なお、ダミーセルは常に“１”の書込み、読出し動作と
同じ電圧で駆動される。

第９図ａ、ｂはそれぞれ第４図ａ、ｂに対応する記憶セ
ルについて、１”。

”０”の書込み、読出し状態における基板表面電位分布
の様子を示している。

第５図のダミーセルについては第９図すの上半分に示す
１”書込み、読出しと同様の状態変化を示す。

即ち、第１の電極１３１，１３．′には常時一定の電圧
■。

１＝■３を与えておき、第１の電極１３１，１３１′下
に■。

＝Ｖ４なる重臣で少数キャリアを蓄積し、第２の電極１
３２に■。

２−■１を印加した状態が１”書込み状態である。

そして、■ｏ２＝■２に下げて第１の電極１３１，１３
１’下に蓄積されていた少数キャリアをｎ＋型層１４に
放出することで、先の固定記憶データの読出しと同様に
して”１″読出しが行われる。

一方、■ｏ＝■４′（〈Ｆ２）なる電圧で第１の電極１
３、下に少数キャリアを蓄積した状態が”０”である。

このとき、ｐ＋型層１５が形成された記憶セル、即ち固
定記憶データ”０”が書込まれたセルには少数キャリア
は蓄積されず、固定記憶データ”１″の記憶セルに僅か
な少数キャリアが蓄積される。

ダミーセルには”１″の書込みと同様、■ｏ＝■４で第
１の電極１３１′下に少数キャリアが蓄積される。

そして、”１″読出しと同様に、■Ｇ２＝■ｌから■Ｇ
２＝■２に丁げることで”Ｏｎ読出しが行われる。

このとき、少数キャリアの放出は固定記憶状態″０”、
１″いずれの記憶セルでも見られず、ダミーセルからの
みキャリアの放出があり、先の固定記憶データ”０”の
読出しと同様の原理で信号感知回路により”ｏ”が判定
される。

以上のように、この発明に係るメモリでは、固定記憶デ
ータと共に、これを破壊することなく任意に書込み、読
出しのできるデータを記憶することが可能で、従来のも
のに比べて、幾何学的集積度を変えることなく、実質的
に約２倍のデータ集積密度を実現することができる。

また、記憶セルと同様の構造を持ち２値情報出力の中間
値を出力するダミーセルを設けて、このダミーセル出力
との比較により２値情報出力を判定することにより、非
常に安定な信号感知ができる。

なお、上記実症例では、固定記憶データとして基板表面
電位に高低をつけるために、表面部の不鈍物濃度を変え
るようにしたが、例えば第１の電極１３、下の絶縁膜１
２１の厚みを変えることで基板表面電位に高低をつけて
もよい。

その他、この発明はその趣旨を逸脱しない範囲で種々変
形実施することが可能である。

【図面の簡単な説明】

第１図〜第３図はこの発明における固定記憶データの記
憶原理を説明するための図、第４図ａ。 ｂはこの発明の一実施例における固定記憶ア゛−タ”０
” ＄１１１１に対応する記憶セル構造を示す図、第５
図は同じくダミーセル構造を示す図、第６図はデータ読
出しの原理を説明するための図、第７図ａ、ｂはそれぞ
れ第４図ａ、ｂに示すメモリセル構造の読出し動作時の
基板表面電位分布の変化の様子を示す図、第８図は上記
読出し動作のタイミングチャート、第９図ａ、ｂはそれ
ぞれ第４図ａ、ｂのメモリセル構造による任意のデータ
の書込み、読出し動作を説明するための図である。 １１・・・・・・ｐ型半導体基板、１２． 、１２□・
−・・・・絶縁膜、１３□、１３１′・・・・・・第１
の電極、１３□００００．。 第２の電極、１４・・・・・・計型層。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基板に、互いに隣接する第１、第２の電極を
   それぞれ絶縁膜を介して配設すると共に第２の電極に隣
   接する位置に基板と逆の導電型層を設けた記憶セルを複
   数個集積形成して構成される随時読出し書込み型の半導
   体記憶装置において、前記複数個の記憶セルの各々は、
   その第１の電極下の作りつけの基板表面電位がそれぞれ
   二種の値のいずれかをとるように構成されて、二値の固
   定記憶データが書込まれており、かつ前記記憶セルと同
   様の構造をもち前記二値の固定記憶データ出力の中間値
   を出力するダミーセルを設けて、このダミーセル出力と
   の比較により前記記憶セルの情報出力を判定するように
   したことを特徴とする半導体記憶装置。 ２ 前記第１の電極下の二種の基板表面電位を、基板表
   面部の不純物濃度により設定した特許請求の範囲第１項
   記載の半導体記憶装置。 ３ 前記第１の電極下の二種の基板表面電位を、第１の
   電極下の絶縁膜の厚さにより設定した特許請求の範囲第
   １項記載の半導体記憶装置。