JPS62254462A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、２トランジスター１セル型にかかるＤＲＡＭ
等のメモリ装置に関する。

〔発明の概要〕

本発明は、書き込み選択ゲートを有する第１トランジス
タと読み出し選択ゲート及び記憶内容増幅ゲートを有す
る第２トランジスタと容量とを有してなるメモリ装置に
おいて、上記第２トランジスタのチャンネル領域を半導
体基板から成長形成された領域内に形成することにより
、セル面積の縮小化等を図るものである。

〔従来の技術〕

一般に、ＤＲＡＭ等のメモリ装置は、情報信号を該メモ
リセル内の容量に電荷の形で記憶保持する構造になって
おり、近年の高集積化、微細化の傾向から、いわゆるト
レンチ容量を採用するメモリ装置がある。

このトレンチ容量を採用するメモリ装置の該トレンチ容
量は、例えば、半導体基板に対して一定の大きさの溝（
トレンチ）を例えばｔＥ等の方法により形成し、そこに
誘電体層や上部電極等を形成して用いられている。

そして、例えば、１トランジスター１セル型のメモリセ
ルからなるメモリ装置の場合には、１つのメモリセル内
に１つのトレンチ容量が設けられると共に、アドレス線
にゲートが接続されてなるアクセストランジスタが当該
メモリセル内に設けられ、該アクセストランジスタのソ
ース・ドレイン領域の一方は上記トレンチ容量に接続さ
れ、また、ソース・ドレイン領域の他方は読み出し或い
は書き込み等のためのビット線に接続されている。

そして、このようなメモリ装置は、上記アドレス線の選
択信号に基づき上記アクセストランジスタが導通状態と
なり、上記トレンチ容量の記憶保持されていた情報信号
が上記ビット線に対して電荷の形で現出することになる
。

〔発明が解決しようとする問題点〕

このようなトレンチ容量を用いたメモリ装置は、溝を用
いて形成されるため、プレートキャパシタを用いるもの
に比べて高集積化に有利であるとされている。

しかしながら、さらに集積度を向上させ、一層の微細化
を図り、例えば４，１６．６４Ｍビア）或いはそれ以上
の高望積度のＤＲＡＭを製造しようとする場合には、上
記トレンチ容量の溝のパターン面積をを小さくする一方
で、該溝の深さをさらに深くする必要があり、その製造
は容易なものとはならない。

また、このように微細化に伴って容量自体のサイズが小
さくなった場合には、記憶される電荷の量も小さくなる
ことになり、読み出し等のためのセンスアンプの負担が
増大する。すなわち、例えば、１つのセンスアンプに接
続されるセルの数は、１Ｍビットで５００個、４Ｍビッ
トで１０００個、１６Ｍビットで２０００個程度と言う
ように、高集積化に従ってその負担が大きいものとなる
。従って、メモリ装置の集積化を押し進めた場合には、
上述のようなトレンチ容量の形成の困難性のみならず読
み出しの手段においても技術的に問題となる。

そこで、本発明は上述の問題点に鑑み、メモリセルの面
積を縮小化した場合に、有用な構造のメモリ装置の提供
を目的とする。

〔問題点を解決するための手段〕

本発明は、書き込み選択ゲートを有する第１トランジス
タと、読み出し選択ゲートと記憶内容増幅ゲートとを有
する第２トランジスタと、容量とを有するメモリ装置に
おいて、上記第２トランジスタのチャンネル領域は半導
体基板の少なくとも一部から成長形成された半導体領域
内に形成されてなるメモリ装置により上述の技術的課題
を解決する。

〔作用〕

メモリセルの面積を縮小化した場合にも確実な情報信号
の記憶等を行い得る２トランジスター１セル型のメモリ
装置を本件出願人は先に提案している。

このような２トランジスター１セル型のメモリ装置の回
路構成及び動作について簡単に説明をすると、第３図に
示すように、書き込み選択線ＷＳにゲートが接続され当
該書き込み選択線ＷＳの選択信号に応じてスイッチング
動作する第１トランジスタ１３１の一方のソース・ドレ
イン領域はビット線ＢＬに接続され、該トランジスタ１
３１のソース・ドレイン領域の他方は容量Ｃ１に接続さ
れている。この容１１ＣＩの該ソース・ドレイン領域と
接続する一端側は、第２トランジスタ１３２の記憶内容
を増幅するための記憶内容増幅ゲート１３３に接続され
、該容量ＣＩの他端側は接地されている。上記第２トラ
ンジスタは、上記記憶内容増幅ゲート１３３の他に読み
出し選択線ＲＳに接続され読み出し選択ゲート１３４を
有し、ソース・ドレイン領域の一端が接地されると共に
他端が上記ビット線ＢＬに接続されている。

このような回路構成の２トランジスター１セル型のメモ
リ装置の動作は、上記書き込み選択線ＷＳの選択信号に
よって上記トランジスタ１３１がオンになり、ビット線
ＢＬを介して容量Ｃ１に所定の書き込みが行われる。そ
して、読み出しの場合には、上記読み出し選択線Ｒ３の
選択信号に基づいて第２トランジスタ１３２が動作する
が、この選択信号のみならず上記容ＩＣＩの電位すなわ
ち上記記憶内容増幅ゲート１３３の電位によって当該第
２トランジスタ１３２のオン・オフが決定され、結局第
２トランジスタ１３２は、容量Ｃ１の記憶情報を増幅し
て上記ビット線ＢＬに伝達することになる。

そして、以上の動作を行う２トランジスター１セル型の
メモリ装置は、２つのトランジスタのみで十分に情報信
号の記憶保持を行うことができ、従ってセルの占有面積
の縮小化を図ることができる。また、容量は所謂ゲート
容量等の寄生容量で足り、微細化に際して特に容量の大
きさが問題とはならず、このようなメモリ装置は高集積
化が可能である。

ところで、このような２トランジスター１セル型のメモ
リ装置の特徴に鑑み、鋭意研究の末、本件出願人は、上
述の技術的課題を解決するメモリ装置を完成し、ここに
本件を提案するに至ったものである。

叩ち、本発明は、上記第２トランジスタのチャンネル領
域を半導体基板の少なくとも一部から成長形成させるた
め、結晶性に優れ高速動作を図ることができる。また、
このように結晶成長からなるチャンネル領域は、半導体
基板の上部領域に形成されることになり、従って本発明
にかかるメモリ装置の多層構造化による高集積化を促進
することになり、このため２トランジスター１セル型の
回路構造と相まって相乗的にセル面精の縮小化、高集積
化を実現することができる。

〔実施例〕

本発明の好適な実施例を図面を参照しながら説明する。

本発明の第１の実施例のメモリ装置は、第１図に示すよ
うな構造により実現することができ、シリコン基板等の
半導体基板ｌｌ上に、書き込み選択線とされ多結晶シリ
コン等の材料で形成された書き込み選択ゲート１３を有
する第１トランジスタが形成され、読み出し選択線とさ
れ同じく多結晶シリコン等の材料で形成された読み出し
選択ゲート１４と基板の一部からなる記憶容量増幅ゲー
ト１５とを有しチャンネル領域１６を上記半導体基板１
１からの結晶成長により形成した半導体領域である結晶
成長層ＧＧに形成してなる第２トランジスタが形成され
、更にＡ１等の配線材料で形成されたビット線１２が形
成されている。

先ず、上記第１トランジスタは、そのゲートをシリコン
酸化膜に被覆されてなる上記書き込み選択ゲート１３と
し、さらに半導体基板１１のＰウェル１７に形成された
Ｎ型の高濃度不純物領域１８．１９をソース若しくはド
レインとするものであり、このＮ型の高濃度不純物領域
１８は上記ピント線１２に接続され、一方Ｎ型の高濃度
不純物領域１９は上記第２トランジスタの記憶内容増幅
ゲート１５に接続されて形成されている。そして、この
第１トランジスタは、上記書き込み選択ゲート１３が書
き込み選択線とされてなるため、該書き込み選択線の選
択信号に応じて、オン・オフ動作を行い、上記ビット線
１２と寄生容量である上記記憶内容増幅ゲー）１５のゲ
ート容量との電気的接続を制御し、情報の記憶保持動作
の制御を行う。

上記第２トランジスタの記憶内容増幅ゲート１５は、半
導体基板１１のＰウェル１７に形成され、上記Ｎ型の高
濃度不純物領域１９と接続すると共に、その上部にはシ
リコン酸化膜２０が形成されている。このシリコン酸化
膜２０は当該記憶内容増幅ゲート１５のゲート酸化膜と
して機能するものであり、さらには、この記憶内容増幅
ゲート１５のゲート容量を与える機能を有している。こ
のため上記第１トランジスタの導通によってビット線１
２からキャリアの注入があった場合には、当該ゲート容
量にキャリアがＮ積され、上記読み出し選択ゲート１４
の動作によっては、それが増幅　　　゛されて上記ビッ
ト線１２の電位を制御し、所定のメモリ機部を実現する
ことができる。

上記第２トランジスタは、このような記憶内容増幅ゲー
ト１５を有し、上記ゲート酸化膜となるシリコン酸化膜
２０の上に上記半導体基板１１の少なくとも一部からの
結晶成長により形成された結晶成長層ＣＧにチャンネル
領域１６及びソース・ドレイン領域となるＮ型の高濃度
不純物領域２１．２２を形成している。このチャンネル
領域１６はＰ型の不純物領域とされ、該チャンネル領域
１６と接続するＮ型の高濃度不純物領域２１は、Ｐ型の
高濃度不純物領域２４．２５を介して接地線２６及び上
記半導体基板１１と接続している。

また、上記Ｎ型の高濃度不純物領域２２は、コンタクト
孔を介して上記ビット線１２と接続されている。そして
、上記チャンネル領域１６の上部にはゲート酸化ＩＩｊ
！２３を介してシリコン酸化膜に被覆されてなる上記読
み出し選択ゲート１４が形成されており、この読み出し
選択ゲート１４と上記記憶内容増幅ゲート１５とによっ
て記憶情報の読み出しを増幅しながら行うことができる
ものとなっている。

ここで、上記チャンネル領域１６等を形成してなる上記
結晶成長ＭＧＧの形成は、Ｓｏｌ技術例えば選択エピタ
キシャル成長法、固相成長法、レーザー再結晶法、エレ
クトロン・ビーム再結晶法等の方法によって行われ、第
１図中点線に示すような経路等によって所定の結晶成長
が行われる。

そして、このような結晶成長がなされた領域をチャンネ
ル領域１６とするため、その結晶構造の良好性から第２
トランジスタは高速動作が可能となり、且つこのような
結晶成長により多層構造化を図ることができ、高集積化
を実現する。また、選択エピタキシャル成長の場合には
、同時に所定の不純物を導入することができ、また絶縁
膜上に所定の厚みで形成することによって動作特性の安
定化や再現性の向上等を図ることができる。

また、上記半導体基板１１に形成されるＰウェル１７等
によってはα線によるソフトエラー等を有効に防止する
ことも可能である。

このような構造の本実施例のメモリ装置の回路構成は、
等価的には第３図に示すような回路となっており、上記
書き込み選択線の選択信号によって上記第１トランジス
タの書き込み選択ゲート１３に電圧が加わり、ビット線
１２を介してキャリアの注入が行われ記憶内容増幅ゲー
ト１５のゲート容量に電荷が記憶情報として蓄積される
。そして、読み出しの場合には、上記読み出し選択線の
選択信号に基づいて第２トランジスタの読み出し選択ゲ
ート１４に電圧が印加され、さらにゲート容量に電荷が
蓄積されている場合には、上記ビット線１２が半導体基
板１１若しくは接地線２６と導通することになり、ある
いはゲート容量に電荷の蓄積がない場合には、上記半導
体基板１１若しくは接地線２６と遮断され、いずれも確
実なデータとしてセンスアンプ等により読み出しが可能
となり、その負担は小さいものとなる。

次に、第２図を参照しながら、本発明の第２の実施例と
して積層されてなるメモリ装置について説明する。

第２図に示すように、低い濃度のＰ型の半導体基板３１
に、第１の実施例のメモリ装置と同様にＰウェル３２が
形成され、それぞれ第１トランジスタのソース・ドレイ
ン領域となるＮ型の高濃度不純物領域３３．３４が形成
されている。この第１トランジスタのＮ型の高濃度不純
物領域３３．３４の間の領域は、チャンネル領域とされ
、その上には例えば多結晶シリコン等の材料で形成され
ゲート酸化膜を介しシリコン酸化膜に被覆されて書き込
み選択線とされてなる書き込み選択ゲート３５が設けら
れている。上記Ｎ型の高濃度不純物領域３３は、その一
部が窓明けされ、該窓部からは例えば多結晶シリコンを
材料に形成された記憶内容増幅ゲート３６が被着形成さ
れている。この記憶内容増幅ゲート３６のゲート容量に
上述のように情報が蓄積さｈる。一方、上記Ｎ型の高濃
度不純物領域３４には、選択エピタキシャル成長法、固
相成長法、レーザー再結晶法、エレクトロン・ビーム再
結晶法等の種々の方法によって半導体基板１１からの成
長により形成される結晶成長ＮＧＯが接続し、この結晶
成長層ＧＧには、ＡＩ等の材料で形成されてなるビット
線３７が開口部４３を介して接続すると共に、その結晶
性を利用して、第２トランジスタのソース・ドレイン領
域となるＮ型の高濃度不純物領域３８．３９及びチャン
ネル領域４０が形成されている。このように結晶性の良
好な結晶成長層ＣＧを用いるため、上述のように、第２
トランジスタの動作は高速かつ確実なものとなる。

このような半導体基板１１の一部から結晶成長させてな
る結晶成長ＪｉｉＧＧを用いて形成される第２トランジ
スタは、上記第１トランジスタのＮ型の高濃度不純物領
域３３から取り出されてなる記憶内容増幅ゲート３６と
、さらに該結晶成長ＮＧＧ上のシリコン酸化膜４１を介
して形成される読み出し選択ゲート４２をそれぞれゲー
トとしており、また、ソース・ドレイン領域となる上記
Ｎ型の高濃度不純物領域３９はＡ１等の配線材料で形成
された接地線４４と接続している。

そして、構造上、Ｎ型の高濃度不純物領域３３．３４を
ソース・ドレイン領域とし書き込み選択線とされた書き
込み選択ゲート３５をゲートとする第１トランジスタの
上に、上記記憶内容増幅ゲート３６及び上記読み出し選
択ゲート４２をゲートとし結晶成長層ＣＧをチャンネル
領域とし且つＮ型の高濃度不純物領域３８．３９をソー
ス・ドレイン領域とする第２トランジスタを形成してい
る。

このような構造とすることによって、セルの占有面積を
縮小化することができ、例えば０．５μｍのルールで各
素子を形成した場合には、本実施例のメモリ装置におい
ては、メモリセルの占有面積を３μｍ２程度に抑制する
ことができ、記憶のための容量を不要とすることとの相
乗作用から、非常に集積度の高いメモリ装置となる。

また、上述の第１の実施例と同様に、その結晶構造の良
好性から第２トランジスタは高速動作が可能となり、且
つこのような結晶成長により多層構造化を図ることがで
き、高集積化を実現する。

また、選択エピタキシャル成長では、同時に所定の不純
物を導入することができ、また絶縁膜上に所定の厚みで
形成することによって動作特性の安定化や再現性の向上
等を図ることができ、さらに、Ｐウェル３２等によって
はα線の弊害防止も可能である。

また、このような構造の本実施例のメモリ装置の回路構
成は、等価的には第３図に示すような回路となっており
、上述のような動作により、確実なデータを記憶保持し
、またセンスアンプの負担等を軽減する。

なお、上述の第１および第２の実施例における不純物の
導電型は例示であって限定されるものではなく、反対導
電型でも良い。

〔発明の効果〕

本発明のメモリ装置は、上述のように、２トランジスタ
ー１セル型の構造において、第２トランジスタのチャン
ネル領域を結晶構造の良好な結晶成長層である半導体領
域に形成している。このため第２トランジスタは高速動
作等の優れた特性を有し、さらに上記セル構造とも相ま
って多層構造化、高集積化が可能である。

【図面の簡単な説明】

第１図は本発明のメモリ装置の構造の一例を示す断面図
、第２図は本発明のメモリ装置の他の構造の一例を示す
断面図、第３図はそれらの回路構成を示す回路図である
。 １１．３１・・・半導体基板 １３．３５・・・書き込み選択ゲート １４．４２・・・読み出し選択ゲート １５．３６・・・記憶内容増幅ゲート １２．３７・・・ビット線 １６．４０・・・第２トランジスタのチャンネル領域 ２６．４４・・・接地線 ＧＧ・・・・・・結晶成長層 特　許　出　願　人　　ソニー株式会社代理人　　　弁
理士　　　　　小泡　見間　　　　　　　　　田村榮−

Claims (1)

1. 【特許請求の範囲】 書き込み選択ゲートを有する第１トランジスタと、読み
   出し選択ゲートと記憶内容増幅ゲートとを有する第２ト
   ランジスタと、容量とを有するメモリ装置において、 上記第２トランジスタのチャンネル領域は半導体基板の
   少なくとも一部から成長形成された半導体領域内に形成
   されてなるメモリ装置。