JPS58143494A - メモリ・アレイ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はＭＯＳメモリ・デバイスに係り、更に具体的に
は不揮発性バック・アップ記憶能力を有するスタチック
ＭＯＳ　　ＲＡＭに係る。

単一のシリコン・チップ上に不揮発性のＲＡＭを形成す
る多大の研究活動がこれまで行なわれてた。単一チップ
上に作られた不揮発性ＲＡＭが得られる以前は、不揮発
性を達成する最も普通の方法はＭＯＳメモリのためにバ
ッテリーのバック・アップを用いる事であった。主電源
が故障した場合、それが回復する迄デバイスに鴬力な供
給する様にバッテリーが自動的に切り換えて使用された
。

バッテリーは高価につく事、周期的なメインテナンスを
安し、取り侠える必要がある事、もしもバッテリー０坏
も故障した場合、メモリに記憶されたデータが消失する
事によってその様な装置は不満足なものであった。これ
らの理由のために、バッテリーのバック・アップを要し
ない不揮発性ランダム・アクセス・メモリ（ＲＡＭ）　
　が望ましい。

単一シリコン・チップに作られた不揮発性メモリ・デバ
イスが、ＤｉＭａｒｉａ等の”Ｄｕａｌ−ｉｉ；Ｌａｃ
ｔｏｒｏｎ　Ｉｎｊｅｃｔｏｒ−８ｔｒｕｃｔｕｒｅ　
Ｅｌｅｃｔｒｉ−ｃａｌｌｙ　Ａｌｔｅｒａｂｌｅ　Ｒ
ｅａｄ−Ｏｎｌｙ　ＭｅｍｏｒｙＭｏｄｅｌ　　５ｔｕ
ｄｉｅｓ”、　　ＩＥＥＥ　　Ｔｒａｎｓａｃｔｉｏｎ
ｓｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ、　Ｖｏｌ
、　ＥＤ−２８゜Ｎｏ、９．Ｓｅｐｔｅｍｂｅｒ　　１
９８１等に示されている。

このメモリ・デバイスは制・仰ゲート及びフローティン
グ多結晶シリコン・ゲートの間にＤＥＩＳ（Ｄｕａｌ　
Ｅｌｅｃｔｒｏｎ　Ｉｎｊｅｃｔｏｒ　５ｔａｃｋ　）
材が配置されたｎチャネルＭＯ８）ランジスタからなる
セル構、１５体を用いている。書込は制御ゲートへ負の
′紙圧を印加する事によって実施される。この負の電圧
によって１）ＥＩＳ材の最＝Ｅ部のシリコンに富んだ５
ｉ０２インジ工クタ層からフローティング・ポリシリコ
ン層への電子の注入が生じる。

同様に、消去は制御ゲートへ正電圧を印加し、これによ
ってＤＥＩＳ材の底部のシリコンに富んだ５ｉ０２イン
ジ工クタ層から７０−ティング・ポリシリコン層へ電子
を注入する事に上って実施される。

ＤＥＩＳ材は２つのシリコンに富んだＳ　ｉ０２インジ
ェクタ層の間にサンドイッチされた５ｉ０２絶縁層によ
って形成される。ポリシリコン層はシリコンに富んだ５
ｉ０２インジ工クタ層の直ぐ外側に配置される。その下
方の層はフローティング・ゲート電極を形成し、上方の
層はゲート線へ接続される。

このメモリ・デバイスは不揮発性記憶の能力を備え、い
くつかの応用面に於いて非常に有用であるが、ランダム
・アクセス・メモリが慣用されてきた多（の応用面に於
いては受は容れられない。

その理由はメモリ・セルのデータの読取、書込に比較的
長い時間を要するからである。史に、このタイプのセル
に於ては制限された数（例えば、１０ｏ、；印０＝）の
読取、書込動作１．か実施し得ないという重大な欠陥が
ある。

より高速度の通常の動作速度を達成すると共に、不揮発
性のメモリ能力を維持するために、不揮発性のバック・
アップ記憶セルと不揮発性でないより高速の記憶セルを
対にして用いる提案が示されている。通常の連続動作の
間に、メモリは揮発性セルを用（・て動作する。もしも
電源が故障すると、コンデンサ・バンクの様な貯蔵源か
ら比較的短時間の間バック・アップ電力が供給される。

主電力供給源が故障するや、揮発性セルからのデータは
バック・アップ電源からの電力によって対になった不揮
発性セルへと転送される。通常の電源が復帰すると、不
揮発性セルから揮発性セルへのデータの転送動作が行な
われ、正常なメモリ動作が連続する。スタチックＲＡＭ
構成ケ用いるこのタイプのメモリの例が”　Ｆｔｖｅ−
Ｖｏｌｔ−Ｏｎｌｙ、　Ｎｏｎ　−Ｖｏｌａｔｉｌｅ　
ＲＡＭ　　Ｏｗｅｓ　　Ｉｔ　Ａｌｉ　ＴＯ１９７９、
第１１１頁ないし第１１６頁等に示されている。

従来の提案における成る場合においては、デバイスは電
力故障時にも使用するために不揮発性記憶装置でもって
高められた最小動作速度を与えているが、そのメモリ・
セルの密度はバッテリによって電力を供給される揮発性
ＲＡＭ装置と比較するとコスト／性能ペースからして魅
力がない。

従来の提案のメモリにおいて必要とされる好ましくない
大型のセルは収容されねばならないデバイスの比較的大
きな破壊電圧によるものである。

Ｎ十拡散領域に対して印加しつる鍛大可能な電圧はＮ＋
Ｐ接合の下式の破壊電圧ＢＶＮ　ｐによって決定される
。

Ｂｖ　　　＝ＭｖＧ＋ＢＶＧ。

−Ｐ （ｖｏはデバイスのゲート電圧、Ｍは１に近い定数、Ｂ
ｖＧｏはゼロ・、ゲート破４１！圧である。）デバイス
が所望のセル寸法を達成するために寸法の縮小が行なわ
れる場合、種々の拡散領域のドープ・レベル反び接合深
さが減じられる。これによつて項Ｂ　Ｖ　ｃ　ｏの減少
が実現され、よって破壊電圧が減少する。

従来の解法の他の欠点は、不揮発性記憶から揮発性記憶
へのデータの移送を行うためにデバイスに電力が印加さ
れる単によって回復動作が実施される場合、不揮発性記
憶素子中のデータが消失する点にある。よってその様な
メモリは解像機能’に！しない、即ち、それらの素子は
回復動作後は不揮発性記憶素子にデータを保持し得ない
。

従来技術の解決法が所望の小型のセルを達成し得なかっ
た他の理由は、メモリ・セル内に種々のコンデンサが杉
戎される構成に関連している。例えば従来の一提案にお
いては、２つのレベルのポリシリコン導体間に配置され
る比較的厚い酸化物の層がセル・コンデンサの誘′直材
を形成するために用いられる。これによりで、コンデン
サの寸法が所望の寸法よう太きくなる。

従って本発明の目的の一つは不揮発性バック・アップ記
憶機能をもつ高速度ＲＡＭデバイス・を与えることにあ
る 本発明の目的は不揮発性の記憶機能に加えてＭ像記憶機
能を有するメモリ・デバイスを与えることにある。

本発明の他の目的は非常に寸法の小さい、単純な構造の
メモリ・デバイスを提供することに−ある。

本発明の概要 本発明に従って、各々揮発性スタチック素子及び不揮発
性素子を含む複数のメモリ・セルよりなるメモリ・アレ
イが提供される。スタチック素子は２つのトランジスタ
ＦＥＴフリップ−フロップから成る。そのフリップ−フ
ロッグは電力が印加された直後に常に所定状態となる様
に非対称的に形成される。電力供給後輪埋１の状態にあ
るＦＥＴのソースにおいてデータ節点（ノード）が形成
される。

不揮発性メモリ素子がデータ節点へ接続される。

不揮発性メモリ素子はフローティング・ゲート素子及び
離隔した制御ゲート素子を有する２重グー）　ＦＥＴよ
りなる。フローティング・ゲート素子の電位は前記のＤ
ｉ　Ｍａｒｉａ等の論文に示される形のＤＥＩＳ絶縁層
を流れる電流によって制御される。フローティング・ゲ
ートはその上にＤＥＩＳ材が配置されることによって、
ゲート酸化物層によって第２　ＦＥＴのチャネルから絶
縁される。ゲート酸化物層によってチャネルから絶縁さ
れる第２の制御叩ゲートには、フローティング・ゲート
に記憶された電荷即ち電位に関係なく第２のＦＥＴのチ
ャネルをオフ状態にするために制唾電圧源が接続される
。

更に本発明に従って、その様なメモリ・セルな動作させ
るための技法が示される。揮発性素子から不揮発性素子
へデータを移すために、プログラミング／消去（Ｐ／Ｅ
　）　ゲートがまず正に、続いて負に駆動される。正の
状態において、もしもデータ節点におけるデータがデー
タ０であるならば、フローティング・ゲートに正電荷が
記憶される。

そうでない場合、もしもデータ節点におけるデータがデ
ータ１ならば、負の状態の間にフローティング・ゲート
に負の電荷が記憶される。どちらの場合も、フローティ
ング・ゲートの電位はＤＦＩＳ材層を流れる電流によっ
て７０−ティング・ゲートの電位が変化される。フロー
ティング・ゲートに記憶されたデータを回復するために
、まず２重グー）　ＦＥＴの第２の制御ゲートが正レベ
ルにされる。もしもフローティング・ゲートが正電荷で
充電されるならば、そのゲートは第２の制御ゲートの正
レベルと共同して２重グー）　ＦＥＴのチャネルをオン
に転じ、データ節点を接地レベルにして揮発性素子をデ
ータ０歌態へ変える。もしもフローティング・ゲートが
負に充電されるならば、第２　ＦＥＴのフローティング
・ゲート下のチャネル領域はオフとなり、揮発性素子は
データ１状態にとどまる。第２制御ゲート電圧は接地電
位に戻り、通常の動作の開始が可能となる。

実施例の説明 第１図に本発明に従って構成された不揮発性メモリ・ア
レイにおける単一セルを示す。

そのメモリ・セルは揮発性記憶素子１２反び不揮発性記
憶素子１４よりなる。揮発性記憶素子１２は２つのフリ
ップ・フロップ配列のＦ’ＥＴ　Ｃ８゜及びＱＳ２から
なり、Ｆ　ｇＴ　Ｑ　、３２　　のゲートが、ＦＥＴＣ
８１のドレインへ接続され、更に抵抗１６を介して電圧
源ｖＤＤへ接続されており、ＦＥＴＱＳｌのゲートがＦ
Ｅ’ｒＱ８，２　　のドレインへ及び抵抗１１を介して
電圧源ＶＤＤへ接続されている。

ＦＥＴＱｓ１反びＱＳ２のソースは接地されている。

電力が最初に印加される場合に常にデータ１の状態（節
点りのデータ）になる様にフリップ・フロップ回路は非
対称的に作られる。これは例えば抵抗１１の抵抗値が抵
抗１ろの値以下にする事によって実施されつる。

不揮発性記憶素子１４は通常のＦＥＴＱＴ反び２重ゲー
トＦＥＴＱＦかもなる。Ｆ’ＥＴＱＴ反びＱＦのチャネ
ルはデータ節点Ｄ　（Ｆ　Ｅ　Ｔ　Ｑｓ　２のビレ４ン
における）反び接地レベルの間に直列に接続される。Ｆ
ＥＴＱＴのゲートは第１のパルス制御側電圧源Ｓ１へ接
続される。

２軍ゲートＦＥＴＱＦは２つのゲート２０及び２１を有
する。ゲート２１はフローティング・ゲートであり、ゲ
ート２０は通常のＦＥＴ′１ｌｌＩ制御ゲートである。

ゲート２０及び２１０両者は同じゲート酸化物の薄い層
によってＦＥＴＱＦのチャネルから分離される。この配
列体は不揮発性の記憶素子１４の実際の物理的構造の説
明においてより詳細に示す。ゲート２０は第２のパルス
電圧源Ｓ２へ接続される。

第１のコンデンサＣ１がフローティング・ゲート２１反
びＦ　ＥＴ　Ｑ　Ｆのチャネルの間に形成され、第２の
コンデンサＣ２が−Ｅ部電極２２及びフローティング・
ゲート２１の間に形成される。ＦＥＴＱＦの第２の制御
ゲートとして働ら＜、１部電極２２はｉＰ／Ｅ上のプロ
グラミング／消去電圧源へ接続される。第３のコンデン
サＣ３がフローティング・ゲート２１反びデータ節点Ｘ
（ＦＥＴＱｌｒ反びＱＦ間の接続点）の間に接続される
。コンデンサＣ３のための誘電体もＦＥＴＱＦのチャネ
ルからゲート２０反び２１を分離するのに用いた同じゲ
ート酸化物の薄い層で形成される。

コンデンサＣ２の誘電体は前述のＤｉＭａｒｉａ等の論
文等に開示されるＤＥＩＳ材でもって少くとも部分的に
形成される。ＤＥＩＳ材のＩ−Ｖ特性を第２図に示す。

ＤＥＩＳ材に印加される電圧が順方向において電圧ｖＦ
ｃを超すと、あるし・は逆方向においてｖＲＣ”超すと
、材料は導通しはじめ、よってフローティング・ゲート
２１へのもしくは該ゲートからの電荷の移転が可能とな
る。

一方、もしもＤＥＩＳ材に印加される電圧がこれらの電
圧より小であると、ＤＥＩＳ材は良好な絶縁材として働
らぎ、フローティング・ゲート２１における電荷のエン
ノ・ンスメントもしくはデプレッション状態を阻止する
。

第１図のメモリ・セルの動作を説明する。

通常の動作において、即ち不揮発性記憶動作が実行され
ない場合、Ｓｌは低論理レベルにあって、ＦＥＴＱＴの
チャネルをオフ状態にする。これによって不揮発性メモ
リ素子１４は揮発性メモリ素子１２かも分離され、よっ
て揮発性メモリ素子１２は通常のＲＡＭとして働ら（。

揮発性メモリ素子１２が通常の動作を行っている間に、
不揮発性メモリ素子１４を消去状態にしてもよい。消去
動作を実行するために、プログラミング／消去線Ｐ／Ｅ
に例えば２０ボルトの高い正電圧を印加し、Ｓを高い論
理レベルにする。この動作によつてＦＥＴ　Ｑ　　のチ
ャネルがオンとなり、節点Ｘが接地レベルになる。もし
も電極２２へ印加される電圧がコンデ／すＣ２のＤＥＩ
Ｓ材をして導通させるに十分高電圧であるならば、コン
デンサＣ，Ｃ及びＣ６の相２ 封鎖及び印加電圧によって決まる大きさの電荷がフロー
ティング・ゲート２１に記憶される。

第１図のメモリ・セル回路の不揮発性メモリ素子１４の
消去動作のための等価回路を第３図に示す。ここでＶ　
はプログラミング／消去線Ｐ／Ｅへ印加される高い正電
圧を示す。この場合に於いて、コンデンサＣに印加され
る電圧Ｖ。２及び接地レベルに対するフローティング・
ゲート電極２１の電圧ｖＦｏは次式で示される。

ここで９８はフローティング・ゲート電極２１における
電荷である。消去動作の終了時において、ｖｏ２＝ｖＦ
６である（ＤＥＩ　Ｓ材が導通する場合の順方向のＤＥ
ＩＳ材におけるドロップ）。よって消去動作の終了時に
おいて、 ｑｓ＝（Ｃ１＋Ｃ３）ｖＥ−（Ｃ１＋０２＋Ｃ３）ｖＦ
Ｃである。

フローティング・ゲート電極２１における電荷を、コン
デンサＣ１、ｃ　１及びＣ３の値及びプログラミ／グミ
圧ｖＦ、の比を適当に選ぶ事によって任意所望の値にセ
ットできる事が容易に理解される。

ＢＶ　　　を正にし、よって破壊電圧Ｂ　Ｖ　Ｎ　　Ｐ
を増大Ｏ させるために電荷ｑ８は正である事が好ましい。

不揮発性メモリ素子１４において記憶動作を実施するた
めに、Ｓｌを高い論理レベルにセットし、ＦＥＴＱ　を
オン状態にし、Ｓ２を低い論理レベルにして、ＦＥＴ　
ＱＦのチャネルをオフ状態にする。プログラミング／消
去線Ｐ／Ｅが例えば−５ないし一８ボルトの領域の負の
電圧にされる。データ節点りにおける電圧がフローティ
ング・ゲート２１に与えられる電荷のｔを制御する。

この動作をプログラミング動作の間の不揮発性メモリ素
子１４のための等価回路を示す第４図に関連してより詳
細に説明する。ここでｖＰＰはデータ１に関するデータ
節点りにおける電圧Ｖ。である。データ０に対してはデ
ータ節点りの電圧ＶＤは接地レベルにある。

記憶動作において、電圧Ｖ　及びｖＦｏは２ よって、フローティング・ゲート電極２１に記憶される
電荷は次式で示される。

ｑｓ　＝Ｃｙ、　（Ｖｐ　）“Ｄ）　　（Ｃ２−Ｃ３）
　ＶＲにこでｖＲｏは逆方向に導通するためにＤＥＩＳ
材にかけられる電圧とする。

データ１に関して、 ｑ＝ｑ＝Ｃ（■−ｖ）−（Ｃ２＋Ｃ３）ｖＲｃＳ　　Ｓ
−１３Ｐ　　ＰＰ データ０に関して ｑ８＝ｑｓ−ｏ＝Ｃ３ｖＰ−（Ｃ２＋Ｃ３）ＶＲ６であ
る。

データ０及びデータ１間の電荷ｑ８の差は、＝Ｃ■ ”ｑＳ”’Ｓ−０”９Ｓ−１３ＰＰ である。

電荷の差は後に続くデータ回復動作の際のＦＥＴ　ＱＦ
における導通を制御するために用いられる。

例えば電力がまずメモリ・アレイに印加され、続いて電
力故障が生じる場合に、データ回復動作を実施するため
に、ｑ　　の電荷によってＦＥＴ　ＱＦをオン状態−０ にし、ｑ　の電荷によってＦＥＴ　ＱＦをオフ状態にす
Ｓ−す る様な電圧レベルにプログラミング／消去線Ｐ／Ｅをセ
ットする。データ回復動作中、Ｓ　及びＳ２を高い論環
レベルにセットする。もしもｑｓ−ｏの電荷がフローテ
ィング・ゲート２１に記憶されているならば、ＦＥＴ　
ＱＦのチャネルは（データ回復動作の間、全ての場合に
おいてＦＥＴ　ＱＴ　のチャネルと同様に）オン状態に
転じ、よって節点Ｉｎ接地レベルにし、揮発性メモリ素
子１２のフリップ・フロップ回路をデータ０状態にする
。一方、もしも電荷ｑ　　　が−１ フローティング・ゲート２１に記憶されているならば、
ＦＥＴ　ＱＦのチャネルはオフとなり、揮発性メモリ・
ユニット１２のフリップ・フロップ回路の動作は電力回
復動作の間影響Ｙ’ｌけない状態にあり、データ１の状
態のままである。即ち、フリップ・フロップ回路は非対
称的であるので、フリップ・フロップ回路はデータ節点
りがデータ１状帽にあることによって電力回復された状
態となり、回復動作に続いてその状態に維持される。

次に第５Ａ図及び第５Ｂ図に関して＄１図の２車ゲート
ＦＥＴＱ、＋の構造を説明する。デバイスは基板３０上
に形成される。ＦＥＴ　ＱＦの領域の右手側に、ドレイ
ン即ち接地拡散領域６３が形成され、その領域の左手側
に、節点Ｘに対応してＮ＋拡散領域３１が形成される。

コンデンサＣを形成するために、注入されたあるいはｍ
Ｗにドーフーされた領域３４が・形成される。これはＮ
　拡散領域６５から右方向へ伸びている。拡散領域６４
の−Ｅ方に、フローティング・ゲート２１が配置される
が、これは薄い酸化物層によって基板３００表面から分
離されたポリシリコン材の層として形成されるのが好ま
しい。また、同じ薄い酸化物層はチャネル領域に衿いて
基板３００表面からゲート２０を分離させる。（明確を
期すために、その酸化物層は第５Ａ図及び第５Ｂ図では
省略されている。）コンデンサＣ１は拡散領域６４を越
えて伸びるフローティング・ゲートの一部によって形成
される。コンデンサ０１反びＣ３’Ｙこの薄い酸化物層
によって形１１見する■によって、それらのキャパシタ
ンス値は犬ぎな面積を必要とする事なく極めて大きくし
つる。

ＤＥＩＳ材の部分６２はフローティング・ゲート２１の
一音μであって、電極２２文びフローティング・ゲート
２１の上部表面の間に配置される。

ゲート２０もまたポリシリコン材で形成される。

ｈ記の様に、ゲート２０の一部が薄い酸化物層によって
基板６００表面から分離される。ゲート２０の第２の部
分はデバイスのチャネルの上方においてフローティング
・ゲート２１の端部とオーツ（ラップしている。フロー
ティング・ゲート２１とゲート２０反び２２との間の空
間は絶縁酸化物で充たされている事は云う迄もない。

ＦＥＴＱＴ及びフリップ・フロップ回路は第５Ａ図及び
第５Ｂ図から見てＦＥＴ　ＱＦの左手に作られる。これ
らのデバイスの製造は公知の集積回路技術によって実施
される。

【図面の簡単な説明】

第１図はメモリ・アレイの単一セルを示す図、第２図は
■−■特性を示すグラフ、第６図文び第４図は等価回路
を示す図、第５Ａ図文び第５Ｂ図は夫々不揮発性メモリ
素子の平面図及び断面図である。 １１・・・・抵抗、１２・・・・揮発性メモリ素子、１
３・・・・抵抗、１４・・・・不揮発性メモリ素子、２
１・・・・フローティ〉グ・ゲート、２０・・・・ゲー
ト、　２２・・・・ゲート。

Claims (1)

1. 【特許請求の範囲】 各セルが少くとも１つ、のデータ節点を有するスタチッ
   ク揮発性メモリ素子と、ｌｉ：スタチック・メモリ素子
   からのデータを記憶し、−Ｆ記スタチック・メモリ素子
   へデータを移すために上記スタチック・メモリ素子に結
   合された不揮発性メモリ素子とよりなる複数のメモリ・
   セルラ有するメモリ・プレイでちって、 上記不揮発性メモリ素子が第１の制御信号に応答して上
   記データ節点を第２のｐ６点へ結合させるためのスイッ
   チと、チャネルが上記第２の節点へ接続された２重ゲー
   ）ＦＥＴとよりなり、−上記２貞ゲー）　ＦＥＴがその
   チャネル導通状態を制イ仰するための、第２の制御信号
   を受取る様接続された第１のゲート及びフローティング
   ・ゲートである第２のゲート並びに＠３の制御哩信号を
   受取′る棟に接続された制ｆｉｌｌｌｉ［、極を有して
   おり、ＤＥＩＳ材が上記制御電極反び第２のゲートの間
   に配置され、上記第１のゲート及び第２のゲートがゲー
   ト酸化物層によって一ヒ記２重ゲー）　ＦＥＴの上記チ
   ャネルから分離されている一＠を特徴とするメモリ・ア
   レイ。