JPH084114B2 - 半導体不揮発性ｒａｍ - Google Patents
半導体不揮発性ｒａｍInfo
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- JPH084114B2 JPH084114B2 JP61144541A JP14454186A JPH084114B2 JP H084114 B2 JPH084114 B2 JP H084114B2 JP 61144541 A JP61144541 A JP 61144541A JP 14454186 A JP14454186 A JP 14454186A JP H084114 B2 JPH084114 B2 JP H084114B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、コンピュータ等の電子機器に利用されて
いる半導体不揮発性RAMに関する。
いる半導体不揮発性RAMに関する。
この発明は、半導体不揮発性RAMにおいて、半導体不
揮発性メモリの構成要素である電気的書換え可能なROM
の構造を改良することにより、情報量の多い半導体不揮
発性RAMを提供するものである。
揮発性メモリの構成要素である電気的書換え可能なROM
の構造を改良することにより、情報量の多い半導体不揮
発性RAMを提供するものである。
従来の半導体不揮発性RAMを第２図（ａ）に示す。
スタティックRAMのノードＡにトランジスタT1、T2、T
3を接続したものである。
3を接続したものである。
（参考文献;IEEE Journal of sdid state circuits vol
sc−18 No.5 PP525〜531） 〔発明が解決しようとする問題点〕 第２図（ａ）に示したような従来の半導体不揮発性RA
Mにおいて、スタティックRAMの情報を記憶するためのEE
PROM（電気的に書換え可能な読み出し専用メモリ）T2の
情報を消去する時にトランジスタT3を介して、トランジ
スタT2のドレイン領域に約18Vの高電圧が印加される。
sc−18 No.5 PP525〜531） 〔発明が解決しようとする問題点〕 第２図（ａ）に示したような従来の半導体不揮発性RA
Mにおいて、スタティックRAMの情報を記憶するためのEE
PROM（電気的に書換え可能な読み出し専用メモリ）T2の
情報を消去する時にトランジスタT3を介して、トランジ
スタT2のドレイン領域に約18Vの高電圧が印加される。
このEERPMORの断面図を第２図（ｂ）に示す。
このために、従来の半導体不揮発性RAMを高ビット集
積しようとすると、高電圧が印加されたドレイン領域と
基板との間のリーク電流の量が多くなり、集積回路内に
形成する高電圧発生回路の面積が非常に大きくなってし
まった。即ち、集積回路が大きくなるために、安価な半
導体不揮発性メモリを製造することが困難であった。
積しようとすると、高電圧が印加されたドレイン領域と
基板との間のリーク電流の量が多くなり、集積回路内に
形成する高電圧発生回路の面積が非常に大きくなってし
まった。即ち、集積回路が大きくなるために、安価な半
導体不揮発性メモリを製造することが困難であった。
本発明は、上記の欠点を克服するためになされたもの
であり、集積回路の面積が小さい安価な半導体不揮発性
メモリを形成することを目的としている。
であり、集積回路の面積が小さい安価な半導体不揮発性
メモリを形成することを目的としている。
上記問題点は、EERPOMの電荷蓄積機構の１つである浮
遊ゲートへ電荷を出し入れする消去領域が第２図（ｂ）
のようにドレイン上に形成されていたために生じた。こ
の問題を解決するために本発明では消去領域を、ドレイ
ン上に設けない構成をとる。すなわち、具体的に述べれ
ば、揮発性メモリの記憶ノードと電気的に結合した第１
のチャネル形成領域と、該第１のチャネル形成領域と電
気的に結合した第２のチャネル形成領域と、上記第１の
チャネル形成領域に形成される第１のチャネルを制御す
る第１のゲート電極と、上記第２のチャネル形成領域上
に設けられた電荷蓄積機構と、該電荷蓄積機構の電荷な
いしは上記第２のチャネル形成領域に形成される第２の
チャネルを制御する第２のゲート電極とから少なくとも
構成する。また、上記第２のチャネル形成領域と再生領
域との間に第３のチャネル形成領域と、上記第３のチャ
ネル形成領域を制御する第３のゲート電極を設け、上記
第３のチャネル形成領域と再生領域とを電気的に結合す
る。「チャネル形成領域と電気的に結合する」とはチャ
ネルが形成されたときに直接又は第３の領域を介して電
気的に導通状態となることを言い、電荷蓄積機構とは、
浮遊ゲート、多層絶縁膜構造等の電子、正孔等を不揮発
性に保持するか、強誘電体層のように分極状態を長期保
持できる層を意味する。第２のゲート電極は第２のチャ
ネルを制御するときは、大旨絶縁ゲートとなっている
が、消去，ストアの動作のときは電荷蓄積機構との間に
電流の流出入がある場合がある。又電荷蓄積機構は、第
２のゲート電極の電圧によって第２のチャネル形成領域
との間に電荷の流出入を行って消去，ストアを行う場合
もある。更に第1,第２のゲートは、第1,第２のチャネル
形成領域とショットキバリア，ヘテロ結合,pn接合を形
成するか、絶縁膜を介して容量結合していれば目的を達
成するが、上記電荷蓄積機構が浮遊ゲートであり、浮遊
ゲート間に高電圧を印加したときに電流が流れる程、薄
い絶縁膜を介して、浮遊ゲートと重なりの部分を有する
ときは、電荷蓄積機構から電荷の出し入れを行うことに
より消去動作に用いることができる。第２のゲート電極
は更に複数とすることもできる。なお、「揮発性メモリ
の記憶ノード」とは第２図（ａ）のノードＡのように情
報を電気的に蓄積している回路の結節点又は後述のダイ
ナミックメモリ又は１トランジスタスタティックメモリ
の物性的な情報蓄積領域を意味する。
遊ゲートへ電荷を出し入れする消去領域が第２図（ｂ）
のようにドレイン上に形成されていたために生じた。こ
の問題を解決するために本発明では消去領域を、ドレイ
ン上に設けない構成をとる。すなわち、具体的に述べれ
ば、揮発性メモリの記憶ノードと電気的に結合した第１
のチャネル形成領域と、該第１のチャネル形成領域と電
気的に結合した第２のチャネル形成領域と、上記第１の
チャネル形成領域に形成される第１のチャネルを制御す
る第１のゲート電極と、上記第２のチャネル形成領域上
に設けられた電荷蓄積機構と、該電荷蓄積機構の電荷な
いしは上記第２のチャネル形成領域に形成される第２の
チャネルを制御する第２のゲート電極とから少なくとも
構成する。また、上記第２のチャネル形成領域と再生領
域との間に第３のチャネル形成領域と、上記第３のチャ
ネル形成領域を制御する第３のゲート電極を設け、上記
第３のチャネル形成領域と再生領域とを電気的に結合す
る。「チャネル形成領域と電気的に結合する」とはチャ
ネルが形成されたときに直接又は第３の領域を介して電
気的に導通状態となることを言い、電荷蓄積機構とは、
浮遊ゲート、多層絶縁膜構造等の電子、正孔等を不揮発
性に保持するか、強誘電体層のように分極状態を長期保
持できる層を意味する。第２のゲート電極は第２のチャ
ネルを制御するときは、大旨絶縁ゲートとなっている
が、消去，ストアの動作のときは電荷蓄積機構との間に
電流の流出入がある場合がある。又電荷蓄積機構は、第
２のゲート電極の電圧によって第２のチャネル形成領域
との間に電荷の流出入を行って消去，ストアを行う場合
もある。更に第1,第２のゲートは、第1,第２のチャネル
形成領域とショットキバリア，ヘテロ結合,pn接合を形
成するか、絶縁膜を介して容量結合していれば目的を達
成するが、上記電荷蓄積機構が浮遊ゲートであり、浮遊
ゲート間に高電圧を印加したときに電流が流れる程、薄
い絶縁膜を介して、浮遊ゲートと重なりの部分を有する
ときは、電荷蓄積機構から電荷の出し入れを行うことに
より消去動作に用いることができる。第２のゲート電極
は更に複数とすることもできる。なお、「揮発性メモリ
の記憶ノード」とは第２図（ａ）のノードＡのように情
報を電気的に蓄積している回路の結節点又は後述のダイ
ナミックメモリ又は１トランジスタスタティックメモリ
の物性的な情報蓄積領域を意味する。
EEPROMの消去領域をドレイン以外の領域に形成するこ
とにより、消去領域は他の領域と半導体接合を形成する
ことがないために、高電圧印加による過大な接合リーク
電流が流れることなくEEPROMの情報を消去できる。又
は、消去に際して半導体接合に高電圧が印加されないの
で、リーク電流が小さい。従って、高電圧発生回路は電
流容量が小さくてすみ、安価な半導体不揮発性メモリを
提供できる。更に、従来よりはユニットセル構成が小面
積あるいは素子数の少ないNVRAMが実現出来る。
とにより、消去領域は他の領域と半導体接合を形成する
ことがないために、高電圧印加による過大な接合リーク
電流が流れることなくEEPROMの情報を消去できる。又
は、消去に際して半導体接合に高電圧が印加されないの
で、リーク電流が小さい。従って、高電圧発生回路は電
流容量が小さくてすみ、安価な半導体不揮発性メモリを
提供できる。更に、従来よりはユニットセル構成が小面
積あるいは素子数の少ないNVRAMが実現出来る。
本発明の半導体不揮発性RAMの第１の実施例を第１
図、第３図〜第７図を用いて説明する。
図、第３図〜第７図を用いて説明する。
第１図は、本発明の半導体不揮発性RAMの第１の実施
例である。スタティックRAMのノードＣに破線で囲まれ
たようなEEPROMが接続されている。この破線内で囲まれ
た本発明に適用されるEEPROMの断面図を第３図に示す。
このEEPROMは、Ｐ型半導体基板１又は基板中に分離され
たＰ型チャネル形成領域の表面に互いに間隔をおいて、
N+領域のソース領域２とドレイン領域３（再生領域とし
て動作する）が形成されており、ソース・ドレイン領域
間のチャネル形成領域（第1,第2,第３チャネル形成領
域）上にはゲート電極４（第１のゲート電極として動
作）と浮遊ゲート電極６（電荷蓄積機構）と消去電極
（EGと略す）７（第３のゲート電極として動作）が直列
に形成されている。また、浮遊ゲート電極（FGと略す）
６の上には，制御ゲート酸化膜９を介して制御ゲート電
極（CGと略す）５（第２のゲート電極として動作）が形
成されている。消去電極７と浮遊ゲート電極とは消去絶
縁膜21を介して対向する部分を有する。
例である。スタティックRAMのノードＣに破線で囲まれ
たようなEEPROMが接続されている。この破線内で囲まれ
た本発明に適用されるEEPROMの断面図を第３図に示す。
このEEPROMは、Ｐ型半導体基板１又は基板中に分離され
たＰ型チャネル形成領域の表面に互いに間隔をおいて、
N+領域のソース領域２とドレイン領域３（再生領域とし
て動作する）が形成されており、ソース・ドレイン領域
間のチャネル形成領域（第1,第2,第３チャネル形成領
域）上にはゲート電極４（第１のゲート電極として動
作）と浮遊ゲート電極６（電荷蓄積機構）と消去電極
（EGと略す）７（第３のゲート電極として動作）が直列
に形成されている。また、浮遊ゲート電極（FGと略す）
６の上には，制御ゲート酸化膜９を介して制御ゲート電
極（CGと略す）５（第２のゲート電極として動作）が形
成されている。消去電極７と浮遊ゲート電極とは消去絶
縁膜21を介して対向する部分を有する。
まず、本発明の半導体不揮発性メモリのストア動作に
ついて説明する。ストア動作とは、スタティックRAMの
情報をEEPROMへ転送することを言う。まず、消去電極７
に約20Vと高電圧を印加して浮遊ゲート電極６の中の電
子を消去絶縁膜を介して抜き取る。この時、ソース・ド
レイン領域間のチャネル電流が流れないように第１のゲ
ート電極４の電位を設定しておかなければならない。次
に、制御ゲート電極５に約20Vの高電圧を印加する。こ
のときの第１のゲート電極４の電位は、第１図において
ノードＣの電位が高いレベルの時は第１のチャネルがOF
F、低いレベルの時は第１のチャネルがONするようなレ
ベルに設定する。また、消去電極７の電位は、その下の
第３のチャネルがOFFする電位に設定する。第１図に示
すノードＣのレベルが高い場合は、ゲート電極４の下の
第１のチャネルがOFFであるから、制御ゲート電極５を
介して浮遊ゲート電極６の電位が高い場合も、トンネル
絶縁膜８に高電界が加わらないために浮遊ゲート電極６
の電荷量はあまり変化しない。即ち、消去後の状態を維
持する。逆に、第１図に示すノードＣの電圧レベルが低
い場合には、ゲート電極４の下のチャネルがON状態にな
るためる浮遊ゲート電極６の下の第２のチャネルの電位
はノードＣの電位と同じになる。
ついて説明する。ストア動作とは、スタティックRAMの
情報をEEPROMへ転送することを言う。まず、消去電極７
に約20Vと高電圧を印加して浮遊ゲート電極６の中の電
子を消去絶縁膜を介して抜き取る。この時、ソース・ド
レイン領域間のチャネル電流が流れないように第１のゲ
ート電極４の電位を設定しておかなければならない。次
に、制御ゲート電極５に約20Vの高電圧を印加する。こ
のときの第１のゲート電極４の電位は、第１図において
ノードＣの電位が高いレベルの時は第１のチャネルがOF
F、低いレベルの時は第１のチャネルがONするようなレ
ベルに設定する。また、消去電極７の電位は、その下の
第３のチャネルがOFFする電位に設定する。第１図に示
すノードＣのレベルが高い場合は、ゲート電極４の下の
第１のチャネルがOFFであるから、制御ゲート電極５を
介して浮遊ゲート電極６の電位が高い場合も、トンネル
絶縁膜８に高電界が加わらないために浮遊ゲート電極６
の電荷量はあまり変化しない。即ち、消去後の状態を維
持する。逆に、第１図に示すノードＣの電圧レベルが低
い場合には、ゲート電極４の下のチャネルがON状態にな
るためる浮遊ゲート電極６の下の第２のチャネルの電位
はノードＣの電位と同じになる。
従って、制御ゲート電極５を介して浮遊ゲート電極６
に高電圧が印加された状態では、トンネル絶縁膜８に高
電界が加わり、基板１表面の第２のチャネル形成領域か
ら電子が浮遊ゲート電極６に注入される。
に高電圧が印加された状態では、トンネル絶縁膜８に高
電界が加わり、基板１表面の第２のチャネル形成領域か
ら電子が浮遊ゲート電極６に注入される。
以上述べたように、第１図のノードＣの電圧レベルが
高い場合は、浮遊ゲート電極６の電位はプラスに帯電す
る。逆に、ノードＣの電圧レベルが低い場合には、浮遊
ゲート電極６の電位はマイナスに帯電する。即ち、RAM
の状態がEEPROMに移る。このようにRAMの情報がEEPROM
に移るストア動作が行われる。
高い場合は、浮遊ゲート電極６の電位はプラスに帯電す
る。逆に、ノードＣの電圧レベルが低い場合には、浮遊
ゲート電極６の電位はマイナスに帯電する。即ち、RAM
の状態がEEPROMに移る。このようにRAMの情報がEEPROM
に移るストア動作が行われる。
次に、ROMの情報をRAMへ移す、即ちリコール動作につ
いて説明する。
いて説明する。
まず、RAMの電源電圧がゼロレベル程度になるまで下
げる。次に、第１図ノードRCのレベルを高いレベルに設
定しゲート電極４の下の第１のチャネルがONするように
する。また、消去電極７の下の第３のチャネル領域もON
するように電圧を消去電圧７に印加する。浮遊ゲート電
極６がプラスに帯電している場合は、浮遊ゲート電極６
の下のチャネル領域もONするため第１のノードＣのレベ
ルはノードＤのレベルと等しくなる。即ち、高いレベル
になる。逆に、浮遊ゲートがマイナスに帯電している場
合は、浮遊ゲート電極６の下の第２のチャネル領域はOF
Fしているため、第１図のノードＣのレベルはノードＤ
のレベルと等しくならない。この場合は、ノードＣのレ
ベルが低いレベルになるようにRAMを設計しておく。
げる。次に、第１図ノードRCのレベルを高いレベルに設
定しゲート電極４の下の第１のチャネルがONするように
する。また、消去電極７の下の第３のチャネル領域もON
するように電圧を消去電圧７に印加する。浮遊ゲート電
極６がプラスに帯電している場合は、浮遊ゲート電極６
の下のチャネル領域もONするため第１のノードＣのレベ
ルはノードＤのレベルと等しくなる。即ち、高いレベル
になる。逆に、浮遊ゲートがマイナスに帯電している場
合は、浮遊ゲート電極６の下の第２のチャネル領域はOF
Fしているため、第１図のノードＣのレベルはノードＤ
のレベルと等しくならない。この場合は、ノードＣのレ
ベルが低いレベルになるようにRAMを設計しておく。
以上述べたように、浮遊ゲート電極６の電位がプラス
に帯電している場合は、第１図のノードＣのレベルが高
電位になり、マイナスに帯電している場合は、ノードＣ
のレベルが低電位になる。このように、ROMの情報がRAM
へ移り、リコール動作が行われる。
に帯電している場合は、第１図のノードＣのレベルが高
電位になり、マイナスに帯電している場合は、ノードＣ
のレベルが低電位になる。このように、ROMの情報がRAM
へ移り、リコール動作が行われる。
第４図はEEPROMとしてMONOS形の素子を用いる場合の
例を示し、基板１の表面に形成されたウェル領域20に形
成された場合を示す。21は第１のチャネル形成領域、22
は第２のチャネル形成領域、23は第３のチャネル形成領
域である。その他の番号は、第３図に対応するが、この
場合、電荷蓄積機構６は、シリコン窒化膜，およびその
SiO2膜との界面に形成されるキャリア捕獲準位で構成さ
れ、８は電子がトンネルするほど薄いSiO2膜、９は８よ
り厚いSiO2膜である。第１のゲート電極４および第３の
ゲート電極７は第１のチャネル形成領域および第３のチ
ャネル形成領域のチャネルをゲート絶縁膜10を介して制
御し、第２のゲート電極５から絶縁されている。第２の
ゲート電極５は絶縁膜8,9,電荷蓄積機構６を介して、第
２のチャネル形成領域のチャネルを制御する。
例を示し、基板１の表面に形成されたウェル領域20に形
成された場合を示す。21は第１のチャネル形成領域、22
は第２のチャネル形成領域、23は第３のチャネル形成領
域である。その他の番号は、第３図に対応するが、この
場合、電荷蓄積機構６は、シリコン窒化膜，およびその
SiO2膜との界面に形成されるキャリア捕獲準位で構成さ
れ、８は電子がトンネルするほど薄いSiO2膜、９は８よ
り厚いSiO2膜である。第１のゲート電極４および第３の
ゲート電極７は第１のチャネル形成領域および第３のチ
ャネル形成領域のチャネルをゲート絶縁膜10を介して制
御し、第２のゲート電極５から絶縁されている。第２の
ゲート電極５は絶縁膜8,9,電荷蓄積機構６を介して、第
２のチャネル形成領域のチャネルを制御する。
第５図は第４図のEEPROMのスタティックメモリの記憶
ノードＣに結合させて、不揮発性RAMを構成した第２の
実施例である。図においてG1,G2,G3はそれぞれ第1,第2,
第３のゲート電極で、Ｓはソース領域,Dは再生領域であ
る。
ノードＣに結合させて、不揮発性RAMを構成した第２の
実施例である。図においてG1,G2,G3はそれぞれ第1,第2,
第３のゲート電極で、Ｓはソース領域,Dは再生領域であ
る。
本実施例のストア動作をEEPROMがｎチャネルであり、
しかもMONOS形メモリであって書き込み、消去開始電圧
が±5Vであると仮定して説明する。先ず、EEPROMの記憶
内容をクリヤーするために、G2に−7V印加する。この動
作によって電荷蓄積機構中の電子がトンネル絶縁膜８を
通してチャネル形成領域21に放出された。次にG3に第３
のチャネルの閾値電圧以下の電圧,G1にノードＣの“0"
状態“1"状態の電位の平均値にほぼゲート閾値電圧を加
えた電位を印加しておく。もしノードＣが“0"状態であ
れば、EEPROMのソース電位は0V近くの値となり、第１の
チャネルは導通して第２のチャネルにキャリア（この場
合電子）を送り込み、第２のチャネル上の電荷蓄積機構
に電荷（この場合電子の負電荷）が蓄積される。一方、
ノードＣが、“1"状態であれば、EEPROMのソース電位は
第１のチャネルが導通できない程の高電位になっている
ので、前記電荷蓄積機構への電荷の蓄積はない。このよ
うにして、スタティックメモリの情報がEEPROMに移るス
トア動作が行われる。
しかもMONOS形メモリであって書き込み、消去開始電圧
が±5Vであると仮定して説明する。先ず、EEPROMの記憶
内容をクリヤーするために、G2に−7V印加する。この動
作によって電荷蓄積機構中の電子がトンネル絶縁膜８を
通してチャネル形成領域21に放出された。次にG3に第３
のチャネルの閾値電圧以下の電圧,G1にノードＣの“0"
状態“1"状態の電位の平均値にほぼゲート閾値電圧を加
えた電位を印加しておく。もしノードＣが“0"状態であ
れば、EEPROMのソース電位は0V近くの値となり、第１の
チャネルは導通して第２のチャネルにキャリア（この場
合電子）を送り込み、第２のチャネル上の電荷蓄積機構
に電荷（この場合電子の負電荷）が蓄積される。一方、
ノードＣが、“1"状態であれば、EEPROMのソース電位は
第１のチャネルが導通できない程の高電位になっている
ので、前記電荷蓄積機構への電荷の蓄積はない。このよ
うにして、スタティックメモリの情報がEEPROMに移るス
トア動作が行われる。
リコール動作に関しては、前記第１の実施例と同様に
行うことができる。
行うことができる。
次に、本発明の第３の実施例として、第３図に示す如
き浮遊ゲート形のEEPROMとダイナミックメモリを用いて
ユニットセル面積の小さなNVRAMを構成した場合を第６
図に示す。第６図において、QAは番地選択用トランジス
タを示しＰは情報蓄積用のキャパシタを示し、Ｒは本願
で用いるEEPROMを表す。ストア動作は第２の実施例とほ
ぼ同様である。この場合、EEPROMの電荷蓄積機構への電
荷の流出入はトンネル絶縁膜８を通して行われるものと
する。リコール動作は次のように為される。まず、ディ
ジット線をローレベル，ワード線をハイレベルとし、番
地選択用トランジスタQAから情報蓄積用キャパシタＰへ
ローレベルを書き込む、その後、ワード線をローレベル
とする。（必要ならディジット線もハイレベルとす
る。）次に再生領域をハイレベルとし、G1,G2,G3をハイ
レベルとする。この時、電荷蓄積機構に負電荷が蓄積さ
れていれば、EEPROMのＲは導通せずに情報蓄積用キャパ
シタの状態はローレベルに留まる。電荷蓄積機構に負電
荷が蓄積されていなければ、EEPROMのＲは導通して情報
蓄積用キャパシタの状態はハイレベルに変わる。このよ
うにしてリコール動作が行われる。第７図は第６図の回
路図を集積回路として実現した実施例の断面図を示す。
Ｒは第３図、第４図の如き構造を有するEEPROMである
が、ソース領域２は省略され、第１のチャネル形成領域
と記憶ノードＣは連続して設けられている場合が示され
ている。30は半導体基板表面又は半導体基板上に分離さ
れて形成した半導体領域、又は絶縁性基板上に形成され
た半導体領域であり、31,32,33はEEPROMの前記第1,第２
第３のチャネル形成領域、34は第１のチャネル形成領域
に連続する。ダイナミックメモリの情報蓄積用キャパシ
タＰの半導体領域で、35はダイナミックメモリの番地選
択用絶縁ゲートFETQAのチャネル形成領域である。130は
半導体領域30の整合接合を形成するディジット領域であ
り、QAのソース又はドレイン領域でもある。111は情報
蓄積用キャパシタＰの絶縁膜,110は情報蓄積キャパシタ
Ｐの半導体領域34と対向する導電電極,121は番地選択用
絶縁ゲートFETQAのゲート絶縁膜,120は番地選択用絶縁
ゲートFETQAのゲート電極である。
き浮遊ゲート形のEEPROMとダイナミックメモリを用いて
ユニットセル面積の小さなNVRAMを構成した場合を第６
図に示す。第６図において、QAは番地選択用トランジス
タを示しＰは情報蓄積用のキャパシタを示し、Ｒは本願
で用いるEEPROMを表す。ストア動作は第２の実施例とほ
ぼ同様である。この場合、EEPROMの電荷蓄積機構への電
荷の流出入はトンネル絶縁膜８を通して行われるものと
する。リコール動作は次のように為される。まず、ディ
ジット線をローレベル，ワード線をハイレベルとし、番
地選択用トランジスタQAから情報蓄積用キャパシタＰへ
ローレベルを書き込む、その後、ワード線をローレベル
とする。（必要ならディジット線もハイレベルとす
る。）次に再生領域をハイレベルとし、G1,G2,G3をハイ
レベルとする。この時、電荷蓄積機構に負電荷が蓄積さ
れていれば、EEPROMのＲは導通せずに情報蓄積用キャパ
シタの状態はローレベルに留まる。電荷蓄積機構に負電
荷が蓄積されていなければ、EEPROMのＲは導通して情報
蓄積用キャパシタの状態はハイレベルに変わる。このよ
うにしてリコール動作が行われる。第７図は第６図の回
路図を集積回路として実現した実施例の断面図を示す。
Ｒは第３図、第４図の如き構造を有するEEPROMである
が、ソース領域２は省略され、第１のチャネル形成領域
と記憶ノードＣは連続して設けられている場合が示され
ている。30は半導体基板表面又は半導体基板上に分離さ
れて形成した半導体領域、又は絶縁性基板上に形成され
た半導体領域であり、31,32,33はEEPROMの前記第1,第２
第３のチャネル形成領域、34は第１のチャネル形成領域
に連続する。ダイナミックメモリの情報蓄積用キャパシ
タＰの半導体領域で、35はダイナミックメモリの番地選
択用絶縁ゲートFETQAのチャネル形成領域である。130は
半導体領域30の整合接合を形成するディジット領域であ
り、QAのソース又はドレイン領域でもある。111は情報
蓄積用キャパシタＰの絶縁膜,110は情報蓄積キャパシタ
Ｐの半導体領域34と対向する導電電極,121は番地選択用
絶縁ゲートFETQAのゲート絶縁膜,120は番地選択用絶縁
ゲートFETQAのゲート電極である。
第７図の構成でダイナミックメモリの情報蓄積用キャ
パシタに蓄積されている電荷（領域34に蓄積されてい
る）が少ない場合はEEPROMの電荷蓄積機構に充分電荷が
注入されない場合がある。この場合は絶縁膜111のファ
クラーノルドハイムトンネル電流が流れる程度に薄くし
て特開昭60−167386号，第11図に示された原理に従った
メモリ素子を半導体領域34,絶縁膜111,対向領域110で構
成すると、EEPROMRの電荷蓄積機構に供給されるキャリ
アはスタティックメモリ動作が可能となったＰから定常
的に供給されるので、充分書き込みが可能となる。
パシタに蓄積されている電荷（領域34に蓄積されてい
る）が少ない場合はEEPROMの電荷蓄積機構に充分電荷が
注入されない場合がある。この場合は絶縁膜111のファ
クラーノルドハイムトンネル電流が流れる程度に薄くし
て特開昭60−167386号，第11図に示された原理に従った
メモリ素子を半導体領域34,絶縁膜111,対向領域110で構
成すると、EEPROMRの電荷蓄積機構に供給されるキャリ
アはスタティックメモリ動作が可能となったＰから定常
的に供給されるので、充分書き込みが可能となる。
この場合も、EEPROMの第１のチャネル形成領域はMIS
形のスタティックメモリの記憶ノードＣに電気的に接続
されている。
形のスタティックメモリの記憶ノードＣに電気的に接続
されている。
以上の本発明の実施例の説明において、第３のチャネ
ル形成領域、および、第３のゲート電極が形成された例
について説明してきたが、この第３のチャネル形成領域
および第３のゲート電極を省略し、第２のチャネル形成
領域とドレイン領域とを接する構造としてもよいことは
言うまでもない。
ル形成領域、および、第３のゲート電極が形成された例
について説明してきたが、この第３のチャネル形成領域
および第３のゲート電極を省略し、第２のチャネル形成
領域とドレイン領域とを接する構造としてもよいことは
言うまでもない。
以上述べたように、本発明の半導体不揮発性RAMによ
れば、ストア時に基板内に設けられた半導体領域に最高
電源電圧しか印加されないためにわずかの電流でストア
動作が可能になる。半導体不揮発性RAMは、RAMの情報を
１度にROMへ移す。即ち、全ビットのROMをいっしょにス
トアする。従って、本発明による半導体不揮発性RAMに
よれば、ビット数が増加してもストア時に必要な高電圧
印加電極の電流がきわめてわずかであるため容易にスト
ア動作が可能になる。ビット数が増加しても、集積回路
内の高電圧発生回路の面積は小さくてストア動作でき
る。更に、本発明では単位セル内の素子数，セル面積を
小さく作ることができる。従って、安価な高ビット半導
体不揮発性RAMの提供が可能になる。
れば、ストア時に基板内に設けられた半導体領域に最高
電源電圧しか印加されないためにわずかの電流でストア
動作が可能になる。半導体不揮発性RAMは、RAMの情報を
１度にROMへ移す。即ち、全ビットのROMをいっしょにス
トアする。従って、本発明による半導体不揮発性RAMに
よれば、ビット数が増加してもストア時に必要な高電圧
印加電極の電流がきわめてわずかであるため容易にスト
ア動作が可能になる。ビット数が増加しても、集積回路
内の高電圧発生回路の面積は小さくてストア動作でき
る。更に、本発明では単位セル内の素子数，セル面積を
小さく作ることができる。従って、安価な高ビット半導
体不揮発性RAMの提供が可能になる。
第１図は本発明第１の実施例の半導体不揮発性RAMの回
路図、第２図（ａ）は従来の半導体不揮発性RAMの回路
図であり、第２図（ｂ）は第２図（ａ）の半導体不揮発
性RAMに用いられるEEPROMの断面図、第３図は本発明の
半導体不揮発性RAMに用いられているEEPROMの断面図、
第４図は本発明に用いることができるEEPROMの断面図で
あり、第５図は第４図のEEPROMを用いた場合の不揮発性
RAMの第２の実施例の回路図である。第６図，第７図は
それぞれ本発明第３及び第４の実施例の半導体不揮発性
RAMの回路図及び断面図である。 １……P-半導体基板 ２……N+ソース領域 ３……N+ドレイン領域 ４……ゲート電極 ５……制御ゲート電極 ６……浮遊ゲート電極 ７……消去電極 ８……トンネル絶縁膜 21……消去絶縁膜
路図、第２図（ａ）は従来の半導体不揮発性RAMの回路
図であり、第２図（ｂ）は第２図（ａ）の半導体不揮発
性RAMに用いられるEEPROMの断面図、第３図は本発明の
半導体不揮発性RAMに用いられているEEPROMの断面図、
第４図は本発明に用いることができるEEPROMの断面図で
あり、第５図は第４図のEEPROMを用いた場合の不揮発性
RAMの第２の実施例の回路図である。第６図，第７図は
それぞれ本発明第３及び第４の実施例の半導体不揮発性
RAMの回路図及び断面図である。 １……P-半導体基板 ２……N+ソース領域 ３……N+ドレイン領域 ４……ゲート電極 ５……制御ゲート電極 ６……浮遊ゲート電極 ７……消去電極 ８……トンネル絶縁膜 21……消去絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 審査官 池渕 立 (56)参考文献 特開 昭61−1058（ＪＰ，Ａ) 特開 昭51−97945（ＪＰ，Ａ) 特開 昭50−87253（ＪＰ，Ａ) 特開 昭58−142565（ＪＰ，Ａ) 特開 昭62−179769（ＪＰ，Ａ)
Claims (3)
- 【請求項１】RAMセルと前記RAMセルとともに設けられた
EEPROMセルとから各単位セルが構成される半導体不揮発
性RAMにおいて、 前記EEPROMセルは、半導体基板の表面近傍に離間して形
成されたソース領域とドレイン領域と、前記ソース領域
とドレイン領域との間の半導体基板表面近傍に形成され
たチャネル形成領域と、前記チャネル形成領域の上にト
ンネル絶縁膜を介して形成された電荷蓄積機構と、前記
電荷蓄積機構の上に絶縁膜を介して形成された制御ゲー
ト電極とから少なくとも構成され、かつ、前記RAMセル
の記憶ノードとEEPROMセルの前記ソース領域とは電気的
に接続されるとともに、 前記チャネル形成領域は、前記ソース領域と電気的に結
合する第１のチャネル形成領域と、前記第１のチャネル
形成領域と電気的に結合する第２のチャネル形成領域と
から構成され、 前記第１のチャネル形成領域の上にゲート絶縁膜を介し
て第１のチャネルを制御する第１のゲート電極が形成さ
れ、前記電荷蓄積機構の下方に前記第２のチャネル形成
領域が形成され、 前記電荷蓄積機構への電荷の蓄積は、前記チャネル形成
領域から前記トンネル絶縁膜を介してトンネル注入され
ることを特徴とする半導体不揮発性RAM。 - 【請求項２】前記第２のチャネル形成領域と前記ドレイ
ン領域との間に第３のチャネル形成領域が構成されると
ともに、前記第３のチャネル形成領域の上にゲート絶縁
膜を介して第３のゲート電極が設けられている特許請求
の範囲第１項記載の半導体不揮発性RAM。 - 【請求項３】前記ソース領域が前記RAMセルの記憶ノー
ドと電気的に兼ねた構成であることを特徴とする特許請
求の範囲第１項乃至第２項記載の半導体不揮発性RAM。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61144541A JPH084114B2 (ja) | 1986-06-20 | 1986-06-20 | 半導体不揮発性ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61144541A JPH084114B2 (ja) | 1986-06-20 | 1986-06-20 | 半導体不揮発性ｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS631053A JPS631053A (ja) | 1988-01-06 |
| JPH084114B2 true JPH084114B2 (ja) | 1996-01-17 |
Family
ID=15364699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61144541A Expired - Lifetime JPH084114B2 (ja) | 1986-06-20 | 1986-06-20 | 半導体不揮発性ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH084114B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE68916855T2 (de) * | 1988-05-16 | 1995-01-19 | Matsushita Electronics Corp | Nichtflüchtige Halbleiterspeicheranordnung. |
| US5198996A (en) * | 1988-05-16 | 1993-03-30 | Matsushita Electronics Corporation | Semiconductor non-volatile memory device |
| KR100614644B1 (ko) * | 2004-12-30 | 2006-08-22 | 삼성전자주식회사 | 비휘발성 기억소자, 그 제조방법 및 동작 방법 |
| KR100595119B1 (ko) | 2004-12-30 | 2006-06-30 | 매그나칩 반도체 유한회사 | 비휘발성 메모리 장치 및 그 제조방법 |
| TW201001420A (en) * | 2008-03-25 | 2010-01-01 | Toppan Printing Co Ltd | Nonvolatile semiconductor memory and semiconductor device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5197945A (ja) * | 1975-02-25 | 1976-08-28 | ||
| JPH0638502B2 (ja) * | 1984-06-13 | 1994-05-18 | セイコー電子工業株式会社 | 不揮発性ｒａｍ |
-
1986
- 1986-06-20 JP JP61144541A patent/JPH084114B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS631053A (ja) | 1988-01-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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