JPH0638502B2 - 不揮発性ｒａｍ - Google Patents
不揮発性ｒａｍInfo
- Publication number
- JPH0638502B2 JPH0638502B2 JP59121253A JP12125384A JPH0638502B2 JP H0638502 B2 JPH0638502 B2 JP H0638502B2 JP 59121253 A JP59121253 A JP 59121253A JP 12125384 A JP12125384 A JP 12125384A JP H0638502 B2 JPH0638502 B2 JP H0638502B2
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- JP
- Japan
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- mos transistor
- node
- prom
- gate
- sram
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Description
【発明の詳細な説明】 本発明は高集積化に適した、かつ５Ｖ単一電源で書き込
める不揮発性ＲＡＭ（以下ＮＶＲＡＭと表わす。）に関
するものである。
める不揮発性ＲＡＭ（以下ＮＶＲＡＭと表わす。）に関
するものである。
従来のＮＶＲＡＭは、素子数が多くて集積度を上げるこ
とが困難だつた上に、電気的書き換え可能なＲＯＭ（以
下Ｅ２ＰＲＯＭと表わす。）のメモリ保持特性が劣化す
るという欠点を有していた。
とが困難だつた上に、電気的書き換え可能なＲＯＭ（以
下Ｅ２ＰＲＯＭと表わす。）のメモリ保持特性が劣化す
るという欠点を有していた。
本発明はこの欠点を克服するもので、本発明はＭＩＳト
ランジスタ１コを追加するのみでＥ２Ｐ−ＲＯＭのメモ
リ保持特性を劣化させず、かつＮＶ−ＲＡＭセルを最小
の素子数で実現することを目的としている。
ランジスタ１コを追加するのみでＥ２Ｐ−ＲＯＭのメモ
リ保持特性を劣化させず、かつＮＶ−ＲＡＭセルを最小
の素子数で実現することを目的としている。
本発明によるＮＶＲＡＭの実施例を第１図に示す。この
ＮＶＲＡＭは４つの動作モードより成り立つている。す
なわち、 ＳＲＡＭ１００の読み出し（リード） ＳＲＡＭ１００の書き込み（ライト） ＳＲＡＭ１００から電気的書き換え可能なＲＯＭ１
０１（以下Ｅ２ＰＲＯＭ）へのデータの転送（以下スト
ア動作） Ｅ２ＰＲＯＭ１０１からＳＲＡＭ１００へのデータ
転送（以下リコール動作）の４つの動作モードがある。
ＮＶＲＡＭは４つの動作モードより成り立つている。す
なわち、 ＳＲＡＭ１００の読み出し（リード） ＳＲＡＭ１００の書き込み（ライト） ＳＲＡＭ１００から電気的書き換え可能なＲＯＭ１
０１（以下Ｅ２ＰＲＯＭ）へのデータの転送（以下スト
ア動作） Ｅ２ＰＲＯＭ１０１からＳＲＡＭ１００へのデータ
転送（以下リコール動作）の４つの動作モードがある。
ＳＲＡＭ１００の動作にはリード、ライトの２つの
動作があるので、まずこの２つの動作について説明す
る。
動作があるので、まずこの２つの動作について説明す
る。
この時、第１図の端子ＶＲＣとφＢＩＴ，ワード線Ｗ
Ｌ，コントロールゲート端子ＣＧと、セレクトゲート端
子、端子ＣＧ０，端子ＥＲＳのそれぞれの電圧は第２図
の如く印加されている。
Ｌ，コントロールゲート端子ＣＧと、セレクトゲート端
子、端子ＣＧ０，端子ＥＲＳのそれぞれの電圧は第２図
の如く印加されている。
なお、５と６は、それぞれプリチャージ用ＭＯＳトラン
ジスタであり、８と９はそれぞれデータ転送用ＭＯＳト
ランジスタである。
ジスタであり、８と９はそれぞれデータ転送用ＭＯＳト
ランジスタである。
のリード動作はＣＭＯＳのＳＲＡＭ１００のセルの情
報に応じてビツト線ＢＬと▲▼のレベルに差が生じ
る。
報に応じてビツト線ＢＬと▲▼のレベルに差が生じ
る。
この差をセンスアンプ（図示せず）で増幅し、出力する
ことによつて、ＳＲＡＭ１００の読み出しは可能であ
る。
ことによつて、ＳＲＡＭ１００の読み出しは可能であ
る。
一方のライト動作は、書き込みの情報に応じて、ビツ
ト線ＢＬと▲▼をそれぞれＨとＬ、又はその逆に印
加する。この時、ワード線ＷＬはＨでトランジスタ５と
６はＯＮしているので、強制的にビツト線ＢＬとＢＬの
情報はＳＲＡＭ１００に書き込まれる。
ト線ＢＬと▲▼をそれぞれＨとＬ、又はその逆に印
加する。この時、ワード線ＷＬはＨでトランジスタ５と
６はＯＮしているので、強制的にビツト線ＢＬとＢＬの
情報はＳＲＡＭ１００に書き込まれる。
以上ののリード動作とのライト動作において分離用
トランジスタ１２のゲートである端子ＣＧ０はＬに印加
され、トランジスタ１２はオフしている。よつてＳＲＡ
Ｍ１００とＥ２ＰＲＯＭ１０１は切り離されていて、Ｅ
２ＰＲＯＭ１０１にサブスレツシヨルド電流による誤書
込みの心配は全くない。
トランジスタ１２のゲートである端子ＣＧ０はＬに印加
され、トランジスタ１２はオフしている。よつてＳＲＡ
Ｍ１００とＥ２ＰＲＯＭ１０１は切り離されていて、Ｅ
２ＰＲＯＭ１０１にサブスレツシヨルド電流による誤書
込みの心配は全くない。
2)次にＥ２ＰＲＯＭ１０１のストア動作（書き込み）の
一例を第３図のタイミング図と、第４図のＥ２ＰＲＯＭ
１０１の断面構造図と、Ｅ２ＰＲＯＭ１０１の特性を示
す第５図を用いて説明する。
一例を第３図のタイミング図と、第４図のＥ２ＰＲＯＭ
１０１の断面構造図と、Ｅ２ＰＲＯＭ１０１の特性を示
す第５図を用いて説明する。
第１図の端子ＶＲＣはＶＤＤに、端子φＢＩＴとワード
線ＷＬは接地に、それぞれバイアスされている。又、端
子ＥＲＳ，コントロールゲートＣＧ，セレクトゲートＳ
Ｇ，端子ＣＧφはそれぞれ第３図の如く信号が印加され
る。
線ＷＬは接地に、それぞれバイアスされている。又、端
子ＥＲＳ，コントロールゲートＣＧ，セレクトゲートＳ
Ｇ，端子ＣＧφはそれぞれ第３図の如く信号が印加され
る。
タイミング図第３図の時刻ｔ１において、端子ＥＲＳの
信号を高電圧に立上げると、Ｅ２ＰＲＯＭ１０１の断面
構造図第４図の端子ＥＲＳとフローテイングゲートＦＧ
の間に薄い酸化膜toxlを介してFowler-Nordheim電流が
流れる。よつてフローテイングゲートＦＧ内の電子は端
子ＥＲＳに流れ、フローテイングゲートＦＧは電子の不
足により正に帯電し、チヤネルｌ１をデプレツシヨンの
しきい値にする。すなわち第５図の特性に示すようにＥ
２ＰＲＯＭ１０１の電流特性は初期状態ａから消去状態
ｃへと移る。
信号を高電圧に立上げると、Ｅ２ＰＲＯＭ１０１の断面
構造図第４図の端子ＥＲＳとフローテイングゲートＦＧ
の間に薄い酸化膜toxlを介してFowler-Nordheim電流が
流れる。よつてフローテイングゲートＦＧ内の電子は端
子ＥＲＳに流れ、フローテイングゲートＦＧは電子の不
足により正に帯電し、チヤネルｌ１をデプレツシヨンの
しきい値にする。すなわち第５図の特性に示すようにＥ
２ＰＲＯＭ１０１の電流特性は初期状態ａから消去状態
ｃへと移る。
次にタイミング図第３図の時刻ｔ２では、ＳＲＡＭ１０
０の情報に応じて、フローテイングゲートＦＧに電子が
書き込まれたり、書き込まれなかつたりする。
０の情報に応じて、フローテイングゲートＦＧに電子が
書き込まれたり、書き込まれなかつたりする。
すなわちＳＲＡＭ１００の情報がＨのとき、ノードＱは
Ｈであり、かつトランジスタ１２はＯＮしているのでＥ
２ＰＲＯＭ１０１のドレイン１５からソース１４に向つ
て電流が流れる。
Ｈであり、かつトランジスタ１２はＯＮしているのでＥ
２ＰＲＯＭ１０１のドレイン１５からソース１４に向つ
て電流が流れる。
トランジスタ１２のゲートである端子ＣＧ０の電圧は、
トランジスタによつて電圧をドロツプを生じないように
（VDD+VT1）のレベルが印加されている。ここにＶＴ１
はトランジスタ１２の基板効果を含んだしきい値であ
る。
トランジスタによつて電圧をドロツプを生じないように
（VDD+VT1）のレベルが印加されている。ここにＶＴ１
はトランジスタ１２の基板効果を含んだしきい値であ
る。
よつて、Ｅ２ＰＲＯＭ１０１のドレイン１５は電源電圧
ＶＤＤそのものの電圧が印加される。この時チヤネルｌ
１とチヤネルｌ２の境界近傍において、ポテンシヤルの
急激な変化が起こり、電子はここで加速される。又、フ
ローテイングゲートＦＧとコントロールゲート端子ＣＧ
は薄い絶縁膜tox4を介して強く容量結合しているので、
コントロールゲート端子ＣＧの信号により、絶縁膜tox2
の近傍でｙ方向に電界が加わり、加速された電子はある
確率でフローテイングゲートＦＧに書き込まれる。また
フローテイングゲートＦＧはまわりを絶縁膜でおおわれ
ているのでいつたん書き込まれた電子は失われることは
ない。よつてフローテイングゲートＦＧが負に帯電させ
られて、チヤネルｌ１のしきい値をエンハンスメントな
しきい値に変化させ、Ｅ２ＰＲＯＭ１０１は第６図特性
図の書き込み状態ｂの特性になる。
ＶＤＤそのものの電圧が印加される。この時チヤネルｌ
１とチヤネルｌ２の境界近傍において、ポテンシヤルの
急激な変化が起こり、電子はここで加速される。又、フ
ローテイングゲートＦＧとコントロールゲート端子ＣＧ
は薄い絶縁膜tox4を介して強く容量結合しているので、
コントロールゲート端子ＣＧの信号により、絶縁膜tox2
の近傍でｙ方向に電界が加わり、加速された電子はある
確率でフローテイングゲートＦＧに書き込まれる。また
フローテイングゲートＦＧはまわりを絶縁膜でおおわれ
ているのでいつたん書き込まれた電子は失われることは
ない。よつてフローテイングゲートＦＧが負に帯電させ
られて、チヤネルｌ１のしきい値をエンハンスメントな
しきい値に変化させ、Ｅ２ＰＲＯＭ１０１は第６図特性
図の書き込み状態ｂの特性になる。
一方ＳＲＡＭ１００の情報がＬのとき、ノードＱはＬで
あるのでＥ２ＰＲＯＭ１０１のドレイン１５からソース
１４の端子ＥＲＳに向つて電流は流れない。よつてＥ２
ＰＲＯＭ１０１のフローテイングゲートＦＧへの電子の
書き込みはなく、Ｅ２ＰＲＯＭ１０１の特性も第５図の
消去状態ｃのままである。
あるのでＥ２ＰＲＯＭ１０１のドレイン１５からソース
１４の端子ＥＲＳに向つて電流は流れない。よつてＥ２
ＰＲＯＭ１０１のフローテイングゲートＦＧへの電子の
書き込みはなく、Ｅ２ＰＲＯＭ１０１の特性も第５図の
消去状態ｃのままである。
このように第５図の消去状態ｃと書き込み状態ｂの特性
の差に見られるので、ＳＲＡＭ１００の情報をＥ２ＰＲ
ＯＭ１０１内に書き込むことができる。
の差に見られるので、ＳＲＡＭ１００の情報をＥ２ＰＲ
ＯＭ１０１内に書き込むことができる。
3)次に、リコール動作を回路図第１図と、リコール動作
のタイミングを示す第６図と、Ｅ２ＰＲＯＭ１０１の構
造を示す第４図を用いて説明する。
のタイミングを示す第６図と、Ｅ２ＰＲＯＭ１０１の構
造を示す第４図を用いて説明する。
まずリコールに入る前のＳＲＡＭ１００の情報がＨのと
き、リコール信号が入つた場合を考える。タイミング図
第６図の時刻ｔ３において、ＳＲＡＭ100がリセットさ
れることを説明する。
き、リコール信号が入つた場合を考える。タイミング図
第６図の時刻ｔ３において、ＳＲＡＭ100がリセットさ
れることを説明する。
第６図に示す信号φ▲▼及びＷＬによって、ＭＯ
Ｓトランジスタ10及びＭＯＳトランジスタ５と６がＯＮ
する。
Ｓトランジスタ10及びＭＯＳトランジスタ５と６がＯＮ
する。
したがって、ノードは０Ｖになり、ノードＱはハイレ
ベルになる。
ベルになる。
それゆえ、ＭＯＳトランジスタ２がＯＮするのでノード
Ｑは信号ＶRC（時刻ｔ３で０Ｖ）の影響を受けてハーフ
レベルになる。すなわち、ＳＲＡＭ１００のノードＱは
ハーフレベル（約1/2ＶＤＤ）に、ノードはＯＶにな
る。ＭＯＳトランジスタ２は、ノードＱがＭＯＳトラン
ジスタ２のスレッショルド電圧ＶTPとなるまでＯＮして
いるので、ノードＱの電圧がＶTPとなるまでノードＱか
ら端子ＶRCに向かって電流が流れる。しかる後第６図の
時刻ｔ４においてＳＲＡＭ１００のノードＱはＶＴＰの
レベルになり、ノードはＯＶになる。
Ｑは信号ＶRC（時刻ｔ３で０Ｖ）の影響を受けてハーフ
レベルになる。すなわち、ＳＲＡＭ１００のノードＱは
ハーフレベル（約1/2ＶＤＤ）に、ノードはＯＶにな
る。ＭＯＳトランジスタ２は、ノードＱがＭＯＳトラン
ジスタ２のスレッショルド電圧ＶTPとなるまでＯＮして
いるので、ノードＱの電圧がＶTPとなるまでノードＱか
ら端子ＶRCに向かって電流が流れる。しかる後第６図の
時刻ｔ４においてＳＲＡＭ１００のノードＱはＶＴＰの
レベルになり、ノードはＯＶになる。
次にＳＲＡＭ１００の情報がＬのとき、リコール信号が
入つた場合を考える。
入つた場合を考える。
同様にして、タイミング図第６図の時刻ｔ３において、
ＳＲＡＭ１００のノードＱはハーフレベルに（約1/2Ｖ
ＤＤ）にノードはＯＶにる。しかる後、第６図の時刻
４渫においてノードＱはＶＴＰのレベルに、ノードは
ＯＶになる。
ＳＲＡＭ１００のノードＱはハーフレベルに（約1/2Ｖ
ＤＤ）にノードはＯＶにる。しかる後、第６図の時刻
４渫においてノードＱはＶＴＰのレベルに、ノードは
ＯＶになる。
結局、第６図に示すように時刻ｔ４では、ノードＱはＶ
ＴＰのレベルに、ノードはＯＶになる。
ＴＰのレベルに、ノードはＯＶになる。
次に第６図の時刻ｔ５においては、第１図のトランジス
タ７のフローテイングゲート１１の電子の有無によつ
て、ノードＱの電位が決つてくる。フローテイングゲー
ト１１に電子が書き込まれている時、すなわちフローテ
イングゲート１１に電子がある場合、これをストア１の
状態という、フローテイングゲートＦＧ下のチヤネルｌ
１は正孔が誘起され、Ｅ２ＰＲＯＭ１０１の電流特性は
第５図の書き込み状態ｂのようになり、ドレイン１５か
らソース１４に向つて電流は流れない。よつて、ＳＲＡ
Ｍ１００のノードＱはＶＴＰレベルのままで、ノード
はＯＶである。（リセット状態のまま。）このとき第６
図の時刻ｔ６のように、端子ＶＲＣの電圧を除々に立上
ると、ノードは０ＶでＭＯＳトランジスタ２はＯＮし
ているからそのままノードＱはＨにノードはＬにな
る。（リコール１） 一方、フローテイングゲート１１に電子が書き込まれて
いない場合、すなわちフローテイングゲート１１に電子
がない場合、これをストアＯの状態という。
タ７のフローテイングゲート１１の電子の有無によつ
て、ノードＱの電位が決つてくる。フローテイングゲー
ト１１に電子が書き込まれている時、すなわちフローテ
イングゲート１１に電子がある場合、これをストア１の
状態という、フローテイングゲートＦＧ下のチヤネルｌ
１は正孔が誘起され、Ｅ２ＰＲＯＭ１０１の電流特性は
第５図の書き込み状態ｂのようになり、ドレイン１５か
らソース１４に向つて電流は流れない。よつて、ＳＲＡ
Ｍ１００のノードＱはＶＴＰレベルのままで、ノード
はＯＶである。（リセット状態のまま。）このとき第６
図の時刻ｔ６のように、端子ＶＲＣの電圧を除々に立上
ると、ノードは０ＶでＭＯＳトランジスタ２はＯＮし
ているからそのままノードＱはＨにノードはＬにな
る。（リコール１） 一方、フローテイングゲート１１に電子が書き込まれて
いない場合、すなわちフローテイングゲート１１に電子
がない場合、これをストアＯの状態という。
フローテイングゲートＦＧ下のチヤネルｌ１は、Ｅ２Ｐ
ＲＯＭ１０１の特性が第５図の消去状態ｃであるのでＥ
２ＰＲＯＭ１０１のドレイン１５とソース１４の間に電
流が流れる状態となる。よつて、タイミング図第６図の
時刻ｔ５において、ノードＱの電荷は放電され、ノード
ＱはＯＶとなり、ノードもＯＶのままである。ノード
Ｑとノードに存在する浮遊容量はトランジスタ接続数
により必然的にノードＱの方が大きくなる。このときタ
イミング図第６図の時刻ｔ６においては、ノードＱとノ
ード両方ともにＯＶであるが、浮遊容量の差により、
ノードＱの立上りが遅れ、ノードＱはＬにノードはＨ
に状態が決る。（リコールＯ） 更に第１図のＳＲＡＭ１００のノードＱにコンデンサ１
９をつけることによつてノードＱの立上りの遅れはより
大きくなり、リコールＯの動作は一層安定になる。
ＲＯＭ１０１の特性が第５図の消去状態ｃであるのでＥ
２ＰＲＯＭ１０１のドレイン１５とソース１４の間に電
流が流れる状態となる。よつて、タイミング図第６図の
時刻ｔ５において、ノードＱの電荷は放電され、ノード
ＱはＯＶとなり、ノードもＯＶのままである。ノード
Ｑとノードに存在する浮遊容量はトランジスタ接続数
により必然的にノードＱの方が大きくなる。このときタ
イミング図第６図の時刻ｔ６においては、ノードＱとノ
ード両方ともにＯＶであるが、浮遊容量の差により、
ノードＱの立上りが遅れ、ノードＱはＬにノードはＨ
に状態が決る。（リコールＯ） 更に第１図のＳＲＡＭ１００のノードＱにコンデンサ１
９をつけることによつてノードＱの立上りの遅れはより
大きくなり、リコールＯの動作は一層安定になる。
更に詳細に説明すれば、ＭＯＳトランジスタ１のゲート
は、コンデンサ19を介して接地されているので、ＭＯＳ
トランジスタ１は強くＯＮする。
は、コンデンサ19を介して接地されているので、ＭＯＳ
トランジスタ１は強くＯＮする。
したがって、時刻ｔ６においてノードは信号ＶRC（時
刻ｔ６でハイレベル）によってハイレベルに固定され
る。
刻ｔ６でハイレベル）によってハイレベルに固定され
る。
なお、ノードＱは０Ｖのままである。
このように、ストア前のＳＲＡＭ１００の情報を、スト
ア動作によりいつたんＥ２ＰＲＯＭ１０１に書き込み、
次にリコール動作によつて再びＥ２ＰＲＯＭ１０１から
ＳＲＡＭ１００に呼び戻すことが可能になる。
ア動作によりいつたんＥ２ＰＲＯＭ１０１に書き込み、
次にリコール動作によつて再びＥ２ＰＲＯＭ１０１から
ＳＲＡＭ１００に呼び戻すことが可能になる。
以上のことから本発明のＮＶＲＡＭの実施例である第１
図の回路によれば、 ＳＲＡＭ１００本来の読出し／書込み動作ができ
る。
図の回路によれば、 ＳＲＡＭ１００本来の読出し／書込み動作ができ
る。
ストア動作によつてＳＲＡＭ１００のデータをＥ２
ＰＲＯＭ１０１に書き込むことができ、かつＥ２ＰＲＯ
Ｍ１０１のデータは不揮発性であるので、電源を切つて
もその情報は消えない。
ＰＲＯＭ１０１に書き込むことができ、かつＥ２ＰＲＯ
Ｍ１０１のデータは不揮発性であるので、電源を切つて
もその情報は消えない。
リコール動作によつてＥ２ＰＲＯＭ１０１のデータ
をＳＲＡＭ１００に呼び戻すことができる。
をＳＲＡＭ１００に呼び戻すことができる。
Ｅ２ＰＲＯＭ１０１にデータをストアしていても、
ＳＲＡＭ１００の動作はそれとは関係なしに通常のＳＲ
ＡＭとして使用することができる。
ＳＲＡＭ１００の動作はそれとは関係なしに通常のＳＲ
ＡＭとして使用することができる。
以上からのＮＶＲＡＭ本来の機能を完全に満たした
上でいくら電源電圧ＶＤＤが高くなつてもＥ２ＰＲＯＭ
１０１のメモリ保持特性は損なわれず、かつＥ２ＰＲＯ
Ｍ１０１のストア電圧低下もおこさない優れたＮＶＲＡ
Ｍを作ることができる。
上でいくら電源電圧ＶＤＤが高くなつてもＥ２ＰＲＯＭ
１０１のメモリ保持特性は損なわれず、かつＥ２ＰＲＯ
Ｍ１０１のストア電圧低下もおこさない優れたＮＶＲＡ
Ｍを作ることができる。
このように本発明によれば、ＭＩＳトランジスタを１コ
のみ追加することでＥ２ＰＲＯＭのメモリ保持特性を劣
化させず、かつＮＶＲＡＭセルとしては最小の素子数で
実現できる。
のみ追加することでＥ２ＰＲＯＭのメモリ保持特性を劣
化させず、かつＮＶＲＡＭセルとしては最小の素子数で
実現できる。
よつて、大容量で高集積で高耐圧のＮＶＲＡＭには本発
明も適した回路であり、単にメモリＩＣばかりでなく、
カスタムＩＣ内蔵用のセルにも適し、その応用範囲は極
めて広い。
明も適した回路であり、単にメモリＩＣばかりでなく、
カスタムＩＣ内蔵用のセルにも適し、その応用範囲は極
めて広い。
更に、本発明では、リセット用のＭＯＳトランジスタを
ＳＲＡＭに設けたので、リコール動作前にＳＲＡＭを簡
単にリセットすることができ、Ｅ２ＰＲＯＭから新たに
ＳＲＡＭにリコールされる情報は、以前にＳＲＡＭにリ
コールされた情報の影響を受けることなしにリコールさ
れる。
ＳＲＡＭに設けたので、リコール動作前にＳＲＡＭを簡
単にリセットすることができ、Ｅ２ＰＲＯＭから新たに
ＳＲＡＭにリコールされる情報は、以前にＳＲＡＭにリ
コールされた情報の影響を受けることなしにリコールさ
れる。
また、本発明では、リコール用コンデンサを設けてリコ
ール時にノードを強制的に「Ｈ」としたので、リコー
ル動作が安定となり、Ｅ２ＰＲＯＭの情報をＳＲＡＭに
正確に戻すことができる。
ール時にノードを強制的に「Ｈ」としたので、リコー
ル動作が安定となり、Ｅ２ＰＲＯＭの情報をＳＲＡＭに
正確に戻すことができる。
第１図は本発明の不揮発性ＲＡＭの実施例の回路図、 第２図はＳＲＡＭの通常動作時に各端子に印加する電圧
値を示す図、 第３図はＳＲＡＭからＥ２ＰＲＯＭへのストア動作の一
例のタイミング図、 第４図はＥ２ＰＲＯＭセルの断面構造図、 第５図はＥ２ＰＲＯＭセルの特性図、 第６図はＥ２ＰＲＯＭからＳＲＡＭへのリコール動作の
一例のタイミング図である。 １……ＰチヤネルＭＯＳトランジスタ ２……ＰチヤネルＭＯＳトランジスタ ３……ＮチヤネルＭＯＳトランジスタ ４……ＮチヤネルＭＯＳトランジスタ ５……ＮチヤネルＭＯＳトランジスタ ６……ＮチヤネルＭＯＳトランジスタ ７……ＮチヤネルＭＯＳトランジスタ ８……ＰチヤネルＭＯＳトランジスタ ９……ＰチヤネルＭＯＳトランジスタ １０……ＮチヤネルＭＯＳトランジスタ １１……フローテイングゲート １２……ＮチヤネルＭＯＳトランジスタ １３……Ｐウエル基板 １４……Ｎ＋拡散層 １５……Ｎ＋拡散層 １６……Ｎ＋拡散層 １７……第１層ポリシリコン １８……第２層ポリシリコン １００……ＳＲＡＭ １０１……Ｅ２ＰＲＯＭ １０２……メモリーセル
値を示す図、 第３図はＳＲＡＭからＥ２ＰＲＯＭへのストア動作の一
例のタイミング図、 第４図はＥ２ＰＲＯＭセルの断面構造図、 第５図はＥ２ＰＲＯＭセルの特性図、 第６図はＥ２ＰＲＯＭからＳＲＡＭへのリコール動作の
一例のタイミング図である。 １……ＰチヤネルＭＯＳトランジスタ ２……ＰチヤネルＭＯＳトランジスタ ３……ＮチヤネルＭＯＳトランジスタ ４……ＮチヤネルＭＯＳトランジスタ ５……ＮチヤネルＭＯＳトランジスタ ６……ＮチヤネルＭＯＳトランジスタ ７……ＮチヤネルＭＯＳトランジスタ ８……ＰチヤネルＭＯＳトランジスタ ９……ＰチヤネルＭＯＳトランジスタ １０……ＮチヤネルＭＯＳトランジスタ １１……フローテイングゲート １２……ＮチヤネルＭＯＳトランジスタ １３……Ｐウエル基板 １４……Ｎ＋拡散層 １５……Ｎ＋拡散層 １６……Ｎ＋拡散層 １７……第１層ポリシリコン １８……第２層ポリシリコン １００……ＳＲＡＭ １０１……Ｅ２ＰＲＯＭ １０２……メモリーセル
Claims (2)
- 【請求項１】第１と第２のＣＭＯＳインバータより成る
フリップフロップと、第１のデータ転送用ＭＯＳトラン
ジスタを介して前記第１のＣＭＯＳインバータの出力端
子に接続される第１のビット線と、第２のデータ転送用
ＭＯＳトランジスタを介して前記第２のＣＭＯＳインバ
ータの出力端子に接続される第２のビット線と、前記第
１と第２のビット線にそれぞれ接続される第１と第２の
プリチャージ用ＭＯＳトランジスタと、前記第１と第２
のデータ転送用ＭＯＳトランジスタのゲートに接続され
るワード線とから構成されるＣＭＯＳスタティックＲＡ
Ｍと、半導体基板の表面部分に間隔をおいて設けられた
ソース及びドレインと、前記ソースと前記ドレイン間の
前記半導体基板上に絶縁膜を介して順次設けられたセレ
クトゲート及びフローティングゲートから構成されるＥ
２ＰＲＯＭと、前記第１のＣＭＯＳインバータの出力端
子と前記ドレインとの間に接続される分離用ＭＯＳトラ
ンジスタとからなり、前記第２のビット線にリセット用
ＭＯＳトランジスタのゲート以外の主電極の一つが接続
されると共に前記リセット用ＭＯＳトランジスタのゲー
トに前記第２のプリチャージ用ＭＯＳトランジスタのゲ
ートが接続されることを特徴とする不揮発性ＲＡＭ。 - 【請求項２】前記第１のＣＭＯＳインバータの前記出力
端子に動作安定用コンデンサが接続されている特許請求
の範囲第１項記載の不揮発性ＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59121253A JPH0638502B2 (ja) | 1984-06-13 | 1984-06-13 | 不揮発性ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59121253A JPH0638502B2 (ja) | 1984-06-13 | 1984-06-13 | 不揮発性ｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS611058A JPS611058A (ja) | 1986-01-07 |
| JPH0638502B2 true JPH0638502B2 (ja) | 1994-05-18 |
Family
ID=14806683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59121253A Expired - Lifetime JPH0638502B2 (ja) | 1984-06-13 | 1984-06-13 | 不揮発性ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638502B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH084114B2 (ja) * | 1986-06-20 | 1996-01-17 | 工業技術院長 | 半導体不揮発性ｒａｍ |
| US9530501B2 (en) | 2014-12-31 | 2016-12-27 | Freescale Semiconductor, Inc. | Non-volatile static random access memory (NVSRAM) having a shared port |
| US9466394B1 (en) | 2015-04-09 | 2016-10-11 | Freescale Semiconductor, Inc. | Mismatch-compensated sense amplifier for highly scaled technology |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5518997B2 (ja) * | 1971-12-29 | 1980-05-22 | ||
| GB2042296B (en) * | 1979-01-24 | 1983-05-11 | Xicor Inc | Nonvolatile static random access/memory device |
| US4400799A (en) * | 1981-09-08 | 1983-08-23 | Intel Corporation | Non-volatile memory cell |
-
1984
- 1984-06-13 JP JP59121253A patent/JPH0638502B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS611058A (ja) | 1986-01-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |