JPS611058A - 不揮発性ｒａｍ - Google Patents
不揮発性ｒａｍInfo
- Publication number
- JPS611058A JPS611058A JP59121253A JP12125384A JPS611058A JP S611058 A JPS611058 A JP S611058A JP 59121253 A JP59121253 A JP 59121253A JP 12125384 A JP12125384 A JP 12125384A JP S611058 A JPS611058 A JP S611058A
- Authority
- JP
- Japan
- Prior art keywords
- rom101
- node
- ram
- ram100
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は高集積化に適した、かつ５Ｖ単一電源で書き込
める不揮発性ＲＡＭ（以下ＮＶＲＡＭと表わす。）に関
するものである。
める不揮発性ＲＡＭ（以下ＮＶＲＡＭと表わす。）に関
するものである。
従来のＮＶＲＡＭは、素子数が多くて集積度を上げるこ
とが困難だった上に、電気的書き換え可能なＲＯＭ（以
下Ｋ”ＦＲＯＭと表わす。）のメモリ保持特性が劣化す
るという欠点を有していた。
とが困難だった上に、電気的書き換え可能なＲＯＭ（以
下Ｋ”ＦＲＯＭと表わす。）のメモリ保持特性が劣化す
るという欠点を有していた。
本発明はこけ欠点を克服するもので、本発明はＭＩＳト
ランジスタ１コを追加するのみでＫ”Ｐ−ＲＯＭ のメ
モリ保持特性を劣化させず、かつＮＶ−ＲＡＭ セルを
最小の素子数で実現することを目的としている。
ランジスタ１コを追加するのみでＫ”Ｐ−ＲＯＭ のメ
モリ保持特性を劣化させず、かつＮＶ−ＲＡＭ セルを
最小の素子数で実現することを目的としている。
本発明によるＮＶＲＡＭの実施例を第１図に示す。
このＮ ＶＲＡＭは４つの動作モードよシ成り立ってい
る。すなわち、 ■ ＥＩＲＡＭｌｏｏの読み出しくリード）■ ＳＲＡ
Ｍ１００の書き込み（ライト）■ ＳＲＡＭ１００から
電気的書き換え可能なＲＯＭ１０１（以下Ｅ”ＦＲＯＭ
）へのデータの転送（以下ストア動作） ■ Ｅ” ＦＲＯＭｌ ０１ からＳＲＡＭ１００へ
のデータ転送（以下リコール動作）の４つの動作モード
がある。
る。すなわち、 ■ ＥＩＲＡＭｌｏｏの読み出しくリード）■ ＳＲＡ
Ｍ１００の書き込み（ライト）■ ＳＲＡＭ１００から
電気的書き換え可能なＲＯＭ１０１（以下Ｅ”ＦＲＯＭ
）へのデータの転送（以下ストア動作） ■ Ｅ” ＦＲＯＭｌ ０１ からＳＲＡＭ１００へ
のデータ転送（以下リコール動作）の４つの動作モード
がある。
ＳＲＡＭ１００の動作には■リード、■ライトの２つの
動作があるので、まずこの２つの動作について説明する
。
動作があるので、まずこの２つの動作について説明する
。
この時、第１図の端子Ｖ ｐ、 ａ とφＢＩＴ
、ワード線ＷＬ、コントロールゲート端子ＣＧと、セレ
クトゲート端子、端子ｃ Ｇ Ｏ，端子ＥＲ８のそれぞ
れの電圧は第２図の如く印加されている。
、ワード線ＷＬ、コントロールゲート端子ＣＧと、セレ
クトゲート端子、端子ｃ Ｇ Ｏ，端子ＥＲ８のそれぞ
れの電圧は第２図の如く印加されている。
■のリード動作はｃｍｏｓのＥＩＲＡＭｌｏｏのセルの
情報に応じてビン）線Ｂ ＴＪと１７のレベルに差が生
じる。
情報に応じてビン）線Ｂ ＴＪと１７のレベルに差が生
じる。
この差をセンスアンプ（図示せず）で増幅し、出力する
ことによって、ＳＲＡＭ１００の読み出しは可能である
。
ことによって、ＳＲＡＭ１００の読み出しは可能である
。
一万〇のライト動作は、書き込みの情報に応じて、ピン
ト線ＢＬとＢＬをそれぞれＨとり、又はその逆に印加す
る。この時、ワード線ＷＬはＨでトランジスタ５と６は
ＯＮＬ、ているので、強制的、 にピント線ＢＬとＢ
Ｌの情報はＳＲＡＭ１００に書き込まれる。
ト線ＢＬとＢＬをそれぞれＨとり、又はその逆に印加す
る。この時、ワード線ＷＬはＨでトランジスタ５と６は
ＯＮＬ、ているので、強制的、 にピント線ＢＬとＢ
Ｌの情報はＳＲＡＭ１００に書き込まれる。
以上の■のリード動作と■のライト動作においてトラン
ジスタ１２のゲートである端子ＱＧ”ＱはＬに印加され
、トランジスタ１２はオフしている。
ジスタ１２のゲートである端子ＱＧ”ＱはＬに印加され
、トランジスタ１２はオフしている。
よってＳＲＡＭ１００とＥ！ＦＲＯＭ１０１は切り離′
されていて、Ｆｉ”ＰＲＱＭｌ ０１ Ｋサブスレツシ
ョル鼾゛電流による誤書込みの心配は全くない。
されていて、Ｆｉ”ＰＲＱＭｌ ０１ Ｋサブスレツシ
ョル鼾゛電流による誤書込みの心配は全くない。
２）次にＫ”ＦＲＯＭ １０１のストア動作（書き込
み）の−例を第６図のタイミング図と、第４図のＫ”Ｆ
ＲＯＭｌｏｌの断面構造図と、１１ｉ”ＦＲＯＭｌｏｌ
の特性を示す第５図を用いて説明する。
み）の−例を第６図のタイミング図と、第４図のＫ”Ｆ
ＲＯＭｌｏｌの断面構造図と、１１ｉ”ＦＲＯＭｌｏｌ
の特性を示す第５図を用いて説明する。
第１図の端子ＶＲＯはＶＤＤ に、端子φＢＩＴとワ
ード線ＷＬは接地に、それぞれバイアスされている。又
、端子ＥＢＢ、コントロールグー）ｃＧ。
ード線ＷＬは接地に、それぞれバイアスされている。又
、端子ＥＢＢ、コントロールグー）ｃＧ。
セレクトグー）ＳＧ、端子ＯＧφはそれぞれ第３図の如
く信号が印加される。
く信号が印加される。
タイミング図第５図の時刻１１においつ、端子１１ＣＲ
８の信号を高電圧に立上げると、Ｅ” Ｐ ＲＱ Ｍｌ
ｏｌの断面構造図第４図の端子ＥＲ８とフローテイング
グー）Ｆ２Ｏ間に薄い酸化＠ｔｏｘｌを介してＦＯＷｌ
ｅｒ ’Ｎｏｒｄｈｅｉｍ 電流が流れる。よってフ
ローティングゲートＦＧ内の電子は端子ＫＲ−８に流れ
、７０−テイングゲー）ＦＧは電子の不足により正に帯
電し、チャネルｌｒ ｋデプレツションのしきい値にす
る。すなわち第５図の特性に示すようにＢ２ＰＲＯｆｆ
ｉ Ｏ１の電流特性は初期状態ａから消去状態Ｃへと移
る。
８の信号を高電圧に立上げると、Ｅ” Ｐ ＲＱ Ｍｌ
ｏｌの断面構造図第４図の端子ＥＲ８とフローテイング
グー）Ｆ２Ｏ間に薄い酸化＠ｔｏｘｌを介してＦＯＷｌ
ｅｒ ’Ｎｏｒｄｈｅｉｍ 電流が流れる。よってフ
ローティングゲートＦＧ内の電子は端子ＫＲ−８に流れ
、７０−テイングゲー）ＦＧは電子の不足により正に帯
電し、チャネルｌｒ ｋデプレツションのしきい値にす
る。すなわち第５図の特性に示すようにＢ２ＰＲＯｆｆ
ｉ Ｏ１の電流特性は初期状態ａから消去状態Ｃへと移
る。
次にタイミング図第６図の時刻ｔ２では、ＳＲＡＭ１０
０の情報に応じて、フローティングゲートＦＧに電子が
書き込まれたシ、書き込まれなかったシする。
０の情報に応じて、フローティングゲートＦＧに電子が
書き込まれたシ、書き込まれなかったシする。
すなわちＳＲＡＭ１００の情報がＨのとき、ノードＱは
Ｈであシ、かつトランジスタ１２はＯＮしているのでに
’ＦＲＯＭ１０１のドレイン１５からソース１４１Ｃ向
って電流が流れる。
Ｈであシ、かつトランジスタ１２はＯＮしているのでに
’ＦＲＯＭ１０１のドレイン１５からソース１４１Ｃ向
って電流が流れる。
トランジスタ１２のゲートである端子ＣＧＯの電圧は、
トランジスタによって電圧をドロップを生じないように
（ＶＤＤ＋ＶＴ”−）のレベルが印加されている。ここ
にＶＴ’はトランジスタ１２の基板効果を含んだしきい
値である。
トランジスタによって電圧をドロップを生じないように
（ＶＤＤ＋ＶＴ”−）のレベルが印加されている。ここ
にＶＴ’はトランジスタ１２の基板効果を含んだしきい
値である。
よって、Ｅ”ＰＲＯ１＋１０１のドレイン１５は電源電
圧ＶＤＤそのものの電圧が印加される。この時チャネル
Ｌ１とチャネルＬ２の境界近傍において、ポテンシャル
の急激な変化が起こシ、電子はここで加速される。又、
フローティングゲートＦＧとコントロールゲート端子Ｃ
Ｇは薄い絶縁［ｔｏｘ＜を介して強く容量結合している
ので、コントロールゲート端子ＣＧの信号によシ、絶縁
膜ｔｏｘ２の近傍でｙ方向に電界が加わシ、カロ速され
た電子はある確率で７０−テイングゲー）ＦＧに書き込
まれる。またフローティングゲートＦＧはまわシを絶縁
膜でおおわれているのでいったん書き込まれ、た電子は
失われることはない。よってフローテインググー）ＦＧ
が負に帯電させられて、チャネル１１のＬＪい値をエン
ハンスメントなしきい値に変化させ、Ｅ”ＦＲＯＭｌｏ
ｌは第６図特性図の書き込み状態すの特性になる。
圧ＶＤＤそのものの電圧が印加される。この時チャネル
Ｌ１とチャネルＬ２の境界近傍において、ポテンシャル
の急激な変化が起こシ、電子はここで加速される。又、
フローティングゲートＦＧとコントロールゲート端子Ｃ
Ｇは薄い絶縁［ｔｏｘ＜を介して強く容量結合している
ので、コントロールゲート端子ＣＧの信号によシ、絶縁
膜ｔｏｘ２の近傍でｙ方向に電界が加わシ、カロ速され
た電子はある確率で７０−テイングゲー）ＦＧに書き込
まれる。またフローティングゲートＦＧはまわシを絶縁
膜でおおわれているのでいったん書き込まれ、た電子は
失われることはない。よってフローテインググー）ＦＧ
が負に帯電させられて、チャネル１１のＬＪい値をエン
ハンスメントなしきい値に変化させ、Ｅ”ＦＲＯＭｌｏ
ｌは第６図特性図の書き込み状態すの特性になる。
一方ＳＲＡＭ１００の情報がＬのとき、ノードＱはＬで
あるのでＥ”ＦＲＯＭｌｏｌのドレイン１５からソース
１４の端子ＫＲ８に向って電流は流れない。よってＫｊ
ＰＲＯＭｌｏｌのフローティングゲートＦＧへの電子の
書き込みはなく、Ｅ”ＦＲＯＭｌｏｌ の特性も第５図
の消去状態Ｃのままである。
あるのでＥ”ＦＲＯＭｌｏｌのドレイン１５からソース
１４の端子ＫＲ８に向って電流は流れない。よってＫｊ
ＰＲＯＭｌｏｌのフローティングゲートＦＧへの電子の
書き込みはなく、Ｅ”ＦＲＯＭｌｏｌ の特性も第５図
の消去状態Ｃのままである。
このように第５図の消去状態Ｃと書き込み状態ｂの特性
の差に見られるので、ＳＲＡＭ１００の情報ｔ ｍ”Ｆ
ＲＯＭ １０１内に書き込むことができる。
の差に見られるので、ＳＲＡＭ１００の情報ｔ ｍ”Ｆ
ＲＯＭ １０１内に書き込むことができる。
５）次に、リコール動作を回路図第１図と、リコール動
作のタイミングを示す第６図と、Ｅ’ＰＲ−ＯＭｌｏｌ
の構造を示す第４図を用いて説明する。
作のタイミングを示す第６図と、Ｅ’ＰＲ−ＯＭｌｏｌ
の構造を示す第４図を用いて説明する。
まずリコールに入る前のＳＲＡＭ１００の情報がＨのと
き、リコール信号が入った場合を考える。
き、リコール信号が入った場合を考える。
タイミング図第６図の時刻ｔ３において１．１９ＲＡＭ
１００ の／−）”Ｑはハーフレベル（約１１２ｖＤＤ
）’Ｉｃ、ノードＱはＯＶになる。しかる後第６図の時
刻ｔ４においてＳＲＡＭ１００のノードＱはＶＴＰ の
レベルになシ、ノードＱはＱ７になる。
１００ の／−）”Ｑはハーフレベル（約１１２ｖＤＤ
）’Ｉｃ、ノードＱはＯＶになる。しかる後第６図の時
刻ｔ４においてＳＲＡＭ１００のノードＱはＶＴＰ の
レベルになシ、ノードＱはＱ７になる。
次にＳＲＡＭ１００の情報がＬのとき、リコール信号が
入った場合を考える。
入った場合を考える。
タイミング図第６図の時刻ｔ３Ｖこおいて、ＳＲＡＭ１
００のノードＱはハーフレベルに（約１７４２ｖＤＤ）
にノードＱは０ＶＶＣる。しかる後、第６図の時刻ｔ４
においてノードＱはＶＴＰ のレベルに、ノードＱは
Ｏｖになる。
００のノードＱはハーフレベルに（約１７４２ｖＤＤ）
にノードＱは０ＶＶＣる。しかる後、第６図の時刻ｔ４
においてノードＱはＶＴＰ のレベルに、ノードＱは
Ｏｖになる。
結局、第６図に示すように時刻ｔ４では、ノードＱはｖ
’ｒｐのレベルに、ノード頁は０■になる。
’ｒｐのレベルに、ノード頁は０■になる。
次に第６図の時刻ｔ５においては、第１図のトランジス
タ７の７０−ティングゲート１１の電子の有無によって
、ノードＱの電位が決ってくる。
タ７の７０−ティングゲート１１の電子の有無によって
、ノードＱの電位が決ってくる。
フローティングゲート１１に電子が書き込まれている時
、すなわちフローティングケート１１に電子がある場合
、これをストア１の状態という、フローテイングゲー）
ＦＧ下のチャネルｔ１は正孔が誘起され、１ｉ：”ＦＲ
ＯＭｌｏｌの電流特性は第５図の書き込み状態すのよう
になシ、ドレイン１５からソース１４に向って電流は流
れない。よって、ＳＲＡＭ１００のノードＱはＶＴＰ
レベルのままで、ノードＱはＯｖである。このとき第
６図の時刻ｔ６のように、端子ＶＲＯの電圧を除々に立
上ると、そのままノードＱはＨにノードＱはＬになる。
、すなわちフローティングケート１１に電子がある場合
、これをストア１の状態という、フローテイングゲー）
ＦＧ下のチャネルｔ１は正孔が誘起され、１ｉ：”ＦＲ
ＯＭｌｏｌの電流特性は第５図の書き込み状態すのよう
になシ、ドレイン１５からソース１４に向って電流は流
れない。よって、ＳＲＡＭ１００のノードＱはＶＴＰ
レベルのままで、ノードＱはＯｖである。このとき第
６図の時刻ｔ６のように、端子ＶＲＯの電圧を除々に立
上ると、そのままノードＱはＨにノードＱはＬになる。
（リコール１）
一方、フローティングゲート１１に電子が書き込まれて
いない場合、すなわちフローティングゲート１１に電子
がない場合、これをストア０の状態という。
いない場合、すなわちフローティングゲート１１に電子
がない場合、これをストア０の状態という。
フローテイングゲー）ＦＧ下のチャネルｔ１は、Ｅ！”
ＦＲＯＭｌ ０１ の特性が第５図の消去状態Ｃで
あるのでＥ”ＦＲＯＭＩＯｌのドレイン１５とソース１
４の間に電流が流れる状態となる。よって、タイミング
図第６図の時刻ｔ５において、ノードＱの電荷は放電さ
れ、ノードＱはＯＶとなｐ、ノードＱもＯｖのままであ
る。ノードＱとノードＱに存在する浮遊容量はトランジ
スタ接続数によシ必然的にノードＱの方が大きくなる。
ＦＲＯＭｌ ０１ の特性が第５図の消去状態Ｃで
あるのでＥ”ＦＲＯＭＩＯｌのドレイン１５とソース１
４の間に電流が流れる状態となる。よって、タイミング
図第６図の時刻ｔ５において、ノードＱの電荷は放電さ
れ、ノードＱはＯＶとなｐ、ノードＱもＯｖのままであ
る。ノードＱとノードＱに存在する浮遊容量はトランジ
スタ接続数によシ必然的にノードＱの方が大きくなる。
このときタイミング図第６図の時刻ｔ６においては、ノ
ードＱとノードＱ両方ともにＯｖであるが、浮遊容量の
差によシ、ノードＱの立上９が遅れ、ノードＱはＬにノ
ードＱはＨに状態が決る。（リコール０）更に第１図の
ＥＩＲＡＭｌｏｏのノードＱにコンデンサ１９をつける
ことによってノードＱの立上りの遅れはよシ大きくなり
、リコール０の動作は一層安定になる。
ードＱとノードＱ両方ともにＯｖであるが、浮遊容量の
差によシ、ノードＱの立上９が遅れ、ノードＱはＬにノ
ードＱはＨに状態が決る。（リコール０）更に第１図の
ＥＩＲＡＭｌｏｏのノードＱにコンデンサ１９をつける
ことによってノードＱの立上りの遅れはよシ大きくなり
、リコール０の動作は一層安定になる。
このように、ストア前のＳＲＡＭ１００の情報を、スト
ア動作によシいったんＥ’ＦＲＯＭＩ０１に書き込み、
次にリコール動作によって再びＥ”ＦＲＯＭｌｏｌから
ＳＲＡＭ１００に呼び戻すことが可能になる。
ア動作によシいったんＥ’ＦＲＯＭＩ０１に書き込み、
次にリコール動作によって再びＥ”ＦＲＯＭｌｏｌから
ＳＲＡＭ１００に呼び戻すことが可能になる。
以上のことから本発明のＮ”Ｖ、ＲＡ Ｍの実施例であ
る第１図の回路によれば、 ■ ＳＲＡＭ１００本来の読出し／書込み動作ができる
。
る第１図の回路によれば、 ■ ＳＲＡＭ１００本来の読出し／書込み動作ができる
。
■ ストア動作によってＳＲＡＭ１００のデータをＥ”
ＦＲＯＭｌｏｌに書き込むことができ、かつＥ’ＦＲＯ
Ｍ１０１のデータは不揮発性であるので、電源を切って
もその情報は消えない。
ＦＲＯＭｌｏｌに書き込むことができ、かつＥ’ＦＲＯ
Ｍ１０１のデータは不揮発性であるので、電源を切って
もその情報は消えない。
■ リコール動作によってＢ”ＦＲＯＭ １０１のデー
タをＳＲＡＭ１００に叶び戻すことができる。
タをＳＲＡＭ１００に叶び戻すことができる。
■ Ｅ”ＦＲＯＭｌｏｌにデータをストアしていても、
ＳＲＡＭ１００の動作はそれとは・関係なしに通常のＳ
ＲＡＭとして使用することができる。
ＳＲＡＭ１００の動作はそれとは・関係なしに通常のＳ
ＲＡＭとして使用することができる。
以上■から■のＮＶＲＡＭ本来の機能を完全に満たした
上でいくら電源電圧ＶＤＤが高くなってもがＰＲＱＭｌ
ｏｌのメモリ保持特性は損なわれず、かつＥ”ＦＲＯＭ
１０１のストア電圧低下もおこさない優れたＮ ’
／ＲＡＭを作ることができる。
上でいくら電源電圧ＶＤＤが高くなってもがＰＲＱＭｌ
ｏｌのメモリ保持特性は損なわれず、かつＥ”ＦＲＯＭ
１０１のストア電圧低下もおこさない優れたＮ ’
／ＲＡＭを作ることができる。
このように本発明によれば１ＭＩＳトランジスタを１コ
のみ追加することでＥ”ＦＲＯＭのメモリ保持特性を劣
化させず、かつＮＶＲＡＭセルとしては最小の素子数で
実現できる。
のみ追加することでＥ”ＦＲＯＭのメモリ保持特性を劣
化させず、かつＮＶＲＡＭセルとしては最小の素子数で
実現できる。
よって、大容量で高集積で高耐圧のＩＴ／ＲＡＭには本
発明も適した回路であシ、単にメモリＩＣばかシでなく
、カスタムエＣ内蔵用のセルにも適し、その応用範囲は
極めて広い。
発明も適した回路であシ、単にメモリＩＣばかシでなく
、カスタムエＣ内蔵用のセルにも適し、その応用範囲は
極めて広い。
第１図は本発明の不揮発性ＲＡＭの実施例の回路図、
第２図はＳＲＡＭの通常動作時に各端子に印加する電圧
値を示す図、 第３図はＳＲＡＭ２１にらＥ”ＦＲＯＭへのストア動作
の一例のタイミング図、 第４図はＢ２ＦＲＯＭセルの断面構造図、第５図はＥｉ
” ＦＲＯＭの特性図、 第６図はＦｉ” ＦＲＯＭから８ ＲＡ Ｍへのリコー
ル動作の一例のタイミング図である。 １・・・ＰチャネルＭＯ８）う／ラスタ２・・・Ｐチャ
ネルＭＯＥＩ ）ランジスタ３・・・ＮチャネルＭＯ８
）ランジスタ４°°・ＮチャネルＭＯ８）ランジスタ５
・・・ＮチャネルＭＯＢ）ランジスタロ・・・Ｎチャネ
ルｂｊｏ Ｅｌ ）ランジスタフ・・・ＮチャネルＭＯ
８）ランジスタ８・・・ＰチャネルＭ０８トランジスタ
９・・・ＰチャネルＭＯＥＩ ）ランジスタ１０・・・
ＮチャネルＭＯ８）ランジスタ１１・・・フローティノ
ブゲート １２・・・ＮチャネルＭＯ８）ランジスタ１３・・・Ｐ
ウェル基板 １４・・・Ｎ 拡散層 １５・・・Ｎ 拡散層 １６・・・Ｎ 拡散層 １７・・・第１層ポリシリコン １８・・・第２層ポリシリコン １００・・・ＳＲＡＭ １０１−Ｅ２ＦＲＯＭ １０２・・・メモリーセル 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 最 上 務 第１図 ｔノｔ２
値を示す図、 第３図はＳＲＡＭ２１にらＥ”ＦＲＯＭへのストア動作
の一例のタイミング図、 第４図はＢ２ＦＲＯＭセルの断面構造図、第５図はＥｉ
” ＦＲＯＭの特性図、 第６図はＦｉ” ＦＲＯＭから８ ＲＡ Ｍへのリコー
ル動作の一例のタイミング図である。 １・・・ＰチャネルＭＯ８）う／ラスタ２・・・Ｐチャ
ネルＭＯＥＩ ）ランジスタ３・・・ＮチャネルＭＯ８
）ランジスタ４°°・ＮチャネルＭＯ８）ランジスタ５
・・・ＮチャネルＭＯＢ）ランジスタロ・・・Ｎチャネ
ルｂｊｏ Ｅｌ ）ランジスタフ・・・ＮチャネルＭＯ
８）ランジスタ８・・・ＰチャネルＭ０８トランジスタ
９・・・ＰチャネルＭＯＥＩ ）ランジスタ１０・・・
ＮチャネルＭＯ８）ランジスタ１１・・・フローティノ
ブゲート １２・・・ＮチャネルＭＯ８）ランジスタ１３・・・Ｐ
ウェル基板 １４・・・Ｎ 拡散層 １５・・・Ｎ 拡散層 １６・・・Ｎ 拡散層 １７・・・第１層ポリシリコン １８・・・第２層ポリシリコン １００・・・ＳＲＡＭ １０１−Ｅ２ＦＲＯＭ １０２・・・メモリーセル 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 最 上 務 第１図 ｔノｔ２
Claims (2)
- （１）ＣＭＯＳインバータにより構成されたＣＭＯＳス
タティックＲＡＭと５Ｖ以下で書込めるＲＯＭとが１つ
のＭＩＳトランジスタで接続された不揮発性ＲＡＭ。 - （２）前記インバータ出力と、前記ＭＩＳトランジスタ
とを接続する節点に、容量を接続したことを特徴とする
特許請求の範囲第１項記載の不揮発性ＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59121253A JPH0638502B2 (ja) | 1984-06-13 | 1984-06-13 | 不揮発性ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59121253A JPH0638502B2 (ja) | 1984-06-13 | 1984-06-13 | 不揮発性ｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS611058A true JPS611058A (ja) | 1986-01-07 |
| JPH0638502B2 JPH0638502B2 (ja) | 1994-05-18 |
Family
ID=14806683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59121253A Expired - Lifetime JPH0638502B2 (ja) | 1984-06-13 | 1984-06-13 | 不揮発性ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638502B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS631053A (ja) * | 1986-06-20 | 1988-01-06 | Agency Of Ind Science & Technol | 半導体不揮発性ｒａｍ |
| US9466394B1 (en) | 2015-04-09 | 2016-10-11 | Freescale Semiconductor, Inc. | Mismatch-compensated sense amplifier for highly scaled technology |
| US9530501B2 (en) | 2014-12-31 | 2016-12-27 | Freescale Semiconductor, Inc. | Non-volatile static random access memory (NVSRAM) having a shared port |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4874131A (ja) * | 1971-12-29 | 1973-10-05 | ||
| JPS55101192A (en) * | 1979-01-24 | 1980-08-01 | Xicor Inc | Method and unit for nonnvolatile memory |
| JPS5845697A (ja) * | 1981-09-08 | 1983-03-16 | インテル・コ−ポレ−シヨン | 不揮発性メモリ |
-
1984
- 1984-06-13 JP JP59121253A patent/JPH0638502B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4874131A (ja) * | 1971-12-29 | 1973-10-05 | ||
| JPS55101192A (en) * | 1979-01-24 | 1980-08-01 | Xicor Inc | Method and unit for nonnvolatile memory |
| JPS5845697A (ja) * | 1981-09-08 | 1983-03-16 | インテル・コ−ポレ−シヨン | 不揮発性メモリ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS631053A (ja) * | 1986-06-20 | 1988-01-06 | Agency Of Ind Science & Technol | 半導体不揮発性ｒａｍ |
| US9530501B2 (en) | 2014-12-31 | 2016-12-27 | Freescale Semiconductor, Inc. | Non-volatile static random access memory (NVSRAM) having a shared port |
| US9466394B1 (en) | 2015-04-09 | 2016-10-11 | Freescale Semiconductor, Inc. | Mismatch-compensated sense amplifier for highly scaled technology |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0638502B2 (ja) | 1994-05-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6178116B1 (en) | Memory cell of non-volatile semiconductor memory device | |
| US4813018A (en) | Nonvolatile semiconductor memory device | |
| EP0440265B1 (en) | Nonvolatile semiconductor memory device | |
| US20050232009A1 (en) | CMIS semiconductor nonvolatile storage circuit | |
| US4443718A (en) | Nonvolatile semiconductor memory with stabilized level shift circuit | |
| US5687119A (en) | Semiconductor memory device with floating gate electrode | |
| JPH0411953B2 (ja) | ||
| JPH02240960A (ja) | 半導体装置 | |
| US20060067145A1 (en) | Semiconductor memory device | |
| US4630238A (en) | Semiconductor memory device | |
| KR900001774B1 (ko) | 바이어스 전압 발생기를 포함하는 반도체 메모리 회로 | |
| JPH0212695A (ja) | メモリセル及びその読み出し方法 | |
| US6134147A (en) | Non-volatile semiconductor memory device | |
| US5058062A (en) | Nonvolatile semiconductor memory circuit including a reliable sense amplifier | |
| US6897515B2 (en) | Semiconductor memory and semiconductor device | |
| JPS611058A (ja) | 不揮発性ｒａｍ | |
| JPS6027118B2 (ja) | 半導体メモリ装置 | |
| CN114242146A (zh) | 读电路及电子设备 | |
| EP0377841B1 (en) | Semiconductor integrated circuit capable of preventing occurrence of erroneous operation due to noise | |
| JPS6052997A (ja) | 半導体記憶装置 | |
| JPS6223396B2 (ja) | ||
| US6014331A (en) | Circuit for programming a programmable memory cell | |
| JPS60136995A (ja) | 不揮発性ｒａｍ | |
| US5719805A (en) | Electrically programmable non-volatile semiconductor memory including series connected memory cells and decoder circuitry for applying a ground voltage to non-selected circuit units | |
| JPS6050697A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |