CN114242146A - 读电路及电子设备 - Google Patents
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Abstract
本发明提供一种读电路及电子设备，其中读电路包括：与处理器连接的开关模块、整形模块和逻辑控制模块；开关模块用于在接收到处理器发送的读数据使能信号时，将从存储模块读出的电压信号发送至整形模块；整形模块用于在接收到处理器发送的读数据控制信号时，将电压信号转化为电平信号后发送至逻辑控制模块；逻辑控制模块用于接收处理器发送的读数据控制信号和输出数据使能信号，根据读数据控制信号和电平信号得到目标数据，并根据输出数据使能信号确定是否将目标数据发送至处理器；其中，开关模块包括相连的第一倒比管和第二倒比管，第一倒比管和第二倒比管的栅宽与栅长的比值远小于1。本发明提供的读电路和电子设备，降低了读电路的功耗。
Description
技术领域
本发明涉及存储技术领域，尤其涉及一种读电路及电子设备。
背景技术
随着芯片产业的不断发展，不同芯片设计时对于存储器的需求量越来越高，带电可擦可编程只读存储器(Electrically Erase Programmable Read Only Memory，EEPROM)具有擦除操作简单，速度快的优点被广泛的应用于大多数的芯片设计中。为了读出存储在EEPROM的逻辑信号，在EEPROM设计的过程当中往往会需要设计一个读电路。
相关技术中，读电路通常采用差分放大器结构，当存储器的Flotox管的阈值电压改变时，会在差分放大器的输入端产生一个差分输入信号，达到读“1”和读“0”的目的。
但上述相关技术中，必须要提供一个稳定的尾电流才能工作在正常的状态，为了获得这个稳定的尾电流，就需要额外设计一个精度较高的内部带隙电压基准电路，由内部带隙电压基准电路提供一个基准电流才能保证尾电流不会随着工艺角和温度的变化而变化，但尾电流和内部带隙电压基准电路会耗散能耗，从而增加了读电路的功耗。
发明内容
针对现有技术存在的问题，本发明实施例提供一种读电路及电子设备。
本发明提供一种读电路，包括与处理器连接的开关模块、整形模块和逻辑控制模块，所述开关模块分别与存储模块和所述整形模块连接，所述逻辑控制模块与所述整形模块连接；
所述开关模块，用于在接收到所述处理器发送的读数据使能信号时，将从所述存储模块读出的电压信号发送至所述整形模块；
所述整形模块，用于在接收到所述处理器发送的所述读数据控制信号时，将所述电压信号转化为电平信号后发送至所述逻辑控制模块；
所述逻辑控制模块，用于接收所述处理器发送的所述读数据控制信号和所述输出数据使能信号，根据所述读数据控制信号和所述电平信号得到目标数据，并根据所述输出数据使能信号确定是否将所述目标数据发送至所述处理器；
其中，所述开关模块包括相连的第一倒比管和第二倒比管，所述第一倒比管和第二倒比管的栅宽与栅长的比值远小于1。
根据本发明提供的一种读电路，还包括缓冲模块，所述逻辑控制模块通过所述缓冲模块与所述处理器连接；
所述逻辑控制模块，具体用于根据所述输出数据使能信号确定是否将所述目标数据发送至所述缓冲模块；
所述缓冲模块，用于接收所述处理器发送的所述输出数据使能信号，并在接收到所述逻辑控制模块输出的所述目标数据时，将所述目标数据发送至所述处理器，并根据所述输出数据使能信号确定是否缓存所述逻辑控制模块上一次输出的数据。
根据本发明提供的一种读电路，还包括第一使能模块，所述处理器通过所述第一使能模块分别与所述逻辑控制模块和所述缓冲模块连接；
所述第一使能模块，用于在接收到所述处理器发送的所述输出数据控制信号时，向所述逻辑控制模块发送第一开关信号和第二开关信号，并向所述缓冲模块发送所述第一开关信号和所述第二开关信号；其中，所述第一开关信号的电平信号与所述输出数据控制信号的电平信号相反，所述第二开关信号的电平信号与所述输出数据控制信号的电平信号相同；
所述逻辑控制模块，具体用于根据所述第一开关信号和所述第二开关信号确定是否将所述目标数据发送至所述缓冲模块；
所述缓冲模块，具体用于在接收到所述逻辑控制模块输出的所述目标数据时，根据所述第一开关信号和所述第二开关信号确定是否缓存所述逻辑控制模块上一次输出的数据。
根据本发明提供的一种读电路，还包括第二使能模块，所述开关模块通过所述第二使能模块与所述处理器连接；
所述第二使能模块，用于在接收到所述处理器发送的所述读数据控制信号时，向所述开关模块发送所述读数据使能信号。
根据本发明提供的一种读电路，所述第一倒比管包括第一PMOS管，所述第二倒比管包括第二PMOS管；
所述第一PMOS管的源极与所述第二PMOS管的漏极连接，所述第一PMOS管的栅极与所述第二使能模块的输出端连接，所述第一PMOS管的漏极连接电源，所述第二PMOS管的源极与所述存储模块连接，所述第二PMOS管的栅极接地，所述第二PMOS管的源极作为所述开关模块的输出端与所述整形模块的输入端连接。
根据本发明提供的一种读电路，所述整形模块包括第一NMOS管、第二NMOS管和第三PMOS管；
所述第一NMOS管的栅极与所述处理器连接，所述第一NMOS管的漏极与所述第二NMOS管的源极连接，所述第一NMOS管的源极接地，所述第二NMOS管的漏极与所述第三PMOS管的源极连接，所述第二NMOS管的栅极和所述第三PMOS管的栅极作为所述整形模块的输入端与所述第二PMOS管的源极连接，所述第三PMOS管的漏极连接所述电源，所述第三PMOS管的源极作为所述整形模块的输出端与所述逻辑控制模块的输入端连接。
根据本发明提供的一种读电路，所述逻辑控制模块包括与非门、第一非门和传输门；
所述与非门的第一输入端作为所述逻辑控制模块的输入端与所述第三PMOS管的源极连接，所述与非门的第二输入端与所述处理器连接，所述与非门的输出端与所述第一非门的输入端连接，所述第一非门的输出端与所述传输门的输入端连接，所述传输门的第一控制端与所述第一使能模块的第一输出端连接，所述传输门的第二控制端与所述第一使能模块的第二输出端连接，所述传输门的输出端作为所述逻辑控制模块的输出端与所述缓冲模块的第一输入端连接。
根据本发明提供的一种读电路，所述第一使能模块包括第二非门和第三非门；
所述第二非门的输入端与所述处理器连接，所述第二非门的输出端与所述第三非门的输入端连接，所述第二非门的输出端作为所述第一使能模块的第一输出端分别与所述传输门的第一控制端和所述缓冲模块的第二输入端连接，所述第三非门的输出端作为所述第一使能模块的第二输出端分别与所述传输门的第二控制端和所述缓冲模块的第三输入端连接。
根据本发明提供的一种读电路，所述缓冲模块包括第四非门、第四PMOS管、第五PMOS管、第三NMOS管和第四NMOS管；
所述第四非门的输入端作为所述缓冲模块的第一输入端与所述传输门的输出端连接，所述第四非门的输入端还与所述第五PMOS管的源极和所述第三NMOS管的漏极连接，所述第四非门的输出端与所述第五PMOS管的栅极和所述第三NMOS管的栅极连接，所述第四PMOS管的源极与所述第五PMOS管的漏极连接，所述第四PMOS管的栅极作为所述缓冲模块的第三输入端与所述第三非门的输出端连接，所述第四PMOS管的漏极连接电源；
所述第三NMOS管的源极与所述第四NMOS管的漏极连接，所述第四NMOS管的栅极作为所述缓冲模块的第二输入端与所述第二非门的输出端连接，所述第四NMOS管的源极接地。
本发明还提供一种电子设备，包括处理器、存储模块和上述任一种所述的读电路；所述存储模块分别与所述读电路和所述处理器连接，所述读电路与所述处理器连接。
本发明提供的一种读电路和电子设备，基于包括第一倒比管和第二倒比管的开关模块将从存储模块读出的电压信号发送至整形模块，由整形模块将电压信号转换为电平信号，再由逻辑控制模块根据电平信号和读数据控制信号得到电压信号对应的目标数据，最后根据输出数据使能信号确定是否将目标数据发送至处理器，完成处理器读取目标数据的过程。由于开关模块中的第一倒比管和第二倒比管的栅宽与栅长的比值远小于1，则第一倒比管和第二倒比管的漏源电阻非常大，所以从电源流经地的电流仅有纳安级，从而降低了读电路的功耗。
附图说明
为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明提供的EEPROM的单个比特的存储电路图；
图2是本发明提供的读电路的原理图之一；
图3是本发明提供的读电路的原理图之二；
图4是本发明提供的读电路的原理图之三；
图5是本发明提供的读电路的原理图之四；
图6是本发明提供的读电路的原理图之五；
图7是本发明提供的开关模块的电路图；
图8是本发明提供的整形模块的电路图；
图9是本发明提供的逻辑控制模块的电路图；
图10是本发明提供的第一使能模块的电路图；
图11是本发明提供的缓冲模块的电路图；
图12是本发明提供的第二使能模块的电路图；
图13是本发明提供的读电路的电路图；
图14是本发明提供的电子设备的电路原理图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
EEPROM的存储单元通常采用高压控制信号改变浮栅隧道氧化层晶体管(FloatingGate Tunneling Oxide，Flotox)的阈值电压来达到存储数据的目的。Flotox管一般有两个栅极，分别为控制栅和浮置栅，所以大多数采用2层Poly工艺，浮置栅与漏区之间有一个氧化层极薄的区域，这个区域称为隧道区，当隧道区的电场达到一定程度时，就会在漏区和浮置栅之间产生导电沟道，电子可以双向的通过这个导电沟道形成电流，通过改变浮置栅上存储的电荷量就可以改变Flotox管的阈值电压达到数据存储的目的。
EEPROM的存储原理如下：
图1是本发明提供的EEPROM的单个比特的存储电路图，如图1所示，单个比特的存储电路包括一个选通管和一个控制管，控制管为Flotox管，其中，nsga1_64作为选通管，ncgea1_64与ncgpa1_64是控制管的两种状态，ncgea1_64对应的阈值电压为4.9伏(V)，ncgpa1_64对应的阈值电压为-0.58V，可以通过一个高压信号改变控制管的栅极和漏极的偏置状态，向控制管的栅极注入和抽取电荷来改变控制管的阈值电压，进而改变EEPROM存储的数据。另外，SG端表示选通管的栅极，CG端表示控制管的栅极，在FS端为低电位时，FS端为控制管的源极，SD为选通管的漏极。
当执行“擦除”操作时，SG端和CG端口同时接大于15.5V的高压脉冲，SD端接0电平，FS端接地，这时在控制管的隧道区产生的强电场会吸引漏区的电子通过隧道区到达浮置栅，形成存储电荷，使得控制管的阈值电压提高至4.9V，成为高阈值电压管；读操作时控制管不会导通处于截至状态，且此时控制管的漏端电压有1.5V；经过读电路后输出电压为0V。
当执行“写”操作时，应该使写入“1”的那些存储单元的控制栅放电。为此，在写“1”时，令控制管的CG端为0电平，在SD端和SG端同时接一个大于15.5V的高压脉冲，FS端可通过一个工作在截至区的Nmos管接至地，CG端上接“0”电平。这时控制管的控制栅上的存储电荷将通过隧道区放电，使得控制管的阈值电压降至-0.58V；读操作时控制管的漏端读出的电压应为0V。
下面结合图2-图13描述本发明的读电路。
图2是本发明提供的读电路的原理图之一，如图2所示，该读电路包括与处理器101连接的开关模块102、整形模块103和逻辑控制模块104，所述开关模块102分别与存储模块105和所述整形模块106连接，所述逻辑控制模块104与所述整形模块103连接。
所述开关模块102，用于在接收到所述处理器发送的读数据使能信号时，将从所述存储模块读出的电压信号发送至所述整形模块103。
所述整形模块103，用于在接收到所述处理器101发送的所述读数据控制信号时，将所述电压信号转化为电平信号后发送至所述逻辑控制模块104。
所述逻辑控制模块104，用于接收所述处理器101发送的所述读数据控制信号和所述输出数据使能信号，根据所述读数据控制信号和所述电平信号得到目标数据，并根据所述输出数据使能信号确定是否将所述目标数据发送至所述处理器101。
其中，所述开关模块102包括相连的第一倒比管和第二倒比管，所述第一倒比管和第二倒比管的栅宽与栅长的比值远小于1，也就是说栅宽与栅长的比值小于或等于预设值，该预设值可以为0.015。
示例地，处理器101在需要读数据时，向开关模块102和存储模块105发送读数据使能信号，并向整形模块103发送读数据控制信号；开关模块102在接收到读数据使能信号时，将从存储模块105读出的电压信号发送给整形模块103，由整形模块103将电压信号转换为电平信号后发送给逻辑控制模块104，再由逻辑控制模块104基于电平信号和处理器101发送的读数据控制信号确定电压信号对应的目标数据；最后基于处理器101发送的输出数据使能信号确定是否将目标数据发送给处理器101，在输出数据使能信号为高电平时，将目标数据发送给处理器101；在输出数据使能信号为低电平时，则不向处理器101发送目标数据。
具体地，从存储模块105读出的电压信号是根据处理器101控制的读时序决定的，如果与开关模块102连接的存储模块105此时是高阈值的控制管，则从存储模块105读出的电压信号为第一电压信号；如果与开关模块102连接的存储模块105此时是低阈值的控制管，则从存储模块105读出的电压信号为第二电压信号。
本发明提供的一种读电路，基于包括第一倒比管和第二倒比管的开关模块将从存储模块读出的电压信号发送至整形模块，由整形模块将电压信号转换为电平信号，再由逻辑控制模块根据电平信号和读数据控制信号得到电压信号对应的目标数据，最后根据输出数据使能信号确定是否将目标数据发送至处理器，完成处理器读取目标数据的过程。由于开关模块中的第一倒比管和第二倒比管的栅宽与栅长的比值远小于1，则第一倒比管和第二倒比管的漏源电阻非常大，所以从电源流经地的电流仅有纳安级，从而降低了读电路的功耗。
进一步地，图3是本发明提供的读电路的原理图之二，如图3所示，所述读电路还包括缓冲模块106，所述逻辑控制模块104通过所述缓冲模块106与所述处理器101连接。
所述逻辑控制模块104，具体用于根据所述输出数据使能信号确定是否将所述目标数据发送至所述缓冲模块106。
所述缓冲模块106，用于接收所述处理器101发送的所述输出数据使能信号，并在接收到所述逻辑控制模块104输出的所述目标数据时，将所述目标数据发送至所述处理器101，并根据所述输出数据使能信号确定是否缓存所述逻辑控制模块104上一次输出的数据。
示例地，在输出数据使能信号为高电平时，逻辑控制模块104将目标数据通过缓冲模块106发送给处理器101，完成处理器101对存储模块105的读操作，此时缓冲模块不存储该目标数据；在输出数据使能信号为低电平时，逻辑控制模块104不将目标数据发送给缓冲模块106，此时缓冲模块106锁存逻辑控制模块104上一次输出的数据，保证逻辑控制模块104上一次输出的数据不丢失。
进一步地，图4是本发明提供的读电路的原理图之三，如图4所示，所述读电路还包括第一使能模块107，所述处理器101通过所述第一使能模块107分别与所述逻辑控制模块104和所述缓冲模块106连接。
所述第一使能模块107，用于在接收到所述处理器101发送的所述输出数据控制信号时，向所述逻辑控制模块104发送第一开关信号和第二开关信号，并向所述缓冲模块106发送所述第一开关信号和所述第二开关信号。
所述逻辑控制模块104，具体用于根据所述第一开关信号和所述第二开关信号确定是否将所述目标数据发送至所述缓冲模块106。
所述缓冲模块106，具体用于在接收到所述逻辑控制模块104输出的所述目标数据时，根据所述第一开关信号和所述第二开关信号确定是否缓存所述逻辑控制模块104上一次输出的数据。
其中，第一开关信号的电平信号与输出数据使能信号的电平信号相反，第二开关信号的电平信号与输出数据使能信号的电平信号相同。
示例地，通过第一使能模块107将处理器101发送的输出数据使能信号转换为第一开关信号和第二开关信号，这样，处理器101只需要发送输出数据使能信号即可，无需同时发送第一开关信号和第二开关信号，从而减少了处理器101的输入输出口的占用。
进一步地，图5是本发明提供的读电路的原理图之四，如图5所示，所述读电路还包括第二使能模块108，所述开关模块102通过所述第二使能模块108与所述处理器101连接。
所述第二使能模块1081，用于在接收到所述处理101器发送的所述读数据控制信号时，向所述开关模块102发送所述读数据使能信号。
其中，读数据控制信号的电平信号与读数据使能信号的电平信号相反。
示例地，通过第二使能模块108将处理器101发送的读数据控制信号转换为读数据使能信号，这样，处理器101只需要发送读数据控制信号即可，无需同时发送读数据控制信号和读数据使能信号，进一步减少了处理器101的输入输出口的占用。
进一步地，图6是本发明提供的读电路的原理图之五，如图6所示，所述读电路还包括驱动模块109，所述驱动模块109分别与所述缓冲模块106和所述处理器101连接。
所述驱动模块109，用于在将所述缓冲模块106的输出端的电流转换为与负载匹配的电流时，将所述目标数据发送至所述处理器101。
其中，负载可以为处理器101，由于处理器101输入等效负载电容比单个的Mos管的等效负载电容要大得多，缓冲模块106的输出端的电流与处理器101的输入电流不匹配，所以，需要经过驱动模块109将缓冲模块106的输出端的电流转换为处理器101的输入端匹配的电流。具体地，驱动电路109可以选用一定电阻的非门。
可选地，图7是本发明提供的开关模块的电路图，如图7所示，所述第一倒比管包括第一P型金属氧化物半导体(positive channel Metal Oxide Semiconductor，PMOS)管M0，所述第二倒比管包括第二PMOS管M1。
所述第一PMOS管M0的源极与所述第二PMOS管M1的漏极连接，所述第一PMOS管M0的栅极与所述第二使能模块的输出端连接，所述第一PMOS管M0的漏极连接电源，所述第二PMOS管M1的源极与所述存储模块105连接，所述第二PMOS管M1的栅极接地，所述第二PMOS管M1的源极作为所述开关模块的输出端与所述整形模块103的输入端连接。
其中，第一PMOS管和第二PMOS管均可以为增强型的PMOS管，读数据使能信号和读数据控制信号的电平信号相反。
进一步地，如图7所示，还包括存储模块105的单比特存储电路，其中，M2为单比特存储电路的控制管，M3为单比特存储电路的选通管。
需要说明的是，图7中的EEREAD_EN、CG、SG、FS和data均为电路连接用的网络标号，GNDA表示接地，VDDA表示连接电源，EEREAD_EN表示读数据使能信号，data表示存储模块105输出的电压信号。
可选地，图8是本发明提供的整形模块的电路图，如图8所示，所述整形模块103包括第一N型金属氧化物半导体(N-Metal-Oxide-Semiconductor，NMOS)管M4、第二NMOS管M5和第三PMOS管M6。
所述第一NMOS管M4的栅极与所述处理器连接，所述第一NMOS管M4的漏极与所述第二NMOS管M5的源极连接，所述第一NMOS管M4的源极接地，所述第二NMOS管M5的漏极与所述第三PMOS管M6的源极连接，所述第二NMOS管M5的栅极和所述第三PMOS管M6的栅极作为所述整形模块103的输入端与所述第二PMOS管M1的源极连接，所述第三PMOS管M6的漏极连接所述电源，所述第三PMOS管M6的源极作为所述整形模块103的输出端与所述逻辑控制模块104的输入端连接。
需要说明的是，图8中的DPXH、EEREAD和data均为电路连接用的网络标号，EEREAD表示读数据控制信号，DPXH表示与下面T1的输入端连接。
可选地，图9是本发明提供的逻辑控制模块的电路图，如图9所示，所述逻辑控制模块104包括与非门T1、第一非门Y1和传输门C1。
所述与非门T1的第一输入端作为所述逻辑控制模块104的输入端与所述第三PMOS管M6的源极连接，所述与非门T1的第二输入端与所述处理器101连接，所述与非门T1的输出端与所述第一非门Y1的输入端连接，所述第一非门Y1的输出端与所述传输门C1的输入端连接，所述传输门C1的第一控制端与所述第一使能模块107的第一输出端连接，所述传输门C1的第二控制端与所述第一使能模块107的第二输出端连接，所述传输门C1的输出端作为所述逻辑控制模块104的输出端与所述缓冲模块106的第一输入端连接。
需要说明的是，图9中的DPXH、EEREAD、DSI、NDSI和MBSJ均为电路连接用的网络标号，NDSI表示第一开关信号，DSI表示第二开关信号。
可选地，图10是本发明提供的第一使能模块的电路图，如图10所示，所述第一使能模块107包括第二非门Y2和第三非门Y3。
所述第二非门Y2的输入端与所述处理器101连接，所述第二非门Y2的输出端与所述第三非门Y3的输入端连接，所述第二非门Y2的输出端作为所述第一使能模块107的第一输出端分别与所述传输门C1的第一控制端和所述缓冲模块106的第二输入端连接，所述第三非门Y3的输出端作为所述第一使能模块107的第二输出端分别与所述传输门C1的第二控制端和所述缓冲模块106的第三输入端连接。
需要说明的是，图10中的DATASYN_EEDBO、NDSI和DSI均为电路连接用的网络标号，DATASYN_EEDBO表示输出数据使能信号。
可选地，图11是本发明提供的缓冲模块的电路图，如图11所示，所述缓冲模块106包括第四非门Y4、第四PMOS管M7、第五PMOS管M8、第三NMOS管M9和第四NMOS管M10。
所述第四非门Y4的输入端作为所述缓冲模块106的第一输入端与所述传输门C1的输出端连接，所述第四非门Y4的输入端还与所述第五PMOS管M8的源极和所述第三NMOS管M9的漏极连接，所述第四非门Y4的输出端与所述第五PMOS管M8的栅极和所述第三NMOS管M9的栅极连接，所述第四PMOS管M7的源极与所述第五PMOS管M8的漏极连接，所述第四PMOS管M7的栅极作为所述缓冲模块106的第三输入端与所述第三非门Y3的输出端连接，所述第四PMOS管M7的漏极连接电源；
所述第三NMOS管M9的源极与所述第四NMOS管M10的漏极连接，所述第四NMOS管M10的栅极作为所述缓冲模块的第二输入端与所述第二非门的输出端连接，所述第四NMOS管M10的源极接地。
需要说明的是，图11中的MBSJ、OUT、DSI和NDSI均为电路连接用的网络标号。
可选地，图12是本发明提供的第二使能模块的电路图，如图12所示，所述第二使能模块108包括第五非门Y5。
所述第五非门Y5的输入端与所述处理器101连接，所述第五非门Y5的输出端与所述第一PMOS管M0的栅极连接。
需要说明的是，图12中的EEREAD_EN和EEREAD均为电路连接用的网络标号。
可选地，图13是本发明提供的读电路的电路图，如图13所示，下面基于图13对读电路的工作原理进行描述：
具体地，EEREAD为读数据控制信号，EEREAD_EN是读数据使能信号(低电平有效)，VDDA为1.5V；从存储模块105读出的数据通过data端输出。在EEREAD使能为高电平“1”时，EEREAD_EN为低电平“0”，此时，M0和M1导通；在读时序下，图7中的SG端和CG端同时接一个1.5V的电压，FS端接地，这时选通管M3导通，若此时控制管M2为高阈值的管，则控制管截止，data端的端口电压通过M0和M1上拉至VDDA的电压1.5V；则加载在M4和M5的栅极电压为1.5V，由于EEREAD为高电平“1”，则M6导通，M5也导通，M4截止，则整形模块103输出的电平信号(M6的源极输出的电平信号)为低电平“0”。
此时，逻辑控制模块104的与非门T1的第一输入端为低电平“0”，与非门T1的第二输入端为高电平“1”，则与非门T1输出高电平“1”，Y1输出低电平“0”；这时，若输出数据使能信号为高电平“1”，则NDSI为低电平“0”，DSI为高电平“1”，传输门C1导通，则Y1输出的低电平“0”输入至Y4；M7和M10截止，相当于短路，Y4输出高电平“1”，再由驱动模块Y6输出低电平“0”，即为DataOut输出的数据为低电平“0”，从而完成一次读“0”的操作。若输出数据使能信号为低电平“0”，则NDSI为低电平“1”，DSI为高电平“0”，传输门C1截止，此时M7和M10导通(相当于导线)，M8和M9构成反相器，反相器再与Y4构成缓冲电路，将Y4之前接收到的数据(Y1上一次输出的数据)锁存，直至下一次输出数据使能信号为高电平“1”时，DataOut输出的数据才会翻转。
相反，若此时控制管M2为低阈值的管，则控制管M2导通，由于M0和M1这两个倒比管的电阻远远大于控制管M2和选通管M3的电阻，则VDDA上的电压分压后都将被M0和M1这两个倒比管承担，所以在控制管M2的作用下，data端的端口电压被下拉至0V；则加载在M4和M5的栅极电压为0V，由于EEREAD为高电平“1”，则M6导通，M5截止，M4导通，则整形模块103输出的电平信号(M6的源极输出的电平信号)为高电平“1”。
此时，逻辑控制模块104的与非门T1的第一输入端为高电平“1”，与非门T1的第二输入端为高电平“1”，则与非门T1输出低电平“0”，Y1输出高电平“1”；这时，若输出数据使能信号为高电平“1”，则NDSI为低电平“0”，DSI为高电平“1”，传输门C1导通，则Y1输出的高电平“1”输入至Y4，Y4输出低电平“0”，再由驱动模块Y6输出高电平“1”，即为DataOut输出的数据为高电平“1”，从而完成一次读“1”的操作。若输出数据使能信号为低电平“0”，则NDSI为低电平“1”，DSI为高电平“0”，传输门C1截止，此时M7和M10导通(相当于导线)，M8和M9构成反相器，反相器再与Y4构成缓冲电路，将Y4之前接收到的数据(Y1上一次输出的数据)锁存。
本发明提供的一种读电路，由于开关模块中的第一倒比管和第二倒比管的栅宽与栅长的比值远小于1，则第一倒比管和第二倒比管的漏源电阻非常大，所以从电源流经地的电流仅有纳安级，从而降低了读电路的功耗；另外，本发明仅需要整形模块和逻辑控制模块等逻辑门配合就可以完成EEPROM整个的读电路设计，电路结构简单，无需额外的调试工作，也无需使用基准电路就能够正常工作，从而减小了整个读电路的尺寸，且该读电路能够兼容很大的工艺角和温度变化范围。
图14是本发明提供的电子设备的电路原理图，如图14所示，该电子设备包括处理器1401、存储模块1402和上述任一实施例所述的读电路1403；所述存储模块1402分别与所述读电路1403和所述处理器1401连接，所述读电路1403与所述处理器1401连接。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (10)
1.一种读电路，其特征在于，包括与处理器连接的开关模块、整形模块和逻辑控制模块，所述开关模块分别与存储模块和所述整形模块连接，所述逻辑控制模块与所述整形模块连接；
所述开关模块，用于在接收到所述处理器发送的读数据使能信号时，将从所述存储模块读出的电压信号发送至所述整形模块；
所述整形模块，用于在接收到所述处理器发送的所述读数据控制信号时，将所述电压信号转化为电平信号后发送至所述逻辑控制模块；
所述逻辑控制模块，用于接收所述处理器发送的所述读数据控制信号和所述输出数据使能信号，根据所述读数据控制信号和所述电平信号得到目标数据，并根据所述输出数据使能信号确定是否将所述目标数据发送至所述处理器；
其中，所述开关模块包括相连的第一倒比管和第二倒比管，所述第一倒比管和第二倒比管的栅宽与栅长的比值远小于1。
2.根据权利要求1所述的读电路，其特征在于，还包括缓冲模块，所述逻辑控制模块通过所述缓冲模块与所述处理器连接；
所述逻辑控制模块，具体用于根据所述输出数据使能信号确定是否将所述目标数据发送至所述缓冲模块；
所述缓冲模块，用于接收所述处理器发送的所述输出数据使能信号，并在接收到所述逻辑控制模块输出的所述目标数据时，将所述目标数据发送至所述处理器，并根据所述输出数据使能信号确定是否缓存所述逻辑控制模块上一次输出的数据。
3.根据权利要求2所述的读电路，其特征在于，还包括第一使能模块，所述处理器通过所述第一使能模块分别与所述逻辑控制模块和所述缓冲模块连接；
所述第一使能模块，用于在接收到所述处理器发送的所述输出数据控制信号时，向所述逻辑控制模块发送第一开关信号和第二开关信号，并向所述缓冲模块发送所述第一开关信号和所述第二开关信号；其中，所述第一开关信号的电平信号与所述输出数据控制信号的电平信号相反，所述第二开关信号的电平信号与所述输出数据控制信号的电平信号相同；
所述逻辑控制模块，具体用于根据所述第一开关信号和所述第二开关信号确定是否将所述目标数据发送至所述缓冲模块；
所述缓冲模块，具体用于在接收到所述逻辑控制模块输出的所述目标数据时，根据所述第一开关信号和所述第二开关信号确定是否缓存所述逻辑控制模块上一次输出的数据。
4.根据权利要求3所述的读电路，其特征在于，还包括第二使能模块，所述开关模块通过所述第二使能模块与所述处理器连接；
所述第二使能模块，用于在接收到所述处理器发送的所述读数据控制信号时，向所述开关模块发送所述读数据使能信号。
5.根据权利要求4所述的读电路，其特征在于，所述第一倒比管包括第一PMOS管，所述第二倒比管包括第二PMOS管；
所述第一PMOS管的源极与所述第二PMOS管的漏极连接，所述第一PMOS管的栅极与所述第二使能模块的输出端连接，所述第一PMOS管的漏极连接电源，所述第二PMOS管的源极与所述存储模块连接，所述第二PMOS管的栅极接地，所述第二PMOS管的源极作为所述开关模块的输出端与所述整形模块的输入端连接。
6.根据权利要求5所述的读电路，其特征在于，所述整形模块包括第一NMOS管、第二NMOS管和第三PMOS管；
所述第一NMOS管的栅极与所述处理器连接，所述第一NMOS管的漏极与所述第二NMOS管的源极连接，所述第一NMOS管的源极接地，所述第二NMOS管的漏极与所述第三PMOS管的源极连接，所述第二NMOS管的栅极和所述第三PMOS管的栅极作为所述整形模块的输入端与所述第二PMOS管的源极连接，所述第三PMOS管的漏极连接所述电源，所述第三PMOS管的源极作为所述整形模块的输出端与所述逻辑控制模块的输入端连接。
7.根据权利要求6所述的读电路，其特征在于，所述逻辑控制模块包括与非门、第一非门和传输门；
所述与非门的第一输入端作为所述逻辑控制模块的输入端与所述第三PMOS管的源极连接，所述与非门的第二输入端与所述处理器连接，所述与非门的输出端与所述第一非门的输入端连接，所述第一非门的输出端与所述传输门的输入端连接，所述传输门的第一控制端与所述第一使能模块的第一输出端连接，所述传输门的第二控制端与所述第一使能模块的第二输出端连接，所述传输门的输出端作为所述逻辑控制模块的输出端与所述缓冲模块的第一输入端连接。
8.根据权利要求7所述的读电路，其特征在于，所述第一使能模块包括第二非门和第三非门；
所述第二非门的输入端与所述处理器连接，所述第二非门的输出端与所述第三非门的输入端连接，所述第二非门的输出端作为所述第一使能模块的第一输出端分别与所述传输门的第一控制端和所述缓冲模块的第二输入端连接，所述第三非门的输出端作为所述第一使能模块的第二输出端分别与所述传输门的第二控制端和所述缓冲模块的第三输入端连接。
9.根据权利要求8所述的读电路，其特征在于，所述缓冲模块包括第四非门、第四PMOS管、第五PMOS管、第三NMOS管和第四NMOS管；
所述第四非门的输入端作为所述缓冲模块的第一输入端与所述传输门的输出端连接，所述第四非门的输入端还与所述第五PMOS管的源极和所述第三NMOS管的漏极连接，所述第四非门的输出端与所述第五PMOS管的栅极和所述第三NMOS管的栅极连接，所述第四PMOS管的源极与所述第五PMOS管的漏极连接，所述第四PMOS管的栅极作为所述缓冲模块的第三输入端与所述第三非门的输出端连接，所述第四PMOS管的漏极连接电源；
所述第三NMOS管的源极与所述第四NMOS管的漏极连接，所述第四NMOS管的栅极作为所述缓冲模块的第二输入端与所述第二非门的输出端连接，所述第四NMOS管的源极接地。
10.一种电子设备，其特征在于，包括处理器、存储模块和权利要求1-9任一项所述的读电路；所述存储模块分别与所述读电路和所述处理器连接，所述读电路与所述处理器连接。
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