CN113299327A - 锁存器、数据运算单元以及芯片 - Google Patents

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CN113299327A CN202110558208.5A CN202110558208A CN113299327A CN 113299327 A CN113299327 A CN 113299327A CN 202110558208 A CN202110558208 A CN 202110558208A CN 113299327 A CN113299327 A CN 113299327A
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Abstract

本发明实施例提供了一种锁存器、数据运算单元以及芯片，锁存器包括：输入端，用于输入数据；时钟信号端，用于提供时钟信号；锁存单元，与输入端连接，用于在时钟信号的控制下锁存从输入端输入的数据；输出单元，与锁存单元连接，用于传输所述锁存单元输出的数据；输出单元与锁存单元之间具有一数据存储节点；输出端，用于从输出单元读出数据；漏电补偿单元，电性连接在数据存储节点和输出端之间，当锁存单元在时钟信号的控制下处于高阻状态时，漏电补偿单元用于通过工作于亚阈值区的场效应管所产生的电流，对数据存储节点进行漏电补偿。本发明实施例的锁存器，可避免因漏电导致锁存器中数据丢失的问题。

Description

锁存器、数据运算单元以及芯片
技术领域
本发明实施例涉及半导体器件技术领域，尤其涉及一种锁存器、数据运算单元以及芯片。
背景技术
锁存器是一种对脉冲电平敏感的存储单元电路，它可以在特定输入脉冲电平作用下改变状，主要用于缓存数据。
现有锁存器通常包括：锁存单元和输出单元，锁存单元和输出单元串联连接。当锁存单元在时钟信号的控制下处于导通状态时，输入锁存器的数据依次通过锁存单元和输出单元，并可直接从输出端输出；当锁存单元在时钟信号的控制下处于高阻状态(截止状态)时，输入端无法继续输入数据，输出单元中晶体管的寄生电容(栅电容)对锁存单元和输出单元之间的数据存储节点处的数据进行暂存。这样，可以基于寄生电容中的电荷来保持数据存储节点处的电平状态，从而使得输出单元继续输出数据。
但是，半导体元件具有漏电流，即：在截止状态下，半导体元件中也存在微小的电流。当锁存单元处于截止状态时，由于锁存单元中漏电流的存在，数据存储节点处会出现漏电现象，最终导致锁存器中的数据丢失。
发明内容
本发明的目的在于提出一种锁存器、数据运算单元以及芯片，用于避免因漏电导致锁存器中数据丢失的问题。
本发明实施例的第一方面，提供了一种锁存器，包括：
输入端，用于输入数据；
时钟信号端，用于提供时钟信号；
锁存单元，与所述输入端连接，用于在所述时钟信号的控制下锁存从所述输入端输入的数据；
输出单元，与所述锁存单元连接，用于传输所述锁存单元输出的数据；所述输出单元与所述锁存单元之间具有一数据存储节点；
输出端，用于从所述输出单元读出数据；
漏电补偿单元，电性连接在所述数据存储节点和所述输出端之间，当所述锁存单元在所述时钟信号的控制下处于高阻状态时，所述漏电补偿单元用于通过工作于亚阈值区的场效应管所产生的电流，对数据存储节点进行漏电补偿。
可选地，所述漏电补偿单元包括：第一漏电补偿电路和第二漏电补偿电路；
所述第一漏电补偿电路的一端与所述数据存储节点连接，另一端与所述输出端连接；当所述数据存储节点处为高电平状态时，所述第一漏电补偿电路用于通过工作于亚阈值区的第一PMOS晶体管所产生的电流对所述数据存储节点进行漏电补偿；其中，所述第一PMOS晶体管的源极与电源连接，所述第一PMOS晶体管的漏极与所述数据存储节点连接；
所述第二漏电补偿电路的一端与所述数据存储节点连接，另一端与所述输出端连接；当所述数据存储节点处为低电平状态时，所述第二漏电补偿电路用于通过工作于亚阈值区的第一NMOS晶体管所产生的电流对所述数据存储节点进行漏电补偿；其中，所述第一NMOS晶体管的源极与地连接，所述第一NMOS晶体管的漏极与所述数据存储节点连接。
可选地，所述第一漏电补偿电路还包括：第二PMOS晶体管；
所述第二PMOS晶体管的漏极与所述第一PMOS晶体管的栅极连接；所述第二PMOS晶体管的栅极与第一PMOS晶体管的漏极连接；所述第二PMOS晶体管的源极与所述输出端连接；
所述第二漏电补偿电路还包括：第二NMOS晶体管；
所述第二NMOS晶体管的漏极与所述第一NMOS晶体管的栅极连接；所述第二NMOS晶体管的栅极与所述第一NMOS晶体管的漏极连接；所述第二NMOS晶体管的源极与所述输出端连接。
可选地，所述锁存单元包括：反相器和第一传输门；
所述反相器与所述输入端连接，用于对所述输入端输入的数据进行反相操作；
所述第一传输门与所述反相器连接，用于传输经所述反相器反相后的数据；所述第一传输门与所述时钟信号端连接，用于控制所述锁存单元的状态，所述锁存单元的状态包括：高阻状态或导通状态。
可选地，所述第一传输门为抗漏电器件。
可选地，所述锁存单元包括：第二传输门。
可选地，所述锁存单元包括：三态反相器。
可选地，所述三态反相器包括：第三PMOS晶体管、第四PMOS晶体管、第三NMOS晶体管以及第四NMOS晶体管；所述第三PMOS晶体管、所述第四PMOS晶体管、所述第三NMOS晶体管以及所述第四NMOS晶体管依次串联在电源、地之间。
本发明实施例的第二方面，提供了一种数据运算单元，所述数据运算单元包括：至少一个上述第一方面所述的锁存器。
本发明实施例的第三方面，提供了一种芯片，所述芯片包括：至少一个上述第二方面所述的数据运算单元。
根据本发明实施例提供的锁存器、数据运算单元以及芯片，其中，锁存器包括：输入端，用于输入数据；时钟信号端，用于提供时钟信号；锁存单元，与所述输入端连接，用于在所述时钟信号的控制下锁存从所述输入端输入的数据；输出单元，与所述锁存单元连接，用于传输所述锁存单元输出的数据；所述输出单元与所述锁存单元之间具有一数据存储节点；输出端，用于从所述输出单元读出数据；漏电补偿单元，电性连接在所述数据存储节点和所述输出端之间，当所述锁存单元在所述时钟信号的控制下处于高阻状态时，所述漏电补偿单元用于通过工作于亚阈值区的场效应管所产生的电流，对数据存储节点进行漏电补偿。
本发明实施例中的锁存器，当锁存单元处于高阻状态时，可以通过工作于亚阈值区的场效应管所产生的电流，对数据存储节点进行漏电补偿，从而避免数据存储节点处出现漏电现象，进而避免因漏电导致锁存器中数据丢失的问题。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：
图1为本发明实施例一中锁存器的电路结构图；
图2为本发明实施例二中锁存器的电路结构图；
图3为本发明实施例三中锁存器的电路结构图；
图4为本发明实施例七中数据运算单元的结构示意图；
图5为本发明实施例八中芯片的结构示意图。
标号说明
D：输入端； CLKP、CLKN：时钟信号； 101：锁存单元
102：输出单元； S：数据存储节点； Q、QN：输出端； 103：漏电补偿单元；
1031：第一漏电补偿电路； 1032：第二漏电补偿电路；
KN：第二NMOS晶体管1032N2的漏极端；
KP：第二PMOS晶体管1031P2的漏极端；
1031P1：第一漏电补偿电路中的第一PMOS晶体管；
1031P2：第一漏电补偿电路中的第二PMOS晶体管；
1032N1：第二漏电补偿电路中的第一NMOS晶体管；
1032N2：第二漏电补偿电路中的第二NMOS晶体管；
101P3：锁存单元中的第三PMOS晶体管；
101P4：锁存单元中的第四PMOS晶体管；
101N3：锁存单元中的第三NMOS晶体管；
101N4:锁存单元中的第四NMOS晶体管；
700：数据运算单元； 701：数据运算单元中的控制电路；
702：数据运算单元中的运算电路； 703：锁存器；
800：芯片； 801：芯片的控制单元。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅配置为解释相关发明，而非对该发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本申请相关的部分。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
参见图1，图1为本发明实施例一中锁存器的电路结构图，该锁存器包括：输入端D，用于输入数据；时钟信号端，用于提供时钟信号，具体的：用于提供两个互为反相信号的时钟信号：时钟信号CLKP和时钟信号CLKN；锁存单元101，与输入端D连接，用于在时钟信号CLKP和CLKN的控制下锁存输入端D输入的数据；输出单元102，与锁存单元101连接，用于传输锁存单元101输出的数据，输出单元102与锁存单元101之间具有一数据存储节点S；输出端Q，用于从输出单元102读出数据；漏电补偿单元103，电性连接在数据存储节点S和输出端Q之间，当锁存单元101在时钟信号的控制下处于高阻状态时，漏电补偿单元103用于通过工作于亚阈值区的场效应管所产生的电流，对数据存储节点S进行漏电补偿。
本发明实施例中，输出单元102用于传输锁存单元101输出的数据，将输出端Q与数据存储节点S屏蔽隔离，避免输出端Q处的数据对数据存储节点S的数据产生影响。输出单元102可以为任意的具有驱动能力的组合逻辑器件，此处对于输出单元102的具体结构不做限定。例如，如图1所示，输出单元102可以为反相器，以对锁存单元101输出的数据进行反向操作，并将反相后数据传输至输出端Q；又如，输出单元102也可以为由两个反相器串联而成的缓冲器，以传输锁存单元101输出的数据。
参见图1，锁存单元101可以包括：反相器和第一传输门；反相器与输入端D连接，用于对输入端D输入的数据进行反相操作；第一传输门与反相器连接，用于传输经反相器反相后的数据；第一传输门与时钟信号端连接，用于控制锁存单元101的状态，锁存单元101的状态包括：高阻状态或导通状态。
具体的，当锁存单元101在时钟信号的控制下处于导通状态时，从输入端D输入的数据依次通过锁存单元101中的反相器、锁存单元101中的第一传输门以及输出单元102，并可直接从输出端Q输出；当锁存单元101在时钟信号的控制下处于高阻状态(截止状态)时，输入端D无法继续输入数据，输出单元102中晶体管的寄生电容(栅电容)对数据存储节点S处的数据进行暂存，这样，可以基于寄生电容中的电荷来保持数据存储节点S处的电平状态，从而使得输出单元102继续输出数据。
为便于理解，在对本发明实施例一中锁存器的漏电补偿过程进行说明之前，首先对漏电现象进行解释：
当图1中仅包含锁存单元101和输出单元102，而未设置漏电补偿单元103时，数据存储节点S处存在漏电现象，具体的，漏电现象分为两种：
第一种漏电现象：当时钟信号CLKP为低电平，时钟信号CLKN为高电平，且输入端D输入的数据为“0”时，锁存单元101为导通状态，输入端D输入的数据会正常写入锁存器，具体的：锁存单元101中的反相器会对输入端D输入的数据“0”进行反相，得到数据“1”，之后将数据“1”依次传输至第一传输门和数据存储节点S处，并存储至输出单元102中晶体管的寄生电容中；之后若发生时钟信号的翻转，即：CLKP变为高电平，CLKN变为低电平，锁存单元101变为高阻状态，具体的，参见图1，锁存单元101中的第一传输门处于截止状态，此时，若输入端D的输入数据发生变化：由“0”变为“1”，则反相器中的NMOS晶体管101N1导通，由于第一传输门在截止状态下具有漏电流，且NMOS晶体管101N1的源极接地，因此数据存储节点S处的数据“1”会经第一传输门和101N1，发生漏电，随着时间推移，数据存储节点S处的数据“1”将会变为“0”，即出现数据丢失问题。
第二种漏电现象：当时钟信号CLKP为低电平，时钟信号CLKN为高电平，且输入端D输入的数据为“1”时，锁存单元101为导通状态，输入端D输入的数据会正常写入锁存器，具体的：锁存单元101中的反相器会对输入端D输入的数据“1”进行反相，得到数据“0”，之后将数据“0”传输至节点S处；之后若发生时钟信号的翻转，即：CLKP变为高电平，CLKN变为低电平，锁存单元101变为高阻状态，具体的，参见图1，锁存单元101中的第一传输门处于截止状态，此时，若输入端D的输入数据发生变化：由“1”变为“0”，则锁存单元101中的PMOS晶体管101P1导通，由于第一传输门在截止状态下具有漏电流，且PMOS晶体管101P1的源极接电源，因此数据存储节点S处的数据“0”会经第一传输门和101P1，发生漏电，即：电源对数据存储节点S充电。随着时间推移，数据存储节点S处的数据“0”将会变为“1”，即出现数据丢失问题。
对上述过程进行总结：
第一种漏电现象为：当锁存单元101由导通状态变为截止状态，输入端D输入的数据由“0”变为“1”后，数据存储节点S处发生漏电，数据由“1”变为“0”，出现数据丢失问题；第二种漏电现象为：当锁存单元101由导通状态变为截止状态，输入端D输入的数据由“1”变为“0”后，数据存储节点S处发生漏电，数据由“0”变为“1”，出现数据丢失问题。
参见图1，本发明实施例中的漏电补偿单元103可以包括：第一漏电补偿电路1031和第二漏电补偿电路1032；第一漏电补偿电路1031的一端与数据存储节点S连接，另一端与输出端Q连接；当数据存储节点S处为高电平状态时，第一漏电补偿电路1031用于通过工作于亚阈值区的第一PMOS晶体管1031P1所产生的电流对数据存储节点S进行漏电补偿；其中，第一PMOS晶体管1031P1的源极与电源连接，所述第一PMOS晶体管1031P1的漏极与所述数据存储节点S连接。
第二漏电补偿电路1032的一端与数据存储节点S连接，另一端与输出端Q连接；当数据存储节点S处为低电平状态时，第二漏电补偿电路1032用于通过工作于亚阈值区的第一NMOS晶体管1032N1所产生的电流对数据存储节点S进行漏电补偿；其中，第一NMOS晶体管1032N1的源极与地连接，所述第一NMOS晶体管1032N1的漏极与所述数据存储节点连接。
进一步的，如图1所示，第一漏电补偿电路1031还可以包括：第二PMOS晶体管1031P2；所述第二PMOS晶体管1031P2的漏极与所述第一PMOS晶体管1031P1的栅极连接；所述第二PMOS晶体管1031P2的栅极与第一PMOS晶体管1031P1的漏极连接；所述第二PMOS晶体管1031P2的源极与所述输出端连接。
所述第二漏电补偿电路1032还可以包括：第二NMOS晶体管1032N2；
所述第二NMOS晶体管1032N2的漏极与所述第一NMOS晶体管1032N1的栅极连接；所述第二NMOS晶体管1032N2的栅极与所述第一NMOS晶体管1032N1的漏极连接；所述第二NMOS晶体管1032N2的源极与所述输出端连接。
下面对本发明实施例一中锁存器的漏电补偿过程进行详细说明：
针对上述第一种漏电现象，图1所示锁存器中漏电补偿单元103对数据存储节点S的漏电补偿过程为：
在锁存单元101由导通状态变为截止状态，输入端D输入的数据由“0”变为“1”的瞬间，数据存储节点S处的数据仍为“1”，经输出单元102反相之后，输出端Q输出的数据为“0”，此时，101N1导通，第一传输门截止，数据存储节点S处的数据“1”会经第一传输门和101N1，开始下拉漏电(下拉的漏电流，使得S处的数据逐渐从“1”向“0”下降)；由于数据存储节点S处的数据为“1”，因此，漏电补偿单元103中的第二漏电补偿电路1032的第二NMOS晶体管1032N2导通，第二NMOS晶体管1032N2的漏极端KN处的数据与输出端Q处相同，均为“0”，第一NMOS晶体管1032N1截止；同时，第二PMOS晶体管1031P2截止，第二PMOS晶体管1031P2的漏极端KP浮空，第一PMOS晶体管1031P1处于弱关闭状态：随着数据存储节点S处的漏电，第二PMOS晶体管1031P2会工作于亚阈值区(第二PMOS晶体管1031P2会处于弱开启状态)，经第二PMOS晶体管1031P2以及输出端Q，KP处的数据逐渐向“0”下降，从而使得第一PMOS晶体管1031P1工作于亚阈值区(使得第一PMOS晶体管1031P1处于弱开启状态)，由于第一PMOS晶体管1031P1的源极接电源，因此，数据存储节点S与电源之间经工作于亚阈值区的第一PMOS晶体管1031P1形成上拉的亚阈值区电流，作为补偿电流。另外，由于工作于亚阈值区的场效应管所产生的电流(亚阈值区电流)通常大于处于截止状态的场效应管中的漏电流，因此，上述上拉的补偿电流会大于下拉的漏电流，这样，最终可以使得数据存储节点S处的数据“1”不会发生改变，也就是说，漏电补偿单元103中的第一漏电补偿电路1031在数据存储节点S处输入了一个大于漏电流的补偿电流，使得数据存储节点S处的数据始终为“1”。另外，由于上述补偿电流为亚阈值区电流，因此，补偿电流比较弱，并不会影响锁存器正常的数据写入过程。
针对上述第二种漏电现象，图1所示锁存器中漏电补偿单元103对数据存储节点S的漏电补偿过程为：
在锁存单元101由导通状态变为截止状态，输入端D输入的数据由“1”变为“0”的瞬间，数据存储节点S处的数据仍为“0”，经输出单元102反相之后，输出端Q输出的数据为“1”，此时，101P1导通，第一传输门截止，数据存储节点S处的数据“0”会经第一传输门和101P1，开始上拉漏电(上拉的漏电流，使得S处的数据逐渐从“0”向“1”提升)；由于数据存储节点S处的数据为“0”，因此，漏电补偿单元103中的第一漏电补偿电路1031的第二PMOS晶体管1031P2导通，第二PMOS晶体管1031P2的漏极端KP处的数据与输出端Q处相同，均为“1”，第一PMOS晶体管1031P1截止；同时，第二NMOS晶体管1032N2截止，第二NMOS晶体管1032N2的漏极端KN浮空，第一NMOS晶体管1032N1处于弱关闭状态：随着数据存储节点S处的漏电，第二NMOS晶体管1032N2会工作于亚阈值区(第二NMOS晶体管1032N2会处于弱开启状态)，经第二NMOS晶体管1032N2以及输出端Q，KN处的数据逐渐向“1”提升，从而使得第一NMOS晶体管1032N1工作于亚阈值区(使得第一NMOS晶体管1032N1处于弱开启状态)，由于第一NMOS晶体管1032N1的源极接地，因此，数据存储节点S与地之间经工作于亚阈值区的第一NMOS晶体管1032N1形成下拉的亚阈值区电流，作为补偿电流。另外，由于工作于亚阈值区的场效应管所产生的电流(亚阈值区电流)通常大于处于截止状态的场效应管中的漏电流，因此，上述下拉的补偿电流会大于上拉的漏电流，这样，最终可以使得数据存储节点S处的数据“0”不会发生改变，也就是说，漏电补偿单元103中的第二漏电补偿电路1032在数据存储节点S处输入了一个大于漏电流的补偿电流，使得数据存储节点S处的数据始终为“0”。另外，由于上述补偿电流为亚阈值区电流，因此，补偿电流比较弱，并不会影响锁存器正常的数据写入过程。
进一步地，在一些可选实施例中，可以选择可使用抗漏电器件作为第一传输门，这样，当锁存单元101处于高阻状态时，第一传输门可以延缓数据存储节点处漏电的速度。具体的，抗漏电器件可以为阈值电压较大的低漏电器件，或者也可以为栅长较长的器件。
图1所示实施例中的锁存器，当锁存单元101处于高阻状态时，漏电补偿单元103可以通过工作于亚阈值区的场效应管所产生的电流(具体地，第一PMOS晶体管1031P1所产生的电流，或者，工作于亚阈值区的第一NMOS晶体管1032N1所产生的电流)，对数据存储节点S进行漏电补偿，从而避免数据存储节点S处出现漏电现象，进而避免因漏电导致锁存器中数据丢失的问题。
参见图2，图2为本发明实施例二中锁存器的电路结构图，该锁存器包括：输入端D，用于输入数据；时钟信号端，用于提供时钟信号，具体的：用于提供两个互为反相信号的时钟信号：时钟信号CLKP和时钟信号CLKN；锁存单元101，与输入端D连接，用于在时钟信号CLKP和CLKN的控制下锁存输入端D输入的数据；输出单元102，与锁存单元101连接，用于传输锁存单元101输出的数据，输出单元102与锁存单元101之间具有一数据存储节点S；输出端QN，用于从输出单元102读出数据；漏电补偿单元103，电性连接在数据存储节点S和输出端QN之间，当锁存单元101在时钟信号的控制下处于高阻状态时，漏电补偿单元103用于基于输出端QN输出的数据，对数据存储节点S进行漏电补偿。
本发明实施例中，输出单元102用于传输锁存单元101输出的数据，将输出端QN与数据存储节点S屏蔽隔离，避免输出端QN处的数据对数据存储节点S的数据产生影响。输出单元102可以为任意的具有驱动能力的组合逻辑器件，此处对于输出单元102的具体结构不做限定。例如，如图2所示，输出单元102可以为反相器，以对锁存单元101输出的数据进行反向操作，并将反相后数据传输至输出端QN；又如，输出单元102也可以为由两个反相器串联而成的缓冲器，以传输锁存单元101输出的数据。
参见图2，锁存单元101可以包括：第二传输门。
具体的，当第二传输门在时钟信号的控制下处于导通状态时，从输入端D输入的数据依次通过第二传输门以及输出单元102，经输出单元102反相之后，可直接从输出端QN输出；当第二传输门在时钟信号的控制下处于高阻状态(截止状态)时，输入端D无法继续输入数据，输出单元102中晶体管的寄生电容(栅电容)对数据存储节点S处的数据进行暂存，这样，可以基于寄生电容中的电荷来保持数据存储节点S处的电平状态，从而使得输出单元102继续输出数据。
参见图2，本发明实施例中的漏电补偿单元103可以包括：第一漏电补偿电路1031和第二漏电补偿电路1032；第一漏电补偿电路1031的一端与数据存储节点S连接，另一端与输出端QN连接；当数据存储节点S处为高电平状态时，第一漏电补偿电路1031用于通过工作于亚阈值区的第一PMOS晶体管1031P1所产生的电流对数据存储节点S进行漏电补偿；其中，第一PMOS晶体管1031P1的源极与电源连接，所述第一PMOS晶体管1031P1的漏极与所述数据存储节点S连接。
第二漏电补偿电路1032的一端与数据存储节点S连接，另一端与输出端QN连接；当数据存储节点S处为低电平状态时，第二漏电补偿电路1032用于通过工作于亚阈值区的第一NMOS晶体管1032N1所产生的电流对数据存储节点S进行漏电补偿；其中，第一NMOS晶体管1032N1的源极与地连接，所述第一NMOS晶体管1032N1的漏极与所述数据存储节点连接。
进一步的，如图2所示，第一漏电补偿电路1031还可以包括：第二PMOS晶体管1031P2；所述第二PMOS晶体管1031P2的漏极与所述第一PMOS晶体管1031P1的栅极连接；所述第二PMOS晶体管1031P2的栅极与第一PMOS晶体管1031P1的漏极连接；所述第二PMOS晶体管1031P2的源极与所述输出端连接。
所述第二漏电补偿电路1032还可以包括：第二NMOS晶体管1032N2；
所述第二NMOS晶体管1032N2的漏极与所述第一NMOS晶体管1032N1的栅极连接；所述第二NMOS晶体管1032N2的栅极与所述第一NMOS晶体管1032N1的漏极连接；所述第二NMOS晶体管1032N2的源极与所述输出端连接。
下面对本发明实施例二中锁存器的漏电补偿过程进行详细说明：
在锁存单元101由导通状态变为截止状态，输入端D输入的数据由“0”变为“1”的瞬间，数据存储节点S处的数据仍为“0”，经输出单元102反相之后，输出端QN输出的数据为“1”，此时，数据存储节点S处的数据“0”会被上拉漏电(上拉的漏电流，使得S处的数据逐渐从“0”向“1”提升)；由于数据存储节点S处的数据为“0”，因此，漏电补偿单元103中的第一漏电补偿电路1031的第二PMOS晶体管1031P2导通，第二PMOS晶体管1031P2的漏极端KP处的数据与输出端QN处相同，均为“1”，第一PMOS晶体管1031P1截止；同时，第二NMOS晶体管1032N2截止，第二NMOS晶体管1032N2的漏极端KN浮空，第一NMOS晶体管1032N1处于弱关闭状态：随着数据存储节点S处的漏电，第二NMOS晶体管1032N2会工作于亚阈值区(第二NMOS晶体管1032N2会处于弱开启状态)，经第二NMOS晶体管1032N2以及输出端QN，KN处的数据逐渐向“1”提升，从而使得第一NMOS晶体管1032N1工作于亚阈值区(使得第一NMOS晶体管1032N1处于弱开启状态)，由于第一NMOS晶体管1032N1的源极接地，因此，数据存储节点S与地之间经工作于亚阈值区的第一NMOS晶体管1032N1形成下拉的亚阈值区电流，作为补偿电流。另外，由于工作于亚阈值区的场效应管所产生的电流(亚阈值区电流)通常大于处于截止状态的场效应管中的漏电流，因此，上述下拉的补偿电流会大于上拉的漏电流，这样，最终可以使得数据存储节点S处的数据“0”不会发生改变，也就是说，漏电补偿单元103中的第二漏电补偿电路1032在数据存储节点S处输入了一个大于漏电流的补偿电流，使得数据存储节点S处的数据始终为“0”。另外，由于上述补偿电流为亚阈值区电流，因此，补偿电流比较弱，并不会影响锁存器正常的数据写入过程。
在锁存单元101由导通状态变为截止状态，输入端D输入的数据由“1”变为“0”的瞬间，数据存储节点S处的数据仍为“1”，经输出单元102反相之后，输出端QN输出的数据为“0”，此时，数据存储节点S处的数据“1”会被下拉漏电(下拉的漏电流，使得S处的数据逐渐从“1”向“0”下降)；由于数据存储节点S处的数据为“1”，因此，漏电补偿单元103中的第二漏电补偿电路1032的第二NMOS晶体管1032N2导通，第二NMOS晶体管1032N2的漏极端KN处的数据与输出端QN处相同，均为“0”，第一NMOS晶体管1032N1截止；同时，第二PMOS晶体管1031P2截止，第二PMOS晶体管1031P2的漏极端KP浮空，第一PMOS晶体管1031P1处于弱关闭状态：随着数据存储节点S处的漏电，第二PMOS晶体管1031P2会工作于亚阈值区(第二PMOS晶体管1031P2会处于弱开启状态)，经第二PMOS晶体管1031P2以及输出端QN，KP处的数据逐渐向“0”下降，从而使得第一PMOS晶体管1031P1工作于亚阈值区(使得第一PMOS晶体管1031P1处于弱开启状态)，由于第一PMOS晶体管1031P1的源极接电源，因此，数据存储节点S与电源之间经工作于亚阈值区的第一PMOS晶体管1031P1形成上拉的亚阈值区电流，作为补偿电流。另外，由于工作于亚阈值区的场效应管所产生的电流(亚阈值区电流)通常大于处于截止状态的场效应管中的漏电流，因此，上述上拉的补偿电流会大于下拉的漏电流，这样，最终可以使得数据存储节点S处的数据“1”不会发生改变，也就是说，漏电补偿单元103中的第一漏电补偿电路1031在数据存储节点S处输入了一个大于漏电流的补偿电流，使得数据存储节点S处的数据始终为“1”。另外，由于上述补偿电流为亚阈值区电流，因此，补偿电流比较弱，并不会影响锁存器正常的数据写入过程。
图2所示实施例中的锁存器，当锁存单元101处于高阻状态时，漏电补偿单元103可以通过工作于亚阈值区的场效应管所产生的电流(具体地，第一PMOS晶体管1031P1所产生的电流，或者，工作于亚阈值区的第一NMOS晶体管1032N1所产生的电流)，对数据存储节点S进行漏电补偿，从而避免数据存储节点S处出现漏电现象，进而避免因漏电导致锁存器中数据丢失的问题。
参见图3，图3为本发明实施例三中锁存器的电路结构图，该锁存器包括：输入端D，用于输入数据；时钟信号端，用于提供时钟信号，具体的：用于提供两个互为反相信号的时钟信号：时钟信号CLKP和时钟信号CLKN；锁存单元101，与输入端D连接，用于在时钟信号CLKP和CLKN的控制下锁存输入端D输入的数据；输出单元102，与锁存单元101连接，用于传输锁存单元101输出的数据，输出单元102与锁存单元101之间具有一数据存储节点S；输出端Q，用于从输出单元102读出数据；漏电补偿单元103，电性连接在数据存储节点S和输出端Q之间，当锁存单元101在时钟信号的控制下处于高阻状态时，漏电补偿单元103用于通过工作于亚阈值区的场效应管所产生的电流，对数据存储节点S进行漏电补偿。
本发明实施例中，输出单元102用于传输锁存单元101输出的数据，将输出端Q与数据存储节点S屏蔽隔离，避免输出端Q处的数据对数据存储节点S的数据产生影响。输出单元102可以为任意的具有驱动能力的组合逻辑器件，此处对于输出单元102的具体结构不做限定。例如，如图3所示，输出单元102可以为反相器，以对锁存单元101输出的数据进行反向操作，并将反相后数据传输至输出端Q；又如，输出单元102也可以为由两个反相器串联而成的缓冲器，以传输锁存单元101输出的数据。
参见图3，锁存单元101可以包括：三态反相器。进一步的，三态反相器包括：第三PMOS晶体管101P3、第四PMOS晶体管101P4、第三NMOS晶体管101N3以及第四NMOS晶体管101N4；第三PMOS晶体管101P3、第四PMOS晶体管101P4、第三NMOS晶体管101N3以及第四NMOS晶体管101N4依次串联在电源、地之间。
时钟信号端分别与第四PMOS晶体管101P4的栅极以及第三NMOS晶体管101N3的栅极连接，用于控制锁存单元101的状态，锁存单元的状态包括：高阻状态或导通状态；输入端分别与第三PMOS晶体管101P3的栅极以及第四NMOS晶体管101N4的栅极连接，用于将输入端D输入的数据传输至锁存单元101。
参见图3，本发明实施例中的漏电补偿单元103可以包括：第一漏电补偿电路1031和第二漏电补偿电路1032；第一漏电补偿电路1031的一端与数据存储节点S连接，另一端与输出端Q连接；当数据存储节点S处为高电平状态时，第一漏电补偿电路1031用于通过工作于亚阈值区的第一PMOS晶体管1031P1所产生的电流对数据存储节点S进行漏电补偿；其中，第一PMOS晶体管1031P1的源极与电源连接，所述第一PMOS晶体管1031P1的漏极与所述数据存储节点S连接。
第二漏电补偿电路1032的一端与数据存储节点S连接，另一端与输出端Q连接；当数据存储节点S处为低电平状态时，第二漏电补偿电路1032用于通过工作于亚阈值区的第一NMOS晶体管1032N1所产生的电流对数据存储节点S进行漏电补偿；其中，第一NMOS晶体管1032N1的源极与地连接，所述第一NMOS晶体管1032N1的漏极与所述数据存储节点连接。
进一步的，如图3所示，第一漏电补偿电路1031还可以包括：第二PMOS晶体管1031P2；所述第二PMOS晶体管1031P2的漏极与所述第一PMOS晶体管1031P1的栅极连接；所述第二PMOS晶体管1031P2的栅极与第一PMOS晶体管1031P1的漏极连接；所述第二PMOS晶体管1031P2的源极与所述输出端连接。
所述第二漏电补偿电路1032还可以包括：第二NMOS晶体管1032N2；
所述第二NMOS晶体管1032N2的漏极与所述第一NMOS晶体管1032N1的栅极连接；所述第二NMOS晶体管1032N2的栅极与所述第一NMOS晶体管1032N1的漏极连接；所述第二NMOS晶体管1032N2的源极与所述输出端连接。
下面对本发明实施例三中锁存器的漏电补偿过程进行详细说明：
在锁存单元101由导通状态变为截止状态，输入端D输入的数据由“0”变为“1”的瞬间，数据存储节点S处的数据仍为“1”，经输出单元102反相之后，输出端Q输出的数据为“0”，此时，锁存单元101中仅101N3导通，其他晶体管均截止，由于101N4中漏电流的存在，数据存储节点S处的数据“1”会经101N3和101N4，开始下拉漏电(下拉的漏电流，使得S处的数据逐渐从“1”向“0”下降)；由于数据存储节点S处的数据为“1”，因此，漏电补偿单元103中的第二漏电补偿电路1032的第二NMOS晶体管1032N2导通，第二NMOS晶体管1032N2的漏极端KN处的数据与输出端Q处相同，均为“0”，第一NMOS晶体管1032N1截止；同时，第二PMOS晶体管1031P2截止，第二PMOS晶体管1031P2的漏极端KP浮空，第一PMOS晶体管1031P1处于弱关闭状态：随着数据存储节点S处的漏电，第二PMOS晶体管1031P2会工作于亚阈值区(第二PMOS晶体管1031P2会处于弱开启状态)，经第二PMOS晶体管1031P2以及输出端Q，KP处的数据逐渐向“0”下降，从而使得第一PMOS晶体管1031P1工作于亚阈值区(使得第一PMOS晶体管1031P1处于弱开启状态)，由于第一PMOS晶体管1031P1的源极接电源，因此，数据存储节点S与电源之间经工作于亚阈值区的第一PMOS晶体管1031P1形成上拉的亚阈值区电流，作为补偿电流。另外，由于工作于亚阈值区的场效应管所产生的电流(亚阈值区电流)通常大于处于截止状态的场效应管中的漏电流，因此，上述上拉的补偿电流会大于下拉的漏电流，这样，最终可以使得数据存储节点S处的数据“1”不会发生改变，也就是说，漏电补偿单元103中的第一漏电补偿电路1031在数据存储节点S处输入了一个大于漏电流的补偿电流，使得数据存储节点S处的数据始终为“1”。另外，由于上述补偿电流为亚阈值区电流，因此，补偿电流比较弱，并不会影响锁存器正常的数据写入过程。
在锁存单元101由导通状态变为截止状态，输入端D输入的数据由“1”变为“0”的瞬间，数据存储节点S处的数据仍为“0”，经输出单元102反相之后，输出端Q输出的数据为“1”，此时，锁存单元101中仅101P3导通，其他晶体管均截止，数据存储节点S处的数据“0”会经101P3和101P4，开始上拉漏电(上拉的漏电流，使得S处的数据逐渐从“0”向“1”提升)；由于数据存储节点S处的数据为“0”，因此，漏电补偿单元103中的第一漏电补偿电路1031的第二PMOS晶体管1031P2导通，第二PMOS晶体管1031P2的漏极端KP处的数据与输出端Q处相同，均为“1”，第一PMOS晶体管1031P1截止；同时，第二NMOS晶体管1032N2截止，第二NMOS晶体管1032N2的漏极端KN浮空，第一NMOS晶体管1032N1处于弱关闭状态：随着数据存储节点S处的漏电，第二NMOS晶体管1032N2会工作于亚阈值区(第二NMOS晶体管1032N2会处于弱开启状态)，经第二NMOS晶体管1032N2以及输出端Q，KN处的数据逐渐向“1”提升，从而使得第一NMOS晶体管1032N1工作于亚阈值区(使得第一NMOS晶体管1032N1处于弱开启状态)，由于第一NMOS晶体管1032N1的源极接地，因此，数据存储节点S与地之间经工作于亚阈值区的第一NMOS晶体管1032N1形成下拉的亚阈值区电流，作为补偿电流。另外，由于工作于亚阈值区的场效应管所产生的电流(亚阈值区电流)通常大于处于截止状态的场效应管中的漏电流，因此，上述下拉的补偿电流会大于上拉的漏电流，这样，最终可以使得数据存储节点S处的数据“0”不会发生改变，也就是说，漏电补偿单元103中的第二漏电补偿电路1032在数据存储节点S处输入了一个大于漏电流的补偿电流，使得数据存储节点S处的数据始终为“0”。另外，由于上述补偿电流为亚阈值区电流，因此，补偿电流比较弱，并不会影响锁存器正常的数据写入过程。
图3所示实施例中的锁存器，当锁存单元101处于高阻状态时，漏电补偿单元103可以通过工作于亚阈值区的场效应管所产生的电流(具体地，第一PMOS晶体管1031P1所产生的电流，或者，工作于亚阈值区的第一NMOS晶体管1032N1所产生的电流)，对数据存储节点S进行漏电补偿，从而避免数据存储节点S处出现漏电现象，进而避免因漏电导致锁存器中数据丢失的问题。
在本发明另一实施例中，三态反相器中各晶体管与时钟控制端以及输入端D之间的连接关系也可以采用如下方式：时钟信号端分别与第三PMOS晶体管101P3的栅极以及第四NMOS晶体管101N4的栅极连接，用于控制锁存单元的状态，锁存单元的状态包括：高阻状态或导通状态；输入端D分别与第四PMOS晶体管101P4的栅极以及第三NMOS晶体管101N3的栅极连接，用于将输入端D输入的数据传输至锁存单元。该实施例中，锁存器其他部分的连接关系与图3所示锁存器相同，此处不再赘述。
本发明实施例中提供的锁存器，可作为一种定制化的标准单元，在通用计算场景中实现数据的存储。例如：可以作为CPU/CPU中的计算核心单元，用于超大规模计算场景下的数据存储；也可以作为AI(Artificial Intelligence，人工智能)芯片中的计算处理单元，用于高密度计算场景下的数据存储；还可以作为SOC(System on Chip，系统级芯片)/FPGA(Field Programmable Gate Array，现场可编程门阵列)等系统级的计算单元，用于低功耗计算等场景下的数据存储。
本发明实施例还提供一种数据运算单元，图4为本发明实施例四中数据运算单元的结构示意图。如图4所示，数据运算单元400包括控制电路401、运算电路402以及多个锁存器403。控制电路401对锁存器403中的数据进行刷新并从锁存器403中读取数据，运算电路402对读取的数据进行运算，再由控制电路401将运算结果输出。
本发明实施例还提供一种芯片，图5为本发明实施例五中芯片的结构示意图。如图5所示，芯片500包括控制单元501，以及一个或多个数据运算单元400。控制单元501向数据运算单元400输入数据并将数据运算单元400输出的数据进行处理。
在本公开的各种实施方式中所使用的表述“第一”、“第二”、“第一”或“第二”可修饰各种部件而与顺序和/或重要性无关，但是这些表述不限制相应部件。以上表述仅配置为将元件与其它元件区分开的目的。例如，第一用户设备和第二用户设备表示不同的用户设备，虽然两者均是用户设备。例如，在不背离本公开的范围的前提下，第一元件可称作第二元件，类似地，第二元件可称作第一元件。
当一个元件(例如，第一元件)称为与另一元件(例如，第二元件)“(可操作地或可通信地)联接”或“(可操作地或可通信地)联接至”另一元件(例如，第二元件)或“连接至”另一元件(例如，第二元件)时，应理解为该一个元件直接连接至该另一元件或者该一个元件经由又一个元件(例如，第三元件)间接连接至该另一个元件。相反，可理解，当元件(例如，第一元件)称为“直接连接”或“直接联接”至另一元件(第二元件)时，则没有元件(例如，第三元件)插入在这两者之间。
以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离上述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (10)

1.一种锁存器，其特征在于，包括：
输入端，用于输入数据；
时钟信号端，用于提供时钟信号；
锁存单元，与所述输入端连接，用于在所述时钟信号的控制下锁存从所述输入端输入的数据；
输出单元，与所述锁存单元连接，用于传输所述锁存单元输出的数据；所述输出单元与所述锁存单元之间具有一数据存储节点；
输出端，用于从所述输出单元读出数据；
漏电补偿单元，电性连接在所述数据存储节点和所述输出端之间，当所述锁存单元在所述时钟信号的控制下处于高阻状态时，所述漏电补偿单元用于通过工作于亚阈值区的场效应管所产生的电流，对数据存储节点进行漏电补偿。
2.根据权利要求1所述的锁存器，其特征在于，
所述漏电补偿单元包括：第一漏电补偿电路和第二漏电补偿电路；
所述第一漏电补偿电路的一端与所述数据存储节点连接，另一端与所述输出端连接；当所述数据存储节点处为高电平状态时，所述第一漏电补偿电路用于通过工作于亚阈值区的第一PMOS晶体管所产生的电流对所述数据存储节点进行漏电补偿；其中，所述第一PMOS晶体管的源极与电源连接，所述第一PMOS晶体管的漏极与所述数据存储节点连接；
所述第二漏电补偿电路的一端与所述数据存储节点连接，另一端与所述输出端连接；当所述数据存储节点处为低电平状态时，所述第二漏电补偿电路用于通过工作于亚阈值区的第一NMOS晶体管所产生的电流对所述数据存储节点进行漏电补偿；其中，所述第一NMOS晶体管的源极与地连接，所述第一NMOS晶体管的漏极与所述数据存储节点连接。
3.根据权利要求2所述的锁存器，其特征在于，
所述第一漏电补偿电路还包括：第二PMOS晶体管；
所述第二PMOS晶体管的漏极与所述第一PMOS晶体管的栅极连接；所述第二PMOS晶体管的栅极与第一PMOS晶体管的漏极连接；所述第二PMOS晶体管的源极与所述输出端连接；
所述第二漏电补偿电路还包括：第二NMOS晶体管；
所述第二NMOS晶体管的漏极与所述第一NMOS晶体管的栅极连接；所述第二NMOS晶体管的栅极与所述第一NMOS晶体管的漏极连接；所述第二NMOS晶体管的源极与所述输出端连接。
4.根据权利要求1-3任一所述的锁存器，其特征在于，
所述锁存单元包括：反相器和第一传输门；
所述反相器与所述输入端连接，用于对所述输入端输入的数据进行反相操作；
所述第一传输门与所述反相器连接，用于传输经所述反相器反相后的数据；所述第一传输门与所述时钟信号端连接，用于控制所述锁存单元的状态，所述锁存单元的状态包括：高阻状态或导通状态。
5.根据权利要求4所述的锁存器，其特征在于，所述第一传输门为抗漏电器件。
6.根据权利要求1-3任一所述的锁存器，其特征在于，所述锁存单元包括：第二传输门。
7.根据权利要求1-3任一所述的锁存器，其特征在于，所述锁存单元包括：三态反相器。
8.根据权利要求7所述的锁存器，其特征在于，
所述三态反相器包括：第三PMOS晶体管、第四PMOS晶体管、第三NMOS晶体管以及第四NMOS晶体管；所述第三PMOS晶体管、所述第四PMOS晶体管、所述第三NMOS晶体管以及所述第四NMOS晶体管依次串联在电源、地之间。
9.一种数据运算单元，包括互联连接的控制电路、运算电路、多个锁存器，所述锁存器为权利要求1-8任一项所述的锁存器。
10.一种芯片，其特征在于，包括至少一个如权利要求9所述的数据运算单元。
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* Cited by examiner, † Cited by third party
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WO2024012031A1 (zh) * 2022-07-14 2024-01-18 上海嘉楠捷思信息技术有限公司 动态锁存器、动态d触发器、数据运算单元、芯片、算力板及计算设备

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