CN214228220U

CN214228220U - 锁存器、数据运算单元以及芯片

Info

Publication number: CN214228220U
Application number: CN202120178138.6U
Authority: CN
Inventors: 不公告发明人
Original assignee: Beijing Yuanqi Advanced Microelectronics Co ltd
Current assignee: Hangzhou Yuanhe Technology Co ltd
Priority date: 2021-01-21
Filing date: 2021-01-21
Publication date: 2021-09-17
Anticipated expiration: 2031-01-21

Abstract

本实用新型实施例提供了一种锁存器、数据运算单元以及芯片，锁存器包括：输入端，用于输入数据；锁存单元，与输入端连接，用于在时钟信号的控制下锁存从输入端输入的数据；输出单元，与锁存单元连接，用于传输锁存单元输出的数据；输出单元与锁存单元之间具有一数据存储节点；保持电容，保持电容与数据存储节点连接，当锁存单元在时钟信号的控制下处于高阻状态时，保持电容用于存储数据存储节点处的数据；输出端，用于从输出单元读出数据。本实用新型实施例中的锁存器，晶体管数量较少，电路面积也较小。

Description

锁存器、数据运算单元以及芯片

技术领域

本实用新型实施例涉及半导体器件技术领域，尤其涉及一种锁存器、数据运算单元以及芯片。

背景技术

锁存器一种对脉冲电平敏感的存储单元电路，它们可以在特定输入脉冲电平作用下改变状态。锁存，就是把信号暂存以维持某种电平状态。锁存器的最主要作用是缓存。

传统的锁存器一般设置有反馈电路，用于将锁存器输出单元反接到锁存单元，上述反馈电路在时钟信号的控制下实现数据的锁存。参见图1，图1为现有的锁存器的电路结构图，该现有锁存器包括：串联连接在输入端和输出端之间的传输门101、反相器102、反相器103，以及连接在反相器102两端的反馈电路，该反馈电路由传输门104和反相器105串联而成。在时钟信号的控制下当传输门101截止时，传输门104导通，此时，反相器102、反相器105和传输门104之间形成导通的回路，从而将数据锁存至锁存器中。

上述锁存器中，由于引入了包括多个晶体管的反馈电路，因此，存在晶体管数量多，电路面积较大的问题。

实用新型内容

本实用新型的目的在于提出一种锁存器、数据运算单元以及芯片，用于解决现有锁存器中晶体管数量多，电路面积较大的问题。

本实用新型实施例的第一方面，提供了一种锁存器，包括：

输入端，用于输入数据；

锁存单元，与所述输入端连接，用于在时钟信号的控制下锁存从所述输入端输入的数据；

输出单元，与所述锁存单元连接，用于传输所述锁存单元输出的数据；所述输出单元与所述锁存单元之间具有一数据存储节点；

保持电容，所述保持电容与所述数据存储节点连接，当所述第一锁存单元在所述时钟信号的控制下处于高阻状态时，所述保持电容用于存储所述数据存储节点处的数据；

输出端，用于从所述输出单元读出数据。

可选地，所述锁存单元包括：反相器和第一传输门；所述反相器与所述输入端连接，用于对所述输入端输入的数据进行反相操作；所述第一传输门与所述反相器连接，用于传输经所述反相器反相后的数据；所述保持电容电性连接至一地。

可选地，所述锁存单元包括：反相器和第一传输门；所述反相器与所述输入端连接，用于对所述输入端输入的数据进行反相操作；所述第一传输门与所述反相器连接，用于传输经所述反相器反相后的数据；所述保持电容为基于所述输出单元形成的寄生电容。

可选地，所述时钟信号端与所述第一传输门连接，用于控制所述锁存单元的状态，所述锁存单元的状态包括：高阻状态或导通状态。

可选地，所述第一传输门为抗漏电器件。

可选地，所述锁存单元包括第二传输门；所述保持电容为基于所述输出单元形成的寄生电容。

可选地，所述锁存单元包括第二传输门；所述保持电容电性连接至一地。

可选地，所述锁存单元包括三态反相器；所述保持电容的另一端电性连接至一地。

可选地，所述三态反相器包括：第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管以及第二NMOS晶体管；所述第一PMOS晶体管、所述第二 PMOS晶体管、所述第一NMOS晶体管以及所述第二NMOS晶体管依次串联在电源、地之间。

可选地，所述时钟信号端分别与所述第二PMOS晶体管的栅极以及所述第一NMOS晶体管的栅极连接，用于控制所述锁存单元的状态，所述锁存单元的状态包括：高阻状态或导通状态；所述输入端分别与所述第一PMOS晶体管的栅极以及所述第二NMOS晶体管的栅极连接，用于将所述输入端输入的数据传输至所述锁存单元。

本实用新型实施例的第二方面，提供了一种数据运算单元，所述数据运算单元包括：至少一个上述第一方面所述的锁存器。

本实用新型实施例的第三方面，提供了一种芯片，所述芯片包括：至少一个上述第二方面所述的数据运算单元。

根据本实用新型实施例提供的锁存器、数据运算单元以及芯片，其中，锁存器包括：输入端，用于输入数据；时钟信号端，用于提供时钟信号；锁存单元，与所述输入端连接，用于在所述时钟信号的控制下锁存从所述输入端输入的数据；输出单元，与所述锁存单元连接，用于传输所述锁存单元输出的数据；所述输出单元与所述锁存单元之间存在一数据存储节点；保持电容，所述保持电容与所述数据存储节点连接，当所述锁存单元在所述时钟信号的控制下处于高阻状态时，所述保持电容用于存储所述数据存储节点处的数据；输出端，用于从所述输出单元读出数据。

本实用新型实施例中的锁存器，采用保持电容进行数据存储节点处的数据存储，即可达到数据锁存的目的，而无需使用基于时钟信号、且结构复杂的反馈电路来实现数据锁存。因此，与传统的具有基于时钟控制信号的反馈电路的锁存器相比，本实用新型实施例中的锁存器晶体管数量较少，相应地，电路面积也较小。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：

图1为现有的锁存器的电路结构图；

图2为本实用新型实施例一中锁存器的电路结构图；

图3为本实用新型实施例二中锁存器的电路结构图；

图4为本实用新型实施例三中锁存器的电路结构图；

图5为本实用新型实施例四中数据运算单元的结构示意图；

图6为本实用新型实施例五中芯片的结构示意图。

具体实施方式

下面结合附图和实施例对本实用新型作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅配置为解释相关实用新型，而非对该实用新型的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关实用新型相关的部分。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本实用新型。

参见图2，图2为本实用新型实施例一中锁存器的电路结构图。该锁存器包括：输入端D，用于输入数据；时钟信号端，用于提供时钟信号，具体的：用于提供两个互为反相信号的时钟信号：时钟信号CLKP和时钟信号CLKN；锁存单元201，与输入端D连接，用于在时钟信号CLKP和CLKN的控制下锁存输入端D输入的数据；输出单元202，与锁存单元201连接，用于传输锁存单元201输出的数据，输出单元202与锁存单元201之间具有一数据存储节点S；保持电容203，该保持电容203与数据存储节点S连接，当锁存单元 201在时钟信号CLKP和时钟信号CLKN的控制下处于高阻状态时，该保持电容203用于存储数据存储节点S处的数据；输出端Q，用于从输出单元202 读出数据。

本实用新型实施例中，输出单元202用于传输锁存单元201输出的数据，将输出端Q与数据存储节点S屏蔽隔离，避免输出端Q处的数据对数据存储节点S的数据产生影响。输出单元202可以为任意的具有驱动能力的组合逻辑器件，此处对于输出单元202的具体结构不做限定。例如，如图2所示，输出单元202可以为反相器，以对锁存单元201输出的数据进行反向操作，并将反相后数据传输至输出端Q；又如，输出单元202也可以为由两个反相器串联而成的缓冲器，以传输锁存单元201输出的数据。

进一步地，如图2所示，锁存单元201包括：反相器和第一传输门；反相器与输入端D连接，用于对输入端D输入的数据进行反相操作；第一传输门与反相器连接，用于传输经反相器反相后的数据；保持电容203电性连接至一地。本实施例中，保持电容203为单独存在的电容，即为不同于下述寄生电容。

进一步地，时钟信号端与上述第一传输门连接，作为锁存单元201的时钟控制端，用于控制锁存单元201的状态，其中，锁存单元201的状态包括：高阻状态或导通状态。

具体的，参见图2，锁存单元201中的反相器由PMOS晶体管201P3和 NMOS晶体管201N3串联而成，PMOS晶体管201P3的源级接电源，NMOS晶体管201N3的源级接地，PMOS晶体管201P3和NMOS晶体管201N3的漏极连接，形成反相器的输出端，PMOS晶体管201P3和NMOS晶体管201N3的栅极连接，形成反相器的输入端，也是整个锁存器的输入端D。

另外，当锁存单元201在时钟信号CLKP和时钟信号CLKN的控制下处于高阻状态时，由于锁存单元201中漏电流的影响，会使得数据存储节点处发生漏电现象，最终导致数据丢失的问题，即：数据存储节点处的数据通过锁存单元201流失。因此，进一步地，本实用新型实施例中，可以选择使用抗漏电器件作为第一传输门，当锁存单元201处于高阻状态时，第一传输门可以延缓数据存储节点处漏电的速度。具体的，抗漏电器件可以为阈值电压较大的低漏电器件，或者也可以为栅长较长的器件。

本实用新型实施例一提供的锁存器的数据锁存过程如下：

当CLKP为低电平，CLKN为高电平时，锁存单元201中的第一传输为导通状态，锁存单元201对输入端D的数据进行反相，之后，将反相后数据传输至输出单元202，即对输入端D的数据反相，并将反相后的数据写入到数据存储节点S处，由于保持电容203的一端与数据存储节点S连接，另一端与地连接，因此，数据存储节点S处的数据会被存储至上述保持电容203内，也就是说，此时，保持电容203内存储的是与输入端D输入的数据反相的数据。

之后，当CLKP为高电平，CLKN为低电平时(即时钟信号发生翻转时)，锁存单元201中的第一传输门变为高阻状态(截止状态)，此时锁存单元201 为高阻状态(截止状态)，输入端D的数据无法再次通过锁存单元201，也就是说，新的输入数据无法输出至数据存储节点S。此时，数据存储节点S处于悬浮状态，可以基于保持电容203中的电荷来保持数据存储节点S处的电平状态，从而使得输出单元202继续输出数据，具体的，最终第输出单元202 输出的数据与时钟信号翻转之前输入端D输入的数据是同相的。

为便于理解，下面通过具体的例子，对上述数据锁存过程进行解释说明：

若CLKP为低电平，CLKN为高电平时，输入端D输入的数据为“0”，由于锁存单元201为导通状态，锁存单元201会对输入端D的数据“0”进行反相，得到数据“1”，之后将数据“1”传输至数据存储节点S处，并存储至保持电容203；之后，若发生时钟信号的翻转，即：CLKP变为高电平，CLKN 变为低电平，由于锁存单元201变为高阻状态，因此，无论输入端D输入的数据是否改变，输入数据都无法被传输至数据存储节点S处。此时，由于保持电容203存储的数据为“1”，因此，输出单元202中的NMOS晶体管202N3 导通，又由于202N3的源极接地、漏极接Q点，因此可以使得输出端Q的输出数据为“0”，实现对输入端D输入的数据“0”的锁存。

图2所示实施例中的锁存器，采用保持电容203进行数据存储节点S处的数据存储，即可达到数据锁存的目的，而无需使用基于时钟信号、且结构复杂的反馈电路来实现数据锁存。因此，与传统的具有基于时钟控制信号的反馈电路的锁存器相比，本实用新型实施例中的锁存器晶体管数量较少，相应地，电路面积也较小，同时，锁存器的功耗也较低。

另外，由于图2所示实施例提供的锁存器，时钟控制端仅用于控制第一锁存单元201中第一传输门的导通与截止，而无需控制其他的晶体管，因此，与传统锁存器相比，本实用新型实施例提供的锁存器时钟信号的负载也较小。

基于图2所示实施例提供的锁存器，在本实用新型的另一实施例中，也可以无需额外增加一个用于存储数据存储节点S处数据的保持电容，而是采用基于输出单元形成的寄生电容(即：栅电容)来进行数据存储节点S处数据的存储。该实施例中，锁存器其他部分的连接关系与图2所示锁存器相同，并且能够获得与图2所示实施例相同的有益效果，此处不再赘述。另外，由于寄生电容的电容值较小，因此，该实施例提供的锁存器可以应用于如下场景中：数据锁存时间较短的场景，或者，数据使用一次之后无需再次使用的场景，或者，较短固定周期地数据读取的场景。

参见图3，图3为本实用新型实施例二中锁存器的电路结构图。该锁存器包括：输入端D，用于输入数据；时钟信号端，用于提供时钟信号：具体的：用于提供两个互为反相信号的时钟信号：时钟信号CLKP和时钟信号CLKN；锁存单元201，与输入端D连接，用于在时钟信号CLKP和CLKN的控制下锁存输入端D输入的数据；输出单元202，与锁存单元201连接，用于传输锁存单元201输出的数据，输出单元202与锁存单元201之间具有一数据存储节点S；保持电容203，该保持电容203与数据存储节点S连接，当锁存单元 201在时钟信号CLKP和时钟信号CLKN的控制下处于高阻状态时，该保持电容203用于存储数据存储节点S处的数据；输出端QN，用于从输出单元202 读出数据。

本实用新型实施例中，输出单元202用于传输锁存单元201输出的数据，将输出端QN与数据存储节点S屏蔽隔离，避免输出端QN处的数据对数据存储节点S的数据产生影响。输出单元202可以为任意的具有驱动能力的组合逻辑器件，此处对于输出单元202的具体结构不做限定。例如，如图3所示，输出单元202可以为反相器，以对锁存单元201输出的数据进行反向操作，并将反相后数据传输至输出端QN；又如，输出单元202也可以为由两个反相器串联而成的缓冲器，以传输锁存单元201输出的数据。

进一步地，如图3所示，锁存单元201包括：第二传输门；保持电容203 电性连接至一地。本实施例中，保持电容203为单独存在的电容，即为不同于下述寄生电容。

具体的，参见图3，本实用新型实施例提供的锁存器的数据锁存过程如下：

当CLKP为低电平，CLKN为高电平时，锁存单元201中的第二传输门为导通状态，锁存单元201将输入端D的数据传输至输出单元202，即将输入端D的数据写入到数据存储节点S处，由于保持电容203的一端与数据存储节点S连接，另一端与地连接，因此，数据存储节点S处的数据会被存储至上述保持电容203内，也就是说，此时，输入端D输入的数据将直接被存储至保持电容203内，同时，输出单元202对锁存单元201输出的数据进行反相，并将反相后数据输出至输出端QN，例如：若输入端D输入的数据为“0”，则输出单元202输出至输出端QN的数据为“1”；若输入端D输入的数据为“1”，则输出单元202输出至输出端QN的数据为“0”。

之后，当CLKP为高电平，CLKN为低电平时(即时钟信号发生翻转时)，锁存单元201中的第二传输门变为高阻状态(截止状态)，此时锁存单元201 为高阻状态(截止状态)，输入端D的数据无法再次通过锁存单元201，也就是说，新的输入数据被挡在了锁存单元201之外。而此时，数据存储节点 S处于悬浮状态，因此，可以基于保持电容203中的电荷来保持数据存储节点S处的电平状态，从而使得输出单元202继续输出数据，并且，此时输出单元202输出的数据，与时钟信号发生翻转前，输出单元202输出的数据是相同的。

若CLKP为低电平，CLKN为高电平时，输入端D输入的数据为“0”，由于锁存单元201为导通状态，锁存单元201会将输入端D的数据“0”传输至数据存储节点S处，并存储至保持电容203；之后，若发生时钟信号的翻转，即：CLKP变为高电平，CLKN变为低电平，由于锁存单元201处于高阻状态，因此，无论输入端D输入的数据是否改变，输入数据都无法被传输至数据存储节点S处。此时，由于保持电容203存储的数据为“0”，因此，输出单元 202中的PMOS晶体管202P1导通，又由于202P1的源极接电源、漏极接QN 点，因此可以使得输出端QN的输出数据保持为“1”，实现数据的锁存。

图3所示实施例中的锁存器，采用保持电容203进行数据存储节点S处的数据存储，即可达到数据锁存的目的，而无需使用基于时钟信号、且结构复杂的反馈电路来实现数据锁存。因此，与传统的具有基于时钟控制信号的反馈电路的锁存器相比，本实用新型实施例中的锁存器晶体管数量较少，相应地，电路面积也较小，同时，锁存器的功耗也较低。

另外，由于图3所示实施例提供的锁存器，时钟控制端仅用于控制锁存单元201的导通与截止，而无需控制其他的晶体管，因此，与传统锁存器相比，本实用新型实施例提供的锁存器时钟信号的负载也较小。

基于图3所示实施例提供的锁存器，在本实用新型的另一实施例中，也可以无需额外增加一个用于存储数据存储节点S处数据的保持电容，而是采用基于第输出单元形成的寄生电容(即：栅电容)来进行数据存储节点S处数据的存储。该实施例中，锁存器其他部分的连接关系与图3所示锁存器相同，并且能够获得与图3所示实施例相同的有益效果，此处不再赘述。另外，由于寄生电容的电容值较小，因此，该实施例提供的锁存器可以应用于如下场景中：数据锁存时间较短的场景，或者，数据使用一次之后无需再次使用的场景，或者，较短固定周期地数据读取的场景。

参见图4，图4为本实用新型实施例一中锁存器的电路结构图，该锁存器包括：输入端D，用于输入数据；时钟信号端，用于提供时钟信号，具体的：用于提供两个互为反相信号的时钟信号：时钟信号CLKP和时钟信号CLKN；锁存单元201，与输入端D连接，用于在时钟信号CLKP和CLKN的控制下锁存输入端D输入的数据；输出单元202，与锁存单元201连接，用于传输锁存单元201输出的数据，输出单元202与锁存单元201之间具有一数据存储节点S；保持电容203，该保持电容203与数据存储节点S连接，当锁存单元 201在时钟信号CLKP和时钟信号CLKN的控制下处于高阻状态时，该保持电容203用于存储数据存储节点S处的数据；输出端Q，用于从输出单元202 读出数据。

本实用新型实施例中，输出单元202用于传输锁存单元201输出的数据，将输出端Q与数据存储节点S屏蔽隔离，避免输出端Q处的数据对数据存储节点S的数据产生影响。输出单元202可以为任意的具有驱动能力的组合逻辑器件，此处对于输出单元202的具体结构不做限定。例如，如图4所示，输出单元202可以为反相器，以对锁存单元201输出的数据进行反向操作，并将反相后数据传输至输出端Q；又如，输出单元202也可以为由两个反相器串联而成的缓冲器，以传输锁存单元201输出的数据。

进一步地，如图4所示，锁存单元201可以包括三态反相器；保持电容 203电性连接至一地。本实施例中，保持电容203为单独存在的电容，而不是基于反相单元202形成的寄生电容。

进一步地，锁存单元201中的三态反相器可以包括：第一PMOS晶体管 201P1、第二PMOS晶体管201P2、第一NMOS晶体管201N1以及第二NMOS晶体管201N2；第一PMOS晶体管201P1、第二PMOS晶体管201P2、第一NMOS 晶体管201N1以及第二NMOS晶体管201N2依次串联在电源、地之间。

进一步地，参见图4，时钟信号端分别与第二PMOS晶体管201P2的栅极以及第一NMOS晶体管201N1的栅极连接，用于控制锁存单元201的状态，其中，锁存单元201的状态包括：高阻状态或导通状态；输入端D分别与第一PMOS晶体管201P1的栅极以及第二NMOS晶体管管201N2的栅极连接，用于将输入端D输入的数据传输至锁存单元201。

具体的，参见图4，第一PMOS晶体管201P1和第二NMOS晶体管201N2 的栅极连接，形成锁存单元201的输入端，以将输入端D输入的数据传输至锁存单元201，第二PMOS晶体管201P2的漏极与第一NMOS晶体管201N1的漏极连接，形成锁存单元201的输出端，以将锁存单元201中的数据输出。第二PMOS晶体管201P2的栅极受时钟信号CLKP的控制，第一NMOS晶体管 201N1的栅极受时钟信号CLKN的控制，作为锁存单元201的时钟控制端，用于控制锁存单元201处于高阻状态，或者处于导通状态。

本实用新型实施例提供的锁存器的数据锁存过程如下：

当CLKP为低电平，CLKN为高电平时，第二PMOS晶体管201P2与第一 NMOS晶体管201N1均为导通状态，锁存单元201将输入端D的数据反相后传输至输出单元202，即将输入端D的数据反相后写入到数据存储节点S处，由于保持电容203的一端与数据存储节点S连接，另一端与地连接，因此，数据存储节点S处的数据会被存储至上述保持电容203内。

之后，当CLKP为高电平，CLKN为低电平时(即时钟信号发生翻转时)，第二PMOS晶体管201P2与第一NMOS晶体管201N1均为高阻状态(截止状态)，此时锁存单元201为高阻状态(截止状态)，输入端D的数据无法再次通过锁存单元201，也就是说，新的输入数据被挡在了第一锁存单元201之外。而此时，数据存储节点S处于悬浮状态，可以基于保持电容203中的电荷来保持数据存储节点S处的电平状态，从而使得输出单元202继续输出时钟信号翻转之前输入端D输入的数据。

若CLKP为低电平，CLKN为高电平时，输入端D输入的数据为“0”，由于第二PMOS晶体管201P2与第一NMOS晶体管201N1均为导通状态，锁存单元201会将输入端D的数据“0”反相为1，之后，再将“1”传输至数据存储节点S处，并存储至保持电容203；之后，若发生时钟信号的翻转，即： CLKP变为高电平，CLKN变为低电平，由于第二PMOS晶体管201P2与第一 NMOS晶体管201N1均处于高阻状态，因此，无论输入端D输入的数据是否改变，输入数据都无法被传输至数据存储节点S处。此时，由于保持电容203 存储的数据为“1”，因此，输出单元202中的NMOS晶体管202N1导通，又由于输出单元202中的NMOS晶体管202N1的源级接地、漏极接Q点，因此可以使得输出端Q的输出数据保持为“0”，实现数据的锁存。

在本实用新型另一实施例中，三态反相器中各晶体管与时钟控制端以及输入端之间的连接关系也可以采用如下方式：时钟信号端分别与第一PMOS晶体管201P1的栅极以及第二NMOS晶体管201N2的栅极连接，用于控制锁存单元201的状态，其中，锁存单元201的状态包括：高阻状态或导通状态；输入端D分别与第二PMOS晶体管201P2的栅极以及第一NMOS晶体管201N1 的栅极连接，用于将输入端输入的数据传输至锁存单元。该实施例中，锁存器其他部分的连接关系与图4所示锁存器相同，此处不再赘述。

本实用新型实施例中的锁存器，采用保持电容203进行数据存储节点S 处的数据存储，即可达到数据锁存的目的，而无需使用基于时钟信号、且结构复杂的反馈电路来实现数据锁存。因此，与传统的具有基于时钟控制信号的反馈电路的锁存器相比，本实用新型实施例中的锁存器晶体管数量较少，相应地，电路面积也较小，同时，锁存器的功耗也较低。

另外，由于本实用新型实施例提供的锁存器，时钟控制端仅用于控制锁存单元201的导通与截止，而无需控制其他的晶体管，因此，与传统锁存器相比，本实用新型实施例提供的锁存器时钟信号的负载也较小。

本实用新型实施例中提供的锁存器，可作为一种定制化的标准单元，在通用计算场景中实现数据的存储。例如：可以作为CPU/CPU中的计算核心单元，用于超大规模计算场景下的数据存储；也可以作为AI(Artificial Intelligence，人工智能)芯片中的计算处理单元，用于高密度计算场景下的数据存储；还可以作为SOC(System on Chip，系统级芯片)/FPGA(Field Programmable Gate Array，现场可编程门阵列)等系统级的计算单元，用于低功耗计算等场景下的数据存储。

本实用新型实施例还提供一种数据运算单元，图5为本实用新型实施例四中数据运算单元的结构示意图。如图5所示，数据运算单元500包括控制电路501、运算电路502以及多个锁存器503。控制电路501对锁存器503中的数据进行刷新并从锁存器503中读取数据，运算电路502对读取的数据进行运算，再由控制电路501将运算结果输出。其中，锁存器503为上述实施例一至实施例三中任一的锁存器。

本实用新型实施例还提供一种芯片，图6为本实用新型实施例五中芯片的结构示意图。如图6所示，芯片600包括控制单元601，以及一个或多个数据运算单元500。控制单元601向数据运算单元500输入数据并将数据运算单元500输出的数据进行处理。

在本公开的各种实施方式中所使用的表述“第一”、“第二”、“第一”或“第二”可修饰各种部件而与顺序和/或重要性无关，但是这些表述不限制相应部件。以上表述仅配置为将元件与其它元件区分开的目的。例如，第一用户设备和第二用户设备表示不同的用户设备，虽然两者均是用户设备。例如，在不背离本公开的范围的前提下，第一元件可称作第二元件，类似地，第二元件可称作第一元件。

当一个元件(例如，第一元件)称为与另一元件(例如，第二元件)“(可操作地或可通信地)联接”或“(可操作地或可通信地)联接至”另一元件(例如，第二元件)或“连接至”另一元件(例如，第二元件)时，应理解为该一个元件直接连接至该另一元件或者该一个元件经由又一个元件(例如，第三元件)间接连接至该另一个元件。相反，可理解，当元件(例如，第一元件)称为“直接连接”或“直接联接”至另一元件(第二元件)时，则没有元件(例如，第三元件)插入在这两者之间。

以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的实用新型范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离上述实用新型构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims

1.一种锁存器，其特征在于，包括：

输入端，用于输入数据；

保持电容，所述保持电容与所述数据存储节点连接，当所述锁存单元在所述时钟信号的控制下处于高阻状态时，所述保持电容用于存储所述数据存储节点处的数据；

输出端，用于从所述输出单元读出数据。

2.根据权利要求1所述的锁存器，其特征在于，

所述锁存单元包括：反相器和第一传输门；所述反相器与所述输入端连接，用于对所述输入端输入的数据进行反相操作；所述第一传输门与所述反相器连接，用于传输经所述反相器反相后的数据；所述保持电容电性连接至一地。

3.根据权利要求1所述的锁存器，其特征在于，

所述锁存单元包括：反相器和第一传输门；所述反相器与所述输入端连接，用于对所述输入端输入的数据进行反相操作；所述第一传输门与所述反相器连接，用于传输经所述反相器反相后的数据；所述保持电容为基于所述输出单元形成的寄生电容。

4.根据权利要求2或3所述的锁存器，其特征在于，所述时钟信号端与所述第一传输门连接，用于控制所述锁存单元的状态，所述锁存单元的状态包括：高阻状态或导通状态。

5.根据权利要求4所述的锁存器，其特征在于，所述第一传输门为抗漏电器件。

6.根据权利要求1所述的锁存器，其特征在于，所述锁存单元包括第二传输门；所述保持电容为基于所述输出单元形成的寄生电容。

7.根据权利要求1所述的锁存器，其特征在于，所述锁存单元包括第二传输门；所述保持电容为基于所述输出单元形成的寄生电容。

8.根据权利要求1所述的锁存器，其特征在于，所述锁存单元包括三态反相器；所述保持电容的另一端电性连接至一地。

9.根据权利要求8所述的锁存器，其特征在于，所述三态反相器包括：第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管以及第二NMOS晶体管；所述第一PMOS晶体管、所述第二PMOS晶体管、所述第一NMOS晶体管以及所述第二NMOS晶体管依次串联在电源、地之间。

10.根据权利要求9所述的锁存器，其特征在于，所述时钟信号端分别与所述第二PMOS晶体管的栅极以及所述第一NMOS晶体管的栅极连接，用于控制所述锁存单元的状态，所述锁存单元的状态包括：高阻状态或导通状态；所述输入端分别与所述第一PMOS晶体管的栅极以及所述第二NMOS晶体管的栅极连接，用于将所述输入端输入的数据传输至所述锁存单元。

11.一种数据运算单元，其特征在于，包括互联连接的控制电路、运算电路、多个锁存器，所述锁存器为权利要求1-10任一项所述的锁存器。

12.一种芯片，其特征在于，包括至少一个如权利要求11所述的数据运算单元。