CN114093400A - 一种低漏电单比特存内计算单元及装置 - Google Patents

一种低漏电单比特存内计算单元及装置 Download PDF

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Abstract

本发明涉及一种低漏电单比特存内计算单元，包括：6T‑SRAM存储单元、开关管P3、开关管P4、开关管P5、开关管P6、开关管P7和开关管P8；存储单元分别控制P3和P6，P3通过P4输出结果，P6通过P7输出结果，P5与P4连接，P8与P7连接。本发明通过设置晶体管P5和晶体管P8，进而减少漏电的问题。另外，本发明通过晶体管P3和晶体管P6的栅极隔绝了存储单元与外部的噪音，使存储单元进行数据存储时数据能够稳定地保存，消除读干扰写的问题。

Description

一种低漏电单比特存内计算单元及装置
技术领域
本发明涉及存内计算技术领域，特别是涉及一种低漏电单比特存内计算单元及装置。
背景技术
在现有的10T SRAM存内计算单元中，输入信息采用了NMOS作为传输管，因为NMOS的源端接地，这样会产生较大的漏电；在传统10T SRAM阵列中，进行读取操作时，使能信号通过控制字线的电位进而在位线上读出数据，通过预充电电压放电与否读出“0”或“1”。这样做会产生一个问题：由于同一列共用一条位线，当选中SRAM进行读操作时，最坏情况下其他单元的漏电会影响选中单元的数据，从而导致内部数据改变。
发明内容
本发明的目的是提供一种低漏电单比特存内计算单元及装置，以实现降低漏电和消除读干扰写的问题。
为实现上述目的，本发明提供了一种低漏电单比特存内计算单元，所述单元包括：
6T-SRAM存储单元、开关管P3、开关管P4、开关管P5、开关管P6、开关管P7和开关管P8；
开关管P3的第一端与6T-SRAM存储单元的Q点连接，开关管P3的第二端与电源连接，开关管P3的第三端与开关管P4的第二端连接，开关管P4的第一端用于输入读字线使能信号，开关管P4的第三端与开关管P5的第三端均用于输出第一输出信号，开关管P5的第二端用于输入读位线信号，开关管P5的第一端用于输入预充电信号；
开关管P6的第一端与6T-SRAM存储单元的QB点连接，开关管P6的第二端与电源连接，开关管P6的第三端与开关管P7的第二端连接，开关管P7的第一端用于输入读字线使能信号，开关管P7的第三端与开关管P8的第三端均用于输出第二输出信号，开关管P8的第二端用于输入读反位线信号，开关管P8的第一端用于输入预充电信号；
开关管P3、开关管P4、开关管P5、开关管P6、开关管P7和开关管P8均为PMOS管。
可选地，所述6T-SRAM存储单元包括：
开关管P1、开关管P2、开关管N1、开关管N2、开关管N3和开关管N4；
开关管P1的第二端和开关管P2的第二端均与电源连接，开关管P1的第一端、开关管N1的第一端、开关管P2的第三端和开关管N2的第三端均连接，将连接的点称为QB点，开关管P2的第一端、开关管N2的第一端、开关管P1的第三端和开关管N1的第三端均连接，将连接的点称为Q点，开关管N1的第二端和开关管N2的第二端均与地端连接，开关管N3的第一端和开关管N4的第一端均用于输入写字线使能信号，开关管N3的第三端与Q点连接，开关管N3的第二端用于输入写位线信号，开关管N4的第三端用于输入写反位线信号，开关管N4的第二端与QB点连接。
可选地，开关管P1和开关管P2均为PMOS管，开关管N1、开关管N2、开关管N3和开关管N4均为NMOS管。
可选地，各所述PMOS管的第一端为栅极，各所述PMOS管的第二端为源极，各所述PMOS管的第三端为漏极，各所述PMOS管的衬底均与电源连接。
本发明还提供一种低漏电单比特存内计算装置，所述装置包括：至少一个上述的单比特存内计算单元。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
本发明通过设置晶体管P5和晶体管P8，进而减少漏电的问题。另外，本发明通过晶体管P3和晶体管P6的栅极隔绝了存储单元与外部的噪音，使存储单元进行数据存储时数据能够稳定地保存，消除读干扰写的问题。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明低漏电单比特存内计算单元结构图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的目的是提供一种低漏电单比特存内计算单元及装置，以实现降低漏电和消除读干扰写的问题。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
实施例1
本发明公开一种低漏电单比特存内计算单元，所述单元包括：6T-SRAM存储单元、开关管P3、开关管P4、开关管P5、开关管P6、开关管P7和开关管P8。
开关管P3的第一端与6T-SRAM存储单元的Q点连接，开关管P3的第二端与电源连接，开关管P3的第三端与开关管P4的第二端连接，开关管P4的第一端用于输入读字线使能信号，开关管P4的第三端与开关管P5的第三端均用于输出第一输出信号，开关管P5的第二端用于输入读位线信号，开关管P5的第一端用于输入预充电信号。
开关管P6的第一端与6T-SRAM存储单元的QB点连接，开关管P6的第二端与电源连接，开关管P6的第三端与开关管P7的第二端连接，开关管P7的第一端用于输入读字线使能信号，开关管P7的第三端与开关管P8的第三端均用于输出第二输出信号，开关管P8的第二端用于输入读反位线信号，开关管P8的第一端用于输入预充电信号。
作为一种可选的实施方式，本发明所述6T-SRAM存储单元包括：开关管P1、开关管P2、开关管N1、开关管N2、开关管N3和开关管N4；开关管P1的第二端和开关管P2的第二端均与电源连接，开关管P1的第一端、开关管N1的第一端、开关管P2的第三端和开关管N2的第三端均连接，将连接的点称为QB点，开关管P2的第一端、开关管N2的第一端、开关管P1的第三端和开关管N1的第三端连接，将连接的点称为Q点，开关管N1的第二端和开关管N2的第二端均与地端连接，开关管N3的第一端和开关管N4的第一端均用于输入写字线使能信号，开关管N3的第三端与Q点连接，开关管N3的第二端用于输入写位线信号，开关管N4的第三端用于输入写反位线信号，开关管N4的第二端与QB点连接。
本发明以晶体管为例，如图1所示，低漏电单比特存内计算单元包括：6T-SRAM存储单元、晶体管P3、晶体管P4、晶体管P5、晶体管P6、晶体管P7和晶体管P8。
晶体管P3的栅极与6T-SRAM存储单元的Q点连接，晶体管P3的源极与电源VDD连接，晶体管P3的漏极与晶体管P4的源极连接，晶体管P4的栅极用于输入读字线使能信号RWL，晶体管P4的漏极与晶体管P5的漏极均用于输出第一输出信号OUT1，晶体管P5的源极用于输入读位线信号RBL，晶体管P5的栅极用于输入预充电信号PRE；晶体管P6的栅极与6T-SRAM存储单元的QB点连接，晶体管P6的源极与电源VDD连接，晶体管P6的漏极与晶体管P7的源极连接，晶体管P7的栅极用于输入读字线使能信号RWL，晶体管P7的漏极与晶体管P8的漏极均用于输出第二输出信号OUT2，晶体管P8的源极用于输入读反位线信号RBLB，晶体管P8的栅极用于输入预充电信号PRE。
本实施例中，VDD表示电源电压，即电位为1.2V；VSS表示地线，即电位为0V；WWL表示写字线使能信号；WBL/WBLB分别表示写位线信号/写反位线信号，在计算模式中输入权重信息；RWL表示读字线使能信号；RBL/RBLB分别表示读位线信号/读反位线信号，在计算模式中传输输入信息；PRE表示预充电信号；OUT1/OUT2分别表示第一输出信号和第二输出信号。
如图1所示，所述6T-SRAM存储单元包括：晶体管P1、晶体管P2、晶体管N1、晶体管N2、晶体管N3和晶体管N4。
晶体管P1的源极和晶体管P2的源极均与电源连接，晶体管P1的栅极、晶体管N1的栅极、晶体管P2的漏极和晶体管N2的漏极均与QB点连接，晶体管P2的栅极、晶体管N2的栅极、晶体管P1的漏极和晶体管N1的漏极均与Q点连接，晶体管N1的源极和晶体管N2的源极均与地端连接，晶体管N3的栅极和晶体管N4的栅极均用于输入写字线使能信号，晶体管N3的漏极与Q点连接，晶体管N3的源极用于输入写位线信号，晶体管N4的漏极用于输入写反位线信号，晶体管N4的源极与QB点连接。
本实施例中，晶体管P1、晶体管P2、晶体管P3、晶体管P4、晶体管P5、晶体管P6、晶体管P7和晶体管P8均为PMOS管，晶体管N1、晶体管N2、晶体管N3和晶体管N4均为NMOS管。
本实施例中，晶体管N1、晶体管N2、晶体管N3、晶体管N4、晶体管P1、晶体管P2组成了一个基本的6T-SRAM存储单元；晶体管P3、晶体管P4、晶体管P5、晶体管P6、晶体管P7、晶体管P8这6个PMOS管均采用高阈值PMOS管，组成计算单元。后面介绍存内计算电路的操作流程。
本发明公开的12T存内计算单元支持两种模式：存储模式和运算模式。
存储模式：在存储模式下，RWL和PRE都被置为高电平1.2V，RBL/RBLB为0V。此时，晶体管P4、晶体管P5、晶体管P7和晶体管P8均为关闭状态，WBL/WBLB上加载所要存储的信息，WWL信号置为高电平，将数据写入6T-SRAM存储单元中。
计算模式：在计算模式下，首先进行和存储模式一样的步骤将1bit权重信息写入到6T-SRAM存储单元中。此时RBL/RBLB施加相同的输入信息，PRE置为低电平，使晶体管P5和晶体管P8导通。待6T-SRAM存储单元中的权重信息稳定并且预充电过程结束后，将RWL置为低电平，PRE重新置回高电平，使晶体管P4和晶体管P7导通；再根据6T-SRAM存储单元中存储的权重信息，决定晶体管P3和晶体管P6是否导通，对OUT1/OUT2进行充放电操作。最终OUT1和OUT2上累积的电压差即为MAV的运算结果。
实施例2
本发明还公开一种低漏电单比特存内计算装置，所述装置包括：至少一个实施例1中的单比特存内计算单元。
本发明公开的单比特存内计算具有以下优点：
1）、本发明设置晶体管P5和晶体管P8的宽长比相比于其他MOS管更大，具有较大的寄生电容，进而减少漏电的问题。
2）、本发明在计算模式中采用PMOS管能够消除使用NMOS时RBL\RBLB与地的直流通路的问题，从而减小了漏电。
3）、本发明数据的输入和输出采用不同的端口，避免了数据在同一根位线上产生读干扰写的情况。
4）、本发明通过晶体管P3和晶体管P6的栅极隔绝了SRAM与外部的噪音，使SRAM进行数据存储时数据可以较为稳定地保存。
5）、本发明存内计算共包括两部分：权重存储单元和计算单元。权重存储单元为一个基本的6T SRAM，用于存储单比特权重信息；计算单元由6个PMOS管组成，且这6个PMOS管都为高阈值的PMOS管。本发明公开的存内计算最多支持4bit的无符号数进行MAV运算。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (5)

1.一种低漏电单比特存内计算单元，其特征在于，所述单元包括：
6T-SRAM存储单元、开关管P3、开关管P4、开关管P5、开关管P6、开关管P7和开关管P8；
开关管P3的第一端与6T-SRAM存储单元的Q点连接，开关管P3的第二端与电源连接，开关管P3的第三端与开关管P4的第二端连接，开关管P4的第一端用于输入读字线使能信号，开关管P4的第三端与开关管P5的第三端均用于输出第一输出信号，开关管P5的第二端用于输入读位线信号，开关管P5的第一端用于输入预充电信号；
开关管P6的第一端与6T-SRAM存储单元的QB点连接，开关管P6的第二端与电源连接，开关管P6的第三端与开关管P7的第二端连接，开关管P7的第一端用于输入读字线使能信号，开关管P7的第三端与开关管P8的第三端均用于输出第二输出信号，开关管P8的第二端用于输入读反位线信号，开关管P8的第一端用于输入预充电信号；
开关管P3、开关管P4、开关管P5、开关管P6、开关管P7和开关管P8均为PMOS管。
2.根据权利要求1所述的低漏电单比特存内计算单元，其特征在于，所述6T-SRAM存储单元包括：
开关管P1、开关管P2、开关管N1、开关管N2、开关管N3和开关管N4；
开关管P1的第二端和开关管P2的第二端均与电源连接，开关管P1的第一端、开关管N1的第一端、开关管P2的第三端和开关管N2的第三端均连接，将连接的点称为QB点，开关管P2的第一端、开关管N2的第一端、开关管P1的第三端和开关管N1的第三端均连接，将连接的点称为Q点，开关管N1的第二端和开关管N2的第二端均与地端连接，开关管N3的第一端和开关管N4的第一端均用于输入写字线使能信号，开关管N3的第三端与Q点连接，开关管N3的第二端用于输入写位线信号，开关管N4的第三端用于输入写反位线信号，开关管N4的第二端与QB点连接。
3.根据权利要求2所述的低漏电单比特存内计算单元，其特征在于，开关管P1和开关管P2均为PMOS管，开关管N1、开关管N2、开关管N3和开关管N4均为NMOS管。
4.根据权利要求3所述的低漏电单比特存内计算单元，其特征在于，各所述PMOS管的第一端为栅极，各所述PMOS管的第二端为源极，各所述PMOS管的第三端为漏极，各所述PMOS管的衬底均与电源连接。
5.一种低漏电单比特存内计算装置，其特征在于，所述装置包括：至少一个权利要求1-4任一项所述的单比特存内计算单元。
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