CN108597552B - 基于共享传输管的高稳定sram存储单元电路 - Google Patents

基于共享传输管的高稳定sram存储单元电路 Download PDF

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基于共享传输管的高稳定SRAM存储单元电路，属于集成电路技术领域。本发明提出的SRAM存储单元电路，结合该电路的读写方式，使得本发明具有较高的读噪声容限和写裕度；同时本发明基于共享传输管设计，在将本发明提出的SRAM存储单元电路组成存储阵列时，同一列中相邻的SRAM存储单元电路连接同一个共享位线BLS，而一个共享位线BLS可以连接2‑4个SRAM存储单元电路，这样有利于减小存储器的面积；将本发明用于位交错阵列中可以解决半选问题，改善存储器的软错误率的问题。

Description

基于共享传输管的高稳定SRAM存储单元电路
技术领域
本发明涉及集成电路技术领域，特别涉及一种具有高稳定性的基于共享传输管的SRAM存储单元电路。
背景技术
降低电源电压可以明显减小电路的功耗，特别是对静态随机存取存储器（SRAM）这样具有高密度集成的电路。然而，随着电源电压的降低，存储单元受工艺波动影响更为显著，使得存储单元的读写稳定性降低甚至发生错误，这对存储单元的设计有了更高的要求。同时随着工艺尺寸的不断缩减和存储容量的增加，存储器的软错误率变得越来越高；而利用传统的纠错编码技术也只能解决单位比特的软错误率，随着工艺节点进入纳米级以后，多比特位的软错误率会呈指数增加。为了解决此问题，位交错阵列结构得到应用。然而位交错结构的使用会产生半选问题，半选问题会降低半选单元的稳定性，甚至破坏存储器原有的存储状态。
目前SRAM的主流单元为6T结构，如图1所示为传统的6T SRAM存储单元电路结构示意图，为了使6T单元具有更高的稳定性，可以优化管子的尺寸，但是优化后的6T管子的读写能力提高有限，若6T单元用于位交错结构中，会导致半选问题，导致很难工作在较低电压下。
发明内容
针对传统SRAM存在的上述不足之处，本发明提出一种基于共享传输管的SRAM存储单元电路，具有较高的读稳定性和写裕度，可以用于位交错结构中改善存储器的软错误率。
本发明的技术方案为：
基于共享传输管的高稳定SRAM存储单元电路，包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3和第四PMOS管MP4；
第五NMOS管MN5和第六NMOS管MN6的栅极连接字线WL，第五NMOS管MN5的漏极连接共享位线BLS，其源极连接第三NMOS管MN3和第三PMOS管MP3的漏极以及第二PMOS管MP2、第二NMOS管MN2和第四NMOS管MN4的栅极；第六NMOS管MN6的漏极连接位线BL，其源极连接第二NMOS管MN2和第四PMOS管MP4的漏极以及第三NMOS管MN3和第三PMOS管MP3的栅极；
第一PMOS管MP1的栅极连接第一NMOS管MN1的栅极、第四PMOS管MP4的源极、第二PMOS管MP2和第四NMOS管MN4的漏极，其漏极连接第一NMOS管MN1的漏极和第三NMOS管MN3的源极，其源极连接电源电压VDD；第一NMOS管MN1的源极接地电压GND；
第四PMOS管MP4的栅极连接第一写字线WWL；第二NMOS管MN2的源极连接控制信号线VVSS；第二PMOS管MP2和第三PMOS管MP3的源极连接电源电压VDD；第四NMOS管MN4的源极接地电压GND；
所有NMOS管的体端均与地电压GND相连，所有PMOS管的体端均与电源电压VDD相连。
具体的，所述SRAM存储单元电路组成存储阵列时，同一列中相邻的所述SRAM存储单元电路连接同一个所述共享位线BLS，一个所述共享位线BLS连接2-4个所述SRAM存储单元电路，所述共享位线BLS连接所述共享传输管的漏极；所述共享传输管的栅极连接第二写字线WWLA，其源极接地电压GND，其体端连接地电压GND。
本发明的有益效果为：本发明提出的基于共享传输管的SRAM存储单元电路，结合该电路的读写方式，使得本发明具有较高的读噪声容限和写裕度；本发明适合用于位交错阵列结构改善存储器的软错误率问题。
附图说明
图1 为传统的6T SRAM存储单元电路结构示意图。
图2 为本发明提出的一种基于共享传输管的高稳定SRAM存储单元电路的结构示意图。
图3 为本发明的10T SRAM单元电路在列组织上两个相邻单元共享一个共享传输管的结构示意图。
图4 为本发明提出的一种基于共享传输管的高稳定SRAM存储单元电路的工作原理波形图。
图5 为本发明提出的一种基于共享传输管的高稳定SRAM存储单元电路用于位交错阵列结构时解决半选问题的示意图。
图6为传统的6T SRAM存储单元电路和本发明提出的10T结构的SRAM存储单元电路在不同电源电压下保持噪声容限对比图的示意图。
图7为传统的6T SRAM存储单元电路和本发明提出的10T结构的SRAM存储单元电路在不同电源电压下写裕度对比图的示意图。
图8为传统的6T SRAM存储单元电路和本发明提出的10T结构的SRAM存储单元电路在不同电源电压下读噪声容限对比图的示意图。
具体实施方式
下面结合附图和具体实施例对本发明进行详细的描述。
本发明提出的一种基于共享传输管的高稳定SRAM存储单元电路，为10T结构，如图2所示，包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3和第四PMOS管MP4；第五NMOS管MN5和第六NMOS管MN6的栅极连接字线WL，第五NMOS管MN5的漏极连接共享位线BLS，其源极连接第三NMOS管MN3和第三PMOS管MP3的漏极以及第二PMOS管MP2、第二NMOS管MN2和第四NMOS管MN4的栅极；第六NMOS管MN6的漏极连接位线BL，其源极连接第二NMOS管MN2和第四PMOS管MP4的漏极以及第三NMOS管MN3和第三PMOS管MP3的栅极；第一PMOS管MP1的栅极连接第一NMOS管MN1的栅极、第四PMOS管MP4的源极、第二PMOS管MP2和第四NMOS管MN4的漏极，其漏极连接第一NMOS管MN1的漏极和第三NMOS管MN3的源极，其源极连接电源电压VDD；第一NMOS管MN1的源极接地电压GND；第四PMOS管MP4的栅极连接第一写字线WWL；第二NMOS管MN2的源极连接控制信号线VVSS；第二PMOS管MP2和第三PMOS管MP3的源极连接电源电压VDD；第四NMOS管MN4的源极接地电压GND；其中所有NMOS管的体端均与地电压GND相连，所有PMOS管的体端均与电源电压VDD相连。
图2中，第二PMOS管MP2的漏极为Q存储点，第三PMOS管MP3的漏极为QB存储点，第二NMOS管的漏极为SQ存储点。
本发明提出的SRAM存储单元电路是基于共享传输管设计的，如图3所示，在将本发明提出的SRAM存储单元电路组成存储阵列时，同一列中相邻的SRAM存储单元电路连接同一个共享位线BLS，而一个共享位线BLS可以连接2-4个SRAM存储单元电路，共享位线BLS连接共享传输管SPT的漏极；共享传输管SPT的栅极连接第二写字线WWLA，其源极接地电压GND，其体端连接地电压GND。优选的是三个SRAM存储单元电路共享一个共享传输管SPT。
下面具体说明本发明提出的SRAM存储单元电路的工作原理：
1、保持操作
在存储单元电路保持数据期间，字线WL与第二写字线WWLA保持低电平，控制信号线VVSS和第一写字线WWL保持低电平，此时第五NMOS管MN5和第六NMOS管MN6关闭，这样位线BL上的信号无法对Q存储点和QB存储点产生影响，内部节点数据由第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3和第四NMOS管MN4锁存，使得数据稳定保存。
图6为传统6T SRAM存储单元电路和本发明提出的10T结构的SRAM存储单元电路在不同电源电压下保持噪声容限对比图，可以看出本发明提出的10T结构的SRAM存储单元电路要比传统6T SRAM存储单元电路的保持噪声容限稍微小一点，但是差距很小。
2、写操作
假如原先Q存储点为高电平，在写低电平0操作期间，字线WL和第一写字线WWL被拉为高电平，第二写字线WWLA保持为低电平，控制信号线VVSS变为高电平，此时位线BL被设置为低电平，由于字线WL为高点平，第六NMOS管MN6被开启，由于第一写字线WWL为高电平，第四PMOS管MP4被关断，所以此时由第二PMOS管MP2和第四PMOS管MP4组成的上拉通道被关闭，此时第六NMOS管MN6和上拉通道不存在竞争关系，所以SQ存储点的高电平特别容易通过第六NMOS管MN6被拉为低电平，随后第三PMOS管MP3被开启，第三NMOS管MN3被关闭，从而QB存储点会由原先的低电平变为高电平，最后第二PMOS管MP2和第四NMOS管MN4分别被QB存储点的高电平关闭和开启，随后第四NMOS管MN4被开启，第二PMOS管MP2被关闭，所以Q存储点通过第四NMOS管MN4被拉为低电平，最终完成写0操作。
写高电平1时，假如原先Q存储点为低电平，则SQ存储点和QB存储点分别为低电平和高电平，字线WL和第一写字线WWL被拉为高电平，第二写字线WWLA变为高电平，控制信号线VVSS变为高电平，此时位线BL被设置为高电平，由于第二NMOS管MN2被QB存储点开启，所以SQ存储点被高电平的控制信号线VVSS和位线BL充到高电平，此时第三PMOS管MP3被关断，第三NMOS管MN3被开启，从而此时QB存储点的上拉通道由第一PMOS管MP1和第三NMOS管MN3组成，但是由于第三NMOS管MN3有较弱的传高电平能力，此时第五NMOS管MN5和共享传输管SPT很容易把QB存储点的高电平下拉为低电平，随后第二PMOS管MP2被打开，第四NMOS管MN4被关断，Q存储点被充到高电平，从而完成写高电平1操作。
图7为传统6T SRAM存储单元电路和本发明提出的10T结构的SRAM存储单元电路在不同电源电压下写裕度对比图，可以看出本发明提出的10T结构的SRAM存储单元电路的写裕度较传统6T SRAM存储单元电路有很大改善，大约为传统6T SRAM存储单元电路的3倍左右。
3、读操作
读操作时字线WL为高电平，第一写字线WWL和第二写字线WWLA为低电平，控制信号线VVSS为低电平，位线BL被预充为高电平，如果Q存储点为高电平、QB存储点为低电平，则第二NMOS管MN2关断，位线BL的电荷就无法放电，仍保持为高电平，说明读出了高电平1，此时Q存储点可以安全保存高电平；若Q存储点为低电平、QB存储点为高电平，则第二NMOS管MN2开启，位线BL的电荷通过第六NMOS管MN6和第二NMOS管MN2进行放电，位线BL电压下降，通过外围电路的灵敏放大器读出数据0，说明读出了低电平0。在读0过程中，第二NMOS管MN2和第六NMOS管MN6对位线BL放电，这会导致SQ存储点的电位从0抬升到某一个电位，但是由于第四NMOS管MN4的作用，Q存储点依然保持为低电平，即使在最坏的情况下，即SQ存储点变为高电平，此时Q存储点依然会保持为低电平，因为在由第六NMOS管MN6和第四PMOS管MP4组成的上拉通路中存在一个NMOS管（即第六NMOS管MN6），这就会导致上拉通路的导通能力要比由第四NMOS管MN4组成的下拉通路导通能力弱了很多，所以Q存储点保持为低电平，从而使第一PMOS管MP1依然保持开启状态，QB存储点保持为高电平，这样大大挺高了读噪声容限。
图8为传统6T SRAM存储单元电路和本发明提出的10T结构的SRAM存储单元电路在不同电源电压下读噪声容限对比图，可以看到本发明提出的10T结构的SRAM存储单元电路的读噪声容限较传统6T SRAM存储单元电路有很大改善，在2.1倍左右。
4、位交错阵列结构
图5所示为实施例中将本发明提出SRAM存储单元电路用于位交错阵列结构中解决写半选问题的示意图。在写操作中，对于选中单元为正常写操作。对于行半选单元，相应的字线WL为高电平，第一写字线WWL为高电平，第二写字线WWLA为低电平，控制信号线VVSS为高电平，从而第四PMOS管MP4管被关断，使得SQ存储点与Q存储点相互隔绝开，使得Q存储点不受SQ存储点影响，同时由于第六NMOS管MN6被开启，使得SQ存储点可以保持为高电平，从而保证了QB存储点不会受到第四PMOS管MP4关闭的影响。数据可以稳定的保存，这样就消除了行半选单元在位交错结构中的影响。
对于列半选单元，相应的字线WL和第一写字线WWL为低电平，控制信号线VVSS为低电平，从而第五NMOS管MN5和第六NMOS管MN6被关闭，因此内部的节点不受位线BL的影响，而内部节点由第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第一NMOS管MN1管、第二NMOS管MN2、第三NMOS管MN3和第四NMOS管MN4稳定地锁存，这样就消除了列半选单元在位交错结构中的影响。
所以，本发明提出的10T结构的SRAM存储单元电路可以解决半选问题，从而可以用于位交错结构用以改善多比特软错误问题。
本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims (1)

1.基于共享传输管的高稳定SRAM存储单元电路，其特征在于，包括第一NMOS管（MN1）、第二NMOS管（MN2）、第三NMOS管（MN3）、第四NMOS管（MN4）、第五NMOS管（MN5）、第六NMOS管（MN6）、第一PMOS管（MP1）、第二PMOS管（MP2）、第三PMOS管（MP3）和第四PMOS管（MP4）；
第五NMOS管（MN5）的栅极和第六NMOS管（MN6）的栅极连接字线（WL），第五NMOS管（MN5）的漏极连接共享位线（BLS），第五NMOS管（MN5）的源极连接第三NMOS管（MN3）的漏极和第三PMOS管（MP3）的漏极以及第二PMOS管（MP2）的栅极、第二NMOS管（MN2）的栅极和第四NMOS管（MN4）的栅极；第六NMOS管（MN6）的漏极连接位线（BL），第六NMOS管（MN6）的源极连接第二NMOS管（MN2）的漏极和第四PMOS管（MP4）的漏极以及第三NMOS管（MN3）的栅极和第三PMOS管（MP3）的栅极；
第一PMOS管（MP1）的栅极连接第一NMOS管（MN1）的栅极、第四PMOS管（MP4）的源极、第二PMOS管（MP2）的漏极和第四NMOS管（MN4）的漏极，第一PMOS管（MP1）的漏极连接第一NMOS管（MN1）的漏极和第三NMOS管（MN3）的源极，第一PMOS管（MP1）的源极连接电源电压（VDD）；第一NMOS管（MN1）的源极接地电压（GND）；
第四PMOS管（MP4）的栅极连接第一写字线（WWL）；第二NMOS管（MN2）的源极连接控制信号线（VVSS）；第二PMOS管（MP2）的源极和第三PMOS管（MP3）的源极连接电源电压（VDD）；第四NMOS管（MN4）的源极接地电压（GND）；
所有NMOS管的体端均与地电压（GND）相连，所有PMOS管的体端均与电源电压（VDD）相连；
所述SRAM存储单元电路组成存储阵列时，同一列中相邻的所述SRAM存储单元电路连接同一个所述共享位线（BLS），一个所述共享位线（BLS）连接2-4个所述SRAM存储单元电路，所述共享位线（BLS）连接所述共享传输管的漏极；所述共享传输管的栅极连接第二写字线（WWLA），所述共享传输管的源极接地电压（GND），所述共享传输管的体端连接地电压（GND）。
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