JPH11162176A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11162176A JPH11162176A JP9326809A JP32680997A JPH11162176A JP H11162176 A JPH11162176 A JP H11162176A JP 9326809 A JP9326809 A JP 9326809A JP 32680997 A JP32680997 A JP 32680997A JP H11162176 A JPH11162176 A JP H11162176A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 本発明はセルデータの読み出し時間の短縮化
と低消費電力化を実現する半導体記憶装置を提供するこ
とを目的とする。 【解決手段】 半導体記憶装置のＳＲＡＭが有するセン
スアンプ２４Ａにおいて、クロスカップルするｎＭＯＳ
トランジスタＱ１、Ｑ２のドレインに出力端子ＯＵＴ
Ｘ、ＯＵＴＺを接続し、ソースにセンスイネーブル信号
ＥＮｘで制御されるｐＭＯＳトランジスタＰ３、Ｐ４を
介してビット線ＢＬＸ、ＢＬＺを接続する。これによ
り、トランジスタＱ１、Ｑ２がダイナミックラッチ及び
チャージトランスファゲートとして機能し、出力端子Ｏ
ＵＴＸ、ＯＵＴＺ及びビット線ＢＬＸ、ＢＬＺをプリチ
ャージすると同時にセルリードも行う。
と低消費電力化を実現する半導体記憶装置を提供するこ
とを目的とする。 【解決手段】 半導体記憶装置のＳＲＡＭが有するセン
スアンプ２４Ａにおいて、クロスカップルするｎＭＯＳ
トランジスタＱ１、Ｑ２のドレインに出力端子ＯＵＴ
Ｘ、ＯＵＴＺを接続し、ソースにセンスイネーブル信号
ＥＮｘで制御されるｐＭＯＳトランジスタＰ３、Ｐ４を
介してビット線ＢＬＸ、ＢＬＺを接続する。これによ
り、トランジスタＱ１、Ｑ２がダイナミックラッチ及び
チャージトランスファゲートとして機能し、出力端子Ｏ
ＵＴＸ、ＯＵＴＺ及びビット線ＢＬＸ、ＢＬＺをプリチ
ャージすると同時にセルリードも行う。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、より特定すれば、相補信号入力を増幅するダイナ
ミックラッチ式センスアンプを具備する半導体記憶装置
に関する。ここで、ダイナミックラッチ式センスアンプ
とは、記憶素子であるセルのデータ読み出し前に該セル
に繋がるビット線対の浮遊容量の電位を等しくしてお
き、セルのデータが読み出された時にフリップフロップ
形回路の働きにより、微小なビット線対の電位差を増幅
して、セルのデータを出力するものである。
関し、より特定すれば、相補信号入力を増幅するダイナ
ミックラッチ式センスアンプを具備する半導体記憶装置
に関する。ここで、ダイナミックラッチ式センスアンプ
とは、記憶素子であるセルのデータ読み出し前に該セル
に繋がるビット線対の浮遊容量の電位を等しくしてお
き、セルのデータが読み出された時にフリップフロップ
形回路の働きにより、微小なビット線対の電位差を増幅
して、セルのデータを出力するものである。
【０００２】近年、半導体記憶装置が使用される電子機
器等の高性能化に伴って、半導体記憶装置であるＳＲＡ
Ｍ等に対し、セルデータ読み出し時間の短縮と低消費電
力化の要求が強い。
器等の高性能化に伴って、半導体記憶装置であるＳＲＡ
Ｍ等に対し、セルデータ読み出し時間の短縮と低消費電
力化の要求が強い。
【０００３】
【従来の技術】図６乃至図８を用いて従来例を説明す
る。先ず、半導体記憶装置のＳＲＡＭ（Static Ramdom
Access Memory ）の全体構成を説明する。図６はＳＲＡ
Ｍの全体構成図を示す。ＳＲＡＭは、データをスタティ
ックに保持する記憶素子（セル）がマトリクス状に配列
されたメモリセルアレー１０、行アドレスバッファ１
２、行デコーダ１４、ワードドライバ１６、列アドレス
バッファ１８、列デコーダ２０、列選択スイッチ２２、
センスアンプ２４Ｃ、入出力データ制御回路２６、チッ
プイネーブルバッファ２８、ライトイネーブルバッファ
３０、プリチャージ電源３２Ｃ、タイミング発生回路３
３等を具備する。
る。先ず、半導体記憶装置のＳＲＡＭ（Static Ramdom
Access Memory ）の全体構成を説明する。図６はＳＲＡ
Ｍの全体構成図を示す。ＳＲＡＭは、データをスタティ
ックに保持する記憶素子（セル）がマトリクス状に配列
されたメモリセルアレー１０、行アドレスバッファ１
２、行デコーダ１４、ワードドライバ１６、列アドレス
バッファ１８、列デコーダ２０、列選択スイッチ２２、
センスアンプ２４Ｃ、入出力データ制御回路２６、チッ
プイネーブルバッファ２８、ライトイネーブルバッファ
３０、プリチャージ電源３２Ｃ、タイミング発生回路３
３等を具備する。
【０００４】行アドレス信号及び列アドレス信号はそれ
ぞれ行アドレスバッファ１２及び列アドレスバッファ１
８に一時格納された後、行デコーダ１４及び列デコーダ
２０に出力される。両デコーダでデコードされた後は、
それぞれワードドライバ１６及び列選択スイッチ２２に
てメモリセルアレー１０内のセルが選択され、当該セル
に対してデータの書き込み／読み出しが行われる。セン
スアンプ２４は、この時読み出されたデータの信号を増
幅する機能を持つ。増幅された信号は、入出力データ制
御回路２６からデータ出力される。
ぞれ行アドレスバッファ１２及び列アドレスバッファ１
８に一時格納された後、行デコーダ１４及び列デコーダ
２０に出力される。両デコーダでデコードされた後は、
それぞれワードドライバ１６及び列選択スイッチ２２に
てメモリセルアレー１０内のセルが選択され、当該セル
に対してデータの書き込み／読み出しが行われる。セン
スアンプ２４は、この時読み出されたデータの信号を増
幅する機能を持つ。増幅された信号は、入出力データ制
御回路２６からデータ出力される。
【０００５】チップイネーブル信号は、メモリシステム
を複数のＳＲＡＭで構成する場合のＳＲＡＭ選択信号で
あり、通常、ＳＲＡＭの非選択時にはこの信号で内部の
全ての回路を遮断し、メモリシステムの消費電力を下げ
ている。また、ライトイネーブル信号は、メモリアレー
１０へのデータの書き込み／読み出しを制御する外部入
力信号である。
を複数のＳＲＡＭで構成する場合のＳＲＡＭ選択信号で
あり、通常、ＳＲＡＭの非選択時にはこの信号で内部の
全ての回路を遮断し、メモリシステムの消費電力を下げ
ている。また、ライトイネーブル信号は、メモリアレー
１０へのデータの書き込み／読み出しを制御する外部入
力信号である。
【０００６】チップイネーブル信号及びライトイネーブ
ル信号は、それぞれチップイネーブルバッファ２８及び
ライトイネーブルバッファ３０を介して入出力データ制
御回路２６に出力される。プリチャージ電源３２Ｃは、
センスアンプ２４Ｃと接続され、プリチャージ時にセン
スアンプ２４Ｃを所定の電位ＶＣＣＨ（プリチャージ電
圧）にする。
ル信号は、それぞれチップイネーブルバッファ２８及び
ライトイネーブルバッファ３０を介して入出力データ制
御回路２６に出力される。プリチャージ電源３２Ｃは、
センスアンプ２４Ｃと接続され、プリチャージ時にセン
スアンプ２４Ｃを所定の電位ＶＣＣＨ（プリチャージ電
圧）にする。
【０００７】タイミング発生回路３３は、当該ＳＲＡＭ
内の回路の動作タイミングを合わせるための基準信号を
発生させる回路である。ＳＲＡＭ外部からの同期信号を
基にしてタイミング発生回路３３で発生した基準信号
は、各バッファやセンスアンプ２４Ｃに与えられる。続
いて、上記従来例のＳＲＡＭが有するセンスアンプ２４
Ｃについて図７及び図８を用いて説明する。
内の回路の動作タイミングを合わせるための基準信号を
発生させる回路である。ＳＲＡＭ外部からの同期信号を
基にしてタイミング発生回路３３で発生した基準信号
は、各バッファやセンスアンプ２４Ｃに与えられる。続
いて、上記従来例のＳＲＡＭが有するセンスアンプ２４
Ｃについて図７及び図８を用いて説明する。
【０００８】図７は、従来例のセンスアンプ２４Ｃとメ
モリセルアレー内のビット線対ＢＬＸ、ＢＬＺに繋がる
セルの１つ（セルＣ）を代表させて示したものである。
ここで、当該センスアンプ２４ＣはｎＭＯＳトランジス
タＱ１、Ｑ２、Ｑ３、Ｑ４を有し、セルＣは、ｐＭＯＳ
トランジスタＰ７、Ｐ８とｎＭＯＳトランジスタＱ７、
Ｑ８、Ｑ９、Ｑ１０を有する。
モリセルアレー内のビット線対ＢＬＸ、ＢＬＺに繋がる
セルの１つ（セルＣ）を代表させて示したものである。
ここで、当該センスアンプ２４ＣはｎＭＯＳトランジス
タＱ１、Ｑ２、Ｑ３、Ｑ４を有し、セルＣは、ｐＭＯＳ
トランジスタＰ７、Ｐ８とｎＭＯＳトランジスタＱ７、
Ｑ８、Ｑ９、Ｑ１０を有する。
【０００９】プリチャージ電源３２Ｃは、電位ＶＣＣ−
ＰＣ（例えば、１．５Ｖ）をセンスアンプ２４Ｃに与え
る。プリチャージ電源３２Ｃに接続されているトランジ
スタＰ１、Ｐ２は、プリチャージ用のｐＭＯＳトランジ
スタである。トランジスタＰ１、Ｐ２のゲートには、図
６のタイミング発生回路３３からプリチャージ制御信号
ＰＣＺが入るようになっている。
ＰＣ（例えば、１．５Ｖ）をセンスアンプ２４Ｃに与え
る。プリチャージ電源３２Ｃに接続されているトランジ
スタＰ１、Ｐ２は、プリチャージ用のｐＭＯＳトランジ
スタである。トランジスタＰ１、Ｐ２のゲートには、図
６のタイミング発生回路３３からプリチャージ制御信号
ＰＣＺが入るようになっている。
【００１０】トランジスタＱ１、Ｑ２のゲートは互いに
相手側のドレインに接続されており、フリップフロップ
回路を形成している。また、トランジスタＱ１、Ｑ２の
ソースはそれぞれノードＮＸ、ＮＺに接続されている。
トランジスタＱ３、Ｑ４は、それぞれのソースがグラン
ド（以下「ＧＮＤ」とする）電位になっているプルダウ
ン用のｎＭＯＳトランジスタである。更に、Ｑ５、Ｑ６
は、チャージトランスファ用のｎＭＯＳトランジスタで
あり、ドレインはそれぞれ出力端子ＯＵＴＸ、ＯＵＴＺ
に接続され、ソースはそれぞれビット線ＢＬＸ、ＢＬＺ
に接続されている。
相手側のドレインに接続されており、フリップフロップ
回路を形成している。また、トランジスタＱ１、Ｑ２の
ソースはそれぞれノードＮＸ、ＮＺに接続されている。
トランジスタＱ３、Ｑ４は、それぞれのソースがグラン
ド（以下「ＧＮＤ」とする）電位になっているプルダウ
ン用のｎＭＯＳトランジスタである。更に、Ｑ５、Ｑ６
は、チャージトランスファ用のｎＭＯＳトランジスタで
あり、ドレインはそれぞれ出力端子ＯＵＴＸ、ＯＵＴＺ
に接続され、ソースはそれぞれビット線ＢＬＸ、ＢＬＺ
に接続されている。
【００１１】ここで、上記出力端子ＯＵＴＸ、ＯＵＴＺ
は図１の入出力データ制御回路２６に接続されている。
また、トランジスタＱ３、Ｑ４のゲートには、図６のタ
イミング発生回路３３からセンスイネーブル信号ＥＮｘ
が入り、トランジスタＱ５、Ｑ６のゲートには図６の列
デコーダ２０からコラム選択信号ＣＬｘが入るようにな
っている。
は図１の入出力データ制御回路２６に接続されている。
また、トランジスタＱ３、Ｑ４のゲートには、図６のタ
イミング発生回路３３からセンスイネーブル信号ＥＮｘ
が入り、トランジスタＱ５、Ｑ６のゲートには図６の列
デコーダ２０からコラム選択信号ＣＬｘが入るようにな
っている。
【００１２】ｐＭＯＳトランジスタＰ５、Ｐ６のゲート
には図６のタイミング発生回路３３からビット線リセッ
ト信号ＢＬＲＳＴが入る。このビット線リセット信号Ｂ
ＬＲＳＴの電位がＧＮＤ時にトランジスタＰ５、Ｐ６が
オンになり、ビット線ＢＬＸ、ＢＬＺが電位ＶＣＣにリ
セットされる。一方、セルＣは、フリップフロップを構
成するトランジスタＰ７、Ｑ７、Ｐ８、Ｑ８と書き込み
／読み出し用のｎＭＯＳトランジスタＱ９、Ｑ１０から
構成される。ワード線（Ｗｏｒｄ−Ｌｉｎｅ）からの信
号がトランジスタＱ９、Ｑ１０のゲートに入ることで、
トランジスタＱ９、Ｑ１０がオンとなり、ビット線ＢＬ
Ｘ又は、ＢＬＺの電位がフリップフロップ回路内の状態
に応じて引き下げられることで、データの読み出しが行
われる。そして、このビット線の電位差がセンスアンプ
２４Ｃで増幅される。また、トランジスタＱ９、Ｑ１０
を通じて大振幅のビット線電位差を与えることでセルＣ
のフリップフロップに書き込みが行われる。
には図６のタイミング発生回路３３からビット線リセッ
ト信号ＢＬＲＳＴが入る。このビット線リセット信号Ｂ
ＬＲＳＴの電位がＧＮＤ時にトランジスタＰ５、Ｐ６が
オンになり、ビット線ＢＬＸ、ＢＬＺが電位ＶＣＣにリ
セットされる。一方、セルＣは、フリップフロップを構
成するトランジスタＰ７、Ｑ７、Ｐ８、Ｑ８と書き込み
／読み出し用のｎＭＯＳトランジスタＱ９、Ｑ１０から
構成される。ワード線（Ｗｏｒｄ−Ｌｉｎｅ）からの信
号がトランジスタＱ９、Ｑ１０のゲートに入ることで、
トランジスタＱ９、Ｑ１０がオンとなり、ビット線ＢＬ
Ｘ又は、ＢＬＺの電位がフリップフロップ回路内の状態
に応じて引き下げられることで、データの読み出しが行
われる。そして、このビット線の電位差がセンスアンプ
２４Ｃで増幅される。また、トランジスタＱ９、Ｑ１０
を通じて大振幅のビット線電位差を与えることでセルＣ
のフリップフロップに書き込みが行われる。
【００１３】センスアンプ２４Ｃは、スタンバイ（ＳＴ
ＡＮＤ−ＢＹ）期間の後、プリチャージ（ＰＲＥ−ＣＨ
ＡＲＧＥ）期間にビット線対ＢＬＸ、ＢＬＺの浮遊容量
を充電する。その後セルリード（ＣＥＬＬ−ＲＥＡＤ）
期間にワード線の信号がセルＣに入り、セルのデータが
読み出される。そして、読み出されたデータがセンス
（ＳＥＮＳＥ）期間にセンスアンプ２４Ｃにより増幅さ
れる。
ＡＮＤ−ＢＹ）期間の後、プリチャージ（ＰＲＥ−ＣＨ
ＡＲＧＥ）期間にビット線対ＢＬＸ、ＢＬＺの浮遊容量
を充電する。その後セルリード（ＣＥＬＬ−ＲＥＡＤ）
期間にワード線の信号がセルＣに入り、セルのデータが
読み出される。そして、読み出されたデータがセンス
（ＳＥＮＳＥ）期間にセンスアンプ２４Ｃにより増幅さ
れる。
【００１４】図８は、上記サイクルの動作において、図
７で示す回路の要所及び回路に入る信号の電位の変化を
示すタイミング図である。以下、図８を参照して図７の
センスアンプ２４Ｃの動作説明を行う。スタンバイ期間
において、プリチャージ制御信号ＰＣＺの電位がＧＮＤ
レベルであり、プリチャージ用のｐＭＯＳトランジスタ
Ｐ１、Ｐ２はオンである。従って、出力端子ＯＵＴＸ、
ＯＵＴＺは電位ＶＣＣＨにプリチャージされる。
７で示す回路の要所及び回路に入る信号の電位の変化を
示すタイミング図である。以下、図８を参照して図７の
センスアンプ２４Ｃの動作説明を行う。スタンバイ期間
において、プリチャージ制御信号ＰＣＺの電位がＧＮＤ
レベルであり、プリチャージ用のｐＭＯＳトランジスタ
Ｐ１、Ｐ２はオンである。従って、出力端子ＯＵＴＸ、
ＯＵＴＺは電位ＶＣＣＨにプリチャージされる。
【００１５】スタンバイ期間の後のプリチャージ期間で
は、ビット線ＢＬＸ、ＢＬＺを電位ＶＣＣにリセットす
る電位ＶＣＣ（ハイレベル）のビット線リセット信号Ｂ
ＬＲＳＴがｐＭＯＳトランジスタＰ５、Ｐ６のゲートに
入り、トランジスタＰ５、Ｐ６をＯＦＦ状態とする。ま
た、この時、ハイレベルである電位ＶＣＣＨ（＞ＶＣ
Ｃ）のコラム選択信号ＣＬｘがｎＭＯＳトランジスタＱ
５、Ｑ６のゲートに入るので、トランジスタＱ５、Ｑ６
がオンになり、トランジスタＰ１、Ｐ２からトランジス
タＱ５、Ｑ６を介してビット線ＢＬＸ、ＢＬＺまで充電
される。従って、ビット線ＢＬＸ、ＢＬＺはプリチャー
ジされる。この時のビット線ＢＬＸ、ＢＬＺの電位は、
トランジスタＱ５、Ｑ６のしきい電圧Ｖｔｈ分、ＶＣＣ
Ｈよりも低い値である。
は、ビット線ＢＬＸ、ＢＬＺを電位ＶＣＣにリセットす
る電位ＶＣＣ（ハイレベル）のビット線リセット信号Ｂ
ＬＲＳＴがｐＭＯＳトランジスタＰ５、Ｐ６のゲートに
入り、トランジスタＰ５、Ｐ６をＯＦＦ状態とする。ま
た、この時、ハイレベルである電位ＶＣＣＨ（＞ＶＣ
Ｃ）のコラム選択信号ＣＬｘがｎＭＯＳトランジスタＱ
５、Ｑ６のゲートに入るので、トランジスタＱ５、Ｑ６
がオンになり、トランジスタＰ１、Ｐ２からトランジス
タＱ５、Ｑ６を介してビット線ＢＬＸ、ＢＬＺまで充電
される。従って、ビット線ＢＬＸ、ＢＬＺはプリチャー
ジされる。この時のビット線ＢＬＸ、ＢＬＺの電位は、
トランジスタＱ５、Ｑ６のしきい電圧Ｖｔｈ分、ＶＣＣ
Ｈよりも低い値である。
【００１６】次にセルリード期間では、プリチャージ制
御信号ＰＣＺの電位をＶＣＣＨ（ハイレベル）としてト
ランジスタＰ１、Ｐ２をオフにする。この時、ワード線
ＷＬに電位ＶＣＣＨ（ハイレベル）の信号が入ると、セ
ルＣのアクセスゲートＱ９又はＱ１０に電流が流れて、
ビット線対の片方の電位（例えば、ビット線ＢＬＺ）が
下げられる。
御信号ＰＣＺの電位をＶＣＣＨ（ハイレベル）としてト
ランジスタＰ１、Ｐ２をオフにする。この時、ワード線
ＷＬに電位ＶＣＣＨ（ハイレベル）の信号が入ると、セ
ルＣのアクセスゲートＱ９又はＱ１０に電流が流れて、
ビット線対の片方の電位（例えば、ビット線ＢＬＺ）が
下げられる。
【００１７】ビット線ＢＬＺの電位が低下するとソース
をビット線ＢＬＺに接続しているトランジスタＱ６のゲ
ート・ソース間電圧ＶＧＳは、ＶＧＳ＞Ｖｔｈとなるの
でトランジスタＱ６はオンとなる。トランジスタＱ６が
オンとなることで、電位的にフローティング状態になっ
ていたトランジスタＱ６のドレイン（ＯＵＴＺ）が低下
する。一方、この時のトランジスタＱ５のゲート・ソー
ス間電圧ＶＧＳは、Ｖｔｈ程度なのでトランジスタＱ５
はほぼオフである。従って、出力端子ＯＵＴＸは、先に
プリチャージされた電位ＶＣＣＨを保つ。
をビット線ＢＬＺに接続しているトランジスタＱ６のゲ
ート・ソース間電圧ＶＧＳは、ＶＧＳ＞Ｖｔｈとなるの
でトランジスタＱ６はオンとなる。トランジスタＱ６が
オンとなることで、電位的にフローティング状態になっ
ていたトランジスタＱ６のドレイン（ＯＵＴＺ）が低下
する。一方、この時のトランジスタＱ５のゲート・ソー
ス間電圧ＶＧＳは、Ｖｔｈ程度なのでトランジスタＱ５
はほぼオフである。従って、出力端子ＯＵＴＸは、先に
プリチャージされた電位ＶＣＣＨを保つ。
【００１８】このセルリードにより出力端子ＯＵＴＸ、
ＯＵＴＺの電位差は、トランジスタＱ１、Ｑ２のしきい
電圧Ｖｔｈの差（０．１Ｖ程度）以上になる。次にセン
ス（ＳＥＮＳＥ）期間では、プルダウン用のｎＭＯＳト
ランジスタＱ３、Ｑ４のゲートに電位ＶＣＣ（ハイレベ
ル）のセンスイネーブル信号ＥＮｘが入り、トランジス
タＱ３、Ｑ４をオンにする。この時、コラム選択信号Ｃ
Ｌｘの電位はＧＮＤとして、トランジスタＱ５、Ｑ６を
オフにすることによりビット線ＢＬＸ、ＢＬＺを電気的
に切り離す。
ＯＵＴＺの電位差は、トランジスタＱ１、Ｑ２のしきい
電圧Ｖｔｈの差（０．１Ｖ程度）以上になる。次にセン
ス（ＳＥＮＳＥ）期間では、プルダウン用のｎＭＯＳト
ランジスタＱ３、Ｑ４のゲートに電位ＶＣＣ（ハイレベ
ル）のセンスイネーブル信号ＥＮｘが入り、トランジス
タＱ３、Ｑ４をオンにする。この時、コラム選択信号Ｃ
Ｌｘの電位はＧＮＤとして、トランジスタＱ５、Ｑ６を
オフにすることによりビット線ＢＬＸ、ＢＬＺを電気的
に切り離す。
【００１９】一方、先にセルリード期間において、出力
端子ＯＵＴＸとＯＵＴＺの電位差は、トランジスタＱ
１、Ｑ２のしきい電圧Ｖｔｈ以上になっているので、セ
ンス期間にトランジスタＱ３、Ｑ４がオンになると、ト
ランジスタＱ１、Ｑ２からなるダイナミックラッチが活
性化して、出力端子ＯＵＴＺ、トランジスタＱ２、トラ
ンジスタＱ４の経路で電流が流れて、出力端子ＯＵＴＺ
はＧＮＤ電位に低下する。そして、ゲート電圧が低下す
るのでトランジスタＱ１はオフのままであり、出力端子
ＯＵＴＸの電位は保たれる。
端子ＯＵＴＸとＯＵＴＺの電位差は、トランジスタＱ
１、Ｑ２のしきい電圧Ｖｔｈ以上になっているので、セ
ンス期間にトランジスタＱ３、Ｑ４がオンになると、ト
ランジスタＱ１、Ｑ２からなるダイナミックラッチが活
性化して、出力端子ＯＵＴＺ、トランジスタＱ２、トラ
ンジスタＱ４の経路で電流が流れて、出力端子ＯＵＴＺ
はＧＮＤ電位に低下する。そして、ゲート電圧が低下す
るのでトランジスタＱ１はオフのままであり、出力端子
ＯＵＴＸの電位は保たれる。
【００２０】上記のように、このセンスアンプ２４Ｃ
は、ビット線ＢＬＸ、ＢＬＺをプリチャージすることで
トランジスタＱ５、Ｑ６のゲート・ソース間電圧ＶＧＳ
をそれぞれのしきい電圧Ｖｔｈ程度にしておき、且つ、
フリップフロップ回路を用いて出力端子ＯＵＴＸ、ＯＵ
ＴＺの電位差をトランジスタＱ１、Ｑ２のしきい電圧Ｖ
ｔｈ以上に開かせた後に電位をラッチするのでトランジ
スタＱ１とＱ２及びＱ５とＱ６のしきい電圧Ｖｔｈの差
が補正される回路になっている。
は、ビット線ＢＬＸ、ＢＬＺをプリチャージすることで
トランジスタＱ５、Ｑ６のゲート・ソース間電圧ＶＧＳ
をそれぞれのしきい電圧Ｖｔｈ程度にしておき、且つ、
フリップフロップ回路を用いて出力端子ＯＵＴＸ、ＯＵ
ＴＺの電位差をトランジスタＱ１、Ｑ２のしきい電圧Ｖ
ｔｈ以上に開かせた後に電位をラッチするのでトランジ
スタＱ１とＱ２及びＱ５とＱ６のしきい電圧Ｖｔｈの差
が補正される回路になっている。
【００２１】
【発明が解決しようとする課題】しかし、従来例ではプ
リチャージ期間において、コラム選択信号ＣＬｘの電位
をハイレベルにしてＱ５、Ｑ６のチャージトランスファ
ゲートをオンにしてビット線ＢＬＸ、ＢＬＺをプリチャ
ージするまでに１０ｎｓ程度の時間を要していた。従っ
て、全体の動作時間の短縮化の妨げになっていた。ま
た、プリチャージ電源３２Ｃの電位は常にＶＣＣＨ（＞
ＶＣＣ）であるのため、チャージトランスファゲートＱ
５、Ｑ６が閉じているスタンバイ及びセンス期間におい
ても、出力端子ＯＵＴＸ、ＯＵＴＺとビット線ＢＬＸ、
ＢＬＺとの電位差により、微小なリーク電流が発生して
本半導体記憶装置が余計な電力を消費するという問題も
あった。
リチャージ期間において、コラム選択信号ＣＬｘの電位
をハイレベルにしてＱ５、Ｑ６のチャージトランスファ
ゲートをオンにしてビット線ＢＬＸ、ＢＬＺをプリチャ
ージするまでに１０ｎｓ程度の時間を要していた。従っ
て、全体の動作時間の短縮化の妨げになっていた。ま
た、プリチャージ電源３２Ｃの電位は常にＶＣＣＨ（＞
ＶＣＣ）であるのため、チャージトランスファゲートＱ
５、Ｑ６が閉じているスタンバイ及びセンス期間におい
ても、出力端子ＯＵＴＸ、ＯＵＴＺとビット線ＢＬＸ、
ＢＬＺとの電位差により、微小なリーク電流が発生して
本半導体記憶装置が余計な電力を消費するという問題も
あった。
【００２２】従って、本発明の第一の課題は、セルデー
タの読み出し時間の短縮化を可能とするセンスアンプを
有する半導体記憶装置を提供することである。また、本
発明の第二の課題は、プリチャージ電源の電圧をセンス
アンプの動作局面に応じて制御して、リーク電流の発生
を防止することにより、電力消費量の少ないセンスアン
プを有する半導体記憶装置を提供することである。
タの読み出し時間の短縮化を可能とするセンスアンプを
有する半導体記憶装置を提供することである。また、本
発明の第二の課題は、プリチャージ電源の電圧をセンス
アンプの動作局面に応じて制御して、リーク電流の発生
を防止することにより、電力消費量の少ないセンスアン
プを有する半導体記憶装置を提供することである。
【００２３】
【課題を解決するための手段】上記課題を解決するため
に本発明では、次に述べる各手段を講じたことを特徴と
するものである。請求項１記載の発明では、ダイナミッ
クラッチ式のセンスアンプを有する半導体記憶装置にお
いて、前記センスアンプは、電位の保持又は開放を行う
ダイナミックラッチと、ビット線との電荷の授受を行う
チャージトランスファゲートとを同一のトランジスタ
（Ｑ１、Ｑ２）で構成し、前記ビット線の電位を高める
プリチャージ時に、前記ビット線に接続された記憶素子
であるセルのデータの読出しを同時に行うことを特徴と
するものである。
に本発明では、次に述べる各手段を講じたことを特徴と
するものである。請求項１記載の発明では、ダイナミッ
クラッチ式のセンスアンプを有する半導体記憶装置にお
いて、前記センスアンプは、電位の保持又は開放を行う
ダイナミックラッチと、ビット線との電荷の授受を行う
チャージトランスファゲートとを同一のトランジスタ
（Ｑ１、Ｑ２）で構成し、前記ビット線の電位を高める
プリチャージ時に、前記ビット線に接続された記憶素子
であるセルのデータの読出しを同時に行うことを特徴と
するものである。
【００２４】また、請求項２記載の発明では、請求項１
記載の半導体記憶装置において、前記プリチャージ時に
は前記ビット線にプリチャージ電位を与え、それ以外の
時には前記ビット線に前記プリチャージ電位よりも低い
所定のビット線電位を与える電源を有することを特徴と
するものである。
記載の半導体記憶装置において、前記プリチャージ時に
は前記ビット線にプリチャージ電位を与え、それ以外の
時には前記ビット線に前記プリチャージ電位よりも低い
所定のビット線電位を与える電源を有することを特徴と
するものである。
【００２５】また、請求項３記載の発明では、請求項１
又は２記載の半導体記憶装置において、前記共通のトラ
ンジスタＱ１、Ｑ２は、ビット線対に対しクロスカップ
ル構成の２つのトランジスタからなることを特徴とする
ものである。また、請求項４記載の発明では、記憶素子
であるセルのデータを増幅するダイナミックラッチ式の
センスアンプを有する半導体記憶装置において、前記セ
ンスアンプは、第１及び第２のｎチャネルトランジスタ
を有し、第１及び第２のｎチャネルトランジスタのドレ
インはそれぞれセンスアンプの第１及び第２の出力端子
に接続され、ゲートはそれぞれ第２及び第１の出力端子
に接続され、ソースはそれぞれ第１及び第２のビット線
に結合することを特徴とするものである。
又は２記載の半導体記憶装置において、前記共通のトラ
ンジスタＱ１、Ｑ２は、ビット線対に対しクロスカップ
ル構成の２つのトランジスタからなることを特徴とする
ものである。また、請求項４記載の発明では、記憶素子
であるセルのデータを増幅するダイナミックラッチ式の
センスアンプを有する半導体記憶装置において、前記セ
ンスアンプは、第１及び第２のｎチャネルトランジスタ
を有し、第１及び第２のｎチャネルトランジスタのドレ
インはそれぞれセンスアンプの第１及び第２の出力端子
に接続され、ゲートはそれぞれ第２及び第１の出力端子
に接続され、ソースはそれぞれ第１及び第２のビット線
に結合することを特徴とするものである。
【００２６】また、請求項５記載の発明では、請求項４
記載の半導体記憶装置において、前記センスアンプは、
更に第３及び第４のｎチャネルトランジスタを有し、第
３及び第４のｎチャネルトランジスタのゲートはそれぞ
れ共通の制御信号を受け取り、ドレインはそれぞれ第１
及び第２のｎチャネルトランジスタのソースに接続さ
れ、ソースはそれぞれ所定電位点に接続されていること
を特徴とするものである。
記載の半導体記憶装置において、前記センスアンプは、
更に第３及び第４のｎチャネルトランジスタを有し、第
３及び第４のｎチャネルトランジスタのゲートはそれぞ
れ共通の制御信号を受け取り、ドレインはそれぞれ第１
及び第２のｎチャネルトランジスタのソースに接続さ
れ、ソースはそれぞれ所定電位点に接続されていること
を特徴とするものである。
【００２７】また、請求項６記載の発明では、請求項４
又は５記載の半導体記憶装置において、前記センスアン
プは、更に第１及び第２のｐチャネルトランジスタを有
し、前記第１及び第２のｐチャネルトランジスタのゲー
トはそれぞれ前記共通の制御信号を受け取り、ソースは
それぞれ前記第１及び第２のｎチャネルトランジスタの
ソースに接続され、ドレインはそれぞれ前記第１及び第
２のビット線に接続されることを特徴とするものであ
る。
又は５記載の半導体記憶装置において、前記センスアン
プは、更に第１及び第２のｐチャネルトランジスタを有
し、前記第１及び第２のｐチャネルトランジスタのゲー
トはそれぞれ前記共通の制御信号を受け取り、ソースは
それぞれ前記第１及び第２のｎチャネルトランジスタの
ソースに接続され、ドレインはそれぞれ前記第１及び第
２のビット線に接続されることを特徴とするものであ
る。
【００２８】また、請求項７記載の発明では、請求項４
又は５記載の半導体記憶装置において、前記センスアン
プは、更に第１及び第２のｐチャネルトランジスタを有
し、前記第１及び第２のｐチャネルトランジスタのゲー
トはそれぞれ共通のコラム選択信号を受け取り、ソース
はそれぞれ前記第１及び第２のｎチャネルトランジスタ
のソースに接続され、ドレインはそれぞれ前記第１及び
第２のビット線に接続されることを特徴とするものであ
る。
又は５記載の半導体記憶装置において、前記センスアン
プは、更に第１及び第２のｐチャネルトランジスタを有
し、前記第１及び第２のｐチャネルトランジスタのゲー
トはそれぞれ共通のコラム選択信号を受け取り、ソース
はそれぞれ前記第１及び第２のｎチャネルトランジスタ
のソースに接続され、ドレインはそれぞれ前記第１及び
第２のビット線に接続されることを特徴とするものであ
る。
【００２９】また、請求項８記載の発明では、請求項４
乃至７のいずれか一項記載の半導体記憶装置において、
更に第３及び第４のｐチャネルトランジスタを有し、前
記第３及び第４のｐチャネルトランジスタのゲートはそ
れぞれ共通のプリチャージ制御信号を受け取り、ソース
は所定の電源に接続され、ドレインはそれぞれ前記第１
及び第２の出力端子に接続されることを特徴とするもの
である。
乃至７のいずれか一項記載の半導体記憶装置において、
更に第３及び第４のｐチャネルトランジスタを有し、前
記第３及び第４のｐチャネルトランジスタのゲートはそ
れぞれ共通のプリチャージ制御信号を受け取り、ソース
は所定の電源に接続され、ドレインはそれぞれ前記第１
及び第２の出力端子に接続されることを特徴とするもの
である。
【００３０】更に、請求項９記載の発明では、請求項１
乃至８のいずれか一項記載の半導体記憶装置において、
前記セルはＳＲＡＭセルであることを特徴とするもので
ある。上記の各手段は、次のように作用する。請求項１
記載の発明によれば、プリチャージとセルリードを同時
に行うので、全体のデータ読み出し時間を短縮すること
が可能になる。
乃至８のいずれか一項記載の半導体記憶装置において、
前記セルはＳＲＡＭセルであることを特徴とするもので
ある。上記の各手段は、次のように作用する。請求項１
記載の発明によれば、プリチャージとセルリードを同時
に行うので、全体のデータ読み出し時間を短縮すること
が可能になる。
【００３１】また、請求項２記載の発明によれば、プリ
チャージ期間以外は、センスアンプにビット線と同電位
が与えられるので、リーク電流の発生を防止することが
可能になる。更に、請求項３乃至９記載の発明によれ
ば、プリチャージとセルリードを同時に行うことのでき
る構成のセンスアンプを有する半導体記憶装置を提供す
ることができる。
チャージ期間以外は、センスアンプにビット線と同電位
が与えられるので、リーク電流の発生を防止することが
可能になる。更に、請求項３乃至９記載の発明によれ
ば、プリチャージとセルリードを同時に行うことのでき
る構成のセンスアンプを有する半導体記憶装置を提供す
ることができる。
【００３２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面と共に説明する。本発明の第一実施例の原理は、
半導体記憶装置の一種であるＳＲＡＭ（StaticRamdom A
ccess Memory ）内のビット線に現れる電位変化を増幅
するためのダイナミックラッチ式センスアンプの２つの
トランジスタがプリチャージ用のトランジスタと電位ラ
ッチ用のクロスカップルトランジスタとを兼ねる構成と
し、ビット線へのチャージと同時にセルデータの読み込
みを行い、動作サイクルを高速化することである。
て図面と共に説明する。本発明の第一実施例の原理は、
半導体記憶装置の一種であるＳＲＡＭ（StaticRamdom A
ccess Memory ）内のビット線に現れる電位変化を増幅
するためのダイナミックラッチ式センスアンプの２つの
トランジスタがプリチャージ用のトランジスタと電位ラ
ッチ用のクロスカップルトランジスタとを兼ねる構成と
し、ビット線へのチャージと同時にセルデータの読み込
みを行い、動作サイクルを高速化することである。
【００３３】ここで、本発明に係る半導体記憶装置の全
体構成は、センスアンプとプリチャージ電源以外は従来
例の図６を用いて説明したものと同様なので説明を省略
する。先ず、本発明の第一実施例の半導体記憶装置が有
するセンスアンプ２４Ａを図１乃至図５を用いて説明す
る。
体構成は、センスアンプとプリチャージ電源以外は従来
例の図６を用いて説明したものと同様なので説明を省略
する。先ず、本発明の第一実施例の半導体記憶装置が有
するセンスアンプ２４Ａを図１乃至図５を用いて説明す
る。
【００３４】図１は、センスアンプ２４Ａとビット線対
ＢＬＸ、ＢＬＺにつながるセルＡの１つを代表させて示
したものである。ここで、本センスアンプ２４Ａは、ｎ
ＭＯＳトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４を有し、セ
ルＡは、ｐＭＯＳトランジスタＰ７、Ｐ８とｎＭＯＳト
ランジスタＱ７、Ｑ８、Ｑ９、Ｑ１０とを有する。
ＢＬＸ、ＢＬＺにつながるセルＡの１つを代表させて示
したものである。ここで、本センスアンプ２４Ａは、ｎ
ＭＯＳトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４を有し、セ
ルＡは、ｐＭＯＳトランジスタＰ７、Ｐ８とｎＭＯＳト
ランジスタＱ７、Ｑ８、Ｑ９、Ｑ１０とを有する。
【００３５】プリチャージ電源３２Ａは、ＶＣＣ−ＰＣ
（例えば、１．５Ｖ）の電位をセンスアンプ２４Ａに与
える。プリチャージ電源３２Ａに接続されているトラン
ジスタＰ１、Ｐ２は、プリチャージ用のｐＭＯＳトラン
ジスタである。トランジスタＰ１、Ｐ２のゲートには、
図６のタイミング発生回路３３からプリチャージ制御信
号ＰＣＺが入るようになっている。
（例えば、１．５Ｖ）の電位をセンスアンプ２４Ａに与
える。プリチャージ電源３２Ａに接続されているトラン
ジスタＰ１、Ｐ２は、プリチャージ用のｐＭＯＳトラン
ジスタである。トランジスタＰ１、Ｐ２のゲートには、
図６のタイミング発生回路３３からプリチャージ制御信
号ＰＣＺが入るようになっている。
【００３６】Ｑ１、Ｑ２は、ｎＭＯＳトランジスタであ
り、それぞれのゲートは互いに相手側のドレインに接続
されており、ソースはそれぞれノードＮＸ、ＮＺに接続
されている。このトランジスタＱ１、Ｑ２はダイナミッ
クラッチとして機能する。また、Ｐ３、Ｐ４は、コラム
選択用のｐＭＯＳトランジスタである。このＰ３、Ｐ４
はビット線対ＢＬＸ、ＢＬＺへのトランスファゲートと
して機能する。
り、それぞれのゲートは互いに相手側のドレインに接続
されており、ソースはそれぞれノードＮＸ、ＮＺに接続
されている。このトランジスタＱ１、Ｑ２はダイナミッ
クラッチとして機能する。また、Ｐ３、Ｐ４は、コラム
選択用のｐＭＯＳトランジスタである。このＰ３、Ｐ４
はビット線対ＢＬＸ、ＢＬＺへのトランスファゲートと
して機能する。
【００３７】更に、トランジスタＱ３、Ｑ４は、それぞ
れのソースがグランド（以下「ＧＮＤ」とする）電位に
なっているプルダウン用のｎＭＯＳトランジスタであ
る。トランジスタＰ３、Ｐ４、Ｑ３、Ｑ４のゲートに
は、図６のタイミング発生回路３３からセンスイネーブ
ル信号ＥＮｘが入るようになっている。また、トランジ
スタＰ３、Ｐ４のドレインにはそれぞれビット線ＢＬ
Ｘ、ＢＬＺが接続されている。
れのソースがグランド（以下「ＧＮＤ」とする）電位に
なっているプルダウン用のｎＭＯＳトランジスタであ
る。トランジスタＰ３、Ｐ４、Ｑ３、Ｑ４のゲートに
は、図６のタイミング発生回路３３からセンスイネーブ
ル信号ＥＮｘが入るようになっている。また、トランジ
スタＰ３、Ｐ４のドレインにはそれぞれビット線ＢＬ
Ｘ、ＢＬＺが接続されている。
【００３８】ＯＵＴＸ、ＯＵＴＺは出力端子であり、セ
ンスアンプ２４Ａで増幅されたデータがこの出力端子Ｏ
ＵＴＸ、ＯＵＴＺに出力されていく。上記のように、本
発明のセンスアンプ２４ＡのトランジスタＱ１、Ｑ２は
電位ラッチ用と共にプリチャージ用としても機能するの
で、従来例よりも少ないトランジスタ数で回路を構成す
ることができる。また、本センスアンプ２４Ａはトラン
ジスタＱ３、Ｑ４、Ｐ３、Ｐ４のゲートに同一の信号が
入る構成なので、単一の信号で出力端子電圧のプルダウ
ンとビット線の切り離しを同時に行うことができる。
ンスアンプ２４Ａで増幅されたデータがこの出力端子Ｏ
ＵＴＸ、ＯＵＴＺに出力されていく。上記のように、本
発明のセンスアンプ２４ＡのトランジスタＱ１、Ｑ２は
電位ラッチ用と共にプリチャージ用としても機能するの
で、従来例よりも少ないトランジスタ数で回路を構成す
ることができる。また、本センスアンプ２４Ａはトラン
ジスタＱ３、Ｑ４、Ｐ３、Ｐ４のゲートに同一の信号が
入る構成なので、単一の信号で出力端子電圧のプルダウ
ンとビット線の切り離しを同時に行うことができる。
【００３９】一方、セルＡは、フリップフロップを構成
するトランジスタＰ７、Ｑ７、Ｐ８、Ｑ８と書き込み／
読み出し用のトランジスタＱ９、Ｑ１０から構成され
る。ワード線（Ｗｏｒｄ−Ｌｉｎｅ）からの信号がトラ
ンジスタＱ９、Ｑ１０のゲートに入ることで、トランジ
スタＱ９、Ｑ１０がオンとなり、ビット線ＢＬＸ又は、
ＢＬＺの電位がフリップフロップ回路内の状態に応じて
引き下げられることで、データの読み出しが行われる。
また、トランジスタＱ９、Ｑ１０を通じて大振幅のビッ
ト線電位差を与えることでセルＡのフリップフロップに
書き込みが行われる。
するトランジスタＰ７、Ｑ７、Ｐ８、Ｑ８と書き込み／
読み出し用のトランジスタＱ９、Ｑ１０から構成され
る。ワード線（Ｗｏｒｄ−Ｌｉｎｅ）からの信号がトラ
ンジスタＱ９、Ｑ１０のゲートに入ることで、トランジ
スタＱ９、Ｑ１０がオンとなり、ビット線ＢＬＸ又は、
ＢＬＺの電位がフリップフロップ回路内の状態に応じて
引き下げられることで、データの読み出しが行われる。
また、トランジスタＱ９、Ｑ１０を通じて大振幅のビッ
ト線電位差を与えることでセルＡのフリップフロップに
書き込みが行われる。
【００４０】センスアンプ２４Ａは、スタンバイ（ＳＴ
ＡＮＤ−ＢＹ）期間の後、ビット線対ＢＬＸ、ＢＬＺの
浮遊容量を充電するプリチャージ（ＰＲＥ−ＣＨＡＲＧ
Ｅ）と、セルのデータを読み出すセルリード（ＣＥＬＬ
−ＲＥＡＤ）を同時に行う。そして、読み出されたデー
タがセンス（ＳＥＮＳＥ）期間にセンスアンプ２４Ａに
より増幅される。
ＡＮＤ−ＢＹ）期間の後、ビット線対ＢＬＸ、ＢＬＺの
浮遊容量を充電するプリチャージ（ＰＲＥ−ＣＨＡＲＧ
Ｅ）と、セルのデータを読み出すセルリード（ＣＥＬＬ
−ＲＥＡＤ）を同時に行う。そして、読み出されたデー
タがセンス（ＳＥＮＳＥ）期間にセンスアンプ２４Ａに
より増幅される。
【００４１】図２は、上記サイクルの動作において、図
１で示す回路の要所及び回路に入る信号の電位の変化を
示すタイミング図である。以下、図２を参照して図１の
センスアンプ２４Ａの動作説明を行う。スタンバイ期間
において、出力端子ＯＵＴＸ、ＯＵＴＺ、ビット線ＢＬ
Ｘ、ＢＬＺ、ノードＮＸ、ＮＺの電位はＶＣＣ（例え
ば、１Ｖ）であるとする。
１で示す回路の要所及び回路に入る信号の電位の変化を
示すタイミング図である。以下、図２を参照して図１の
センスアンプ２４Ａの動作説明を行う。スタンバイ期間
において、出力端子ＯＵＴＸ、ＯＵＴＺ、ビット線ＢＬ
Ｘ、ＢＬＺ、ノードＮＸ、ＮＺの電位はＶＣＣ（例え
ば、１Ｖ）であるとする。
【００４２】先ず、プリチャージ及びセルリード期間に
おいて、プリチャージ用のｐＭＯＳトランジスタＰ１、
Ｐ２のそれぞれのゲートに入るプリチャージ制御信号Ｐ
ＣＺ信号の電位が０Ｖ（ＧＮＤ）になる。この時、トラ
ンジスタＰ１、Ｐ２がオンとなり、トランジスタＰ１、
Ｐ２のソースからドレインに電流が流れてトランジスタ
Ｐ１、Ｐ２のドレイン側に接続されている出力端子ＯＵ
ＴＸ、ＯＵＴＺを電位ＶＣＣＰＣ（＞ＶＣＣ）にプリチ
ャージする。
おいて、プリチャージ用のｐＭＯＳトランジスタＰ１、
Ｐ２のそれぞれのゲートに入るプリチャージ制御信号Ｐ
ＣＺ信号の電位が０Ｖ（ＧＮＤ）になる。この時、トラ
ンジスタＰ１、Ｐ２がオンとなり、トランジスタＰ１、
Ｐ２のソースからドレインに電流が流れてトランジスタ
Ｐ１、Ｐ２のドレイン側に接続されている出力端子ＯＵ
ＴＸ、ＯＵＴＺを電位ＶＣＣＰＣ（＞ＶＣＣ）にプリチ
ャージする。
【００４３】出力端子ＯＵＴＸ、ＯＵＴＺが電位ＶＣＣ
ＰＣにプリチャージされた状態では、トランジスタＱ
１、Ｑ２がソースフォロアとして作用するので、それら
のソースにあるノードＮＸ、ＮＺの電位は、プリチャー
ジ電源電圧ＶＣＣＰＣよりもトランジスタＱ１、Ｑ２の
しきい電圧Ｖｔｈ分下がった値である。従って、この時
センスイネーブル信号ＥＮｘの電位がＧＮＤでトランジ
スタＰ３、Ｐ４のコラム選択ゲートがオンで導通してい
れば、ビット線ＢＬＸ、ＢＬＺがプリチャージされ、通
常のｎＭＯＳビット線ロードとして機能する。
ＰＣにプリチャージされた状態では、トランジスタＱ
１、Ｑ２がソースフォロアとして作用するので、それら
のソースにあるノードＮＸ、ＮＺの電位は、プリチャー
ジ電源電圧ＶＣＣＰＣよりもトランジスタＱ１、Ｑ２の
しきい電圧Ｖｔｈ分下がった値である。従って、この時
センスイネーブル信号ＥＮｘの電位がＧＮＤでトランジ
スタＰ３、Ｐ４のコラム選択ゲートがオンで導通してい
れば、ビット線ＢＬＸ、ＢＬＺがプリチャージされ、通
常のｎＭＯＳビット線ロードとして機能する。
【００４４】従って、ワード線からの電位ＶＣＣＰＣ
（ハイレベル）の信号がセルＡに入り、当該セルＡが選
択されると、セルＡのデータに従って、ビット線対のい
ずれかのビット線（例えば、ＢＬＺ）がセル電流により
ＧＮＤに引かれ電位が低下する。ビット線ＢＬＺの電位
が低下することにより、ノードＮＺの電位もノードＮＸ
より低い値になる。
（ハイレベル）の信号がセルＡに入り、当該セルＡが選
択されると、セルＡのデータに従って、ビット線対のい
ずれかのビット線（例えば、ＢＬＺ）がセル電流により
ＧＮＤに引かれ電位が低下する。ビット線ＢＬＺの電位
が低下することにより、ノードＮＺの電位もノードＮＸ
より低い値になる。
【００４５】ここで、トランジスタＱ１とトランジスタ
Ｑ２のしきい電圧Ｖｔｈが異なっている場合、セル電流
が無い時は、プリチャージ終了時のノードＮＸとノード
ＮＺのそれぞれのプリチャージ電圧は違う値である。し
かし、トランジスタＱ１、Ｑ２共にそのソースはそれぞ
れのしきい電圧Ｖｔｈだけ低い電位まで充電されている
ので、例えば、セル電流が通った側のトランジスタＱ２
はゲート・ソース間電圧ＶＧＳ＞Ｖｔｈなのでオンとな
る。従って、プリチャージされたノードＮＸ、ＮＺの電
位が異なっても、トランジスタＱ１、Ｑ２のオン、オフ
はセル電流の引く方に対応して決まり、しきい電圧Ｖｔ
ｈがアンバランスでも補正動作が行わることになる。
Ｑ２のしきい電圧Ｖｔｈが異なっている場合、セル電流
が無い時は、プリチャージ終了時のノードＮＸとノード
ＮＺのそれぞれのプリチャージ電圧は違う値である。し
かし、トランジスタＱ１、Ｑ２共にそのソースはそれぞ
れのしきい電圧Ｖｔｈだけ低い電位まで充電されている
ので、例えば、セル電流が通った側のトランジスタＱ２
はゲート・ソース間電圧ＶＧＳ＞Ｖｔｈなのでオンとな
る。従って、プリチャージされたノードＮＸ、ＮＺの電
位が異なっても、トランジスタＱ１、Ｑ２のオン、オフ
はセル電流の引く方に対応して決まり、しきい電圧Ｖｔ
ｈがアンバランスでも補正動作が行わることになる。
【００４６】次にセンス（ＳＥＮＳＥ）期間において、
トランジスタＰ１、Ｐ２のゲートに入るプリチャージ制
御信号ＰＣＺの電位をハイレベルにすると、トランジス
タＰ１、Ｐ２がＯＦＦとなり、出力端子ＯＵＴＸ、ＯＵ
ＴＺへのプリチャージが切られる。ここで例えば、ビッ
ト線ＢＬＺのデータがセルＡに引き込まれて、ビット線
ＢＬＺ、ノードＮＺの方が、ビット線ＢＬＸ、ノードＮ
Ｘより若干電位が低い時、トランジスタＱ２のゲート・
ソース間の電位差ＶＧＳがトランジスタＱ２のしきい電
圧Ｖｔｈより大きいため、出力端子ＯＵＴＺからトラン
ジスタＱ２を経て、ノードＮＺへ電流が流れて、出力端
子ＯＵＴＺの電位は急速に低下してトランジスタＱ２の
ソースと同電位になる。
トランジスタＰ１、Ｐ２のゲートに入るプリチャージ制
御信号ＰＣＺの電位をハイレベルにすると、トランジス
タＰ１、Ｐ２がＯＦＦとなり、出力端子ＯＵＴＸ、ＯＵ
ＴＺへのプリチャージが切られる。ここで例えば、ビッ
ト線ＢＬＺのデータがセルＡに引き込まれて、ビット線
ＢＬＺ、ノードＮＺの方が、ビット線ＢＬＸ、ノードＮ
Ｘより若干電位が低い時、トランジスタＱ２のゲート・
ソース間の電位差ＶＧＳがトランジスタＱ２のしきい電
圧Ｖｔｈより大きいため、出力端子ＯＵＴＺからトラン
ジスタＱ２を経て、ノードＮＺへ電流が流れて、出力端
子ＯＵＴＺの電位は急速に低下してトランジスタＱ２の
ソースと同電位になる。
【００４７】出力端子ＯＵＴＺの電位が下がり、トラン
ジスタＱ２のソースと同電位になった時、トランジスタ
Ｑ１のゲートは出力端子ＯＵＴＺに接続されているの
で、出力端子ＯＵＴＺ同様に電位が降下する。従って、
トランジスタＱ１のゲート・ソース間の電位差がしきい
電圧Ｖｔｈ以下になり、トランジスタＱ１はオフとなる
ので出力端子ＯＵＴＸからトランジスタＱ１を経て、ノ
ードＮＸへ電流が流れない。この結果、トランジスタＱ
１のドレイン側の出力端子ＯＵＴＸは、プリチャージ電
位ＶＣＣＰＣをほぼ維持する（ただし、トランジスタＱ
１とトランジスタＱ２は、コンデンサ的にゲートカップ
リングになっているので、若干の電位低下は起こる）。
この時の出力端子ＯＵＴＸと出力端子ＯＵＴＺとの電位
差は、しきい電圧Ｖｔｈ程度である。
ジスタＱ２のソースと同電位になった時、トランジスタ
Ｑ１のゲートは出力端子ＯＵＴＺに接続されているの
で、出力端子ＯＵＴＺ同様に電位が降下する。従って、
トランジスタＱ１のゲート・ソース間の電位差がしきい
電圧Ｖｔｈ以下になり、トランジスタＱ１はオフとなる
ので出力端子ＯＵＴＸからトランジスタＱ１を経て、ノ
ードＮＸへ電流が流れない。この結果、トランジスタＱ
１のドレイン側の出力端子ＯＵＴＸは、プリチャージ電
位ＶＣＣＰＣをほぼ維持する（ただし、トランジスタＱ
１とトランジスタＱ２は、コンデンサ的にゲートカップ
リングになっているので、若干の電位低下は起こる）。
この時の出力端子ＯＵＴＸと出力端子ＯＵＴＺとの電位
差は、しきい電圧Ｖｔｈ程度である。
【００４８】更にセンス期間において、電位ＶＣＣ（ハ
イレベル）のセンスイネーブル信号ＥＮｘがプルダウン
用のｎＭＯＳトランジスタＱ３、Ｑ４のゲートに入るの
で、トランジスタＱ３、Ｑ４がＯＮになり、ノードＮＺ
から電流がＧＮＤに流れることにより出力端子ＯＵＴＺ
の電位が急速にＧＮＤまで低下する。一方、トランジス
タＱ１は、そのゲート電位が出力端子ＯＵＴＺの電位の
低下に伴って低下するので、オフのままである。従っ
て、トランジスタＱ１のドレインからソースに電流は流
れず、出力端子ＯＵＴＸの電位は低下しない。
イレベル）のセンスイネーブル信号ＥＮｘがプルダウン
用のｎＭＯＳトランジスタＱ３、Ｑ４のゲートに入るの
で、トランジスタＱ３、Ｑ４がＯＮになり、ノードＮＺ
から電流がＧＮＤに流れることにより出力端子ＯＵＴＺ
の電位が急速にＧＮＤまで低下する。一方、トランジス
タＱ１は、そのゲート電位が出力端子ＯＵＴＺの電位の
低下に伴って低下するので、オフのままである。従っ
て、トランジスタＱ１のドレインからソースに電流は流
れず、出力端子ＯＵＴＸの電位は低下しない。
【００４９】プリチャージ制御信号ＰＣＺの電位がハイ
レベルに戻された時と同時か若干遅れたタイミングで、
ワード線の電位はＧＮＤレベルに戻され、セル電流の電
力消費が止められる。上記のような動作を経て、出力端
子ＯＵＴＸの電位はＶＣＣより若干高い、例えば１．２
Ｖになり、出力端子ＯＵＴＺの電位はトランジスタＱ
２、Ｑ４がオンになるためＧＮＤ電位になる。従って、
セル電流によって生じたビット線ＢＬＸとビット線ＢＬ
Ｚとの微小な電位差は、トランジスタＱ１、Ｑ２のダイ
ナミックラッチ動作により、増幅されたことになる。
レベルに戻された時と同時か若干遅れたタイミングで、
ワード線の電位はＧＮＤレベルに戻され、セル電流の電
力消費が止められる。上記のような動作を経て、出力端
子ＯＵＴＸの電位はＶＣＣより若干高い、例えば１．２
Ｖになり、出力端子ＯＵＴＺの電位はトランジスタＱ
２、Ｑ４がオンになるためＧＮＤ電位になる。従って、
セル電流によって生じたビット線ＢＬＸとビット線ＢＬ
Ｚとの微小な電位差は、トランジスタＱ１、Ｑ２のダイ
ナミックラッチ動作により、増幅されたことになる。
【００５０】また、センス期間において、センスイネー
ブル信号ＥＮｘの電位がハイレベルであるＶＣＣにな
り、トランジスタＰ３、Ｐ４をオフにして、ビット線Ｂ
ＬＸ、ＢＬＺを電気的に切断して電位を変化させないよ
うにしている。このような動作をすることで、大きなビ
ット線負荷容量が切り離され、ビット線電位変動を防止
し、且つラッチ動作の高速化と消費電力の低減を実現し
ている。
ブル信号ＥＮｘの電位がハイレベルであるＶＣＣにな
り、トランジスタＰ３、Ｐ４をオフにして、ビット線Ｂ
ＬＸ、ＢＬＺを電気的に切断して電位を変化させないよ
うにしている。このような動作をすることで、大きなビ
ット線負荷容量が切り離され、ビット線電位変動を防止
し、且つラッチ動作の高速化と消費電力の低減を実現し
ている。
【００５１】プリチャージとセルリードとを同時に行う
ので、その間は若干のリーク電流が発生するが、トラン
ジスタＱ１、Ｑ２が共にしきい電圧Ｖｔｈ付近で動作す
るので、リーク電流量はごくわずかであり、セル電流の
大半がノードＮＸ、ＮＺの電位低下に使用される回路構
成になっている。上記のように、本センスアンプ２４Ａ
は、プリチャージと同時にセルリードを行っているの
で、読み出し時間の短縮を実現している。
ので、その間は若干のリーク電流が発生するが、トラン
ジスタＱ１、Ｑ２が共にしきい電圧Ｖｔｈ付近で動作す
るので、リーク電流量はごくわずかであり、セル電流の
大半がノードＮＸ、ＮＺの電位低下に使用される回路構
成になっている。上記のように、本センスアンプ２４Ａ
は、プリチャージと同時にセルリードを行っているの
で、読み出し時間の短縮を実現している。
【００５２】続いて、本発明の第二実施例を図３乃至図
５を用いて説明する。ここで、本発明に係る半導体記憶
装置の全体構成は、センスアンプとプリチャージ電源以
外は従来例の図６を用いて説明したものと同様なので説
明を省略する。また、セルＢの構成もセルＡ及びセルＣ
と同様なので説明を省略する。本第二実施例のセンスア
ンプ２４Ｂは、第一実施例のセンスアンプにおいて、ト
ランジスタＰ３、Ｐ４のコラム選択ゲートに入る信号を
コラム選択信号ＣＬｚとし、センスイネーブル信号ＥＮ
ｘで制御されるプルダウン用トランジスタＱ３、Ｑ４と
は制御信号を分けている。
５を用いて説明する。ここで、本発明に係る半導体記憶
装置の全体構成は、センスアンプとプリチャージ電源以
外は従来例の図６を用いて説明したものと同様なので説
明を省略する。また、セルＢの構成もセルＡ及びセルＣ
と同様なので説明を省略する。本第二実施例のセンスア
ンプ２４Ｂは、第一実施例のセンスアンプにおいて、ト
ランジスタＰ３、Ｐ４のコラム選択ゲートに入る信号を
コラム選択信号ＣＬｚとし、センスイネーブル信号ＥＮ
ｘで制御されるプルダウン用トランジスタＱ３、Ｑ４と
は制御信号を分けている。
【００５３】更に、プリチャージ電源３２Ｂは、プリチ
ャージ期間及びセルリード期間のみセンスアンプに電位
ＶＣＣよりも高い電位ＶＣＣＨ（例えば、１．５Ｖ）を
与え、それ以外の期間は、電位ＶＣＣ（例えば１．０
Ｖ）を与える構成とする。センスアンプ２４Ｂは、セン
スアンプ２４Ａと同様、スタンバイ（ＳＴＡＮＤ−Ｂ
Ｙ）期間の後、ビット線対ＢＬＸ、ＢＬＺの浮遊容量を
充電するプリチャージ（ＰＲＥ−ＣＨＡＲＧＥ）と、セ
ルのデータを読み出すセルリード（ＣＥＬＬ−ＲＥＡ
Ｄ）を同時に行う。そして、読み出されたデータがセン
ス（ＳＥＮＳＥ）期間にセンスアンプ２４Ｂにより増幅
される。
ャージ期間及びセルリード期間のみセンスアンプに電位
ＶＣＣよりも高い電位ＶＣＣＨ（例えば、１．５Ｖ）を
与え、それ以外の期間は、電位ＶＣＣ（例えば１．０
Ｖ）を与える構成とする。センスアンプ２４Ｂは、セン
スアンプ２４Ａと同様、スタンバイ（ＳＴＡＮＤ−Ｂ
Ｙ）期間の後、ビット線対ＢＬＸ、ＢＬＺの浮遊容量を
充電するプリチャージ（ＰＲＥ−ＣＨＡＲＧＥ）と、セ
ルのデータを読み出すセルリード（ＣＥＬＬ−ＲＥＡ
Ｄ）を同時に行う。そして、読み出されたデータがセン
ス（ＳＥＮＳＥ）期間にセンスアンプ２４Ｂにより増幅
される。
【００５４】図４は、上記サイクルの動作において、図
３で示す回路の要所及び回路に入る信号の電位の変化を
示すタイミング図である。以下、図４を参照して図３の
センスアンプ２４Ｂの動作説明を行う。スタンバイ期間
において、プリチャージ電源３２Ｂ、ビット線ＢＬＸ、
ＢＬＺ、コラム選択信号ＣＬｚの電位はＶＣＣ（ハイレ
ベル）である。また、ビット線制御信号ＢＬＲＳＴ、セ
ンスイネーブル信号ＥＮｘ、ワード線ＷＬの電位はＧＮ
Ｄであり、プリチャージ制御信号ＰＣＺの電位はＶＣＣ
Ｈ（ハイレベル）なのでトランジスタＰ１、Ｐ２は共に
オフである。
３で示す回路の要所及び回路に入る信号の電位の変化を
示すタイミング図である。以下、図４を参照して図３の
センスアンプ２４Ｂの動作説明を行う。スタンバイ期間
において、プリチャージ電源３２Ｂ、ビット線ＢＬＸ、
ＢＬＺ、コラム選択信号ＣＬｚの電位はＶＣＣ（ハイレ
ベル）である。また、ビット線制御信号ＢＬＲＳＴ、セ
ンスイネーブル信号ＥＮｘ、ワード線ＷＬの電位はＧＮ
Ｄであり、プリチャージ制御信号ＰＣＺの電位はＶＣＣ
Ｈ（ハイレベル）なのでトランジスタＰ１、Ｐ２は共に
オフである。
【００５５】ここで、プリチャージ電源３２Ｂとビット
線ＢＬＸ、ＢＬＺは等電位なので、トランジスタＰ１、
Ｑ１、Ｐ３及びトランジスタＰ２、Ｑ２、Ｐ４の経路で
リーク電流が発生することが防止されている。。プリチ
ャージ及びセルリード期間において、プリチャージ制御
信号ＰＣＺの電位がＧＮＤレベルに落とされるので、プ
リチャージ用ｐＭＯＳＰ１、Ｐ２はオンとなる。この
時、電位がＶＣＣＨとなるプリチャージ電源３２Ｂから
電流が流れ、出力端子ＯＵＴＸ、ＯＵＴＺの電位をＶＣ
ＣＨにプリチャージする。
線ＢＬＸ、ＢＬＺは等電位なので、トランジスタＰ１、
Ｑ１、Ｐ３及びトランジスタＰ２、Ｑ２、Ｐ４の経路で
リーク電流が発生することが防止されている。。プリチ
ャージ及びセルリード期間において、プリチャージ制御
信号ＰＣＺの電位がＧＮＤレベルに落とされるので、プ
リチャージ用ｐＭＯＳＰ１、Ｐ２はオンとなる。この
時、電位がＶＣＣＨとなるプリチャージ電源３２Ｂから
電流が流れ、出力端子ＯＵＴＸ、ＯＵＴＺの電位をＶＣ
ＣＨにプリチャージする。
【００５６】出力端子ＯＵＴＸ、ＯＵＴＺが電位ＶＣＣ
Ｈにプリチャージされた状態では、トランジスタＱ１、
Ｑ２がソースフォロアとして作用するので、それらのソ
ース側にあるノードＮＸ、ＮＺの電位は、プリチャージ
電位ＶＣＣＨよりもトランジスタＱ１、Ｑ２のしきい電
位Ｖｔｈ分下がった値である。従って、この時コラム選
択信号ＣＬｚの電位がＧＮＤで、トランジスタＰ３、Ｐ
４がオンであれば、通常のｎＭＯＳビット線ロードとし
て機能する。そして、ワード線の電位がＶＣＣＨとな
り、当該セルが選択されると、セルのデータに従って、
ビット線ＢＬＳ、ＢＬＺのいずれかのビット線（例え
ば、ビット線ＢＬＺ）がセル電流によりＧＮＤに引か
れ、その電位が低下する。
Ｈにプリチャージされた状態では、トランジスタＱ１、
Ｑ２がソースフォロアとして作用するので、それらのソ
ース側にあるノードＮＸ、ＮＺの電位は、プリチャージ
電位ＶＣＣＨよりもトランジスタＱ１、Ｑ２のしきい電
位Ｖｔｈ分下がった値である。従って、この時コラム選
択信号ＣＬｚの電位がＧＮＤで、トランジスタＰ３、Ｐ
４がオンであれば、通常のｎＭＯＳビット線ロードとし
て機能する。そして、ワード線の電位がＶＣＣＨとな
り、当該セルが選択されると、セルのデータに従って、
ビット線ＢＬＳ、ＢＬＺのいずれかのビット線（例え
ば、ビット線ＢＬＺ）がセル電流によりＧＮＤに引か
れ、その電位が低下する。
【００５７】次にトランジスタＰ１、Ｐ２のゲートに入
るプリチャージ制御信号ＰＣＺ信号の電位をＶＣＣＨに
すると、トランジスタＰ１、Ｐ２がオフとなり、出力端
子ＯＵＴＸ、ＯＵＴＺへのプリチャージを切る。この時
のプリチャージ電源３２Ｂの電位もＶＣＣに下げられ
る。ここで例えば、ビット線ＢＬＺ及びノードＮＺの電
位の方がビット線ＢＬＸ及びノードＮＸの電位より若干
低いとすると、トランジスタＱ２のゲートとソースの電
位差がしきい電圧Ｖｔｈより大きいため、出力端子ＯＵ
ＴＺからトランジスタＱ２のドレイン、ソースを経て、
ノードＮＺへ電流が流れる。従って、出力端子ＯＵＴＺ
の電位は急速に低下してトランジスタＱ２のソースと同
電位になる。
るプリチャージ制御信号ＰＣＺ信号の電位をＶＣＣＨに
すると、トランジスタＰ１、Ｐ２がオフとなり、出力端
子ＯＵＴＸ、ＯＵＴＺへのプリチャージを切る。この時
のプリチャージ電源３２Ｂの電位もＶＣＣに下げられ
る。ここで例えば、ビット線ＢＬＺ及びノードＮＺの電
位の方がビット線ＢＬＸ及びノードＮＸの電位より若干
低いとすると、トランジスタＱ２のゲートとソースの電
位差がしきい電圧Ｖｔｈより大きいため、出力端子ＯＵ
ＴＺからトランジスタＱ２のドレイン、ソースを経て、
ノードＮＺへ電流が流れる。従って、出力端子ＯＵＴＺ
の電位は急速に低下してトランジスタＱ２のソースと同
電位になる。
【００５８】出力端子ＯＵＴＺの電位が下がり、トラン
ジスタＱ２のソースと同電位になった時、トランジスタ
Ｑ１のゲートは出力端子ＯＵＴＺに接続されているの
で、出力端子ＯＵＴＺ同様に電位が降下する。このた
め、トランジスタＱ２のゲートとソースの電位差がしき
い電圧Ｖｔｈ以下になり、トランジスタＱ２はＯＦＦと
なる。
ジスタＱ２のソースと同電位になった時、トランジスタ
Ｑ１のゲートは出力端子ＯＵＴＺに接続されているの
で、出力端子ＯＵＴＺ同様に電位が降下する。このた
め、トランジスタＱ２のゲートとソースの電位差がしき
い電圧Ｖｔｈ以下になり、トランジスタＱ２はＯＦＦと
なる。
【００５９】従って、トランジスタＱ１のドレイン側の
出力端子ＯＵＴＸは、プリチャージ電位ＶＣＣＨをほぼ
維持する（ただし、トランジスタＱ１とトランジスタＱ
２は、コンデンサ的にゲートカップリングになっている
ので、若干の電位低下は起こる）。この時、出力端子Ｏ
ＵＴＸと出力端子ＯＵＴＺとの電位差は、しきい電圧Ｖ
ｔｈ程度である。
出力端子ＯＵＴＸは、プリチャージ電位ＶＣＣＨをほぼ
維持する（ただし、トランジスタＱ１とトランジスタＱ
２は、コンデンサ的にゲートカップリングになっている
ので、若干の電位低下は起こる）。この時、出力端子Ｏ
ＵＴＸと出力端子ＯＵＴＺとの電位差は、しきい電圧Ｖ
ｔｈ程度である。
【００６０】更にこの時、センスイネーブル信号ＥＮｘ
信号の電位がＶＣＣであるとすると、プルダウン用ｎＭ
ＯＳＱ３、Ｑ４がＯＮ状態になり、ノードＮＺから電流
がＧＮＤに流れることにより出力端子ＯＵＴＺの電位が
急速に低下する。一方、トランジスタＱ１は、そのゲー
ト電位が出力端子ＯＵＴＺの電位の低下に伴って低下す
るので、ＯＦＦのままである。従って、トランジスタＱ
１のドレインからソースに電流は流れず、出力端子ＯＵ
ＴＸの電位は低下しない。
信号の電位がＶＣＣであるとすると、プルダウン用ｎＭ
ＯＳＱ３、Ｑ４がＯＮ状態になり、ノードＮＺから電流
がＧＮＤに流れることにより出力端子ＯＵＴＺの電位が
急速に低下する。一方、トランジスタＱ１は、そのゲー
ト電位が出力端子ＯＵＴＺの電位の低下に伴って低下す
るので、ＯＦＦのままである。従って、トランジスタＱ
１のドレインからソースに電流は流れず、出力端子ＯＵ
ＴＸの電位は低下しない。
【００６１】上記のように、トランジスタＱ１、Ｑ２の
ダイナミック動作によって出力端子ＯＵＴＸの電位はＶ
ＣＣに維持され、出力端子ＯＵＴＺの電位はＧＮＤ電位
に変化させられる。同時にコラム選択信号ＣＬｚ信号の
電位がＶＣＣでトランジスタＰ３、Ｐ４のコラム選択ゲ
ートをＯＦＦにして、ビット線ＢＬＸ、ＢＬＺの電位を
引き下げないようにしている。
ダイナミック動作によって出力端子ＯＵＴＸの電位はＶ
ＣＣに維持され、出力端子ＯＵＴＺの電位はＧＮＤ電位
に変化させられる。同時にコラム選択信号ＣＬｚ信号の
電位がＶＣＣでトランジスタＰ３、Ｐ４のコラム選択ゲ
ートをＯＦＦにして、ビット線ＢＬＸ、ＢＬＺの電位を
引き下げないようにしている。
【００６２】ここで、プリチャージとセルリードを同時
に行い、且つトランジスタＰ３、Ｐ４のコラム選択ゲー
トがＯＦＦなので、大きなビット線負荷容量が切り離さ
れ、ビット線電位変動も防止し、ラッチ動作の高速化と
消費電力の低減が実現している。ここで、第一実施例の
回路において、トランジスタＱ１、Ｑ２を低電圧用のＶ
ｔｈの低い（例えば、０．２Ｖ）ものにして、ビット線
ＢＬＸ、ＢＬＺを電位ＶＣＣ（１．０Ｖ）、プリチャー
ジ電源電圧を１．５Ｖとすると、この回路のスタンバイ
期間には、Ｐ１、Ｑ１、Ｐ３及びＰ２、Ｑ２、Ｐ４の経
路で０．１μＡ程度のリーク電流が流れる。（トランジ
スタＱ３、Ｑ４は読み出し時間に影響しないので、Ｖｔ
ｈ＝０．４Ｖ程度のリーク電流の発生しないものを使用
することができる。） しかし、本発明の第二実施例の構成では、スタンバイ期
間とセンス期間において、プリチャージ電源３２Ｂとビ
ット線ＢＬＸ、ＢＬＺの電位は共にＶＣＣで等電位にな
るので、トランジスタＰ１、Ｑ１、Ｐ３及びトランジス
タＰ２、Ｑ２、Ｐ４を流れるリーク電流が発生しない。
従って、半導体記憶装置の電力消費を防止している。
に行い、且つトランジスタＰ３、Ｐ４のコラム選択ゲー
トがＯＦＦなので、大きなビット線負荷容量が切り離さ
れ、ビット線電位変動も防止し、ラッチ動作の高速化と
消費電力の低減が実現している。ここで、第一実施例の
回路において、トランジスタＱ１、Ｑ２を低電圧用のＶ
ｔｈの低い（例えば、０．２Ｖ）ものにして、ビット線
ＢＬＸ、ＢＬＺを電位ＶＣＣ（１．０Ｖ）、プリチャー
ジ電源電圧を１．５Ｖとすると、この回路のスタンバイ
期間には、Ｐ１、Ｑ１、Ｐ３及びＰ２、Ｑ２、Ｐ４の経
路で０．１μＡ程度のリーク電流が流れる。（トランジ
スタＱ３、Ｑ４は読み出し時間に影響しないので、Ｖｔ
ｈ＝０．４Ｖ程度のリーク電流の発生しないものを使用
することができる。） しかし、本発明の第二実施例の構成では、スタンバイ期
間とセンス期間において、プリチャージ電源３２Ｂとビ
ット線ＢＬＸ、ＢＬＺの電位は共にＶＣＣで等電位にな
るので、トランジスタＰ１、Ｑ１、Ｐ３及びトランジス
タＰ２、Ｑ２、Ｐ４を流れるリーク電流が発生しない。
従って、半導体記憶装置の電力消費を防止している。
【００６３】尚、上記のプリチャージ電源３２Ｂの回路
は、例えば、図５に示すような構成とする。このプリチ
ャージ電源回路は、電位ＶＣＣＨとＶＣＣの発生源、電
源３２Ｂ１と３２Ｂ２を有し、いずれかの電源が選択さ
れ、出力端子から先に説明したセンスアンプ２４Ｂに与
えられる。また、ｐＭＯＳトランジスタＰ２１とｎＭＯ
ＳトランジスタＱ２１とからなるインバータの出力側の
ノードｎ２１は、ｐＭＯＳトランジスタＰ２４のゲート
に接続され、ｐＭＯＳトランジスタＰ２２とｎＭＯＳト
ランジスタＱ２２とからなるインバータの出力側のノー
ドｎ２２は、ｐＭＯＳトランジスタＰ２３のゲートに接
続されている。
は、例えば、図５に示すような構成とする。このプリチ
ャージ電源回路は、電位ＶＣＣＨとＶＣＣの発生源、電
源３２Ｂ１と３２Ｂ２を有し、いずれかの電源が選択さ
れ、出力端子から先に説明したセンスアンプ２４Ｂに与
えられる。また、ｐＭＯＳトランジスタＰ２１とｎＭＯ
ＳトランジスタＱ２１とからなるインバータの出力側の
ノードｎ２１は、ｐＭＯＳトランジスタＰ２４のゲート
に接続され、ｐＭＯＳトランジスタＰ２２とｎＭＯＳト
ランジスタＱ２２とからなるインバータの出力側のノー
ドｎ２２は、ｐＭＯＳトランジスタＰ２３のゲートに接
続されている。
【００６４】プリチャージ期間にプリチャージ制御信号
ＰＣＺ信号の電位がＧＮＤレベルとなると、トランジス
タＰ２１がオンになり、トランジスタＰ２１を介してノ
ードｎ２１と電源３２Ｂ１がつながり、ノードｎ２１の
電位はＶＣＣＨになる。この時、トランジスタＰ２４は
オフである。従って、プリチャージ期間にノードｎ２１
の電位がＶＣＣＨ（ハイレベル）となると、トランジス
タＱ２２がオンとなり、ノードｎ２２の電位は、ＧＮＤ
レベルとなる。この時、ノードｎ２２がゲートに接続さ
れているトランジスタＰ２３はオンになるので、プリチ
ャージ電源として電位ＶＣＣＨがセンスアンプ２４Ｂに
与えられる。
ＰＣＺ信号の電位がＧＮＤレベルとなると、トランジス
タＰ２１がオンになり、トランジスタＰ２１を介してノ
ードｎ２１と電源３２Ｂ１がつながり、ノードｎ２１の
電位はＶＣＣＨになる。この時、トランジスタＰ２４は
オフである。従って、プリチャージ期間にノードｎ２１
の電位がＶＣＣＨ（ハイレベル）となると、トランジス
タＱ２２がオンとなり、ノードｎ２２の電位は、ＧＮＤ
レベルとなる。この時、ノードｎ２２がゲートに接続さ
れているトランジスタＰ２３はオンになるので、プリチ
ャージ電源として電位ＶＣＣＨがセンスアンプ２４Ｂに
与えられる。
【００６５】プリチャージでない期間は、プリチャージ
制御信号ＰＣＺがＶＣＣＨ（ハイレベル）であり、トラ
ンジスタＱ２１がオンとなってノードｎ２１の電位がＧ
ＮＤレベルまで低下する。この時、トランジスタＰ２２
がオンとなり、ノードｎ２１の電位がＧＮＤレベルとな
る。従って、トランジスタＰ２２がオン、トランジスタ
Ｐ２３がオフとなり、プリチャージ電源出力と電源３２
Ｂ１の接続が切断される。一方、ノードｎ２１の電位が
ＧＮＤレベルになることで、トランジスタＰ２４がオン
になるので、電源３２Ｂ２から電位ＶＣＣがセンスアン
プ２４Ｂに与えられる。
制御信号ＰＣＺがＶＣＣＨ（ハイレベル）であり、トラ
ンジスタＱ２１がオンとなってノードｎ２１の電位がＧ
ＮＤレベルまで低下する。この時、トランジスタＰ２２
がオンとなり、ノードｎ２１の電位がＧＮＤレベルとな
る。従って、トランジスタＰ２２がオン、トランジスタ
Ｐ２３がオフとなり、プリチャージ電源出力と電源３２
Ｂ１の接続が切断される。一方、ノードｎ２１の電位が
ＧＮＤレベルになることで、トランジスタＰ２４がオン
になるので、電源３２Ｂ２から電位ＶＣＣがセンスアン
プ２４Ｂに与えられる。
【００６６】尚、上記実施例において、第１及び第２の
ｎチャネルトランジスタがトランジスタＱ１及びＱ２に
対応し、第１及び第２の出力端子が出力端子ＯＵＴＸ及
びＯＵＴＺに対応し、第１及び第２のビット線がビット
線ＢＬＸ及びＢＬＺに対応する。また、第３及び第４の
ｎチャネルトランジスタがトランジスタＱ３及びＱ４に
対応し、共通の制御信号がセンスイネーブル信号ＥＮｘ
に対応し、所定の電位点がＧＮＤレベルに対応する。更
に、第１及び第２のｐチャネルトランジスタがトランジ
スタＰ３及びＰ４に対応し、第３及び第４のｐチャネル
トランジスタがトランジスタＰ１及びＰ２に対応し、所
定の電源がプリチャージ電源３２Ａ、３２Ｂに対応す
る。
ｎチャネルトランジスタがトランジスタＱ１及びＱ２に
対応し、第１及び第２の出力端子が出力端子ＯＵＴＸ及
びＯＵＴＺに対応し、第１及び第２のビット線がビット
線ＢＬＸ及びＢＬＺに対応する。また、第３及び第４の
ｎチャネルトランジスタがトランジスタＱ３及びＱ４に
対応し、共通の制御信号がセンスイネーブル信号ＥＮｘ
に対応し、所定の電位点がＧＮＤレベルに対応する。更
に、第１及び第２のｐチャネルトランジスタがトランジ
スタＰ３及びＰ４に対応し、第３及び第４のｐチャネル
トランジスタがトランジスタＰ１及びＰ２に対応し、所
定の電源がプリチャージ電源３２Ａ、３２Ｂに対応す
る。
【００６７】
【発明の効果】以上、説明してきたように、請求項１記
載の発明によれば、プリチャージと同時にセルリードも
行うので、読み出し時間の短縮化を可能とすることがで
きる。また、プリチャージとラッチ動作を兼ねるような
トランジスタの配置により、回路全体のトランジスタ数
を減らし、レイアウト面積を減らすことが可能となる。
載の発明によれば、プリチャージと同時にセルリードも
行うので、読み出し時間の短縮化を可能とすることがで
きる。また、プリチャージとラッチ動作を兼ねるような
トランジスタの配置により、回路全体のトランジスタ数
を減らし、レイアウト面積を減らすことが可能となる。
【００６８】また、請求項２記載の発明によれば、読み
出し時間の短縮化を図りつつ、リーク電流の発生を防止
し、電力消費量の低減を実現することができる。
出し時間の短縮化を図りつつ、リーク電流の発生を防止
し、電力消費量の低減を実現することができる。
【図１】本発明の第一実施例のセンスアンプ２４Ａの回
路図である。
路図である。
【図２】第一実施例の回路動作のタイミング図である。
【図３】本発明の第二実施例のセンスアンプ２４Ｂの回
路図である。
路図である。
【図４】第二実施例の回路動作のタイミング図である。
【図５】プリチャージ電源３２Ｂの電圧発生回路図であ
る。
る。
【図６】従来例の半導体記憶装置の全体構成図である。
【図７】従来例のセンスアンプ２４Ｃの回路図である。
【図８】従来例の回路動作のタイミング図である。
１０ メモリセルアレー ２４Ａ、２４Ｂ、２４Ｃ センスアンプ ３２Ａ、３２Ｂ、３２Ｃ プリチャージ電源 Ｐ１、Ｐ２ プリチャージ用ｐＭＯＳトランジスタ Ｑ１、Ｑ２ ｎＭＯＳトランジスタ Ｐ３、Ｐ４ ｐＭＯＳトランジスタ Ｑ３、Ｑ４ プルダウン用ｎＭＯＳトランジスタ ＰＣＺ プリチャージ制御信号 ＯＵＴＸ、ＯＵＴＺ 出力端子 ＥＮｘ センスイネーブル信号 ＢＬＸ、ＢＬＺ ビット線
Claims (9)
- 【請求項１】 ダイナミックラッチ式のセンスアンプを
有する半導体記憶装置において、 前記センスアンプは、電位の保持又は開放を行うダイナ
ミックラッチと、ビット線との電荷の授受を行うチャー
ジトランスファゲートとを同一のトランジスタで構成
し、 前記ビット線の電位を高めるプリチャージ時に、前記ビ
ット線に接続された記憶素子であるセルのデータの読出
しを同時に行うことを特徴とする半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、 前記プリチャージ時には前記ビット線にプリチャージ電
位を与え、それ以外の時には前記ビット線に前記プリチ
ャージ電位よりも低い所定のビット線電位を与える電源
を有することを特徴とする半導体記憶装置。 - 【請求項３】 請求項１又は２記載の半導体記憶装置に
おいて、 前記共通のトランジスタは、ビット線対に対しクロスカ
ップル構成の２つのトランジスタからなることを特徴と
する半導体記憶装置。 - 【請求項４】 記憶素子であるセルのデータを増幅する
ダイナミックラッチ式のセンスアンプを有する半導体記
憶装置において、 前記センスアンプは、第１及び第２のｎチャネルトラン
ジスタを有し、 第１及び第２のｎチャネルトランジスタのドレインはそ
れぞれセンスアンプの第１及び第２の出力端子に接続さ
れ、ゲートはそれぞれ第２及び第１の出力端子に接続さ
れ、ソースはそれぞれ第１及び第２のビット線に結合す
ることを特徴とする半導体記憶装置。 - 【請求項５】 請求項４記載の半導体記憶装置におい
て、 前記センスアンプは、更に第３及び第４のｎチャネルト
ランジスタを有し、 第３及び第４のｎチャネルトランジスタのゲートはそれ
ぞれ共通の制御信号を受け取り、ドレインはそれぞれ第
１及び第２のｎチャネルトランジスタのソースに接続さ
れ、ソースはそれぞれ所定電位点に接続されていること
を特徴とする半導体記憶装置。 - 【請求項６】 請求項４又は５記載の半導体記憶装置に
おいて、 前記センスアンプは、更に第１及び第２のｐチャネルト
ランジスタを有し、 前記第１及び第２のｐチャネルトランジスタのゲートは
それぞれ前記共通の制御信号を受け取り、ソースはそれ
ぞれ前記第１及び第２のｎチャネルトランジスタのソー
スに接続され、ドレインはそれぞれ前記第一及び第２の
ビット線に接続されることを特徴とする半導体記憶装
置。 - 【請求項７】 請求項４又は５記載の半導体記憶装置に
おいて、前記センスアンプは、更に第１及び第２のｐチ
ャネルトランジスタを有し、 前記第１及び第２のｐチャネルトランジスタのゲートは
それぞれ共通のコラム選択信号を受け取り、ソースはそ
れぞれ前記第１及び第２のｎチャネルトランジスタのソ
ースに接続され、ドレインはそれぞれ前記第１及び第２
のビット線に接続されることを特徴とする半導体記憶装
置。 - 【請求項８】 請求項４乃至６のいずれか一項記載の半
導体記憶装置において、 更に第３及び第４のｐチャネルトランジスタを有し、 前記第３及び第４のｐチャネルトランジスタのゲートは
それぞれ共通のプリチャージ制御信号を受け取り、ソー
スは所定の電源に接続され、ドレインはそれぞれ前記第
１及び第２の出力端子に接続されることを特徴とする半
導体記憶装置。 - 【請求項９】 請求項１乃至８のいずれか一項記載の半
導体記憶装置において、 前記セルはＳＲＡＭセルであることを特徴とする半導体
記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9326809A JPH11162176A (ja) | 1997-11-27 | 1997-11-27 | 半導体記憶装置 |
| US09/199,271 US6292418B1 (en) | 1997-11-27 | 1998-11-25 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9326809A JPH11162176A (ja) | 1997-11-27 | 1997-11-27 | 半導体記憶装置 |
Publications (1)
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|---|---|
| JPH11162176A true JPH11162176A (ja) | 1999-06-18 |
Family
ID=18191957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9326809A Withdrawn JPH11162176A (ja) | 1997-11-27 | 1997-11-27 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6292418B1 (ja) |
| JP (1) | JPH11162176A (ja) |
Cited By (1)
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1997
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-
1998
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| JP2011123612A (ja) * | 2009-12-09 | 2011-06-23 | Sanyo Electric Co Ltd | メモリ制御装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050201 |