JPS63149898A - メモリの出力回路の自己同期デバイス - Google Patents
メモリの出力回路の自己同期デバイスInfo
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- JPS63149898A JPS63149898A JP62307339A JP30733987A JPS63149898A JP S63149898 A JPS63149898 A JP S63149898A JP 62307339 A JP62307339 A JP 62307339A JP 30733987 A JP30733987 A JP 30733987A JP S63149898 A JPS63149898 A JP S63149898A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１吐へＬＬ
本発明は、メモリの出力回路の自己同期デバイスに係る
。より詳細には本発明は、高インピーダンス状態が可能
な所謂「３状態Ｊゲートを含むメモリの出力回路の自己
同期デバイスに係る。
。より詳細には本発明は、高インピーダンス状態が可能
な所謂「３状態Ｊゲートを含むメモリの出力回路の自己
同期デバイスに係る。
死米玉」：Ｌ
現在使用されているメモリの大部分、即ちＲＯＭ （リ
ードオンリーメモリ）及びＲＡＭ （ランダムアクセス
メモリ）の双方で、高インピーダンス状態をもつ出力回
路が使用される。従って回路から遮断される出力に対応
する不定レベルを使用し得る。この高インピーダンス状
態で複数回路の出力を並列接続し一度に１つの出力だけ
を動作させ得る。一般にこの高インピーダンス状態の制
御は、組み合わせ論理回路を使用して行なわれる。該論
理回路の伝搬特性は出力論理の特性に（Ｕ関しない。こ
の組み合わせ論理回路は一最に、出力回路の制御信号Ｅ
、 Ｗ、ＯＥのごとき信号によって制御される論理ゲー
トから成る。この種の回路を使用すると、読取サイクル
及び書込サイクルの双方において、高インピーダンスか
ら低インピーダンスへの切換が極めて早期に生じる。こ
の切換時点では読取増幅器が有効データを与えることが
できないので出力段階で多数の寄生スイッチングが生じ
る。 このような寄生スイッチングは以下の欠点を生じ
る。
ードオンリーメモリ）及びＲＡＭ （ランダムアクセス
メモリ）の双方で、高インピーダンス状態をもつ出力回
路が使用される。従って回路から遮断される出力に対応
する不定レベルを使用し得る。この高インピーダンス状
態で複数回路の出力を並列接続し一度に１つの出力だけ
を動作させ得る。一般にこの高インピーダンス状態の制
御は、組み合わせ論理回路を使用して行なわれる。該論
理回路の伝搬特性は出力論理の特性に（Ｕ関しない。こ
の組み合わせ論理回路は一最に、出力回路の制御信号Ｅ
、 Ｗ、ＯＥのごとき信号によって制御される論理ゲー
トから成る。この種の回路を使用すると、読取サイクル
及び書込サイクルの双方において、高インピーダンスか
ら低インピーダンスへの切換が極めて早期に生じる。こ
の切換時点では読取増幅器が有効データを与えることが
できないので出力段階で多数の寄生スイッチングが生じ
る。 このような寄生スイッチングは以下の欠点を生じ
る。
−出力バスが無用に大型化するのでメモリ集積システム
も無用に大型化する。
も無用に大型化する。
一数１００μの幅をもつパワートランジスタによって形
成された出力段のスイッチングによって回路の内部で電
流サージが発生する。回路が小信号の増幅段階にあると
きにこのような電流サージは回路に極めて有害なノイズ
を発生する。そのため装置の効率は非常に低下する。
成された出力段のスイッチングによって回路の内部で電
流サージが発生する。回路が小信号の増幅段階にあると
きにこのような電流サージは回路に極めて有害なノイズ
を発生する。そのため装置の効率は非常に低下する。
１肛へ１見
本発明の目的は、内部クロックモードで作動するメモリ
の出力回路で使用可能な新規な高インピーダンス状態制
御回路を提案することによって前記のごとき欠点を是正
することである。
の出力回路で使用可能な新規な高インピーダンス状態制
御回路を提案することによって前記のごとき欠点を是正
することである。
即ち、本発明の目的は、内部クロックモードで作動する
メモリの「３状想」ゲートを含む出力回路の自己同期デ
バイスであって、読取増幅器の出力にデータが得られた
ときにのみ「３状態」ゲートを低インピーダンスに移行
せしめる逐次論理回路を含むデバイスを提倶することで
ある。
メモリの「３状想」ゲートを含む出力回路の自己同期デ
バイスであって、読取増幅器の出力にデータが得られた
ときにのみ「３状態」ゲートを低インピーダンスに移行
せしめる逐次論理回路を含むデバイスを提倶することで
ある。
本発明の好適具体例によれば、逐次論理回路が、パルス
形クロック信号と記憶ループとによって制御卸されるＤ
クイブラッチフリッブフロッブから成り、前記Ｄタイプ
フリップフロップの出力が「３状！ぶ」ゲートを制御す
る。
形クロック信号と記憶ループとによって制御卸されるＤ
クイブラッチフリッブフロッブから成り、前記Ｄタイプ
フリップフロップの出力が「３状！ぶ」ゲートを制御す
る。
また、Ｄタイプフリップフロップは、信号Ｅ及び居によ
って制御される組み合わせ論理回路によってリセッＩ・
される、Ｄタイプフリップフロップの端子りは、少なく
とも読取モード中は論理レベル１に維持される。例えば
電源電圧Ｖｃｃが出力りに供給される。メモリが制御信
号ＯＥを含むとき、Ｄタイプフリップフロップの出力信
号は「３状態」ゲートに伝送される前に信号ＯＥと組み
合わせられる。
って制御される組み合わせ論理回路によってリセッＩ・
される、Ｄタイプフリップフロップの端子りは、少なく
とも読取モード中は論理レベル１に維持される。例えば
電源電圧Ｖｃｃが出力りに供給される。メモリが制御信
号ＯＥを含むとき、Ｄタイプフリップフロップの出力信
号は「３状態」ゲートに伝送される前に信号ＯＥと組み
合わせられる。
本発明の別の特徴によれば、メモリが制御信号直を含む
とき、記憶ループは「３状態」ゲートの反転回路の１つ
を使用して形成される。
とき、記憶ループは「３状態」ゲートの反転回路の１つ
を使用して形成される。
本発明の付加的特徴によれば、読取増幅器はＤタイプフ
リップフロップと同じクロック信号によって制御される
。
リップフロップと同じクロック信号によって制御される
。
また、パルス形クロック信号は読取増幅器の応答時間に
少なくとも等しい持続時間のパルスを含む。
少なくとも等しい持続時間のパルスを含む。
本発明の別の特徴及び利点は、添付図面に示す非限定具
体例に基づく以下の記載より明らかにされるであろう。
体例に基づく以下の記載より明らかにされるであろう。
３（２明を判り易くするために、すべての図面で同じ素
子は同じ参照符号で示す。
子は同じ参照符号で示す。
ｌ肘匠
特定タイプのメモリに限定することなく本発明を説明す
る０本発明はＲＯＭ及びＲＡＭの双方に使用できる。但
し後述するごとく、使用されるメモリが内部クロックタ
イプのメモリでなければならない。
る０本発明はＲＯＭ及びＲＡＭの双方に使用できる。但
し後述するごとく、使用されるメモリが内部クロックタ
イプのメモリでなければならない。
第１図は従来技術のメモリの出力回路を示す。
この回路は主として、読取増幅器へと、「３状ｆ’ＩＪ
ＪゲートＰと、出力段Ｓと、高インピーダンスへの切
換制御回路Ｃとを含む、読取増幅器＾は、−列のメモル
セルに対応するビットラインから与えられる信号Ｅ十及
びＥ−を受信する差動増幅器から成る。差動増幅器の出
力は回路Ｃから与えられた信号によって制御される。即
ち、回路Ｃからでた信号はトチヤンネルＭＯＳ ）ラン
ジスタＴ３のゲートに供給される。
ＪゲートＰと、出力段Ｓと、高インピーダンスへの切
換制御回路Ｃとを含む、読取増幅器＾は、−列のメモル
セルに対応するビットラインから与えられる信号Ｅ十及
びＥ−を受信する差動増幅器から成る。差動増幅器の出
力は回路Ｃから与えられた信号によって制御される。即
ち、回路Ｃからでた信号はトチヤンネルＭＯＳ ）ラン
ジスタＴ３のゲートに供給される。
ＭＯＳ ＋−ランジスタＴ３の電極の１つ即ち常用の技
術によればソースはアースされ、もう１つの電極即ちド
レインは差動増幅器の制御入力に接続されている。差動
増幅器の出力は「３状態」ゲー１〜の入力に接続されて
いる。
術によればソースはアースされ、もう１つの電極即ちド
レインは差動増幅器の制御入力に接続されている。差動
増幅器の出力は「３状態」ゲー１〜の入力に接続されて
いる。
図示の具体例で、「３状態」ゲートは、電源電圧とアー
スとの間に並列接続された２ｆｆｌのＭＯＳ＋−ランジ
スタから成る。第１組のＭＯＳ＋−ランジスタは、順次
直列に接続されたＰ−チャンネルＭＯＳトランジスタＴ
４とＮ−チャンネルＭＯＳトランジスタＴ５とＮ−ヂャ
ンネルＭＯＳ＋−ランジスタＴ６とを含む、 Ｉ−ラン
ジスタＴ４のソースは電源電圧Ｖｃｃに接続され、トラ
ンジスタＴ６のソースはアースされている。更に、トラ
ンジスタＴ４のドレインはトランジスタＴ５のトレイン
に接続され、トランジスタＴ５のソースはトランジスタ
Ｔ６のドレインに接続されている。トランジスタＴ４及
びＴ６のゲートは「３状態」ゲートの入力点を示す結節
点Ｅで結合している。第２組の１ヘランジスタは、順次
直列に接続された１】−チャンネルトランジスタＴ７と
Ｐ−チャンネルトランジスタＴ８とＮ−チャンネルトラ
ンジスタＴ９とを含む、トランジスタＴ７のソースは電
圧Ｖｃｃに接続され、Ｉ・ランジスタＴ９のソースはア
ースされている。更に、トランジスタＴ７のドレインは
トランジスタＴ８のソースに接続され、トランジスタＴ
８のドレインはトランジスタＴ９のドレインに接続され
ている。トランジスタＴ８とトランジスタＴ９とのゲー
トは、結合して制御信号φを受信する。トランジスタＴ
７のゲートは制御信号７を受信する。＝Ｊ、た、ｌ・ラ
ンジスタＴ５のゲートはトランジスタＴ７のゲー１へに
接続されている。トランジスタＴ４とＴ５との間及びト
ランジスタＴ７とＴ８との間の結節点Ｈ及びＮ′は夫々
インバータ６の入力に接続され、該インバータの出力Ｓ
２は「３状態」ゲートの出力の１つを構成する。同様に
、トランジスタＴ５とＴ６との間及び：・ランジスタＴ
８とＴ９との間の結節点Ｍ１及びＭｌｏは夫々、インバ
ータ５の入力に接続され、該インバータの出力Ｓ１は「
３状態」ゲートの別の出力をＢＴ成する。
スとの間に並列接続された２ｆｆｌのＭＯＳ＋−ランジ
スタから成る。第１組のＭＯＳ＋−ランジスタは、順次
直列に接続されたＰ−チャンネルＭＯＳトランジスタＴ
４とＮ−チャンネルＭＯＳトランジスタＴ５とＮ−ヂャ
ンネルＭＯＳ＋−ランジスタＴ６とを含む、 Ｉ−ラン
ジスタＴ４のソースは電源電圧Ｖｃｃに接続され、トラ
ンジスタＴ６のソースはアースされている。更に、トラ
ンジスタＴ４のドレインはトランジスタＴ５のトレイン
に接続され、トランジスタＴ５のソースはトランジスタ
Ｔ６のドレインに接続されている。トランジスタＴ４及
びＴ６のゲートは「３状態」ゲートの入力点を示す結節
点Ｅで結合している。第２組の１ヘランジスタは、順次
直列に接続された１】−チャンネルトランジスタＴ７と
Ｐ−チャンネルトランジスタＴ８とＮ−チャンネルトラ
ンジスタＴ９とを含む、トランジスタＴ７のソースは電
圧Ｖｃｃに接続され、Ｉ・ランジスタＴ９のソースはア
ースされている。更に、トランジスタＴ７のドレインは
トランジスタＴ８のソースに接続され、トランジスタＴ
８のドレインはトランジスタＴ９のドレインに接続され
ている。トランジスタＴ８とトランジスタＴ９とのゲー
トは、結合して制御信号φを受信する。トランジスタＴ
７のゲートは制御信号７を受信する。＝Ｊ、た、ｌ・ラ
ンジスタＴ５のゲートはトランジスタＴ７のゲー１へに
接続されている。トランジスタＴ４とＴ５との間及びト
ランジスタＴ７とＴ８との間の結節点Ｈ及びＮ′は夫々
インバータ６の入力に接続され、該インバータの出力Ｓ
２は「３状態」ゲートの出力の１つを構成する。同様に
、トランジスタＴ５とＴ６との間及び：・ランジスタＴ
８とＴ９との間の結節点Ｍ１及びＭｌｏは夫々、インバ
ータ５の入力に接続され、該インバータの出力Ｓ１は「
３状態」ゲートの別の出力をＢＴ成する。
「３状態」ゲートＳ１及びＳ２の出力は夫々、出力段Ｓ
の入力に接続されている。この出力段は、ｆｌｉｔ続さ
れた２つのＭＯＳパワートランジスタから成る。より詳
細にはこの出力段は、Ｐ−チャンネルＭＯＳ ）−ラン
ジスタＴ１とＮ−チャンネルＭＯＳトランジスタＴ２と
を含み、ＭＯＳ ）ランジスタＴ１のソースは電圧Ｖｃ
ｃに接続されドレインはＭＯＳ＋−ランジスタＴ２のト
レインに接続され、ＭＯＳ＋−ランジスタＴ２のソース
はアースされている。トランジスタＴ１及びＴ２のゲー
トは、「３状態」ゲーＩ・の出力Ｓ１及びＳ２に接続さ
れている。
の入力に接続されている。この出力段は、ｆｌｉｔ続さ
れた２つのＭＯＳパワートランジスタから成る。より詳
細にはこの出力段は、Ｐ−チャンネルＭＯＳ ）−ラン
ジスタＴ１とＮ−チャンネルＭＯＳトランジスタＴ２と
を含み、ＭＯＳ ）ランジスタＴ１のソースは電圧Ｖｃ
ｃに接続されドレインはＭＯＳ＋−ランジスタＴ２のト
レインに接続され、ＭＯＳ＋−ランジスタＴ２のソース
はアースされている。トランジスタＴ１及びＴ２のゲー
トは、「３状態」ゲーＩ・の出力Ｓ１及びＳ２に接続さ
れている。
回路の出力信号は端子Ｓ３で得られる。
更に、高インピーダンス状態の制御信号φ、φは回路Ｃ
から得られる０図示の具体例でこの回路は組み合わせ論
理回路である。該回路は主として、入力の１つに書込制
御信号−を受信し別の入力にインバータ２の出力信号を
受信するアンドゲート１から成る。インバータ２の入力
は制御信号１：を受信する。ＲＯＭのごとく書込信号−
を含まないメモリの場合、書込信号−は論理レベル１で
置換される。また、メモリが信号ＯＥを含むとき、該信
号は符号反転後にアントゲ−１−３の１つの入力に与え
られる。該ゲートの別の入力はアンドゲート１の出力信
号を受信する。メモリが信号ＯＥを含まないとき、アン
トゲ−１〜３が削除される。アントゲ−゛ト３の出力は
制御信号φと、インバータ４で符号反転後の制御信号φ
とを与える。また、アントゲ−？−１の出力信号は、差
動増幅器の出力を制御するＭＯｓトランジスタＴ３のゲ
ートに与えられる。
から得られる０図示の具体例でこの回路は組み合わせ論
理回路である。該回路は主として、入力の１つに書込制
御信号−を受信し別の入力にインバータ２の出力信号を
受信するアンドゲート１から成る。インバータ２の入力
は制御信号１：を受信する。ＲＯＭのごとく書込信号−
を含まないメモリの場合、書込信号−は論理レベル１で
置換される。また、メモリが信号ＯＥを含むとき、該信
号は符号反転後にアントゲ−１−３の１つの入力に与え
られる。該ゲートの別の入力はアンドゲート１の出力信
号を受信する。メモリが信号ＯＥを含まないとき、アン
トゲ−１〜３が削除される。アントゲ−゛ト３の出力は
制御信号φと、インバータ４で符号反転後の制御信号φ
とを与える。また、アントゲ−？−１の出力信号は、差
動増幅器の出力を制御するＭＯｓトランジスタＴ３のゲ
ートに与えられる。
「３状態」ゲートは以下のごとく動作する。制御信号φ
が論理レベル１のとき、ゲートは低インビ・−ダンス状
態で出力Ｓ１及びＳ２の論理レベルはＥの論理レベルに
依存する。しかしながら制御信号Φが論理レベルＯのと
き、ゲートは高インピーダンス状態である。即ち、信号
ＥとＯＥとが論理レベル０で信号縁が論理レベル１のと
きゲートは低インピーダンス状態である。従って、回路
Ｃの伝搬特性が読取論理の特性と相関しないので、第４
図のグラフ（ａ）に示すごとく、高インピーダンスがら
低インピーダンスへの移行は読取サイクルの極めて早期
に生じる。このため出力段で多数の寄生スイッチングが
生じる。これらのスイッチングがグラフの網掛は部分で
示されている。
が論理レベル１のとき、ゲートは低インビ・−ダンス状
態で出力Ｓ１及びＳ２の論理レベルはＥの論理レベルに
依存する。しかしながら制御信号Φが論理レベルＯのと
き、ゲートは高インピーダンス状態である。即ち、信号
ＥとＯＥとが論理レベル０で信号縁が論理レベル１のと
きゲートは低インピーダンス状態である。従って、回路
Ｃの伝搬特性が読取論理の特性と相関しないので、第４
図のグラフ（ａ）に示すごとく、高インピーダンスがら
低インピーダンスへの移行は読取サイクルの極めて早期
に生じる。このため出力段で多数の寄生スイッチングが
生じる。これらのスイッチングがグラフの網掛は部分で
示されている。
この欠点を是正するなめに、（■み合わせ論理回路Ｃを
第２図及び第３図に示すような逐次論理回路に変更する
。第２図及び第３図において、回路Δ、Ｐ及びＳは第１
図の回路と同じであるがら繰り返して説明しない。
第２図及び第３図に示すような逐次論理回路に変更する
。第２図及び第３図において、回路Δ、Ｐ及びＳは第１
図の回路と同じであるがら繰り返して説明しない。
第２図及び第３図に示す逐次論理回路は、クロック制０
５を含むＤタイプラッチクリップ７０ツブ１゜から成る
。フリップフロッグの入力りは、少なくとも読取モード
中は論理レベル１に維持されている。図示の具体例で該
入力りは電圧Ｖｃｃに接続されている。フリップフロッ
プの入力１１はメモリのクロック信号の１つから成るパ
ルス信号φ１を受信する。この信号φ１は、差勃増幅器
へを制御するＭＯＳトランジスタＴ３のゲートにも与え
られる。また、フリップフロップのリセット人力ＲＡＺ
は制御信号〒と目とを組み合わぜな信号を受信する。よ
り詳細には、制御信号Ｅはインバータ１２を介してナン
ドゲ−１・１１の入力の１つに与えられ該ナンドゲート
の５ｊ’ｉの入力はｍＬｆｌｌｌ信号イを受信する。第
２国の具体例で、出力Ｑ及びＱは、アンドゲート１５及
びオアゲートＩ４の入力の１つに夫々接続されている。
５を含むＤタイプラッチクリップ７０ツブ１゜から成る
。フリップフロッグの入力りは、少なくとも読取モード
中は論理レベル１に維持されている。図示の具体例で該
入力りは電圧Ｖｃｃに接続されている。フリップフロッ
プの入力１１はメモリのクロック信号の１つから成るパ
ルス信号φ１を受信する。この信号φ１は、差勃増幅器
へを制御するＭＯＳトランジスタＴ３のゲートにも与え
られる。また、フリップフロップのリセット人力ＲＡＺ
は制御信号〒と目とを組み合わぜな信号を受信する。よ
り詳細には、制御信号Ｅはインバータ１２を介してナン
ドゲ−１・１１の入力の１つに与えられ該ナンドゲート
の５ｊ’ｉの入力はｍＬｆｌｌｌ信号イを受信する。第
２国の具体例で、出力Ｑ及びＱは、アンドゲート１５及
びオアゲートＩ４の入力の１つに夫々接続されている。
アンドゲート１５の別の入力はインバータ１３の出力信
号を受信する。該インバータの入力は制御信号露を受信
する。また、オアゲート１４の別の入力はインバータ１
３の出力に接続されたインバータ１４°の出力信号を受
信する。アンドゲート１５の出力は「３状態」ゲートの
入力φに接続され、オアゲー■・１４の出力は「３状態
」ゲートの入カフに接続されている。第３１１Ｚの具体
例では、出力Ｑ及び石が「３状態」ゲートの入力φ及び
φに夫々直結している。
号を受信する。該インバータの入力は制御信号露を受信
する。また、オアゲート１４の別の入力はインバータ１
３の出力に接続されたインバータ１４°の出力信号を受
信する。アンドゲート１５の出力は「３状態」ゲートの
入力φに接続され、オアゲー■・１４の出力は「３状態
」ゲートの入カフに接続されている。第３１１Ｚの具体
例では、出力Ｑ及び石が「３状態」ゲートの入力φ及び
φに夫々直結している。
読取増幅器がパルス信号によって制御されるので、後続
段階でデータを記憶する必要がある。第２図及び第３図
では制御信号■の有無に基づいて２つの記憶ループ即ち
メモリループを示した。
段階でデータを記憶する必要がある。第２図及び第３図
では制御信号■の有無に基づいて２つの記憶ループ即ち
メモリループを示した。
第２図の記憶ループは転送ゲー）・１６を含む。該ゲー
Ｉ・の入力は読取増幅器へに接続され、出力は「３状ｆ
ｍＪゲートの入力に接続されている。第２図のこの記憶
ループは更に、転送ゲート１７を含む、該ゲートの入力
は２つのインバータ１９．２０を介して転送ゲート１６
の出力に接続され、該出力は「３状態」ゲートの入力に
接続されている。転送ゲート１６の非反転命令入力はφ
１で制御され反転命令入力はφ１信号をインバータ１８
で処理して得られたφ１で制御される。また、転送ゲー
ト１７の非反転命令入力は７１で制御され反転命令入力
はφ１で制御される。
Ｉ・の入力は読取増幅器へに接続され、出力は「３状ｆ
ｍＪゲートの入力に接続されている。第２図のこの記憶
ループは更に、転送ゲート１７を含む、該ゲートの入力
は２つのインバータ１９．２０を介して転送ゲート１６
の出力に接続され、該出力は「３状態」ゲートの入力に
接続されている。転送ゲート１６の非反転命令入力はφ
１で制御され反転命令入力はφ１信号をインバータ１８
で処理して得られたφ１で制御される。また、転送ゲー
ト１７の非反転命令入力は７１で制御され反転命令入力
はφ１で制御される。
第３図の記憶ループは実質的に第２図の記憶ループに等
しい、第２図との違いは、第３図では転送ゲート１７の
入力が「３状態」ゲートの出力Ｓ２に直結していること
である。
しい、第２図との違いは、第３図では転送ゲート１７の
入力が「３状態」ゲートの出力Ｓ２に直結していること
である。
所与のクロック入力をもつＤタイプラッチフリップフロ
ップに真理値表を用いて本発明の回路の動作を以下に説
明する。
ップに真理値表を用いて本発明の回路の動作を以下に説
明する。
クロック をもつＤタイプラッーフリップフロップＢ
ＡＺ ＣＤ Ｑ Ｑ 出力Ｉ
Ｘ Ｘ ＯＩ ｌ１１０
０ ０ １ ｌ１１０
１ １ ０ ＬＩＯＸＱ（ｌ
不変 上の表で、Ｘは任意の論理レベルを意味し、ＩＩＩ及び
Ｌｌは夫々高インピーダンス及び低インピーダンスな意
味する。
ＡＺ ＣＤ Ｑ Ｑ 出力Ｉ
Ｘ Ｘ ＯＩ ｌ１１０
０ ０ １ ｌ１１０
１ １ ０ ＬＩＯＸＱ（ｌ
不変 上の表で、Ｘは任意の論理レベルを意味し、ＩＩＩ及び
Ｌｌは夫々高インピーダンス及び低インピーダンスな意
味する。
従って、リセット入力ＲＡＺが論理レベル１のとき、即
ち、読取モードが励起されていないとき、クロック及び
入力りの論理レベルにかかわりなく、Ｑが論理レベル０
なので「３状態」ゲートの出力は高インピーダンスであ
ろう。読取モードにおいては、クロック信号の立ち上が
りで入力りが論理レベル１になるので「３状態」ゲート
の出力は低インピーダンスになる。クロック信号の立ち
下がりでは「３状態」ゲ−Ｉ−の状態は変化せず低イン
ピーダンスに維持される。リセット信号ＲＡＺが論理レ
ベル１に戻るとき即ち読取サイクルの終端で出力が高イ
ンピーダンスに戻る。
ち、読取モードが励起されていないとき、クロック及び
入力りの論理レベルにかかわりなく、Ｑが論理レベル０
なので「３状態」ゲートの出力は高インピーダンスであ
ろう。読取モードにおいては、クロック信号の立ち上が
りで入力りが論理レベル１になるので「３状態」ゲート
の出力は低インピーダンスになる。クロック信号の立ち
下がりでは「３状態」ゲ−Ｉ−の状態は変化せず低イン
ピーダンスに維持される。リセット信号ＲＡＺが論理レ
ベル１に戻るとき即ち読取サイクルの終端で出力が高イ
ンピーダンスに戻る。
また、読取増幅器は、従来技術のごとく静的信号によっ
て制御されるのでなく、読取サイクルの初期設定の最後
のときにのみ出現するクロック信号φ１によって制御さ
れる。クロック信号φ１は読取増幅器の応答時間に少な
くとも等しい持続時間をもつパルス信号である。
て制御されるのでなく、読取サイクルの初期設定の最後
のときにのみ出現するクロック信号φ１によって制御さ
れる。クロック信号φ１は読取増幅器の応答時間に少な
くとも等しい持続時間をもつパルス信号である。
従って、Ｄタイプフリップフロップが増幅器の遅延に等
しい固有時間遅延をもっとき、高インピーダンスから低
インピーダンスへの移行は増幅器が有効データを送出し
た瞬間に生じる。このため出力段及びバスで無用の遷移
が完全に除去される。
しい固有時間遅延をもっとき、高インピーダンスから低
インピーダンスへの移行は増幅器が有効データを送出し
た瞬間に生じる。このため出力段及びバスで無用の遷移
が完全に除去される。
また、増幅器のパルス促■御では、出力回路の後続段で
データを記憶する必要がある。これが第２図及び第３図
の記憶ループを配備した理由である。
データを記憶する必要がある。これが第２図及び第３図
の記憶ループを配備した理由である。
このパルス制御はデコーディング制御にも使用できる。
この場合、デコーダと読取増幅器とは必ず一緒に作動す
る。このため増幅器の消費レベルをデータ獲得に必要な
最低限度に抑制できる。
る。このため増幅器の消費レベルをデータ獲得に必要な
最低限度に抑制できる。
本発明のデバイスは以下の利点をもつ。
−第４図のグラフ（ｂ）に示すように書込又はスタンバ
イ後の最初の読取サイクルはぼ全期間にわたり出力回路
の出力が高インピーダンスに維持される。グラフ（ｂ）
によれば出力が高インピーダンスに維持される時間はサ
イクルの９０％に相当する。
イ後の最初の読取サイクルはぼ全期間にわたり出力回路
の出力が高インピーダンスに維持される。グラフ（ｂ）
によれば出力が高インピーダンスに維持される時間はサ
イクルの９０％に相当する。
これに比較して従来技術の回路では２０％である。
−アクセスがアドレスによって制御された以後、先行サ
イクルのデータが同じ割合で維持される。
イクルのデータが同じ割合で維持される。
−出力トランジスタの内部スイッチングがほとんど不要
になり、従って検出回路がノイズの少ない環境で作動し
得る。
になり、従って検出回路がノイズの少ない環境で作動し
得る。
信号ＣＳが低レベルで信号−が高レベルに維持される読
取サイクルに関しては、第４図に示すごとく低インピー
ダンスへの移行は有効データが入力された瞬間に生じる
のでグラフ（ａ）の網掛は部分が除去される。
取サイクルに関しては、第４図に示すごとく低インピー
ダンスへの移行は有効データが入力された瞬間に生じる
のでグラフ（ａ）の網掛は部分が除去される。
また、ＳＲＡＭ及びＤＲＡＭのごときｌｉ１準ＲＡＭの
場合、Ｄタイプフリップフロップの初期設定が自動的に
行なわれる。即ち、ＲＡＭでは書込みが読取りに先立っ
て行なわれるので、電源接続によって出力は高インピー
ダンスになる。別のタイプのメモリでは電源接続によっ
てリセット信号が与えられるようにｆｌ・１成し得る。
場合、Ｄタイプフリップフロップの初期設定が自動的に
行なわれる。即ち、ＲＡＭでは書込みが読取りに先立っ
て行なわれるので、電源接続によって出力は高インピー
ダンスになる。別のタイプのメモリでは電源接続によっ
てリセット信号が与えられるようにｆｌ・１成し得る。
第１図は従来技術によるメモリの出力回路の３（ト明図
、第２図は本発明の自己同期デバイスを備えたメモリの
出力回路の説明図、第３図は本発明の自己同期デバイス
を０■えたメモリの出力回路の別の具体例の説明図、第
４図は本発明の利点を示ず７２込サイクルのタイミング
ダイヤグラムである。 Δ・・・増幅器、Ｐ・・・ゲー１−１Ｓ・・・出力段、
Ｃ・・・制御回路、１０・・・フリップフロップ、１１
・・・ナンドゲ−１・、１２．１３．１４’ Ｊ８，１
９．２０・・・インバータ、１４・・・オアゲー１−１
１５・・・アントゲ−Ｉ・、１６．１７・・・転送ゲー
ト。
、第２図は本発明の自己同期デバイスを備えたメモリの
出力回路の説明図、第３図は本発明の自己同期デバイス
を０■えたメモリの出力回路の別の具体例の説明図、第
４図は本発明の利点を示ず７２込サイクルのタイミング
ダイヤグラムである。 Δ・・・増幅器、Ｐ・・・ゲー１−１Ｓ・・・出力段、
Ｃ・・・制御回路、１０・・・フリップフロップ、１１
・・・ナンドゲ−１・、１２．１３．１４’ Ｊ８，１
９．２０・・・インバータ、１４・・・オアゲー１−１
１５・・・アントゲ−Ｉ・、１６．１７・・・転送ゲー
ト。
Claims (9)
- （１）内部クロックモードで作動しこの作動が読取制御
信号＠Ｗ＠及び動作制御信号＠Ｅ＠によってモニタされ
るメモリの読取増幅器に接続された「３状態」ゲートを
含む出力回路の自己同期デバイスにおいて、該デバイス
が、読取増幅器の出力に有効なデータが得られたときに
のみ「３状態」ゲートを低インピーダンスに移行せしめ
る逐次論理回路を含むことを特徴とするデバイス。 - （２）逐次論理回路が、パルス形クロック信号とリセッ
ト信号と端子Ｄの信号とによって制御されるＤタイプラ
ッチフリップフロップから成り、前記Ｄタイプフリップ
フロップが「３状態」ゲートを制御する出力信号Ｑ及び
＠Ｑ＠を発生し、前記逐次論理が更に記憶ループを含む
ことを特徴とする特許請求の範囲第１項に記載のデバイ
ス。 - （３）読取増幅器が、Ｄタイプフリップフロップと同じ
パルス形クロック信号によって制御されることを特徴と
する特許請求の範囲第２項に記載のデバイス。 - （４）パルス形クロック信号が、読取増幅器の応答時間
に少なくとも等しい長さの持続時間をもつパルスから成
ることを特徴とする特許請求の範囲第２項に記載のデバ
イス。 - （５）Ｄタイプフリップフロップの端子Ｄの信号が、少
なくとも読取モード中は論理レベル「１」に維持される
ことを特徴とする特許請求の範囲第２項に記載のデバイ
ス。 - （６）Ｄタイプフリップフロップのリセット信号が、信
号＠Ｅ＠及び＠Ｗ＠によって制御される組み合わせ論理
回路から得られることを特徴とする特許請求の範囲第２
項に記載デバイス。 - （７）組み合わせ論理回路が、ゲートの一方に信号＠Ｗ
＠を受信し他方にインバータの出力を受信するナンドゲ
ートを含み、該インバータの入力が信号＠Ｅ＠を受信す
ることを特徴とする特許請求の範囲第６項に記載デバイ
ス。 - （８）メモリが制御信号＠ＯＥ＠を含むとき、Ｄタイプ
フリップフロップの信号Ｑ及び＠Ｑ＠は夫々「３状態」
ゲートに伝送される前にアンドゲート及びオアゲートに
伝送され、該アンドゲートが他方の入力に反転信号＠Ｏ
Ｅ＠を受信しオアゲートが他方の入力に信号＠ＯＥ＠を
受信することを特徴とする特許請求の範囲第２項に記載
のデバイス。 - （９）記憶ループがクロック信号φ１によって制御され
る２つの転送ゲートから成ることを特徴とする特許請求
の範囲第２項に記載デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8617041 | 1986-12-05 | ||
| FR8617041A FR2607955B1 (fr) | 1986-12-05 | 1986-12-05 | Dispositif d'autosynchronisation des circuits de sortie d'une memoire |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63149898A true JPS63149898A (ja) | 1988-06-22 |
Family
ID=9341607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62307339A Pending JPS63149898A (ja) | 1986-12-05 | 1987-12-04 | メモリの出力回路の自己同期デバイス |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4879693A (ja) |
| EP (1) | EP0271406B1 (ja) |
| JP (1) | JPS63149898A (ja) |
| DE (1) | DE3778851D1 (ja) |
| FR (1) | FR2607955B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3114237B2 (ja) * | 1991-04-30 | 2000-12-04 | 日本電気株式会社 | 半導体記憶装置 |
| EP0527015A2 (en) * | 1991-08-06 | 1993-02-10 | AT&T Corp. | Low power signaling using output impedance delay |
| US5651126A (en) * | 1992-06-26 | 1997-07-22 | Apple Computer, Inc. | Method and apparatus for reducing transitions on computer signal lines |
| FR2694826B1 (fr) * | 1992-08-13 | 1994-09-16 | Thomson Composants Militaires | Circuit intégré de mémoire avec protection contre des perturbations. |
| US5724288A (en) * | 1995-08-30 | 1998-03-03 | Micron Technology, Inc. | Data communication for memory |
| JP3246443B2 (ja) * | 1998-05-28 | 2002-01-15 | 日本電気株式会社 | 同期式バッファ回路及びこれを用いたデータ伝送回路 |
| CN112332811B (zh) * | 2020-11-27 | 2023-03-14 | 温州大学 | 一种同步信号发生电路 |
| CN112532241B (zh) * | 2020-11-27 | 2023-03-24 | 温州大学 | 一种基于时间竞争的同步信号生成电路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59221891A (ja) * | 1983-05-31 | 1984-12-13 | Toshiba Corp | スタテイツク型半導体記憶装置 |
| JPS60119698A (ja) * | 1983-12-01 | 1985-06-27 | Fujitsu Ltd | 半導体メモリ |
| DE3435752A1 (de) * | 1984-09-28 | 1986-04-10 | Siemens AG, 1000 Berlin und 8000 München | Schaltung zur zwischenspeicherung digitaler signale |
| FR2576132B1 (fr) * | 1985-01-15 | 1990-06-29 | Eurotechnique Sa | Memoire en circuit integre |
| FR2576133B1 (fr) * | 1985-01-15 | 1991-04-26 | Eurotechnique Sa | Memoire en circuit integre a haute fiabilite |
| JPS61283092A (ja) * | 1985-06-06 | 1986-12-13 | Mitsubishi Electric Corp | リセツトあるいはセツト付記憶回路を有した半導体集積回路 |
| US4771405A (en) * | 1986-04-14 | 1988-09-13 | Motorola, Inc. | Hidden control bits in a control register |
-
1986
- 1986-12-05 FR FR8617041A patent/FR2607955B1/fr not_active Expired
-
1987
- 1987-12-03 US US07/128,169 patent/US4879693A/en not_active Expired - Lifetime
- 1987-12-04 DE DE8787402760T patent/DE3778851D1/de not_active Expired - Fee Related
- 1987-12-04 EP EP87402760A patent/EP0271406B1/fr not_active Expired - Lifetime
- 1987-12-04 JP JP62307339A patent/JPS63149898A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| FR2607955A1 (fr) | 1988-06-10 |
| FR2607955B1 (fr) | 1989-02-10 |
| DE3778851D1 (de) | 1992-06-11 |
| US4879693A (en) | 1989-11-07 |
| EP0271406A1 (fr) | 1988-06-15 |
| EP0271406B1 (fr) | 1992-05-06 |
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