CN112332811B - 一种同步信号发生电路 - Google Patents

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Abstract

本发明提供一种同步信号发生电路，包括：PWM模块、定时器、上电延时电路、D触发器U1、D触发器U2、三态门G1、与门G2和同步信号Syn的接线端子J。本发明提出的同步信号发生电路具有很强的抗干扰能力、可靠性和支持系统进行热插拔。相较于现有的主从同步方案和通信总线同步方案，本发明只需很少的常用元件及导线连接即可实现系统同步信号的产生，具有结构简单，成本低、速度快、抗干扰能力强、可靠性高和实用性好等特点。

Description

一种同步信号发生电路
技术领域
本发明涉及一种同步信号发生电路，适用于产生多个设备的同步控制信号。
背景技术
在机械、电子、电气、电力、计算机、化工等控制等领域，通常需要对多个设备进行同步控制。例如：在太阳能发电系统中，逆变器并联供电时需要同步输出电压的相位；在UPS供电时，逆变器并联供电时同样需要同步输出电压的相位；在多轴数控加工领域，需要对多个自由度的控制器进行同步调节控制。同步控制性能直接关系到系统的输出性能，甚至关系到系统的安全可靠运行。由此可知，同步信号是实现同步控制的前提条件。
现有的同步信号主要由两种方案实现：一、外部同步信号方案——外部设备提供一个基准信号作为同步信号。其存在主要问题是可靠性差。一旦同步信号发生器发生故障或丢失，则系统不能实现同步控制，引起整个系统控制紊乱，导致系统故障。二、基于通信总线的同步方案——系统的每个设备通过通信总线将具有唯一特性的识别码(例如芯片的SN号)发送给其他的设备，并且接收系统其他设备的识别码。然后，基于系统中所有设备的识别码，通过特定算法(例如求解识别码值最大或最小值)确定系统中的主模块。主模块就担负起协调控制整个系统的功能，包括同步、均流、状态信息上传和命令下发等。
现有的同步信号产生方法，要么可靠性差，要么需要通信总线组网和复杂的算法，其在成本、可靠性、电路规模、软件程序复杂性等方面的缺陷均比较突出。
发明内容
本发明的目的在于克服上述不足之处，提供了一种结构简单，成本低、速度快、抗干扰能力强、可靠性高和实用性好的同步信号发生电路。如将该电路嵌入到设备中，可为复杂系统的同步控制提供稳定可靠的同步信号。
本发明提供一种同步信号发生电路，其包括：
⑴PWM模块，其定时时钟端CLK与所述系统时钟信号SysCLK连接，其启动使能端EN与所述上电延时电路的输出端连接，其输出PWM信号PWM(t)与所述三态门G1的输入端连接，其输出溢出脉冲信号OV(t)与所述与门G2的一个输入连接；
⑵看门狗定时器，其启动使能端EN与逻辑“1”连接、其定时计数器上升沿复位端RST与所述同步信号Syn连接，其输出溢出端OV与所述D触发器U1及D触发器U2的清零端CLR连接，输出低脉冲信号CLR(t)；
⑶上电延时电路，与所述PWM模块连接，并给于所述PWM模块延时Td时间启动；
⑷系统时钟信号SysCLK，与所述PWM模块连接，作为定时时钟源；
⑸与门G2，其一个输入与所述PWM模块的OV(t)连接，其另一个输入与所述D触发器U1的
Figure BDA0002802005070000021
连接，其输出与所述D触发器U2的上升沿触发端连接；
⑹D触发器U2，其数据端D和低电平有效置1端SET均与逻辑“1”连接，其低电平有效清零端CLR与所述看门狗定时器的溢出端OV连接，接收其清零信号CLR(t)，其上升沿触发端与所述与门G2的输出端连接，其输出端Q与所述三态门G1的控制端连接，输出CTL(t)实现对三态门的控制；
⑺三态门G1，其输入端与所述PWM模块的PWM(t)连接、其控制端与所述D触发器U2的输出CTL(t)连接，其输出端与同步信号Syn连接；
⑻D触发器U1，其低电平有效置1端SET和数据端D均与逻辑“1”连接，其低电平有效清零端CLR与所述看门狗定时器的溢出端OV连接，接收其清零信号CLR(t)，其上升沿触发端与所述同步信号Syn连接，其输出端
Figure BDA0002802005070000031
与与门G2的一个输入相联，输出信号
Figure BDA0002802005070000032
⑼接线端子J，用于接入/输出同步信号Syn。
本发明与现有的依靠外部信号源同步方案相比，具有以下优势：
本发明采用非主从、基于时间竞争动态同步方案，与静态主从同步方案相比较，即便当前提供同步信号Syn的电路拔出或者因故障导致信号丢失，其会在设定时间内从剩余的PWM信号中通过时间竞争重新产生一个新的同步信号，因而具有更高的可靠性；
由于各电路PWM中断溢出信号OV(t)出现时间存在差异，基于该差异选择PWM溢出信号OV(t)出现最早的电路其对应输出的PWM信号为Syn，因而同步信号Syn唯一。
本发明支持电路进行热插拔，以及能有效抑制因接触不良、元件失效或者干扰等原因导致Syn信号短时间丢失，具有很强的抗干扰能力和稳定可靠性。
与通过通信总线进行同步方案相比较，本发明具有以下几点优势：首先，本发明不需要进行数据交换；其次，同步信号的频率完全由PWM信号的频率决定，同步信号频率的带宽很大。而通信总线同步方案受限于通信波特率及各种校验，所以同步信号频率的带宽有限；再次，各个电路几乎能同时获取到同步信号Syn。因为，同步信号Syn会同时出现在各个电路的接线端子J，故所有模块能同时接收到同步信号Syn，理论上不存在时间差异。然而，通信总线同步方案从发出同步信号到接收到同步信号，由于数据传送，接收和校验及程序处理等过程，会导致各个模块获取同步信号的时间上存在一定差异；然后，本发明提供的同步信号发生电路不需要通信协议，不会影响模块内部软件的运行，可以对不同型号，不同厂家的模块进行同步，因而具有广泛的兼容性；最后，本发明提供的同步信号发生电路所需电子元件均为常用元件和模块，具有实现方便、成本低，性价比高、稳定可靠等优势。
附图说明
图1为集成有同步信号发生电路的系统连接示意图。
图2为同步信号发生电路图。
具体实施方式
下面结合附图对本发明实施例作进一步说明：
图1所示为集成有本发明提供一种同步信号发生电路的系统连接示意图，其通过导线将所有模块的同步信号发生电路接线端子连接在一起，该导线上的信号即为同步信号Syn。
图2为同步信号发生电路图，其包括：
⑴PWM模块，其定时时钟端CLK与所述系统时钟信号SysCLK连接，其启动使能端EN与所述上电延时电路的输出端连接，其输出PWM信号PWM(t)与所述三态门G1的输入端连接，其输出溢出脉冲信号OV(t)与所述与门G2的一个输入连接；
⑵看门狗定时器，其启动使能端EN与逻辑“1”连接、其定时计数器上升沿复位端RST与所述同步信号Syn连接，其输出溢出端OV与所述D触发器U1及D触发器U2的清零端CLR连接，输出低脉冲信号CLR(t)；
⑶上电延时电路，与所述PWM模块连接，并给于所述PWM模块延时Td时间启动；
⑷系统时钟信号SysCLK，与所述PWM模块连接，作为定时时钟源；
⑸与门G2，其一个输入与所述PWM模块的OV(t)连接，其另一个输入与所述D触发器U1的
Figure BDA0002802005070000051
连接，其输出与所述D触发器U2的上升沿触发端连接；
⑹D触发器U2，其数据端D和低电平有效置1端SET均与逻辑“1”连接，其低电平有效清零端CLR与所述看门狗定时器的溢出端OV连接，接收其清零信号CLR(t)，其上升沿触发端与所述与门G2的输出端连接，其输出端Q与所述三态门G1的控制端连接，输出CTL(t)实现对三态门的控制；
⑺三态门G1，其输入端与所述PWM模块的PWM(t)连接、其控制端与所述D触发器U2的输出CTL(t)连接，其输出端与同步信号Syn连接；
⑻D触发器U1，其低电平有效置1端SET和数据端D均与逻辑“1”连接，其低电平有效清零端CLR与所述看门狗定时器的溢出端OV连接，接收其清零信号CLR(t)，其上升沿触发端与所述同步信号Syn连接，其输出端
Figure BDA0002802005070000052
与与门G2的一个输入相联，输出信号
Figure BDA0002802005070000053
⑼接线端子J，用于接入/输出同步信号Syn。
所述上电延迟，用于延迟Td时间使能PWM开始工作，Td满足：Td＞Ts。为方便实现，取Td＝K×Ts。其中K为大于1的正整数，本发明取K＝10；
所述PWM模块的周期寄存器PRD设置为Ts，用于设定PWM信号PWM(t)和溢出脉冲信号OV(t)的周期为Ts，本发明取Ts＝0.1s；
所述PWM模块的比较寄存器CMP设置为Tc，满足：0<Tc<Ts，Tc用于设置PWM(t)的占空比。为方便实现，可将Tc设定为Ts/2，即占空比为0.5；
所述PWM模块的EN为PWM模块工作使能，用于启动/停止PWM模块的工作；
所述PWM模块的OV用于输出PWM模块溢出信号脉冲OV(t)；
所述PWM模块的CLK用于接入PWM的系统时钟SysCLK。
所述三态门G1的输出端连接同步信号Syn端子。
所述与门G2用于实现最早出现的溢出信号OV(t)输出到D触发器U2的上升沿控制端，产生一个上升沿，进而使能CTL为高，控制PWM(t)连接到同步信号Syn。对于不是最早出现溢出信号OV(t)的电路，则D触发器U2的上升沿控制端和输出信号CTL保持低电平，从而阻断PWM(t)与同步信号Syn的连接。
所述D触发器U2的上升沿控制端与G2的输出端连接，用于实现最早出现溢出信号OV(t)的电路其PWM(t)经过三态门连接到同步信号Syn接线端子上，即PWM(t)就是Syn；
所述D触发器U1，其初始状态的输出
Figure BDA0002802005070000061
如果本电路是经过延迟之后最早出现溢出信号OV(t)的电路，则在溢出时刻T，有OV(T)＝1和
Figure BDA0002802005070000062
从而D触发器U2的上升沿控制端出现上升沿，CTL从0翻转为1，控制三态门开通，实现本电路的PWM(t)连接到同步信号Syn。之后，D触发器U1的上升沿触发端出现Syn信号，其
Figure BDA0002802005070000071
从1翻转为0，即
Figure BDA0002802005070000072
进而将本电路和其他所有电路的与门G2的输出保持为0，导致其他电路的输出控制信号CTL保持为0，对应的三态门断开，阻断其他电路的PWM信号PWM(t)
所述看门狗定时器的启动使能端EN与逻辑“1”连接，即只要电路上电就开始进行定时。看门狗定时器的设定时间TWD应满足：TWD>Ts。为方便设计，本发明取TWD＝5×Ts，即TWD＝0.5s。看门狗定时器的上升沿复位触发端连接同步信号Syn。只要Syn出现上升沿，就将看门狗定时器的定时值复位到零。看门狗定时器的OV端输出溢出脉冲信号CLR(t)，其工作原理是：当看门狗定时器的定时值小于设定值时，CLR(t)＝1；当看门狗定时器的定时值不小于设定值时，CLR(t)＝0，同时复位看门狗定时器的定时值为零。
所述系统时钟信号SysCLK，为所述PWM模块提供定时时钟源；
所述接线端子J，用于连接所有电路，并输出同步信号Syn。
综上所述，本发明提供的一种同步信号发生电路不但具有很强的抗干扰能力、可靠性和支持系统进行热插拔，而且只需很少的常用元件及导线连接即可实现系统同步信号的产生，具有结构简单，成本低、速度快、抗干扰能力强、可靠性高和实用性好等特点。
实施例不应视为对本发明的限制，任何基于本发明的精神所作的改进，都应在本发明的保护范围之内。

Claims (1)

1.一种同步信号发生电路，其特征在于：其包括：
⑴PWM模块，其定时时钟端CLK与系统时钟信号SysCLK连接，其启动使能端EN与上电延时电路的输出端连接，其输出PWM信号PWM(t)与三态门G1的输入端连接，其输出溢出脉冲信号OV(t)与与门G2的一个输入连接；
⑵看门狗定时器，其启动使能端EN与逻辑“1”连接、其定时计数器上升沿复位端RST与同步信号Syn连接，其输出溢出端OV与D触发器U1及D触发器U2的清零端CLR连接，输出低电平脉冲信号CLR(t)；
⑶上电延时电路，与所述PWM模块连接，并给于所述PWM模块延时Td时间启动；取Td＝K×Ts；其中K为大于1的正整数；
⑷系统时钟信号SysCLK，与所述PWM模块连接，作为定时时钟源；
⑸与门G2，其一个输入与所述PWM模块的OV(t)连接，其另一个输入与所述D触发器U1的Q(t)连接，其输出与所述D触发器U2的上升沿触发端连接；
⑹D触发器U2，其数据端D和低电平有效置1端SET均与逻辑“1”连接，其低电平有效清零端CLR与所述看门狗定时器的溢出端OV连接，接收其清零信号CLR(t)，其上升沿触发端与所述与门G2的输出端连接，其输出端Q与所述三态门G1的控制端连接，输出CTL(t)实现对三态门的控制；
⑺三态门G1，其输入端与所述PWM模块的PWM(t)连接、其控制端与所述D触发器U2的输出CTL(t)连接，其输出端与同步信号Syn连接；
⑻D触发器U1，其低电平有效置1端SET和数据端D均与逻辑“1”连接，其低电平有效清零端CLR与所述看门狗定时器的溢出端OV连接，接收其清零信号CLR(t)，其上升沿触发端与所述同步信号Syn连接，其输出端Q与与门G2的一个输入相联，输出信号Q(t)；
⑼接线端子J，用于接入或输出同步信号Syn。
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