CN111308952B - 一种基于fpga的plc背板总线通信系统及设备 - Google Patents

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Abstract

本发明提供一种基于FPGA的PLC背板总线通信系统及设备，包括：PLC处理器模块以及多个I/O模块；PLC处理器模块通过U型连接器与I/O模块连接；PLC处理器模块与I/O模块的通信通过FPGA配置而成的BLVDS通信总线通信连接；I/O模块之间通过U型连接器互联；配置为末端的I/O模块连接有末端端子。FPGA的PLC背板总线通信系统通过配置FPGA芯片来形成BLVDS差分标准信号，避免采用可编程逻辑器件的漏洞，进而避免可编程逻辑器件后门所带来的信息安全隐患。

Description

一种基于FPGA的PLC背板总线通信系统及设备
背景技术
PLC作为一种可编程、模块化、易维护、高可靠的控制设备，在工业、航空、航天、航海、武器装备控制领域已广泛应用，其中不乏对安全性、数据传输速度、可靠性提出更高要求的事关国计民生的关键控制系统。PLC的背板总线通信技术是决定PLC主机与扩展IO通讯速率和可靠性的关键技术。
BLVDS电平标准是由LVDS延伸出的一种低摆幅的高速差分传输电平标准，其通过一对平行等长且阻抗受控的差分传输线进行数据的传输，具有抗干扰性强、功耗低、速率高的特点，适合作为控制系统的高速总线。市场上支持BLVDS的器件也有很多可供选择。相比专用的BLVDS接口芯片，现场可编程逻辑门阵列(FPGA)的BLVDS接口作为总线收发器具有设计灵活、支持高速、方便缓存等优势。
现有的PLC安全性难以保障。现有PLC多采用SPI、RS485、FLEXRAY、CAN等作为背板总线，这些总线虽然有各自的优点，但在部分需要较大数据量交换的控制系统中，此类总线会较大程度影响系统的性能。
发明内容
为了克服上述现有技术中的不足，本发明提供一种基于FPGA的PLC背板总线通信系统，包括：PLC处理器模块以及多个I/O模块；
PLC处理器模块通过U型连接器与I/O模块连接；
PLC处理器模块与I/O模块的通信通过FPGA配置而成的BLVDS通信总线通信连接；
I/O模块之间通过U型连接器互联；
配置为末端的I/O模块连接有末端端子。
进一步需要说明的是，PLC处理器模块包括：处理器，串行解串器芯片，锁相环模块，FPGA模块以及板间连接器；
处理器通过FPGA模块连接板间连接器；
串行解串器芯片分别与板间连接器和处理器连接；
串行解串器芯片向处理器传输serdes信号，向板间连接器传输serdes恢复信号以及获取板间连接器传输的serdes参考时钟信号；
锁相环模块与板间连接器连接；锁相环模块通过板间连接器向FPGA模块发送FPGA时钟信号；
锁相环模块通过板间连接器获取参考锁相环时钟信号。
进一步需要说明的是，PLC处理器模块包括两个串行解串器芯片和两个锁相环模块；
串行解串器芯片和锁相环模块对应形成串行化电路；
两个串行化电路互为主备关系；
每个串行解串器芯片分别与板间连接器和处理器连接；
每个锁相环模块分别与板间连接器连接。
进一步需要说明的是，锁相环模块由鉴相器、环路滤波器和压控振荡器组成；
进一步需要说明的是，I/O模块包括：至少两个IO接口驱动防护电路以及至少两个模块间连接器；
IO接口驱动防护电路与模块间连接器的数量相匹配，且IO接口驱动防护电路与模块间连接器连接；
模块间连接器通过IO接口驱动防护电路与板间连接器连接。
本发明还提供一种设备，包括：PLC背板总线通信系统。
从以上技术方案可以看出，本发明具有以下优点：
基于FPGA的PLC背板总线通信系统通过配置FPGA芯片来形成BLVDS差分标准信号，避免采用可编程逻辑器件的漏洞，进而避免可编程逻辑器件后门所带来的信息安全隐患。
其中，BLVDS具备大约250mV的低压差分信号以及快速的过渡时间，可以达到超过1Gbps的高数据传输速率；采用简单的终端配置，使接口器件的功耗最小化，产生很少的噪声，支持模块热插拔和以500Mbps的速率驱动重载多点总线；通过两组串行化电路，形成PLC处理器模块传输数据的冗余备份，数据传输更加可靠。
附图说明
为了更清楚地说明本发明的技术方案，下面将对描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为基于FPGA的PLC背板总线通信系统整体示意图；
图2为PLC处理器模块示意图；
图3为I/O模块示意图。
具体实施方式
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
附图中所示的方框图仅仅是功能实体，不一定必须与物理上独立的实体相对应。即，可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口、装置或单元的间接耦合或通信连接，也可以是电的，机械的或其它的形式连接。
本发明提供一种基于FPGA的PLC背板总线通信系统，如图1所示，包括：PLC处理器模块1以及多个I/O模块2；PLC处理器模块1通过U型连接器3与I/O模块2连接；PLC处理器模块1与I/O模块2的通信通过FPGA配置而成的BLVDS通信总线通信连接；I/O模块2之间通过U型连接器3互联；配置为末端的I/O模块2连接有末端端子4。
本发明中的PLC处理器模块1包括：处理器11，串行解串器芯片13，锁相环模块14，FPGA模块12以及板间连接器15；处理器通过FPGA模块12连接板间连接器15；串行解串器芯片13分别与板间连接器15和处理器连接；串行解串器芯片13向处理器传输serdes信号，向板间连接器15传输serdes恢复信号以及获取板间连接器15传输的serdes参考时钟信号；锁相环模块14与板间连接器15连接；锁相环模块14通过板间连接器15向FPGA模块12发送FPGA时钟信号；锁相环模块14通过板间连接器15获取参考锁相环时钟信号。
其中，SERDES是英文SERializer(串行器)/DESerializer(解串器)的简称。serdes信号是时分多路复用(TDM)、点对点(P2P)的串行通信技术。即在发送端多路低速并行信号被转换成高速串行信号，经过传输媒体(光缆或铜线)，最后在接收端高速串行信号重新转换成低速并行信号。这种点对点的串行通信技术充分利用传输媒体的信道容量，减少所需的传输信道和器件引脚数目，提升信号的传输速度，从而大大降低通信成本。
本发明涉及的PLC处理器模块1通过国产FPGA模块12提供的BLVDS电平连接在一起的总线型结构。PLC处理器模块1核心电路发送的是多路并行数据信号，在PLC各模块之间进行数据传输时，通过串行/解串器将核心电路发送的多路并行数据信号进行串行化处理。
为保证传输数据更加可靠，PLC处理器模块1包括两个串行解串器芯片13和两个锁相环模块14；串行解串器芯片13和锁相环模块14对应形成串行化电路；两个串行化电路互为主备关系；每个串行解串器芯片13分别与板间连接器15和处理器连接；每个锁相环模块14分别与板间连接器15连接。
也就是PLC处理器模块1采用两组串行化电路，正常工作情况下一组作为系统数据传输路径实现数据收发，另外一组作为冗余备份，当工作路径出现故障时，可以即时切换至冗余网络，从而最大限度减少路径故障对数据通信的影响。为实现多个PLC之间的高速通信，同时使用PLL进行了时钟同步化处理。PLC处理器模块1保证通信链路中数据在并行转串行以及串行转并行的传输可靠性。
在本发明中的系统，采用国产FPGA设计PLC处理器模块1及I/O模块2，之间通过U型连接器3进行物理连接。在PLC处理器模块1与各扩展I/O模块2形成的通信系统中，各模块均为通信系统中的通讯子卡。PLC处理器模块1与各I/O模块2FPGA间通过FPGA提供的BLVDS电平信号形成总线连接，即用FPGA作为BLVDS的接收/驱动芯片。
作为本发明中的FPGA不具体限定型号，因PLC处理器模块1的核心电路发出的是多路并行数据信号，需通过串行化处理后通过BLVDS总线传输，本实施例采用串行解串器芯片，即TLK1501进行串行处理，串行解串器芯片同时还起到将通信链路中的串行数据信号解串为并行数据信号反馈核心电路处理的作用。基于国产FPGA配置PLC处理器模块1的BLVDS差分标准电平驱动电路，将BLVDS信号连接至PLC处理器模块1的板间连接器15进行通信。
为保证处理器模块与各I/O模块2所通信时钟同步，在处理器模块通信链路中加锁相环模块14。锁相环模块14由鉴相器、环路滤波器和压控振荡器组成；鉴相器用来鉴别输入信号与输出信号之间的相位差，并输出误差电压,误差电压中的噪声和干扰成分被低通性质的环路滤波器滤除，形成压控振荡器的控制电压。控制电压作用于压控振荡器的结果是把它的输出振荡频率拉向环路输入信号频率，当二者相等时，环路被锁定。在该链路中，串行解串器从接收的高速串行数据中恢复出时钟信号，此时钟信号作为锁相环的输入时钟信号，鉴相器用来鉴别输入信号与本地压控振荡器输出的时钟信号之间的相位差，并输出误差电压，误差电压经环路滤波器之后控制压控振荡器，从而调整压控振荡器的输出时钟信号频率和相位，达到输入时钟信号与压控振荡器输出时钟信号同步的目的。
本发明中，如图3所示，I/O模块2包括：至少两个IO接口驱动防护电路22以及至少两个模块间连接器23；IO接口驱动防护电路22与模块间连接器23的数量相匹配，且IO接口驱动防护电路22与模块间连接器23连接；模块间连接器23通过IO接口驱动防护电路22与板间连接器15连接。这样基于国产FPGA配置PLC各I/O模块2的BLVDS差分标准电平驱动电路，将BLVDS信号连接至I/O模块2。
基于上述通信系统本发明还提供一种设备，其特征在于，包括：PLC背板总线通信系统。
通过以上的实施方式的描述，本领域的技术人员易于理解，这里描述的具有PLC背板总线通信系统的设备可以通过软件实现，也可以通过软件结合必要的硬件的方式来实现。
所属技术领域的技术人员能够理解，具有PLC背板总线通信系统的各个方面可以实现为系统、方法或程序产品。因此，本公开的各个方面可以具体实现为以下形式，即：完全的硬件实施方式、完全的软件实施方式(包括固件、微代码等)，或硬件和软件方面结合的实施方式，这里可以统称为“电路”、“模块”或“系统”。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (6)

1.一种基于FPGA的PLC背板总线通信系统，其特征在于，包括：PLC处理器模块以及多个I/O模块；
PLC处理器模块通过U型连接器与I/O模块连接；
PLC处理器模块与I/O模块的通信通过FPGA配置而成的BLVDS通信总线通信连接；
I/O模块之间通过U型连接器互联；
配置为末端的I/O模块连接有末端端子；
PLC处理器模块包括：处理器，串行解串器芯片，锁相环模块，FPGA模块以及板间连接器；
处理器通过FPGA模块连接板间连接器；
串行解串器芯片分别与板间连接器和处理器连接；
串行解串器芯片向处理器传输serdes信号，向板间连接器传输serdes恢复信号以及获取板间连接器传输的serdes参考时钟信号；
锁相环模块与板间连接器连接；锁相环模块通过板间连接器向FPGA模块发送FPGA时钟信号；
锁相环模块通过板间连接器获取参考锁相环时钟信号；
PLC处理器模块包括两个串行解串器芯片和两个锁相环模块；
串行解串器芯片和锁相环模块对应形成串行化电路；
两个串行化电路互为主备关系；
每个串行解串器芯片分别与板间连接器和处理器连接；
每个锁相环模块分别与板间连接器连接。
2.根据权利要求1所述的基于FPGA的PLC背板总线通信系统，其特征在于，
锁相环模块由鉴相器、环路滤波器和压控振荡器组成；
鉴相器用于鉴别输入信号与输出信号之间的相位差，并输出误差电压,误差电压中的噪声和干扰成分被低通性质的环路滤波器滤除，形成压控振荡器的控制电压；
控制电压作用于压控振荡器，把压控振荡器的输出振荡频率拉向环路输入信号频率，当二者相等时，环路被锁定。
3.根据权利要求2所述的基于FPGA的PLC背板总线通信系统，其特征在于，
鉴相器用来鉴别输入信号与输出信号之间的相位差，并输出误差电压,误差电压中的噪声和干扰成分被低通性质的环路滤波器滤除，形成压控振荡器的控制电压；控制电压作用于压控振荡器的结果是把它的输出振荡频率拉向环路输入信号频率，当二者相等时，环路被锁定。
4.根据权利要求1所述的基于FPGA的PLC背板总线通信系统，其特征在于，
I/O模块包括：至少两个IO接口驱动防护电路以及模块间连接器；
模块间连接器通过IO接口驱动防护电路与板间连接器连接。
5.根据权利要求1所述的基于FPGA的PLC背板总线通信系统，其特征在于，
板间连接器与IO接口驱动防护电路之间通过BLVDS总线连接。
6.一种设备，其特征在于，包括：如权利要求1至5任意一项所述PLC背板总线通信系统。
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