CN103118257A - 高清视频格式的数据传输集成接口 - Google Patents
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Abstract
本发明公开了高清视频格式的数据传输集成接口，包括：高清视频格式的数据接口发送装置；高清视频格式的数据接口接收装置；所述发送串行解串器和所述接收串行解串器共用一组serdes芯片；发送侧的所述发送装置与接收侧对应的接收装置通过物理链路相连；接收侧的所述接收装置与发送侧对应的发送装置通过物理链路相连。采用本发明，可以将发送装置、接收装置集成到一个FPGA接口当中，使该集成接口既能用于发送侧，也能用于接收侧，提高了接口的适用性。另外，通过一组serdes芯片既能充当发送串行解串器，也能充当接收串行解串器，故而本接口结构简单。同时，也具有可靠性高，接口信号清晰易用的优势，方便芯片之间或者单板之间的视频数据的传输。
Description
技术领域
本发明涉及视频信号传输技术，特别是涉及高清视频格式的数据传输集成接口。
背景技术
数字高清电视的720p、1080i和1080p是由美国电影电视工程师协会确定的高清标准格式，其中1080p被称为目前数字电视的顶级显示格式，这种格式的电视在逐行扫描下能够达到1920×1080的分辨率。目前视频处理领域不仅仅电视在追求这个标准，大型拼接墙等其他系统也在努力达到这个标准，以追求更好的视觉效果。处理高清视频自然离不开硬件接口，因为视频系统中经常需要在芯片之间或者单板之间传输视频数据。现在各大FPGA公司很少有专门用来传输视频数据的高速接口的IP，工程师往往把通信领域的IP拿来使用。通信领域的高速接口IP可以借用，但在使用上很不方便，工程师需要更改接口信号，同时数据通信领域的接口IP往往消耗FPGA资源较大。
发明内容
基于此，有必要针对上述问题，提供一种高清视频格式的数据传输集成接口，能够使接口信号清晰易用，而且可靠性高、结构简单。
一种高清视频格式的数据接口发送装置，包括：
与视频格式数据输入端口相连的视频数据编码模块，该模块具体包括与所述输入端口相连的CRC编码单元，与该CRC编码单元相连的首尾标志位添加单元，与该首尾标志位添加单元相连的数据位宽转换单元；
连接在所述视频数据编码模块与视频数据处理模块之间的发送先入先出模块；
所述视频数据处理模块，具体包括通过所述发送先入先出模块与所述数据位宽转换单元相连的环形寄存器，与该环形寄存器相连的发送串行解串器，与所述发送串行解串器、所述环形寄存器分别相连的控制码添加单元。
实施本实施例，具有如下有益效果：
本发明提供的高清视频格式的数据接口发送装置结构简单，通过视频数据编码模块完成对视频数据的前置处理，最后经过视频数据处理模块发送出去。由于本发明借助通信领域的串行解串器进行改造，可靠性高，接口信号清晰易用，方便芯片之间或者单板之间的视频数据的发送。
相应地，一种高清视频格式的数据接口接收装置，包括：
通过物理链路与数据接口发送装置相连的视频数据接收模块，该模块具体包括与所述发送串行解串器相对应的接收串行解串器，与该接收串行解串器相连的数据逻辑提取单元；
连接在所述视频数据接收模块与视频数据解码模块之间的接收先入先出模块；
所述视频数据解码模块，具体包括通过所述接收先入先出模块与所述数据逻辑提取单元相连的数据位宽还原单元，与该数据位宽还原单元相连的首尾标志位去除单元，与该首尾标志位去除单元相连的CRC解码单元，与该CRC解码单元相连的视频格式数据输出端口。
实施本实施例，具有如下有益效果：
本发明提供的高清视频格式的数据接口接收装置结构简单，通过视频数据接收模块完成对上级发送装置的数据处理，经过视频数据解码模块进行相应的解码、校验操作，最后发送给用户侧。由于本发明借助通信领域的串行解串器进行改造，可靠性高，接口信号清晰易用，方便芯片之间或者单板之间的视频数据的接收。
相应地，一种高清视频格式的数据传输集成接口，包括：
如前所述的高清视频格式的数据接口发送装置；
如前所述的高清视频格式的数据接口接收装置；
所述发送串行解串器和所述接收串行解串器共用一组serdes芯片；
发送侧的所述发送装置与接收侧对应的接收装置通过物理链路相连；
接收侧的所述接收装置与发送侧对应的发送装置通过物理链路相连。
实施本实施例，具有如下有益效果：
本发明提供的高清视频格式的数据传输集成接口，通过将发送装置、接收装置集成到一个FPGA接口当中，使该集成接口既能用于发送侧，也能用于接收侧，提高了接口的适用性。另外，通过一组serdes芯片既能充当发送串行解串器，也能充当接收串行解串器，故而本接口结构简单。同时，也具有可靠性高，接口信号清晰易用的优势，方便芯片之间或者单板之间的视频数据的传输。
附图说明
图1为本发明高清视频格式的数据接口发送装置的示意图；
图2为本发明发送装置的控制码添加单元示意图；
图3为本发明高清视频格式的数据接口接收装置的示意图；
图4为本发明接收装置的视频数据接收模块示意图；
图5为本发明高清视频格式的数据传输集成接口的示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述。
图1为本发明高清视频格式的数据接口发送装置的示意图。如图1所示：
与视频格式数据输入端口相连的视频数据编码模块，该模块具体包括与所述输入端口相连的CRC编码单元，与该CRC编码单元相连的首尾标志位添加单元，与该首尾标志位添加单元相连的数据位宽转换单元；
连接在所述视频数据编码模块与视频数据处理模块之间的发送先入先出模块；
所述视频数据处理模块，具体包括通过所述发送先入先出模块与所述数据位宽转换单元相连的环形寄存器，与该环形寄存器相连的发送串行解串器，与所述发送串行解串器、所述环形寄存器分别相连的控制码添加单元。
视频数据编码模块的功能是对发送的数据进行CRC编码和校验、头尾标志处理、数据位宽变换和跨时钟域处理。具体地，结合视频格式数据的需要，对输入的每行图像数据（位宽是24位）进行CRC16编码，然后在每行的头部和尾部分别加入一个24位的控制字段，控制字段如下表所示：
加入控制字段的目的是为了方便接收侧接收数据和CRC校验位、图像帧起始标志的传输；然后进行数据位宽变换把24位数据转换为48位数据存入到发送先入先出模块。在其中一个实施例当中，所述发送先入先出模块可以采用异步FIFO，异步FIFO可以实现数据的跨时钟域处理。另外，先入先出模块也可以用其它具有类似功能的先入先出电路或单片予以实现。
当先入先出模块中存满一行图像数据时，从先入先出模块中读出48位的数据存入位宽为16的环形寄存器中，该环形寄存器由16个位宽为16的寄存器组成，有相应的控制地址逻辑，当环形寄存器将满时（超过12个寄存器被占用）不可再读异步FIFO，每次从环形寄存器中连续读出2个寄存器数据（2个寄存器数据共32位，与用户侧接口位宽一致）发送给发送串行解串器。经过串行解串器的处理，再将视频数据向外传输。
基于高速串行解串器的数据传输，能够增加带宽，减少信号数量，同时带来了诸如减少布线冲突、降低开关噪声、更低的功耗和封装成本等许多好处。各大FPGA公司的FPGA上都集成有串行解串器的硬核，串行解串器的硬核包括了串并/并串转换、时钟数据恢复等模拟电路的功能，又包括了8B10B编码/解码、字符同步、通道绑定、时钟修正等链路层的功能。现在有的厂家的串行解串器的速率已高达20G以上。本发明将通信领域的串行解串器硬核移植到高清视频数据的传输接口上，结合视频数据的需要设计了如图1所示的各个硬件模块，很好地利用了串行解串器固有的优势，同时也保证了视频的清晰度。
图2为本发明发送装置的控制码添加单元示意图。如图2所示，所述控制码添加单元，包括时钟修正码生成单元、同步码生成单元和通道绑定单元，其中，还包括：
与所述时钟修正码生成单元相连的优先发送单元，用于设定每隔预设时间连续发送预设数个时钟修正控制码。
在其中一个实施例当中，所述控制码添加单元，还包括：
与所述环形寄存器、所述优先发送单元分别相连的滞后发送单元，用于检测环形寄存器的溢满状态，以及时钟修正控制码的发送状态；该滞后发送单元还与同步码生成单元、通道绑定单元分别相连，用于在环形寄存器未满且时钟修正控制码为空余状态时，发送同步码或通道绑定码。
优选地，优先发送单元负责每隔40us时（本发明根据实际应用而自行调整）连续发送8个（本发明根据实际应用而自行调整）时钟修正控制码，发送时钟修正控制码优先于其他数据的发送（时钟修正功能保证发送和接收数据码元的误差在允许范围内，对接口稳定性极为重要，尤其是在发送和接收时钟不同源的情况下；在本发明实际应用中，每隔40us时连续发送8个时钟修正控制码，这时可能也有数据需要发送，但要优先发送时钟修正码以保证时钟修正功能的正确执行，待发送的数据可先在环形寄存器中缓存）。进一步地，在没有发送数据和时钟修正控制码时，发送字符同步码和通道绑定码。用环形寄存器的目的是方便位宽由48到32的转换，保证处理数据的带宽一致。
图3为本发明高清视频格式的数据接口接收装置的示意图。如图3所示：
通过物理链路与数据接口发送装置相连的视频数据接收模块，该模块具体包括与所述发送串行解串器相对应的接收串行解串器，与该接收串行解串器相连的数据逻辑提取单元；
连接在所述视频数据接收模块与视频数据解码模块之间的接收先入先出模块；
所述视频数据解码模块，具体包括通过所述接收先入先出模块与所述数据逻辑提取单元相连的数据位宽还原单元，与该数据位宽还原单元相连的首尾标志位去除单元，与该首尾标志位去除单元相连的CRC解码单元，与该CRC解码单元相连的视频格式数据输出端口。
接收原理：接收串行解串器接收到控制码元后实现字符同步、通道绑定、时钟修正，当字符同步和通道绑定完成后，由数据逻辑提取单元部分负责在校正字节顺序后，对接收到的数据辨认数据头标志字符（由于发送过程中，对每行数据加了头标志字符），辨认到头标志字符后把数据存入一个48位宽的接收先入先出模块，接收到尾标志字符后认为一行数据接收完毕。
从接收先入先出模块中读出数据，把控制字段中的CRC校验位和帧起始标志提取出来并把控制字段从数据中去掉，接着把48位数据转换为用户侧需要的24位，然后对数据进行CRC16校验，最后把数据送给用户侧。
本接收装置与前述发送装置相对应，在实际应用当中，可以分别制成发送侧接口、接收侧接口，成对使用。也可以将它们集成到一起，如后续图5所述。
图4为本发明接收装置的视频数据接收模块示意图。如图4所示，所述视频数据接收模块，还包括：
连接在所述接收串行解串器、所述数据逻辑提取单元之间的高低字节调整单元，用于在接收侧的字节顺序与发送侧不相同时，根据接收到的字符同步码、通道对齐码的高低字节和对应的控制码进行高低字节的校正。
由于发送侧在空闲时会发送字符同步码和通道对齐码，故此接收侧的字节顺序与发送侧不一定相同。进一步地，通过高低字节调整单元，对接收到的码元根据控制字符进行高低字节顺序校正，接收侧根据接收到的字符同步码和通道对齐码的高低字节和对应的控制码有效信号（serdes硬核输出信号）一致性进行高低字节校正，一旦确定好高低字节次序就不会再调整了。
在其中一个实施例当中，所述视频数据接收模块，还包括：
与所述接收串行解串器相连的时钟管理单元；与所述接收串行解串器相连的复位管理单元。
串行解串器还包括serdes自配的时钟与复位管理功能，用于对FPGA的片外时钟输入锁相环生成serdes所需要的时钟，同时产生serdes及相关逻辑电路所需要的复位信号。
图5为本发明高清视频格式的数据传输集成接口的示意图，包括：
如前所述的高清视频格式的数据接口发送装置；
如前所述的高清视频格式的数据接口接收装置；
所述发送串行解串器和所述接收串行解串器共用一组serdes芯片；
发送侧的所述发送装置与接收侧对应的接收装置通过物理链路相连；
接收侧的所述接收装置与发送侧对应的发送装置通过物理链路相连。
与图1至4不同，图5的接口将前述的发送装置、接收装置集成到一起，使其既能用于发送，也能用于接收。而且，这种集成是通过共用一组serdes芯片实现的，并非简单地将两组装置叠加在一起。这样的设计能够带来减少管脚、插口，简化内部结构的好处。
优选地，所述发送先入先出模块和/或所述接收先入先出模块为异步FIFO存储器。
以下，对本实施例做一下总结。图5是一个基于高速serdes（串行/解串器）的用于传输高清视频数据的全双工接口，用于图像视频处理系统中FPGA与FPGA之间的传输。对于下行的输入数据，发送装置的视频数据编码模块，完成用户侧发送数据的CRC编码、添加头尾标志字段和位宽转换，经过异步FIFO完成跨时钟域处理；对于上行的输出数据，接收装置的视频数据解码模块，完成跨时钟域处理、位宽变换、数据去头尾标志和CRC解码校验。本设计的核心是基于serdes硬核，serdes硬核实现8B/10B编码/解码、字符同步、通道绑定、时钟修正等功能。优选地，根据带宽设计的需要，所述一组serdes芯片可由2个2.5Gbit/s的serdes硬核级联组成，设置每个serdes的用户侧位宽为16位，用户侧时钟为125MHz，除serdes硬核以外，发送侧逻辑电路包括环形寄存器、控制码元发送逻辑等部分，接收侧逻辑电路包括数据高低字节调整、数据提取逻辑等部分，此外还有时钟复位管理模块。
发送过程包括：对发送侧的数据进行CRC16编码；根据vsync_in信号（视频同步信号）、视频分辨率和valid_in（数据有效信号）得出帧起始信号、帧结束信号、行起始结束信号，把这些信息和CRC16校验字段加入到头尾控制字段中，头尾控制字段加入到每行数据的头部和尾部，头部和尾部字段中还加有K码；数据由24位组合成48位，存入异步FIFO；当异步FIFO中存满一行数据时，从异步FIFO中读出并存入环形寄存器，异步FIFO的读信号受环形寄存器的将满信号制约；每隔40us时连续发送8个时钟修正控制码，发送时钟修正控制码优先于其他数据的发送；在没有发送数据和时钟修正控制码时，发送字符同步码和通道绑定码；其他时间从环形寄存器中读出数据发送给serdes硬核。
接收过程包括：serdes硬核接收侧通道绑定完成后，根据控制码元调整高低字节顺序；根据serdes接收侧的K码有效信号接收数据，并辨识头控制字段中的K码，根据该K码将数据存入异步FIFO，当辨识到尾控制字段中K码时表示一行数据存入到异步FIFO；从异步FIFO中读出数据，并组合为24位，提取帧起始和结束信息、行起始和结束信息、CRC校验字段，然后丢弃头尾控制字段；对数据进行CRC16校验，校验完成后将数据加上帧起始结束信号、CRC校验结果信号等送给用户侧。
所述一组serdes芯片包括两片级联的serdes芯片。
在其中一个实施例当中，所述的高清视频格式的数据传输集成接口，还包括：与所述serdes芯片相连的均衡参数配置单元。
serdes选用现有的FPGA（如xilinx厂家、altera厂家的FPGA）上的serdes硬核。对serdes速率的选择要根据实际带宽而定，带宽计算如下：1080p视频的速率大约是2.985Gbit/s，由于使用FPGA上的serdes，并且也使能其内部的8B/10B编码/解码的功能，8B/10B编码/解码模块要增加带宽20%，所以serdes的速率要大于2.985/0.8=3.73Gbit/s。考虑到serdes速率越大对信号完整性要求越高，因此选用2条2.5Gbit/s的serdes。实验证明：用2条2.5G的serdes确实比较稳定。进一步第，本发明还可以通过均衡参数配置单元调整serdes均衡参数就，以达到要求的误码率。两条serdes的用户侧时钟选为125M，用户侧总位宽为32位。使能serdes硬核内部的8B/10B编码/解码、字符同步、通道绑定、时钟修正等功能。为了使用serdes硬核内部的字符同步、通道绑定、时钟修正功能，发送侧需要发送对应的控制字符，接收侧在接收到相应的控制字符后才可以完成字符同步、通道绑定、时钟修正功能。这里定义字符同步的控制码为K28.5，通道绑定控制码为K28.1，时钟修正的控制码为K28.4。K28.5等这些控制码又称为K码，是8B10B编码规则中定义的控制字符。在发送过程中，处理完毕要发送的数据存在一个位宽为48的异步FIFO中，当存满一行图像数据时向另一个异步FIFO存入标志；在接收过程中，接收处理完毕的数据也存入一个位宽为48的异步FIFO，交给后级处理。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种高清视频格式的数据接口发送装置，其特征在于：
与视频格式数据输入端口相连的视频数据编码模块，该模块具体包括与所述输入端口相连的CRC编码单元，与该CRC编码单元相连的首尾标志位添加单元，与该首尾标志位添加单元相连的数据位宽转换单元；
连接在所述视频数据编码模块与视频数据处理模块之间的发送先入先出模块；
所述视频数据处理模块，具体包括通过所述发送先入先出模块与所述数据位宽转换单元相连的环形寄存器，与该环形寄存器相连的发送串行解串器，与所述发送串行解串器、所述环形寄存器分别相连的控制码添加单元。
2.根据权利要求1所述的高清视频格式的数据接口发送装置，其特征在于：所述控制码添加单元，包括时钟修正码生成单元、同步码生成单元和通道绑定单元，其中，还包括：
与所述时钟修正码生成单元相连的优先发送单元，用于设定每隔预设时间连续发送预设数个时钟修正控制码。
3.根据权利要求2所述的高清视频格式的数据接口发送装置，其特征在于：所述控制码添加单元，还包括：
与所述环形寄存器、所述优先发送单元分别相连的滞后发送单元，用于检测环形寄存器的溢满状态，以及时钟修正控制码的发送状态；该滞后发送单元还与同步码生成单元、通道绑定单元分别相连，用于在环形寄存器未满且时钟修正控制码为空余状态时，发送同步码或通道绑定码。
4.一种高清视频格式的数据接口接收装置，其特征在于：
通过物理链路与数据接口发送装置相连的视频数据接收模块，该模块具体包括与所述发送串行解串器相对应的接收串行解串器，与该接收串行解串器相连的数据逻辑提取单元；
连接在所述视频数据接收模块与视频数据解码模块之间的接收先入先出模块；
所述视频数据解码模块，具体包括通过所述接收先入先出模块与所述数据逻辑提取单元相连的数据位宽还原单元，与该数据位宽还原单元相连的首尾标志位去除单元，与该首尾标志位去除单元相连的CRC解码单元，与该CRC解码单元相连的视频格式数据输出端口。
5.根据权利要求4所述的高清视频格式的数据接口接收装置，其特征在于，所述视频数据接收模块，还包括：
连接在所述接收串行解串器、所述数据逻辑提取单元之间的高低字节调整单元，用于在接收侧的字节顺序与发送侧不相同时，根据接收到的字符同步码、通道对齐码的高低字节和对应的控制码进行高低字节的校正。
6.根据权利要求4或5所述的高清视频格式的数据接口接收装置，其特征在于，所述视频数据接收模块，还包括：
与所述接收串行解串器相连的时钟管理单元；与所述接收串行解串器相连的复位管理单元。
7.一种高清视频格式的数据传输集成接口，其特征在于，包括：
如权利要求1至3任一项所述的高清视频格式的数据接口发送装置；
如权利要求4至6任一项所述的高清视频格式的数据接口接收装置；
所述发送串行解串器和所述接收串行解串器共用一组serdes芯片；
发送侧的所述发送装置与接收侧对应的接收装置通过物理链路相连；
接收侧的所述接收装置与发送侧对应的发送装置通过物理链路相连。
8.根据权利要求7所述的高清视频格式的数据传输集成接口，其特征在于：所述发送先入先出模块和/或所述接收先入先出模块为异步FIFO存储器。
9.根据权利要求7或8所述的高清视频格式的数据传输集成接口，其特征在于：所述一组serdes芯片包括两片级联的serdes芯片。
10.根据权利要求9所述的高清视频格式的数据传输集成接口，其特征在于，还包括：与所述serdes芯片相连的均衡参数配置单元。
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