CN209330259U - 嵌入式视频处理装置及多媒体设备 - Google Patents

Abstract

本申请提供一种嵌入式视频处理装置及多媒体设备，所述嵌入式视频处理装置包括SOC芯片、FPGA芯片及多个数据端口，用于多路视频数据进行编解码。通过使用SOC芯片结合FPGA芯片的视频处理装置架构，可以实现多路视频编解码功能的灵活配置，并且由于SOC芯片和FPGA芯片具有优秀的可扩展性，有利于产品的升级或进一步开发。

Description

嵌入式视频处理装置及多媒体设备

技术领域

本申请涉及音视频处理设备技术领域，具体而言，涉及一种嵌入式视频处理装置及多媒体设备。

背景技术

随着视频技术的不断发展，视频的分辨率越来越高，视频的数据量也随之越来越大，对视频的编解码的需求也就越来越多。目前现有的多路视频编解码方案中，通常采用ARM芯片结合多个专用的单路编解码芯片的架构，但是这种架构仅适用于编解码路数较少的场景，并且专门的单路编解码芯片比较昂贵，随着编解码路数的增加使得视频处理设备的设计难度和成本都随之大幅度增加。

实用新型内容

为了至少克服现有技术中的上述不足，本申请的目的在于提供一种嵌入式视频处理装置，包括：SOC芯片、FPGA芯片、多路SDI视频接收端口、HDMI发送芯片、第一HDMI发送端口；

所述多路SDI视频接收端口与所述FPGA芯片连接，所述FPGA芯片通过所述多路SDI视频接收端口接收多路SDI串行视频数据；

所述FPGA芯片与所述SOC芯片的并行视频数据输入端口连接，所述FPGA芯片将所述SDI串行视频数据转化为并行视频数据后发送给SOC芯片；

所述HDMI发送芯片分别与所述FPGA芯片和第一HDMI发送端口连接，用于将FPGA芯片转换后的并行视频数据转化为HDMI格式后通过所述第一HDMI发送端口发送；

所述SOC芯片还包括SATA端口，所述SOC芯片还用于对从所述并行视频数据输入端口接收到的并行视频数据进行压缩编码后存储于连接至所述SATA端口的SATA存储器。

可选地，在上述嵌入式视频处理装置中，所述SOC芯片还与第二HDMI发送端口连接，所述SOC芯片还用于将视频解码后通过所述第二HDMI发送端口发送。

可选地，在上述嵌入式视频处理装置中，所述嵌入式视频处理装置还包括HDMI输入端口、HDMI分配器、HDMI接收器及HDMI环出端口；

所述HDMI分配器分别与所述HDMI输入端口、所述HDMI环出端口及所述HDMI接收器连接，所述HDMI接收器还与所述FPGA芯片连接；

所述HDMI分配器用于将从所述HDMI输入端口接收到的HDMI视频数据复制后分别发送给所述HDMI环出端口和所述HDMI接收器；

所述HDMI接收器用于将接收到的所述HDMI视频数据转化为并行视频数据后发送给FPGA芯片，再由FPGA芯片发送给SOC芯片进行压缩编码处理。

可选地，在上述嵌入式视频处理装置中，所述SOC芯片还与NAND闪存芯片连接，所述NAND闪存芯片用于存储所述SOC芯片的系统文件及应用程序。

可选地，在上述嵌入式视频处理装置中，所述FPGA芯片还与配置存储器连接，所述配置存储器用于存储所述FPGA芯片的初始化配置数据。

可选地，在上述嵌入式视频处理装置中，所述FPGA芯片还与音频数据输入输出端口连接，所述FPGA芯片通过所述音频数据输入输出接口将从所述音频数据输入输出接口接收到的音频数据发送给SOC芯片，或将从SOC芯片接收到的音频数据发送至与所述音频数据输入输出接口连接的外部设备。

可选地，在上述嵌入式视频处理装置中，所述SOC芯片还包括与外接人机交互设备连接的USB端口。

可选地，在上述嵌入式视频处理装置中，所述SOC芯片还与多个缓存芯片连接，所述缓存芯片用于在所述SOC芯片进行视频压缩编码或解码时进行数据缓存。

可选地，在上述嵌入式视频处理装置中，所述SOC芯片还与以太网物理接口芯片，所述SOC芯片通过所述以太网物理接口芯片发送压缩的视频数据或接收待解码的视频数据。

本申请的另一目的在于提供一种多媒体设备，所述多媒体设备包括本申请提供的嵌入式视频处理装置及与所述嵌入式视频处理装置连接的视频提供装置或视频接收装置。

相对于现有技术而言，本申请具有以下有益效果：

本申请提供的嵌入式视频处理装置及多媒体设备，通过使用SOC芯片结合FPGA芯片的视频处理装置架构，可以实现多路视频编解码功能的灵活配置，并且由于SOC芯片和FPGA芯片具有优秀的可扩展性，有利于产品的升级或进一步开发。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为本申请实施例提供的嵌入式视频处理装置的示意图之一；

图2为本申请实施例提供的嵌入式视频处理装置的示意图之二；

图3为本申请实施例提供的嵌入式视频处理装置的示意图之三；

图4为本申请实施例提供的嵌入式视频处理装置的示意图之四。

图标：1-多媒体设备；111-SOC芯片；112-FPGA芯片；113-多路SDI视频接收端口；114-HDMI发送芯片；115-第一HDMI发送端口；116-第二HDMI发送端口；117-HDMI输入端口；118-HDMI分配器；119-HDMI接收器；120-HDMI环出端口；121-NAND闪存芯片；122-配置存储器；123-音频数据输入输出接口；124-缓存芯片；125-以太网物理接口芯片；1111-并行视频数据输入端口；1112-SATA端口；1113-USB端口；10-嵌入式视频处理装置；20-SATA存储器；30-人机交互设备；40-视频提供装置；50-视频接收装置。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

在本申请的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。

请参照图1，图1为本实施例提供的一种嵌入式视频处理装置10的示意图，其中，该嵌入式视频处理装置10主要包括SOC芯片111、FPGA芯片112、多路SDI视频接收端口113、HDMI发送芯片114、第一HDMI发送端口115。上述组件可以配置与线路板上以实现相互电性连接。

请参照图2，以所述SOC芯片111为海思公司的H.265编解码处理器芯片Hi3531DV100，所述FPGA芯片112为XILINX公司的XC7A200T-2FBG676C芯片为例。

Hi3531DV100是针对多路高清(1080p/720p)和多路标清(D1/960H)硬盘录像机(Digital Video Recorder，DVR)产品应用开发的一款专业SOC芯片。Hi3531DV100内置了ARM A9双核处理器和高性能的H.265视频编解码引擎，集成了包含多项复杂图像处理算法的高性能视频/图像处理引擎，提供超高清HDMI显示输出能力，同时还集成了丰富的外围接口。Hi3531DV100支持多种视频编解码协议标准，包括：H.265Main Profile,Level 5.0编码，H.265Main Profile,Level 5.1解码，H.264Baseline/Main/High Profile，Level 5.1编码，H.264Baseline/Main/High Profile，Level 5.2解码，MPEG-4SP，L0～L3/ASP L0～L5解码，MJPEG/JPEGBaseline编解码。ARM A9双核处理器工作于1.4GHz时钟频率下，集成了32KB一级指令Cache，32KB一级数据缓存，256KB二级数据缓存，支持NEON和浮点运算单元；支持H.265、H.264和JPEG多码流编解码，支持五种码率控制模式，分别是CBR，VBR，AVBR，FIXQP，QPMAP；输出码率最高为40Mbps；支持感兴趣区域(ROI)编码；支持彩转灰编码；支持的视频与图形处理功能包括：去交织、锐化、3维降噪、动态对比度增强、马赛克处理、输出抗闪烁、视频1/15～16x缩放、图形1/2～2x缩放、支持4个遮挡区域、支持8个区域OSD叠加。

XC7A200T-2FBG676C芯片是一款中端FPGA芯片112，它具有400个可配置的GPIO引脚，215360个LE逻辑单元，16Mb大小的片上RAM，740个DSP处理单元，8通道高速SEDES。

请参照图2，在本实施例中，所述多路SDI视频接收端口113与所述FPGA芯片112连接，所述FPGA芯片112通过所述多路SDI视频接收端口113接收多路SDI串行视频数据。

所述FPGA芯片112包括多路串行器-解串器(Serializer/Deserializer，SerDes)端口(如图2所示的MGT_RX[1:8]端口)，所述多路SerDes端口分别连接至线路板上的SDI视频接收端口。在本实施例中，所述FPGA芯片112可以包括专用的SDI解码模块，用于将从所述SDI视频接收端口接收到的串行数据转换为并行视频数据及同步时钟信号。

在本实施例中，所述HDMI发送芯片114分别与所述FPGA芯片112和第一HDMI发送端口115连接，用于将FPGA芯片112转换后的并行视频数据转化为HDMI格式后通过所述第一HDMI发送端口115发送。

其中，所述HDMI发送芯片114可以为能够输出HDMI 1.4信号的SiI9136-3芯片。所述FPGA芯片112将转化后的并行视频数据及同步时钟信号发送给所述HDMI发送芯片114，所述HDMI发送芯片114将接收到的并行视频数据和同步时钟信号转换为HDMI格式的视频数据并发送给连接至所述第一HDMI发送端口115的外部设备。

在本实施例中，所述SOC芯片111包括并行视频数据输入端口1111，所述FPGA芯片112与所述SOC芯片111的并行视频数据输入端口1111连接，所述FPGA芯片112将SDI串行视频数据转化为并行视频数据和同步时钟信号后发送给SOC芯片111。所述SOC芯片111可以对接收到的视频数据进行压缩编码。

可选地，在本实施例中，所述SOC芯片111还包括并行视频数据输出端口，所述FPGA芯片112还可以从所述SOC芯片111的并行视频数据输出端口接收经过所述SOC芯片111解码的并行视频数据和时钟，并通过所述第一HDMI发送端口115发送。

在本实施例中，所述SOC芯片111还包括SATA端口1112(如图2所示SATA3端口)，所述SOC芯片111包括SATA端口1112，所述SOC芯片111还用于对从所述并行视频数据输入端口1111接收到的并行视频数据进行压缩编码后存储于连接至所述SATA端口1112的SATA存储器20。

在本实施例中，所述SOC芯片111还可以包括HDMI输出端口(如图2所示)，所述HDMI输出端口可以与所述第二HDMI发送端口116连接，所述SOC芯片111还用于将视频解码后通过所述第二HDMI发送端口116发送。该第二HDMI发送端口116可以为HDMI 2.0端口，可以输出3840x2160、60fps的全帧率4K信号。

可选地，请参照图3，在本实施例中，所述嵌入式视频处理装置10还包括HDMI输入端口117、HDMI分配器118、HDMI接收器119及HDMI环出端口120。所述HDMI分配器118分别与所述HDMI输入端口117、所述HDMI环出端口120及所述HDMI接收器119连接，所述HDMI接收器119还与所述FPGA芯片112连接；

所述HDMI分配器118用于将从所述HDMI输入端口117接收到的HDMI视频数据复制两份，一份发送给所述HDMI环出端口120，使连接至HDMI环出端口120的显示设备可以对输入的HDMI信号进行监控；另一份发送给所述HDMI接收器119，所述HDMI接收器119用于将接收到的所述HDMI视频数据转化为并行视频数据后发送给FPGA芯片112，再由FPGA芯片112发送给SOC芯片111进行压缩编码处理。

可选地，在本实施例中，所述SOC芯片111还与NAND闪存芯片121连接，所述NAND闪存芯片121用于存储所述SOC芯片111的系统文件及应用程序。

请再次参照图2，SOC芯片111可以包括闪存控制端口，可以通过该闪存控制端口与NAND闪存芯片121连接。所述NAND闪存芯片121型号为MT29F2G08ABAEAWP，总容量为256M，数据位宽为8比特，工作时钟频率最高为200MHz。

可选地，在本实施例中，所述FPGA芯片112还与配置存储器122连接，所述配置存储器122用于存储所述FPGA芯片112的初始化配置数据。

在上电时由所述FPGA芯片112可以从配置存储器122中读取数据用以配置该FPGA芯片112形成内部逻辑电路。该配置存储器122选用的芯片型号为MX25L25635，容量大小为32M。

可选地，在本实施例中，所述FPGA芯片112还与音频数据输入输出端口连接，所述FPGA通过所述音频数据输入输出接口123将从所述音频数据输入输出接口123接收到的音频数据发送给SOC芯片111，或将从SOC芯片111接收到的音频数据发送至与所述音频数据输入输出接口123连接的外部设备。

请参照图2，所述音频数据输入输出端口可以为音频IIS数据扩展插座。所述FPGA芯片112可以所述音频IIS数据扩展插座接收来自外部设备的5路音频IIS数据，然后把这些数据发送到SOC芯片111。同时所述FPGA芯片112也从所述SOC芯片111的接收2路音频IIS数据，然后把这些数据发送到所述音频IIS数据扩展插座，以供外部设备使用。

可选地，在本实施例中，所述SOC芯片111还包括与外接人机交互设备30连接的USB端口1113。

请再次参照图2，所述SOC芯片111还包括USB2.0端口，所述USB2.0端口通过USB2.0HUB芯片扩展出4个USB2.0端口，以用于人机交互设备30的连接，比如鼠标、键盘和U盘。USB2.0HUB芯片的型号为USB2514B-AEZC。

请再次参照图2，所述SOC芯片111可以包括USB3.0端口，通过该USB3.0端口和板上的USB3.0扩展连接器(即图2所示USB3.0SOCKET)相连。经过这个连接器可以对外扩展一路USB3.0端口，以用于把本地硬盘上存储的视频压缩编码文件高速拷贝到外部的移动存储设备上。

可选地，在本实施例中，所述SOC芯片111还与多个缓存芯片124连接，所述缓存芯片124用于在所述SOC芯片111进行视频压缩编码或解码时进行数据缓存。

请再次参照图2，所述SOC芯片111还可以包括DDR3_0和DDR3_1端口，所述SOC芯片111可以通过这两个端口与4个DDR3芯片相连。所述DDR3芯片的型号为MT41J256M16RE-15E，总容量为2G，数据位宽为双32比特，工作时钟频率为933MHz。

可选地，在本实施例中，所述SOC芯片111还与以太网物理接口芯片125，所述SOC芯片111通过所述以太网物理接口芯片125发送压缩的视频数据或接收待解码的视频数据。

请再次参照图2，所述SOC芯片111还可以包括RGMII端口，所述RGMII端口可以与以太网PHY接口芯片及RJ45插座相连，以太网PHY接口芯片的型号为RTL8211EG。RTL8211EG的对外以太网接口信号兼容10/100/1000BASE-T IEEE 802.3标准。所述SOC芯片111可以通过此以太网端口推送视频压缩流到指定的视频服务器，也可以从指定的视频服务器拉流到本地进行解码显示。

可选地，请再次参照图2，在本实施例中，所述SOC芯片111的JTAG端口信号可以与JTAG插座连接，以用于进行系统的调试。所述SOC芯片111的OSC端口可以与作为主时钟的外接24MHz的晶体连接。所述SOC芯片111的RTC端口可以与作为实时时钟的32.768KHz的晶体连接。

可选地，在本实施例中，所述FPGA芯片112还可以与所述SOC芯片111的SPI端口连接，用于相互之间的状态查询和通信。所述FPGA芯片112还可以与所述SOC芯片111的8路GPIO端口相连，以备将来的功能扩展。

请参照图4，本实施例还提供一种多媒体设备1，所述多媒体设备1包括本实施例提供的嵌入式视频处理装置10及与所述嵌入式视频处理装置10连接的视频提供装置40或视频接收装置50。

所述多媒体设备1可以是，但不仅限于，教育录播产品、网络视频会议终端产品、网络直播互动产品等设备，所述嵌入式视频处理装置10可以作为核心板应用到所述多媒体设备1中。

综上所述，本申请提供的嵌入式视频处理装置及多媒体设备，通过使用SOC芯片结合FPGA芯片的视频处理装置架构，集成度稿，可以实现多路视频编解码功能的灵活配置，并且由于SOC芯片和FPGA芯片具有优秀的可扩展性，有利于产品的升级或进一步开发。嵌入式视频处理装置还配置了多样化的端口，方便之后各种功能的扩展。

另外，在本申请各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上所述，仅为本申请的各种实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应所述以权利要求的保护范围为准。

Claims (10)

1.一种嵌入式视频处理装置，其特征在于，包括：SOC芯片、FPGA芯片、多路SDI视频接收端口、HDMI发送芯片、第一HDMI发送端口；

所述多路SDI视频接收端口与所述FPGA芯片连接，所述FPGA芯片通过所述多路SDI视频接收端口接收多路SDI串行视频数据；

所述FPGA芯片与所述SOC芯片的并行视频数据输入端口连接，所述FPGA芯片将所述SDI串行视频数据转化为并行视频数据后发送给SOC芯片；

所述HDMI发送芯片分别与所述FPGA芯片和第一HDMI发送端口连接，用于将FPGA芯片转换后的并行视频数据转化为HDMI格式后通过所述第一HDMI发送端口发送；

所述SOC芯片还包括SATA端口，所述SOC芯片还用于对从所述并行视频数据输入端口接收到的并行视频数据进行压缩编码后存储于连接至所述SATA端口的SATA存储器。

2.根据权利要求1所述的嵌入式视频处理装置，其特征在于，

所述SOC芯片还与第二HDMI发送端口连接，所述SOC芯片还用于将视频解码后通过所述第二HDMI发送端口发送。

3.根据权利要求1所述的嵌入式视频处理装置，其特征在于，所述嵌入式视频处理装置还包括HDMI输入端口、HDMI分配器、HDMI接收器及HDMI环出端口；

所述HDMI分配器分别与所述HDMI输入端口、所述HDMI环出端口及所述HDMI接收器连接，所述HDMI接收器还与所述FPGA芯片连接；

所述HDMI分配器用于将从所述HDMI输入端口接收到的HDMI视频数据复制后分别发送给所述HDMI环出端口和所述HDMI接收器；

所述HDMI接收器用于将接收到的所述HDMI视频数据转化为并行视频数据后发送给FPGA芯片，再由FPGA芯片发送给SOC芯片进行压缩编码处理。

4.根据权利要求1所述的嵌入式视频处理装置，其特征在于，所述SOC芯片还与NAND闪存芯片连接，所述NAND闪存芯片用于存储所述SOC芯片的系统文件及应用程序。

5.根据权利要求1所述的嵌入式视频处理装置，其特征在于，所述FPGA芯片还与配置存储器连接，所述配置存储器用于存储所述FPGA芯片的初始化配置数据。

6.根据权利要求1所述的嵌入式视频处理装置，其特征在于，所述FPGA芯片还与音频数据输入输出端口连接，所述FPGA芯片通过所述音频数据输入输出接口将从所述音频数据输入输出接口接收到的音频数据发送给SOC芯片，或将从SOC芯片接收到的音频数据发送至与所述音频数据输入输出接口连接的外部设备。

7.根据权利要求1所述的嵌入式视频处理装置，其特征在于，所述SOC芯片还包括与外接人机交互设备连接的USB端口。

8.根据权利要求1所述的嵌入式视频处理装置，其特征在于，所述SOC芯片还与多个缓存芯片连接，所述缓存芯片用于在所述SOC芯片进行视频压缩编码或解码时进行数据缓存。

9.根据权利要求1所述的嵌入式视频处理装置，其特征在于，所述SOC芯片还与以太网物理接口芯片，所述SOC芯片通过所述以太网物理接口芯片发送压缩的视频数据或接收待解码的视频数据。

10.一种多媒体设备，其特征在于，所述多媒体设备包括权利要求1-9任意一项的嵌入式视频处理装置及与所述嵌入式视频处理装置连接的视频提供装置或视频接收装置。