CN101610083B

CN101610083B - 一种高速多路时钟数据恢复电路

Info

Publication number: CN101610083B
Application number: CN200910108350A
Authority: CN
Inventors: 易律凡
Original assignee: ZTE Corp
Current assignee: Shenzhen ZTE Microelectronics Technology Co Ltd
Priority date: 2009-06-19
Filing date: 2009-06-19
Publication date: 2012-10-10
Anticipated expiration: 2029-06-19
Also published as: CN101610083A

Abstract

本发明公开了一种高速多路时钟数据恢复电路，该电路包括：过采样鉴频器，用于接收参考钟，鉴频后输出数字信号；数字滤波器，用于接收过所述数字信号，处理后输出比较控制信号；分布式振荡器，用于接收所述比较控制信号，产生高速时钟信号；第一分频器、第二分频器，用于接收所述高速时钟信号，第一分频器处理后结果输送给过采样鉴频器，第二分频器处理后产生数字滤波器进行运算所需的时钟信号；延迟环，用于接收所述高速时钟信号，产生n对时钟信号；n个过采样数据时钟生成器，每个接收延迟环输出的一对时钟信号以及与该时钟信号相对应的一路高速数据，处理并恢复出时钟信号和相对应的高速数据。本发明可编程能力强，适应性广。

Description

一种高速多路时钟数据恢复电路

技术领域

本发明属于微电子电路领域，具体涉及一种高速多路时钟数据恢复(CDR，Clock and DataRecovery)电路。

背景技术

电子电路的设计中，数据的发送和接收通常通过光纤或者背板或者芯片之间进行高速传输，而处理的数据通常是相对低速的，所以需要大量的SERDES(串行并行转换电路)进行串并转换和并串转换，这其中CDR电路的设计和应用是非常关键的。CDR电路是把传输后的串行的高速数据中的时钟恢复出来以及将数据提取出来，根据需要再转化成低速的并行数据。

传统高速(以超过1Ghz的频率设定为高速)的CDR电路包括鉴频器、鉴相器、电荷泵、滤波器和LCVCO(基于电感电容的振荡器)。这种结构先对参考钟进行倍频产生高速时钟，再通过比较PLL(Phase-LockedLoop，锁相环)高速时钟和接收的数据的相位差，产生快和慢的比较信号，通过电荷泵的积累提升、滤波器的滤波，产生控制VCO(voltage-controlledoscillator，振荡器)的时钟，使PLL锁定相位，进而恢复出高速数据。

图1是传统的双环结构的高速CDR电路的电路框图，描述了CDR电路的第i路结构。如图1所示，传统的高速CDR电路在高速信号差分对RxDiP/N通过和鉴相器(PHD，PhaseDetector)比较之前，CDR电路的PFD(Phase Frequency Detecor，鉴频鉴相器)部分先对参考钟REFCLK进行倍频，产生高速时钟VCOCLKYP/N，然后PHD用VCOCLKYP/N对RxDiP/N进行鉴相。当RxDiP/N和VCOCLKYP/N同相时，形成稳定的脉宽，该信号经过电荷泵的提升和环路滤波器滤波形成稳定的直流控制信号，维持LCVCO的稳定运行；当RxDiP/N超前时钟VCOCLKYP/N，产生的比较信号PHASEX(相位)脉宽比同相时窄，经过电荷泵和环路滤波器滤除噪声，形成几乎是直流的控制信号，推动LCVCO加快频率，使VCOCLKYP/N赶上RxDiP/N；当RxDiP/N落后时钟VCOCLKYP/N，产生的比较信号PHASEXP脉宽比同相时宽，推动LCVCO减慢频率，使VCOCLKYP/N等待到RxDiP/N的同相位置。当RxDiP/N达到和VCOCLKYP/N同相，CDR电路就可以正常地恢复出时钟和数据，其中时钟分频成并行时钟，RxDiP/N数据通过解串器(Deserializer)在VCOCLKYP/N的作用下由串转换成并行数据RxDOUTP/N<n-1:0>，同时产生第i路的高速时钟RXCLKP/N<i>。

对于单路的CDR电路或者性能要求特别高的多路CDR电路，每一路高速数据需要像图1一样一整套双环电路结构。对于更多的多路CDR电路来说，需要把双环结构分解，把PFD环路设置成共享式的PLL，把单路鉴相器发展成多路鉴相器。而通常多路CDR电路则利用PLL产生多路高速时钟，同时把鉴相器改造成多路鉴相器，利用多路时钟来对多路鉴相器进行鉴相，形成相位插值算法来反馈调整高速时钟的相位，最终恢复出每路的信号。

图2是现有的高速多路(N路)CDR电路的电路框图，参考钟REFCLK接入到鉴频器(Frequency Detector)和分频器的输出时钟进行鉴频，鉴频器输出高频信号给电荷泵和低通滤波器(CHP/LPF)，电荷泵和/低通滤波器(CHP/LPF)对高频信号进行滤波，产生低频的快和慢的比较控制信号并送到环形振荡器。环形振荡器的时钟一方面送给分频器，另一方面环形振荡器的N相输出送给缓冲池，同样产生N相时钟。从这N个相位中根据算法选取m个时钟(通常m＝3)，送到相位调整器(有时叫相位旋转器或相位混频器)，相位调整器采样得到结果送到数据恢复算法器，然后通过数据生成器恢复出高速的数据RXDOUTiP/N，同时反馈给相位控制器，相位控制器生成相位控制信号给相位调整器。其中关键的相位调整器是把缓冲池产生的高速时钟按照一周(360度)等分成数个不同相时钟，对数据进行采样(或者说是和数据混频)，然后根据既定的时钟数据恢复算法，判断采样出的数据是否正确，不正确的话需要调整到相邻的时钟相上再次采样混频。

对于高速CDR电路中的VCO，基于电感电容的LCVCO比环形振荡器(RING VCO)的相位噪声低很多，并且在同等的相位噪声范围内能量消耗比环形振荡器低。但LCVCO调谐范围窄，不容易产生多相信号，而RING VCO调谐范围宽，容易产生多相信号，而且LCVCO的占用面积大，不适合支持多路；同时对于CDR电路中的滤波器，使用外接电阻电容的结构的比较多，导致抗干扰能力比较弱，这促使人们寻找更适合的VCO。因此，需要一种能适用多相信号高速传输而且调谐范围宽的CDR电路，用以恢复多路时钟数据。

发明内容

针对上述缺点，本发明的目的在于提供一种高速多路时钟数据恢复电路，有效地解决现有技术中调谐范围窄，不适用多相信号高速传输的问题。

为实现上述目的，本发明通过以下技术方案实现：

一种高速多路时钟数据恢复电路，包括：

过采样鉴频器，用于接收参考钟，进行鉴频，并输出数字信号；

数字滤波器(DSP)，用于接收所述过采样鉴频器输出的数字信号，对数字信号进行处理，并输出比较控制信号；

分布式振荡器(DOSC，Distributed OSC)，用于接收所述数字滤波器输出的比较控制信号，产生高速时钟信号；

第一分频器，用于接收所述分布式振荡器输出的高速时钟信号，对该高速时钟信号进行分频处理，处理后结果输送给所述过采样鉴频器；

第二分频器，与所述数字滤波器连接，用于接收所述分布式振荡器输出的高速时钟信号，对该高速时钟信号进行分频处理，产生所述数字滤波器进行运算所需的时钟信号；

延迟环，用于接收所述分布式振荡器输出的高速时钟信号，并产生n对时钟信号，其中n为自然数；

n个过采样数据时钟生成器，每个过采样数据时钟生成器用于接收所述延迟环输出的一对时钟信号以及与该时钟信号相对应的一路高速数据，处理并恢复出时钟信号和相对应的高速数据。

上述电路中，所述过采样数据时钟生成器包括：

过采样器，用于接收所述延迟环产生的时钟信号，并对与该时钟信号相对应的高速数据进行过采样；

沿判决器，用于接收所述过采样器采样得到的结果，输出含有沿的信息的数字信号；

数据产生器，用于接收所述沿判决器输出的含有沿的信息的数字信号，判断后输出数字信号；

采样次数计数器，用于接收所述沿判决器输出的含有沿的数字信号，统计相邻沿之间的采样次数，并输出相对于过采样率的比数；

度越时间产生器，根据所述数据产生器输出的数字信号、所述采样次数计数器输出的相对于过采样率的比数和所述延迟环产生的时钟信号，恢复出高速数据；

过采样率(OSR)分频器，用于接收所述延迟环产生的时钟信号，分频并恢复出时钟信号。

上述电路中，所述延迟环包括鉴相滤波器和依次串联的第一延迟器、第二延迟器、第三延迟器、…、第n延迟器；所述鉴相滤波器、第一延迟器用于接收所述分布式振荡器输出的高速时钟信号，所述第一延迟器、第二延迟器、第三延迟器、…、第n延迟器用于产生n对时钟信号，并将n对时钟信号输出；鉴相滤波器还用于接收第n延迟器产生的时钟信号，所述分布式振荡器输出的高速时钟信号和第n延迟器产生的时钟信号经过鉴相滤波器处理产生控制信号，该控制信号用于控制第一延迟器、第二延迟器、第三延迟器、…、第n延迟器。

上述电路中，所述数字滤波器是K模计数器环形滤波器(K counter Loop Filter)。

上述电路中，所述分布式振荡器是全差分的分布式振荡器。

上述电路中，所述第一分频器是低可编程分频器。

上述电路中，所述第二分频器是高分频器。

上述电路中，所述数字滤波器里预设有一个可任意编程的过采样鉴频数。

本发明的高速多路时钟数据恢复电路与现有技术相比，具有以下有益效果：

本发明用分布式振荡器(DOSC)来代替LCVCO，能适用高速和宽调节范围的要求；同时，利用延迟环(Delay Lock Loop)来代替RING VCO，能实现多相信号的输出；此外，用过采样的办法采样数据，比较取得的数据，判决产生边沿信号，对数据进行恢复和生成，根据延迟环的不同相位的数目，可有多路进行时钟和数据的恢复；本发明数字电路占主导，可编程能力强，适应性广。

附图说明

图1是传统的双环结构的高速CDR电路的电路框图；

图2是现有的高速多路(N路)CDR电路的电路框图；

图3是本发明的高速多路(N路)CDR电路的电路框图；

图4是分布式振荡器(DOSC)、基于电感电容的振荡器(LCVCO)以及无电感的环形振荡器的设计适合度比较示意图；

图5是图3中延迟环的多相时钟的产生电路；

图6本发明的鉴频器的工作原理；

图7是本发明时钟数据恢复电路(CDR)的工作原理。

具体实施方式

为了更好地理解本发明，下面结合附图和具体实施例对本发明作进一步地描述。

请参阅图3，本发明的高速多路时钟数据恢复电路包括过采样鉴频器301、数字滤波器302、分布式振荡器(DOSC)305、低可编程分频器304、高分频器303和n(n为自然数)个过采样数据时钟生成器。其中，分布式振荡器305是全差分的分布式振荡器；每个过采样数据时钟生成器包括延迟环306、过采样器307、沿判决器308、数据产生器309、采样次数计数器311、度越时间产生器310和OSR分频器312。请参阅图5，上述延迟环306包括鉴相滤波器3060和依次串联的第一延迟器3061、第二延迟器3062、第三延迟器3063、…、第n延迟器306n。

参考钟REFCLK接入到过采样鉴频器301进行鉴频，过采样鉴频器301输出结果给数字滤波器302，数字滤波器302对过采样鉴频器301的输出结果按照预设的标准进行数字信号处理，产生出快和慢的比较控制信号，送到分布式振荡器305。分布式振荡器305的输出其中一路送给低可编程分频器304，产生高速的时钟信号对参考钟REFCLK进行采样；另一路送给高分频器303，为数字滤波器302提供运算所必须的时钟。分布式振荡器305的作用是产生高频的宽范围的时钟信号，它和基于电感电容的振荡器(LCVCO)以及无电感的环形振荡器在频率范围上的设计适合度的比较示意图如图4所示，从图4中可以看出设计有效性的分布，中低频部分以无电感的环形振荡器比较有效，能够产生多对时钟；高频以LCVCO为优，其相位噪声更好；而更高频则以DOSC为优，频带更高更宽。所以本发明采用分布式振荡器更适合。

另一方面，请参阅图5，分布式振荡器305的再一路输送CLKP/N到延迟环306中，通过第一延迟器3061、第二延迟器3062、第三延迟器3063、…、第n延迟器306N等n个同样的延迟器产生n对时钟CLK1P/N、CLK2P/N、…、CLKnP/N。CLKnP/N和CLKP/N进入鉴相滤波器3060，产生控制信号VCTRL控制所有的延迟器。这样CLKP/N和CLKnP/N能实现零延迟，多对时钟能做到等间隔，这样每一路CDR就是同样的地位。

数字滤波器302的算法是这样的：设定一个过采样鉴频数，在这个标准下，如图6所示，比如对1信号的过采样鉴频数为3(过采样鉴频数越大，抖动越小)，当反馈回来的参考钟过快时，就会得到小于3的采样数，比如2；当反馈回来的参考钟过慢时，就会得到大于3的采样数，比如4。该过采样鉴频数可任意编程，过采样鉴频数越大，过采样鉴频器301的输出越可靠，抖动越小。作为例子，一种可能的数字滤波器302的结构是K模计数器环形滤波器，用高分频器303产生的时钟对过采样鉴频器301的输出数字信号进行计数，产生进位信号或借位信号，就是DOSC的减慢控制信号和加快控制信号。

把这n对时钟CLK1P/N、CLK2P/N、…、CLKnP/N中的任意一对时钟送到过采样器307，采样得到的结果送到沿判决器308，沿判决器308的输出送到数据产生器309以及采样次数计数器311。沿判决器308的原理是辨别出相邻的1和0，从1到0就是下降沿，从0到1就是上降沿。数据产生器309和采样次数计数器311的结果送到度越时间产生器310，最终恢复出高速的数据RXDOUTiP/N。图7是CDR的产生示意图，给定的高速数据流是：01001110，经过过采样后的数据是：

0 0 0 1 1 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 0 0 0 0，

对应的沿判决信号是：

0 0，0 1，1，1 0，0 0 0 0 0 0，0 1，1 1 1 1 1 1 1 1，1 0，0 0 0，

相邻的数据从0到1或者从1到0，就是沿的判决信号。

相邻沿之间的信号就是数据：

0、1、0、1、0，

其中中间三个数据的对应的度越时间是：3/3＝1、6/3＝2、near(10/3)＝3，其中near算法是取邻近整数的算法。

这样最终恢复的数据就是：01001110。

同时延迟环306的每一对时钟送入每一路的OSR分频器，分频成每一路的RXCLKP/N<i>，从而也实现了时钟的恢复。

整体而言，采样的沿判决依据是从0到1的相邻信号或者1到0的相邻信号之间产生，而采样的数据就是两个相邻沿之间所包含的不翻转的数据，采样的次数是相邻沿之间的高速时钟的采样次数和过采样率的比，通常考虑到抖动，取这个比的附近的整数值，采用取整数(当比值大于其邻近的整数，如10/3＞3)，或取整加一(当比值小于其邻近的整数，如8/3＜3)的方法。

假设接入的参考钟为167Mhz，DOSC 305的振荡频率为10Ghz，高速数据流为2.67Gbps，OSC分频器312就是4分频，低分频可编程304设定成4分频，高分频器303设定成16分频。在DOSC 305稳定后，当DOSC 305时钟在64×167＝10.7Ghz时，低分频可编程304工作频率在2.67Ghz，采集到的过采样鉴频器301的平均次数是16次/周期，该信号经过数字滤波器302滤波形成稳定的直流控制信号，维持DOSC 305的稳定运行；当DOSC 305时钟超过10.7Ghz时，低分频可编程304工作频率超过2.67Ghz，采集到的过采样鉴频器301的平均次数小于16次/周期，如为15次，该信号经过数字滤波器302滤波形成稳定的直流控制信号，降低DOSC305的振荡，减慢频率；当DOSC 305时钟低于10.7Ghz时，低分频可编程304工作频率低于2.67Ghz，采集到的过采样鉴频器301的平均次数大于16次/周期，如为17次，该信号经过数字滤波器302滤波形成稳定的直流控制信号，加快DOSC 305的振荡，提高频率。

通过把高分频器303设定的4分频改成零分频(不分频)，整体采集的次数提高，就可进一步提高锁定频率的稳定度。当DOSC 305有了稳定的10.7Ghz时钟信号后，多路CDR电路就可以进入工作状态。DOSC 305的输出经过延迟环306就产生了n对10.7Ghz时钟。比如我们取10对10.7Ghz，就能支持10路CDR。

把这10对时钟中的任意一对时钟送到过采样器307，过采样器307对2.67Gbps信号进行过采样，这样过采样率就是4。假定的高速数据流是：01101010，得到的结果是：

0 0 001111 1111 0000 1111 0000 1111 00 0 0，

送到沿判决器308，对应的沿判决信号是：

000，01，111111，10，00，01，11，10，00，01，11，10，0000，

沿判决器308的输出送到数据产生器309、采样次数计数器311，相邻沿之间的信号就是数据：

0、1、0、1、0、1、0，

数据产生器309和采样次数计数器311的结果送到度越时间产生器310，其中中间五个数据对应的度越时间是：8/4＝2、4/4＝1、4/4＝1、4/4＝1、4/4＝1。

这样最终恢复的数据就是：01101010。

当数据稳定，10路之间的差异是，开始采到的数据的时刻点不同，但对数据的采样次数是一样的。当某路数据有抖动或者突波(glitch)时，由于度越时间产生器310是取邻近整数的，因此有一定的抗抖能力，这个抗抖能力是和OSR以及取邻近整数算法相关的。OSR越大，抗抖能力越强；邻近整数取得越靠远离整数，抗抖能力越强，但过于远离会造成误码，如在本实施例中，取x-0.3到x+0.3的范围作为取度越时间邻近整数x算法的依据，且对异常小的度越时间x，如出现1/4，虽然取整是0，因为过采样，数据至少被采样2到4次，所以仍然做为突波处理。

本发明利用了DOSC的高频宽带和延迟环(DLL)的多相特点，同时用过采样的技术改造了传统的鉴频器，利用DSP判定快时钟和慢时钟，同样用多相时钟的过采样改造传统鉴相器，分成沿判决、数据产生、度越时间产生，非常适合多路高速时钟数据恢复；而且本发明数字电路占主导，可编程能力强，适应性广。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，应当指出，对于本领域的普通技术人员来说，凡是本发明的精神和原则之内所作的任何修改、等同替换或改进等，均应包含在本发明的保护范围之内。

Claims

1.一种高速多路时钟数据恢复电路，其特征在于，包括：

数字滤波器，用于接收所述过采样鉴频器输出的数字信号，对数字信号进行处理，并输出比较控制信号；

分布式振荡器，用于接收所述数字滤波器输出的比较控制信号，产生高速时钟信号；

n个过采样数据时钟生成器，每个过采样数据时钟生成器用于接收所述延迟环输出的一对时钟信号以及与该对时钟信号相对应的一路高速数据，处理并恢复出时钟信号和相对应的高速数据；所述过采样数据时钟生成器包括：

过采样器，用于接收所述延迟环产生的一对时钟信号，并对与该对时钟信号相对应的高速数据进行过采样；

采样次数计数器，用于接收所述沿判决器输出的含有沿的信息的数字信号，统计相邻沿之间的采样次数，并输出相对于过采样率的比数；

度越时间产生器，根据所述数据产生器输出的数字信号、所述采样次数计数器输出的相对于过采样率的比数和所述延迟环产生的一对时钟信号，恢复出高速数据；

过采样率分频器，用于接收所述延迟环产生的一对时钟信号，分频并恢复出时钟信号。

2.根据权利要求1所述的高速多路时钟数据恢复电路，其特征在于，所述延迟环包括鉴相滤波器和依次串联的第一延迟器、第二延迟器、第三延迟器、…、第n延迟器；所述鉴相滤波器、第一延迟器用于接收所述分布式振荡器输出的高速时钟信号，所述第一延迟器、第二延迟器、第三延迟器、…、第n延迟器用于产生n对时钟信号，并将n对时钟信号输出；鉴相滤波器还用于接收第n延迟器产生的一对时钟信号，所述分布式振荡器输出的高速时钟信号和第n延迟器产生的时钟信号经过鉴相滤波器处理产生控制信号，该控制信号用于控制第一延迟器、第二延迟器、第三延迟器、…、第n延迟器。

3.根据权利要求2所述的高速多路时钟数据恢复电路，其特征在于，所述数字滤波器是K模计数器环形滤波器。

4.根据权利要求3所述的高速多路时钟数据恢复电路，其特征在于，所述分布式振荡器是全差分的分布式振荡器。

5.根据权利要求4所述的高速多路时钟数据恢复电路，其特征在于，所述第一分频器是低可编程分频器。

6.根据权利要求5所述的高速多路时钟数据恢复电路，其特征在于，所述第二分频器是高分频器。

7.根据权利要求6所述的高速多路时钟数据恢复电路，其特征在于，所述数字滤波器里预设有一个可任意编程的过采样鉴频数。