CN109818606B - 一种高速判决器 - Google Patents

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Abstract

本发明涉及高速数据传输技术领域，尤其涉及一种高速判决器，包括：一第一支路与一第二支路，第一支路与第二支路并联连接于一电源端与一时钟信号输入端之间；第一支路用以提供一正相输入端，第二支路用以提供一反相输入端；于正相输入端与电源端设置一第一调节点，于反相输入端与电源端设置一第二调节点；于第一调节点与第二调节点之间设置一调节支路，调节支路用以调节时钟信号变化的响应速度。本发明的技术方案有益效果在于：增加调节支路，以调节时钟信号变化的响应速度，进一步提升了电路的响应时间，从而提升高速判决器的分辨率，进而提升高速判决器对时钟与数据恢复的性能。

Description

一种高速判决器
技术领域
本发明涉及高速数据传输技术领域，尤其涉及一种高速判决器。
背景技术
目前，用于高速时钟与数据恢复电路中的判决器，如图1所示，判决器包括差分电路与决判电路，其中，当时钟信号CLK为低时，高速判决器处于复位状态，此时，这时候正相输出端Out+与负相输出端Out-均为高电平；当时钟信号CLK变为高时，此时，输入电路中对输入信号In+和In-的电平做出判断，由于有正反馈电路的存在，其中正反馈电路包括开关管M3、M4与M2、M1组成，该正反馈电路会对高电平的一段的输出拉到低，而输入电平较低的一端输出拉到高。
应用上述电路，由于开关管M3和M1的源端的初始电压为高，所以需要一定的反应时间，从而降低了上述判决器的速度。
发明内容
针对现有技术中存在的上述问题，现提供一种高速判决器。
具体技术方案如下：
一种高速判决器，应用于高速时钟与数据恢复电路中，其中包括：
一第一支路与一第二支路，所述第一支路与所述第二支路并联连接于一电源端与一时钟信号输入端之间；
所述第一支路用以提供一正相输入端，所述第二支路用以提供一反相输入端；于所述正相输入端与所述电源端设置一第一调节点，于所述反相输入端与所述电源端设置一第二调节点；
于所述第一调节点与所述第二调节点之间设置一调节支路，所述调节支路用以调节时钟信号变化的响应速度。
优选的，所述调节支路包括：
一第一MOS管，所述第一MOS管的栅极连接所述时钟信号输入端，所述第一MOS管的源极通过一第一电阻连接接地端，所述第一MOS管的漏极连接所述第一调节点；
一第二MOS管，所述第二MOS管的栅极连接所述时钟信号输入端，所述第二MOS管的源极连接所述第一MOS管的源极，所述第二MOS管的漏极连接所述第二调节点。
优选的，所述第一支路与所述第二支路组成一差分放大电路，所述差分放大电路包括：
一差分放大模块，可控制地连接于所述时钟信号输入端、所述正相输入端、所述反相输入端、所述第一调节点、所述第二调节点之间；
一判决模块，可控制地连接于所述第一调节点、所述第二调节点、正输出端及负输出端之间。
优选的，所述差分放大模块包括：
一第一开关管，所述第一开关管的栅极连接所述时钟信号输入端，所述第一开关管的源极连接接地端；
一第二开关管，所述第二开关管的栅极连接所述正相输入端，所述第二开关管的源极连接所述第一开关管的漏极，所述第二开关管的漏极连接所述第一调节点；
一第三开关管，所述第三开关管的栅极连接所述反相输入端，所述第三开关管的源极连接所述第二开关管的源极，所述第三开关管的漏极连接所述第二调节点。
优选的，所述判决模块包括：
一第四开关管，所述第四开关管的栅极连接所述时钟信号输入端，所述第四开关管的源极连接所述电源端，所述第四开关管的漏极连接所述负输出端；
一第五开关管，所述第五开关管的栅极连接所述正输出端，所述第五开关管的源极连接所述电源端，所述第五开关管的漏极连接所述负输出端；
一第六开关管，所述第六开关管的栅极连接所述负输出端，所述第六开关管的源极连接所述电源端，所述第六开关管的漏极连接所述正输出端；
一第七开关管，所述第七开关管的栅极连接所述时钟信号输入端，所述第七开关管的源极连接所述电源端，所述第七开关管的漏极连接所述正输出端；
一第八开关管，所述第八开关管的栅极连接于所述第五开关管的栅极，所述第八开关管的源极连接所述第一调节点，所述第八开关管的漏极连接所述第五开关管的漏极；
一第九开关管，所述第九开关管的栅极连接所述第六开关管的栅极，所述第九开关管的漏极连接所述第六开关管的漏极，所述第九开关管的源极连接所述第二调节点。
优选的，所述第一MOS管与所述第二MOS管分别为P型MOS管。
优选的，所述第一开关管、所述第二开关管及所述第三开关管分别为P型MOS管。
优选的，所述第四开关管、所述第五开关管、所述第六开关管及所述第七开关管分别为N型MOS管。
优选的，所述第八开关管、所述第九开关管分别为P型MOS管。
本发明的技术方案有益效果在于：增加调节支路，以调节时钟信号变化的响应速度，进一步提升了电路的响应时间，从而提升高速判决器的分辨率，进而提升高速判决器对时钟与数据恢复的性能。
附图说明
参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
图1为现有技术中，关于传统的判决器的电路连接图；
图2为本发明的实施例的高速判决器的电路连接图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
在现有技术中，如图1所示，判决器包括差分电路D1与决判电路D2，其中，当时钟信号CLK为低时，高速判决器处于复位状态，此时，这时候正相输出端Out+与负相输出端Out-均为高电平；当时钟信号CLK变为高时，此时，输入电路中对输入信号In+和In-的电平做出判断，由于有正反馈电路的存在，其中正反馈电路包括开关管M3、M4与M2、M1组成，该正反馈电路会对高电平的一段的输出拉到低，而输入电平较低的一端输出拉到高。应用上述电路，由于开关管M3和M1的源端的初始电压为高，所以需要一定的反应时间，从而降低了上述判决器的速度。
针对现有技术中存在的上述问题，本发明提供一种高速判决器，应用于高速时钟与数据恢复电路中，其中包括：
一第一支路与一第二支路，第一支路与第二支路并联连接于一电源端VDD与一时钟信号输入端CLK之间；
第一支路用以提供一正相输入端IN+，第二支路用以提供一反相输入端IN-；于正相输入端IN+与电源端VDD设置一第一调节点Q1，于反相输入端IN-与电源端VDD设置一第二调节点Q2；
于第一调节点Q1与第二调节点Q2之间设置一调节支路2，调节支路2用以调节时钟信号变化的响应速度。
通过上述高速判决器的技术方案，如图2所示，应用于高速时钟与数据恢复电路中，高速判决器通过增加调节支路2，以调节时钟信号变化的响应速度，于时钟信号为负时，以驱动调节支路2钳位至一中间电平，在下一个正时钟信号到来时，将从中间电平开始工作，进一步提升了电路的响应时间，从而提升高速判决器的分辨率，进而提升时钟与数据恢复的性能，进一步，提升了电路的响应时间，从而提升高速判决器的分辨率，进而提升高速判决器对时钟与数据恢复的性能。
在一种较优的实施例中，调节支路包括：
一第一MOS管M1，第一MOS管M1的栅极连接时钟信号输入端CLK-，第一MOS管M1的源极通过一第一电阻R1连接接地端，第一MOS管M1的漏极连接第一调节点Q1；
一第二MOS管M2，第二MOS管M2的栅极连接时钟信号输入端CLK-，第二MOS管M2的源极连接第一MOS管M1的源极，第二MOS管M2的漏极连接第二调节点Q2。
上述技术方案中，如图2所示，第一MOS管M1与第二MOS管M2分别为P型MOS管，于时钟信号输入端CLK-输入负时钟信号CLK-时，第一开关管T1关断，调节支路2开始工作，此时，第一MOS管M1关断，第二MOS管M2工作，于第一电阻R1上形成钳位电压，即第一调节点Q1与第二调节点Q2之间钳位至中间电平，当下一个正时钟信号将从中间电平开始工作，进一步提升了电路的响应时间，从而提升高速判决器的分辨率，进而提升时钟与数据恢复的性能。
在一种较优的实施例中，第一支路与第二支路组成一差分放大电路1，差分放大电路1包括：
一差分放大模块10，可控制地连接于时钟信号输入端CLK、正相输入端IN+、反相输入端IN-、第一调节点Q1、第二调节点Q2之间；
一判决模块11，可控制地连接于第一调节点Q1、第二调节点Q2、正输出端IN+及负输出端IN-之间。
上述技术方案中，如图2所示，差分放大电路1包括：电源端VDD，用以提供一电源电压，时钟信号输入端CLK，用以提供周期性的正时钟信号与负时钟信号CLK-，正相输入端IN+，用以连接一第一输入信号；反相输入端IN-，用以连接一第二输入信号，正输出端OUT+，用以输出一第一输出信号，负输出端OUT-，用以输出一第二输出信号；复数个开关管组成的差分放大电路1，可控制地连接于电源端VDD、正相输入端IN+、反相输入端IN-、正输出端OUT+及负输出端OUT-之间，于时钟信号输入端输入正时钟信号时，以对第一输入信号和第二输入信号进行差分放大并进行判决，以分别输出第一输出信号与第二输出信号。
具体地，如图2所示，差分放大模块10包括：
一第一开关管T1，第一开关管T1的栅极连接时钟信号输入端CLK，第一开关管T1的源极连接接地端；
一第二开关管T2，第二开关管T2的栅极连接正相输入端IN+，第二开关管T2的源极连接第一开关管T1的漏极，第二开关管T2的漏极连接第一调节点Q1；
一第三开关管T3，第三开关管T3的栅极连接反相输入端IN-，第三开关管T3的源极连接第二开关管T2的源极，第三开关管T3的漏极连接第二调节点Q2。
进一步地，如图2所示，判决模块11包括：
一第四开关管T4，第四开关管T4的栅极连接时钟信号输入端CLK，第四开关管T4的源极连接电源端VDD，第四开关管T4的漏极连接负输出端OUT-；
一第五开关管T5，第五开关管T5的栅极连接正输出端OUT+，第五开关管T5的源极连接电源端VDD，第五开关管T5的漏极连接负输出端OUT-；
一第六开关管T6，第六开关管T6的栅极连接负输出端OUT-，第六开关管T6的源极连接电源端VDD，第六开关管T6的漏极连接正输出端OUT+；
一第七开关管T7，第七开关管T7的栅极连接时钟信号输入端CLK，第七开关管T7的源极连接电源端VDD，第七开关管T7的漏极连接正输出端OUT+；
一第八开关管T8，第八开关管T8的栅极连接于第五开关管T5的栅极，第八开关管T8的源极连接第一调节点Q1，第八开关管T8的漏极连接第五开关管T5的漏极；
一第九开关管T9，第九开关管T9的栅极连接第六开关管T6的栅极，第九开关管T9的漏极连接第六开关管T6的漏极，第九开关管T9的源极连接第二调节点Q2。
上述技术方案中，如图2所示，应用于高速时钟与数据恢复电路中，高速判决器主要包括差分放大电路1与调节支路2，其中，第一开关管T1、第二开关管T2及第三开关管T3、第八开关管T8、第九开关管T9分别为P型MOS管；第四开关管T4、第五开关管T5、第六开关管T6及第七开关管T7分别为N型MOS管。
进一步地，于时钟信号输入端CLK输入正时钟信号时，第一开关管T1打开，差分放大模块10开始工作，此时，第八开关管T8与第九开关管T9组成的差分对管，将通过正相输入端IN+与反相输入端IN-输入的第一输入信号与第二输入信号放大，并输出至判决模块11。
进一步地，判决模块11中由第五开关管T5、第六开关管T6、第八开关管T8及第九开关管T9组成的正反馈电路，以对放大的第一输入信号与第二输入信号进行判决并通过正输出端OUT+与负输出端OUT-输出。
进一步地，于时钟信号输入端CLK输入负时钟信号CLK-时，第一开关管T1关断，调节支路2开始工作，此时，第一MOS管M1关断，第二MOS管M2工作，于第一电阻R1上形成钳位电压，即第一调节点Q1与第二调节点Q2之间钳位至中间电平，当下一个正时钟信号将从中间电平开始工作，进一步，通过增加调节支路2，以调节时钟信号变化的响应速度，进而提升了电路的响应时间，从而提升高速判决器的分辨率，进而提升高速判决器对时钟与数据恢复的性能。
以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。

Claims (8)

1.一种高速判决器，应用于高速时钟与数据恢复电路中，其特征在于，包括：
一第一支路与一第二支路，所述第一支路与所述第二支路并联连接于一电源端与一时钟信号输入端之间；
所述第一支路用以提供一正相输入端，所述第二支路用以提供一反相输入端；于所述正相输入端与所述电源端设置一第一调节点，于所述反相输入端与所述电源端设置一第二调节点；
于所述第一调节点与所述第二调节点之间设置一调节支路，所述调节支路用以调节时钟信号变化的响应速度；
所述调节支路包括：
一第一MOS管，所述第一MOS管的栅极连接所述时钟信号输入端，所述第一MOS管的源极通过一第一电阻连接接地端，所述第一MOS管的漏极连接所述第一调节点；
一第二MOS管，所述第二MOS管的栅极连接所述时钟信号输入端，所述第二MOS管的源极连接所述第一MOS管的源极，所述第二MOS管的漏极连接所述第二调节点。
2.根据权利要求1所述的高速判决器，其特征在于，所述第一支路与所述第二支路组成一差分放大电路，所述差分放大电路包括：
一差分放大模块，可控制地连接于所述时钟信号输入端、所述正相输入端、所述反相输入端、所述第一调节点、所述第二调节点之间；
一判决模块，可控制地连接于所述第一调节点、所述第二调节点、正输出端及负输出端之间。
3.根据权利要求2所述的高速判决器，其特征在于，所述差分放大模块包括：
一第一开关管，所述第一开关管的栅极连接所述时钟信号输入端，所述第一开关管的源极连接接地端；
一第二开关管，所述第二开关管的栅极连接所述正相输入端，所述第二开关管的源极连接所述第一开关管的漏极，所述第二开关管的漏极连接所述第一调节点；
一第三开关管，所述第三开关管的栅极连接所述反相输入端，所述第三开关管的源极连接所述第二开关管的源极，所述第三开关管的漏极连接所述第二调节点。
4.根据权利要求2所述的高速判决器，其特征在于，所述判决模块包括：
一第四开关管，所述第四开关管的栅极连接所述时钟信号输入端，所述第四开关管的源极连接所述电源端，所述第四开关管的漏极连接所述负输出端；
一第五开关管，所述第五开关管的栅极连接所述正输出端，所述第五开关管的源极连接所述电源端，所述第五开关管的漏极连接所述负输出端；
一第六开关管，所述第六开关管的栅极连接所述负输出端，所述第六开关管的源极连接所述电源端，所述第六开关管的漏极连接所述正输出端；
一第七开关管，所述第七开关管的栅极连接所述时钟信号输入端，所述第七开关管的源极连接所述电源端，所述第七开关管的漏极连接所述正输出端；
一第八开关管，所述第八开关管的栅极连接于所述第五开关管的栅极，所述第八开关管的源极连接所述第一调节点，所述第八开关管的漏极连接所述第五开关管的漏极；
一第九开关管，所述第九开关管的栅极连接所述第六开关管的栅极，所述第九开关管的漏极连接所述第六开关管的漏极，所述第九开关管的源极连接所述第二调节点。
5.根据权利要求1所述的高速判决器，其特征在于，所述第一MOS管与所述第二MOS管分别为P型MOS管。
6.根据权利要求3所述的高速判决器，其特征在于，所述第一开关管、所述第二开关管及所述第三开关管分别为P型MOS管。
7.根据权利要求4所述的高速判决器，其特征在于，所述第四开关管、所述第五开关管、所述第六开关管及所述第七开关管分别为N型MOS管。
8.根据权利要求4所述的高速判决器，其特征在于，所述第八开关管、所述第九开关管分别为P型MOS管。
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