CN114614801A - 迟滞比较器及电压产生电路 - Google Patents

Abstract

本发明公开了一种迟滞比较器及电压产生电路，该迟滞比较器包括：第一支路，包括被配置为在其栅极接收第一输入电压的第一晶体管；第二支路，包括被配置为在其栅极接收第二输入电压的第二晶体管；电流源，其提供的偏置电流基于第一输入电压和第二输入电压可变地分配在第一支路和第二支路；输出端，基于流过第一支路的偏置电流和流过第二支路的偏置电流产生输出信号；以及迟滞电压产生电路，基于输出信号选择性地将迟滞电压产生电阻设置入第一支路或第二支路。本公开降低了迟滞比较器中工艺和温度对迟滞电压的影响，能够实现对迟滞电压的精准控制，无需额外功耗。

Description

迟滞比较器及电压产生电路

技术领域

本发明涉及迟滞比较器技术领域，具体涉及一种迟滞比较器及电压产生电路。

背景技术

比较器是现代集成电路一种常用的电路模块。一般情况下，比较器工作的环境都是存在噪声的，当在阈值点附近时，如果比较器足够快，当输入信号存在抖动不稳定时，比较器输出端会出现亚稳态或是毛刺，对后续电路造成潜在危害，因此引入迟滞特性是必要的。迟滞比较器的输入阈值是输入(或输出)电平的函数，当输入经过阈值时输出电平会发生变化，同时，输入阈值也会随之降低，所以在比较器的输出又一次改变状态之前输入需要回到上一阈值。

如图1所示，图1示出现有的一种迟滞比较器的电路结构示意图。该迟滞比较器包括晶体管M0～M9、电流源I1和反相器U1。其中，当VIN大于Vref时，电流源I1提供的偏置电流大部分从M0流过，流过M1的电流只是极少的一部分，甚至没有，此时输出信号VOUT为高电平。当VIN减小Vref增加时，流过M1和M3的电流逐渐增加，当流过M1、M3的电流与流过M0、M2的电流相等时，输出信号VOUT电平发生翻转。由于此时M2、M3的栅电容向地释放电荷需要一定的时间，因此电平转换需要一定的时间来完成。当输入信号VIN频率较高时，需要较大的尾电流来实现快的翻转速率，因此该电路要维持较高转换速率需要较大的功耗来完成，同时如果要调节迟滞电压则需要改变晶体管的宽长比，且该电路在实现迟滞功能时，还需要使得晶体管M2和M3的尺寸略大于晶体管M4和M6的尺寸，因此限制了其应用范围。同时，采用晶体管进行迟滞电压的调整，也会使得迟滞电压受晶体管的工艺和温度的影响较大。

如图2所示，图2示出现有的另一种迟滞比较器的电路结构示意图。该迟滞比较器主要是通过外接电阻构成正反馈形式来实现迟滞功能的比较器。该迟滞比较器具体包括比较器U2、电阻Ra和电阻Rb。在理想情况下Vref的转折点为：

其中，VOH和VOL分别为比较器最大和最小输出电压，但该式成立的条件是V1和Vref相等，这在直流电平中应用是没有问题的。但当Vref、VIN传输速率较高时，对该比较器的要求也会提高，要想保证V1和Vref相等，则需比较器在高频下仍具有较高的增益，即需要比较器具有很高的增益带宽积，而这在很多情况下是很难达到的，因此使其应用范围受到很大限制。同时，该方案需要较大的外接电阻，进而需要额外消耗功耗，且迟滞点也会受到外置电源电压的影响，迟滞电压的控制精度得不到保障。

因此，有必要提供改进的技术方案以克服现有技术中存在的以上技术问题。

发明内容

为了解决上述技术问题，本发明提供了一种迟滞比较器及电压产生电路，降低了迟滞比较器中工艺和温度对迟滞电压的影响，可以实现对迟滞电压的精准控制，且无需额外功耗。

第一方面，根据本发明提供的一种迟滞比较器，包括：第一支路，包括第一晶体管，第一晶体管被配置为在其栅极接收第一输入电压；

第二支路，包括第二晶体管，第二晶体管被配置为在其栅极接收第二输入电压；

电流源，电流源提供的偏置电流基于第一输入电压和第二输入电压可变地分配在第一支路和第二支路；

输出端，基于流过第一支路的偏置电流和流过第二支路的偏置电流产生输出信号；以及

迟滞电压产生电路，基于输出信号选择性地将迟滞电压产生电阻设置入第一支路或第二支路。

可选地，迟滞电压产生电阻的第一端与第一晶体管的第一极连接，第二端与第二晶体管的第一极连接；

迟滞电压产生电路还包括：第三晶体管和第四晶体管，第三晶体管设置在第一晶体管的第一极和电流源之间，第四晶体管设置在第二晶体管的第一极和电流源之间。

可选地，迟滞电压产生电阻的阻值可调。

可选地，迟滞电压与迟滞电压产生电阻的阻值成正比。

可选地，迟滞比较器还包括非交叠信号产生电路，非交叠信号产生电路根据输出信号产生非交叠的第一控制信号和第二控制信号，第一控制信号和第二控制信号分别提供给所述第三晶体管的栅极和第四晶体管的栅极。

可选地，迟滞电压产生电路包括：第一迟滞电压产生电阻、第二迟滞电压产生电阻、第十一晶体管和第十二晶体管，第一迟滞电压产生电阻和第十一晶体管并联在第一晶体管的第一极和电流源之间，第二迟滞电压产生电阻和第十二晶体管并联在第二晶体管的第一极和电流源之间。

可选地，迟滞比较器还包括非交叠信号产生电路，非交叠信号产生电路根据输出信号产生非交叠的第一控制信号和第二控制信号，第一控制信号和第二控制信号分别提供给第十一晶体管的栅极和第十二晶体管的栅极。

可选地，非交叠信号产生电路包括：第二反相器，输入端与迟滞比较器的输出端连接；RS触发器，第一输入端与迟滞比较器的输出端连接，RS触发器的第二输入端与第二反相器的输出端连接，RS触发器的第一输出端输出第二控制信号，第二输出端输出第一控制信号。

可选地，当所述输出信号为第一电平时，所述迟滞电压产生电阻设置在第一支路，当所述输出信号为第二电平时，所述迟滞电压产生电阻设置在第二支路。

可选地，第一支路还包括：与第一晶体管串联的第五晶体管，第二支路还包括与第二晶体管串联的第七晶体管，

迟滞比较器还包括：与第五晶体管构成电流镜的第六晶体管，与第七晶体管构成电流镜的第八晶体管，与第六晶体管串联的第九晶体管，与第八晶体管串联的第十晶体管，第九晶体管和第十晶体管构成电流镜。

可选地，迟滞比较器还包括缓冲器，缓冲器的输入端连接第六晶体管和第九晶体管之间的中间节点，缓冲器的输出端作为迟滞比较器的输出端。

可选地，迟滞比较器还包括第一反相器，第一反相器的输入端连接第八晶体管和第十晶体管之间的中间节点，第一反相器的输出端作为迟滞比较器的输出端。

第二方面，根据本发明提供的一种迟滞比较器，包括：第一晶体管，被配置为在其栅极接收第一输入电压；第二晶体管，被配置为在其栅极接收第二输入电压；

电流源，电流源提供的偏置电流基于第一输入电压和第二输入电压可变地分配在第一晶体管和第二晶体管；

输出端，基于流过第一晶体管的偏置电流和流过第二晶体管的偏置电流产生输出信号；

迟滞电压产生电阻，迟滞电压产生电阻基于输出信号选择性地连接在第一晶体管和电流源之间，或者连接在第二晶体管和电流源之间。

可选地，迟滞比较器还包括第三晶体管和第四晶体管，迟滞电压产生电阻的第一端连接第一晶体管的第一极，迟滞电压产生电阻的第二端连接第二晶体管的第一极，第一晶体管的第一极通过第三晶体管连接电流源，第二晶体管的第一极通过第四晶体管连接电流源，当所述输出信号为第一电平时，所述第三晶体管导通，当所述输出信号为第二电平时，所述第四晶体管导通。

第三方面，根据本发明提供的一种电压产生电路，包括：电荷泵以及如上描述的迟滞比较器。

本发明的有益效果是：本公开涉及一种迟滞比较器，通过根据输出信号将迟滞电压产生电阻选择性地设置入第一支路或第二支路上，进而基于第一支路或第二支路上的偏置电流和迟滞电压产生电阻即可在第一支路或第二支路上产生相应的迟滞电压。由于电阻受工艺和温度的影响相较晶体管而言很小，因此基于迟滞电压产生电阻生成的迟滞电压受工艺和温度的影响也会很小。同时，本公开中迟滞电压为基于中迟滞比较器内部的电流源和迟滞电压产生电阻生成，因而不会受到外部电源电压的影响，也无需在迟滞比较器外部设置电阻进行反馈，无需额外的功耗。

另一方面，基于迟滞电压产生电阻和偏置电流生成的迟滞电压的精度相应受控于迟滞电压产生电阻和偏置电流的精度，因此本公开也能够实现对迟滞电压的精确控制。

再一方面，本公开还涉及一种电压产生电路，通过采用上述迟滞比较器，可以精确的实现输出信号基于目标电压值的上下微量波动控制，且电路受工艺和温度的影响很小，功耗低。

应当说明的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。

图1示出现有的一种迟滞比较器的电路结构示意图；

图2示出现有的另一种迟滞比较器的电路结构示意图；

图3示出根据本公开第一实施例提供的迟滞比较器的电路结构示意图；

图4示出根据本公开第二实施例提供的迟滞比较器的电路结构示意图；

图5示出根据本公开第三实施例提供的迟滞比较器的电路结构示意图；

图6示出根据本公开实施例提供的迟滞比较器中RS触发器的电路结构示意图；

图7a和图7b分别示出本公开实施例提供的迟滞电压产生电路在不同情况下的等效电路结构示意图；

图8示出根据本公开实施例提供的迟滞比较器的迟滞效果示意图；

图9示出根据本公开实施例提供的电压产生电路的结构框图。

具体实施方式

为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳实施例。但是，本发明可以通过不同的形式来实现，并不限于本文所描述的实施例。相反的，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。

本发明的迟滞比较器在相应输入处接收两个电压信号VIN和VREF，且在输出端OUT处输出输出信号。迟滞比较器的迟滞特性如图8所示，图8描绘理想化传递函数，输出电压信号为输入电压信号VIN和VREF的差值的函数。当输入电压差值VIN-VREF从相对低值(例如VIN-VREF＜-VD)增加，输出信号就保持低电平状态(例如，0V)，直到输入电压差值VIN-VREF超过正向迟滞电压+VD，即VIN>VREF+VD，响应于此，输出信号转变成高电平状态(例如，+V)。当输入电压差值VIN-VREF从相对高值(例如VIN-VREF＞+VD)降低时，输出信号保持高电平状态，直到输入电压差值VIN-VREF低于负向迟滞电压-VD，响应于此，输出信号转变成低电平状态(例如，0V)。

下面，参照附图对本发明进行详细说明。

实施例一

图3示出根据本公开实施例提供的迟滞比较器的电路结构示意图。如图3所示，迟滞比较器包括：第一晶体管M10，第二晶体管M11，电流源300，迟滞电压产生电阻R0，以及输出端OUT。第一晶体管M10的栅极作为第一输入端接收第一输入电压，第二晶体管M11的栅极作为第二输入端接收第二输入电压。在本实施例中，第一晶体管M10的栅极接收输入电压VIN，第二晶体管M11的栅极接收参考电压VREF。第一晶体管M10和第二晶体管M11具有相同或至少基本上相同的特性。电流源300用于提供偏置电流(本文中，记为IB)，且该偏置电流基于输入电压VIN和参考电压VREF可变的分配在第一晶体管M10和第二晶体管M11。电流源300被配置成将偏置电流IB维持在恒定电流值。如图3所示，流过第一晶体管M10的偏置电流记为IB1，流过第二晶体管M11的偏置电流记为IB2，其中，IB1+IB2＝IB。输出端OUT基于流过第一晶体管M10的偏置电流IB1和流过第二晶体管M11的偏置电流IB2产生输出信号。迟滞电压产生电阻R0基于所述输出信号选择性地连接在第一晶体管M10和电流源300之间，或者连接在第二晶体管M11和电流源300之间。

迟滞比较器还包括：第三晶体管M12、第四晶体管M13、第五晶体管M14、第六晶体管M15、第七晶体管M16、第八晶体管M17、第九晶体管M18和第十晶体管M19。第五晶体管M14和第一晶体管M10串联，构成第一支路。第七晶体管M16和第二晶体管M11串联，构成第二支路。第一晶体管M10的第一极经过第三晶体管M12连接到电流源300，第二晶体管M11的第一极经过第四晶体管M13连接到电流源300。第六晶体管M15、第八晶体管M17、第九晶体管M18和第十晶体管M19构成迟滞比较器的输出级。第六晶体管M15和第九晶体管M18串联在电源端VDD和参考地之间，构成第一输出支路。第八晶体管M17和第十晶体管M19串联在电源端VDD和参考地之间，构成第二输出支路。第五晶体管M14和第六晶体管M15构成电流镜，因此，第一晶体管M10的偏置电流IB1的镜像电流流过第六晶体管M15。第七晶体管M16和第八晶体管M17构成电流镜，因此，第二晶体管M11的偏置电流IB2的镜像电流流过第八晶体管M17。第九晶体管M18和第十晶体管M19也构成电流镜。输出级根据哪个镜像电流更大(即，IB1和IB2中哪个偏置电流更大)来产生输出信号。

在本实施例中，第一晶体管M10，第二晶体管M11，第三晶体管M12、第四晶体管M13、第九晶体管M18和第十晶体管M19均为NMOS，第五晶体管M14、第六晶体管M15、第七晶体管M16、第八晶体管M17均为PMOS。第五晶体管M14、第六晶体管M15、第七晶体管M16、第八晶体管M17均为PMOS的源极都连接电源端VDD。第九晶体管M18和第十晶体管M19的源端连接虚拟地。

输出节点可以设置在第一输出支路，也可以设置在第二输出支路。在本实施例中，以第八晶体管M17和第十晶体管M19之间的节点a为输出节点，节点a作为第一反相器U3的输入端，第一反相器U3的输出端作为迟滞比较器的输出端OUT。当偏置电流IB1大于偏置电流IB2时，输出端OUT输出第一电平；当偏置电流IB1小于偏置电流IB2时，输出端OUT输出第二电平。在本实施例中，第一电平为高电平，第二电平为低电平。第三晶体管M12的栅极接收输出信号，第四晶体管M13的栅极接收输出信号的反信号

(例如，输出信号经过反相器后反馈到第四晶体管M13的栅极)。

如图3所示，迟滞电压产生电阻R0的第一端连接第一晶体管M10的第一极(节点e)，第二端连接第二晶体管M11的第一极(节点f)。在本实施例中，第一晶体管M10的第一极和第二晶体管M11的第一极为源极。迟滞电压产生电阻R0基于输出信号的电平选择性地连接在第一晶体管M10和电流源300之间，或者连接在第二晶体管M11和电流源300之间。在本实施例中，当输出信号为高电平时，第三晶体管M12导通，第四晶体管M13截止，迟滞电压产生电阻R0连接在第一晶体管M10的第一极和电流源300之间；当输出信号为低电平时，第三晶体管M12截止，第四晶体管M13导通，迟滞电压产生电阻R0连接在第二晶体管M11的第一极和电流源300之间。

下面结合图3和图8描述迟滞特性的产生。当输入电压VIN足够小时，偏置电流IB1远小于偏置电流IB2，节点a为高电平，输出端OUT的输出信号为低电平，第三晶体管M12截止，第四晶体管M13导通，迟滞电压产生电阻R0连接在第一晶体管M10的源极和电流源300之间。输出端OUT的输出信号为低电平时的迟滞电压产生电路的等效电路结构图如图7b所示，其中，第四晶体管M13的导通电阻很小，因此忽略。当输入电压VIN升高到等于参考电压VREF时，由于第一晶体管M10的源极电压比第二晶体管M11的源极电压高IB1*R0，偏置电流IB1依然小于偏置电流IB2，输出端OUT的输出信号依然为低电平。当输入电压VIN继续升高，偏置电流IB1等于偏置电流IB2时，达到输出信号的切换点，此时IB1＝IB2＝IB/2，第一晶体管M10的栅源电压等于第二晶体管M11的栅源电压，第一晶体管M10的源极电压比第二晶体管M11的源极电压高R0*IB/2(记为VD)，输入电压VIN等于VREF+VD。

当输入电压VIN为较高值时(例如输入电压VIN大于VREF+VD)，第一晶体管M10的栅源电压大于第二晶体管M11的栅源电压，第一晶体管M10的导通程度大于第二晶体管M11的导通程度，偏置电流IB1大于偏置电流IB2，节点a为低电平，输出端OUT的输出信号为高电平，第三晶体管M12导通，第四晶体管M13截止，迟滞电压产生电阻R0连接在第二晶体管M11的源极和电流源300之间。当输出端OUT的输出信号为高电平时的迟滞电压产生电路的等效电路结构图如图7a所示，其中，忽略了第三晶体管M12的导通电阻。当输入电压VIN降低到等于参考电压VREF时，由于第二晶体管M11的源极电压比第一晶体管M10的源极电压高IB2*R0，偏置电流IB1依然大于偏置电流IB2，输出端OUT的输出信号依然为高电平。当输入电压VIN继续降低，偏置电流IB1等于偏置电流IB2时，达到输出信号的切换点，此时IB1＝IB2＝IB/2，第一晶体管M10的栅源电压等于第二晶体管M11的栅源电压，第二晶体管M11的源极电压比第一晶体管M10的源极电压高R0*IB/2，输入电压VIN等于VREF-VD。

由上可知，本实施例中的迟滞比较器的迟滞电压为VD＝R0*IB/2，即迟滞电压与迟滞电压产生电阻的阻值成正比，也与电流源300提供的偏置电流IB成正比。可选地，迟滞电压产生电阻的阻值可调。偏置电流IB具有特定温度系数以及工艺参数，将其作为比较器的尾电流，可以消除加入的MOS管产生迟滞电压带来的温度系数与工艺参数，有助于实现对迟滞电压的精准控制，使得迟滞比较器的迟滞电压不随温度与工艺的变化而变化。

对于本实施例的迟滞比较器，考虑到传输延迟等非理想因素，需要防止第三晶体管M12和第四晶体管M13同时截止。使用非交叠控制信号控制第三晶体管M12和第四晶体管M13可以避免第三晶体管M12和第四晶体管M13同时截止。

实施例二

图4示出第二实施例的迟滞比较器的电路结构示意图。第二实施例的迟滞比较器包括：第一支路310，第二支路320，电流源300，迟滞电压产生电路100，以及输出端OUT。第一支路310包括第一晶体管M10。第二支路320包括第二晶体管M11。

在本实施例中，第一晶体管M10的栅极作为第一输入端接收第一输入电压，例如输入电压VIN，第二晶体管M11的栅极作为第二输入端接收第二输入电压，例如参考电压VREF。第一晶体管M10和第二晶体管M11具有相同或至少基本上相同的特性。电流源300用于提供偏置电流IB，且该偏置电流IB基于输入电压VIN和参考电压VREF可变地被分配在第一支路310和第二支路320。电流源300被配置成将偏置电流IB维持在恒定电流值。如图4所示，流过第一支路310的电流记为IB1，流过第二支路320的电流记为IB2，其中，IB1+IB2＝IB。输出端OUT基于流过第一支路310的偏置电流IB1和流过第二支路320的偏置电流IB2产生输出信号。具体地，输出信号基于流过第一支路310的偏置电流IB1和流过第二支路320的偏置电流IB2的大小关系确定。当偏置电流IB1大于偏置电流IB2时，输出端OUT输出第一电平；当偏置电流IB1小于偏置电流IB2时，输出端OUT输出第二电平。迟滞电压产生电路100基于输出信号选择性地将迟滞电压产生电阻R0设置入第一支路310或第二支路320。

第一支路310还包括与第一晶体管M10串联的第五晶体管M14。第二支路320还包括与第二晶体管M11串联的第七晶体管M16。在本实施例中，第一晶体管M10和第二晶体管M11为NMOS，第五晶体管M14和第七晶体管M16为PMOS，第一支路310和第二支路320并联在电源端VDD和电流源300之间。在可选实施方式中，第一晶体管M10和第二晶体管M11为PMOS，第五晶体管M14和第七晶体管M16为NMOS，第一支路310和第二支路320并联在参考地和电流源300之间。

迟滞比较器还包括第六晶体管M15、第八晶体管M17、第九晶体管M18和第十晶体管M19。第六晶体管M15、第八晶体管M17、第九晶体管M18和第十晶体管M19构成迟滞比较器的输出级。第六晶体管M15和第九晶体管M18串联在电源端VDD和参考地之间，构成第一输出支路。第八晶体管M17和第十晶体管M19串联在电源端VDD和参考地之间，构成第二输出支路。第五晶体管M14和第六晶体管M15构成电流镜，因此，第一支路310的偏置电流IB1的镜像电流流过第六晶体管M15。第七晶体管M16和第八晶体管M17构成电流镜，因此，第二支路320的偏置电流IB2的镜像电流流过第八晶体管M17。第九晶体管M18和第十晶体管M19也构成电流镜，第九晶体管M18的栅极和漏极连接，即第九晶体管M18处于二极管连接方式。输出级根据哪个镜像电流更大(即，哪个支路的偏置电流更大)来产生输出信号。

在本实施例中，输出节点设置在第二输出支路。具体地，以第八晶体管M17和第十晶体管M19之间的节点a为输出节点，节点a作为第一反相器U3的输入端，第一反相器U3的输出端作为迟滞比较器的输出端OUT。当偏置电流IB1大于偏置电流IB2时，输出端OUT输出高电平；当偏置电流IB1小于偏置电流IB2时，输出端OUT输出低电平。

在可选的实施方式中，如图5所示，将输出节点设置在第一输出支路，改为使用缓冲器U7作为输出。具体地，第十晶体管M19处于二极管连接方式，第九晶体管M18不处于二极管连接方式，以第六晶体管M15和第九晶体管M18之间的节点d为输出节点，节点d作为缓冲器U7的输入端，缓冲器U7的输出端作为迟滞比较器的输出端OUT。

如图4所示，迟滞电压产生电路100连接于第一晶体管M10的第一极与电流源300之间，以及连接于第二晶体管M11的第一极与电流源300之间。迟滞电压产生电路100进一步包括：迟滞电压产生电阻R0、第三晶体管M12和第四晶体管M13。迟滞电压产生电路100为基于输出信号选择性地将迟滞电压产生电阻R0设置入迟滞比较器的第一支路310或第二支路320。

迟滞电压产生电阻R0的第一端连接第一晶体管M10的第一极(节点e)，第二端连接第二晶体管M11的第一极(节点f)。在本实施例中，第一晶体管M10的第一极和第二晶体管M11的第一极为源极。迟滞电压产生电阻R0基于输出信号的电平选择性地连接在第一晶体管M10和电流源300之间(设置入第一支路310)，或者连接在第二晶体管M11和电流源300之间(设置入第二支路320)。在本实施例中，当输出信号为高电平时，第三晶体管M12导通，第四晶体管M13截止，迟滞电压产生电阻R0设置入第一支路310；当输出信号为低电平时，第三晶体管M12截止，第四晶体管M13导通，迟滞电压产生电阻R0设置入第一支路310。

进一步地，迟滞比较器还包括：非交叠信号产生电路200。该非交叠信号产生电路200分别与迟滞比较器的输出端OUT和迟滞电压产生电路100连接。非交叠信号产生电路200根据迟滞比较器的输出信号VOUT产生非交叠的第一控制信号SP和第二控制信号SN，并分别提供至第三晶体管M12的栅极和第四晶体管M13的栅极。当迟滞比较器的输出信号VOUT为高电平时，该第一控制信号SP为高电平，第二控制信号SN为低电平；当迟滞比较器的输出信号VOUT为低电平时，该第一控制信号SP为低电平，第二控制信号SN为高电平。该第一控制信号SP和第二控制信号SN用于控制实现将迟滞电压产生电阻R0设置入迟滞比较器的第一支路或第二支路中。其中，非交叠的第一控制信号SP和第二控制信号SN控制第三晶体管M12和第四晶体管M13不同时处于关断状态，即本实施例中的第一控制信号SP和第二控制信号SN不会同时处于低电平状态。

可选地，本实施例中，第一晶体管M10、第二晶体管M11、第三晶体管M12和第四晶体管M13均为NMOS晶体管，第五晶体管M14、第六晶体管M15、第七晶体管M16和第八晶体管M17均为PMOS晶体管。第九晶体管M18和第十晶体管M19均为NMOS晶体管。第一晶体管M10的第一极例如是第一晶体管M10的源极，第二晶体管M11的第一极例如是第二晶体管M11的源极。

当第一控制信号SP为高电平，第二控制信号SN为低电平时，第三晶体管M12导通，第四晶体管M13关断。此时迟滞电压产生电路的等效电路结构图如图7a所示，迟滞电压产生电阻R0被设置入第二晶体管M11的源极与电流源300之间，进而在第二晶体管M11的源极处产生迟滞电压。在图7a中，忽略了第三晶体管M12的导通电阻。

当第一控制信号SP为低电平，第二控制信号SN为高电平时，第三晶体管M12关断，第四晶体管M13导通。此时迟滞电压产生电路的等效电路结构图如图7b所示，迟滞电压产生电阻R0被设置入第一晶体管M10的源极与电流源300之间，进而在第一晶体管M10的源极处产生迟滞电压。在图7b中，忽略了第四晶体管M13的导通电阻。

基于上述描述，迟滞电压VD与迟滞电压产生电阻R0的阻值成正比。且进一步地，迟滞电压产生电阻R0的阻值可调，进而可以满足不同应用需求，提高了迟滞比较器的适用性。可以理解的是，本实施例中，基于第三晶体管M12和第四晶体管M13可以实现对迟滞比较器的迟滞方向的调整。

同样参考图4，本实施例中，非交叠信号产生电路200包括：第二反相器U4和RS触发器U5。其中，第二反相器U4的输入端与迟滞比较器的输出端OUT(节点b)连接。RS触发器U5的第一输入端R与迟滞比较器的输出端OUT连接，RS触发器U5的第二输入端S与第二反相器U4的输出端连接，RS触发器U5的第一输出端Q输出第二控制信号SN，RS触发器U5的第二输出端Q输出第一控制信号SP。

参考图6，图6示出根据本公开实施例提供的迟滞比较器中RS触发器的电路结构示意图。如图6所示，本实施例中，RS触发器包括：第一与非门U51、第一非门U52、第二非门U53、第二与非门U54、第三非门U55和第四非门U56。其中，第一与非门U51的第一输入端与节点b连接。第一非门U52的输入端与第一与非门U51的输出端连接。第二非门U53的输入端与第一非门U52的输出端连接。第二与非门U54的第一输入端与第二非门U53连接，第二与非门U54的第二输入端与第二反相器U4的输出端连接。第三非门U55的输入端与第二与非门U54的输出端连接。第四非门U56的输入端与第三非门U55的输出端连接，第四非门U56的输出端与第一与非门U51的第二输入端连接。其中，第二非门U53的输出端输出第二控制信号SN，第四非门U56的输出端输出第一控制信号SP。可选地，在节点b和第一与非门U51之间还可以增加始终处于导通状态的传输门。

可以理解的是，上述对RS触发器的具体结构描述仅是示例性的，在本公开的其他实施例中，RS触发器还可以采用其它常规的结构搭建，只要可以基于输出信号VOUT产生非交叠的第一控制信号SP和第二控制信号SN即可。

具体地，当第一晶体管M10的导通程度低于第二晶体管M11的导通程度时，流经第一晶体管M10和第五晶体管M14的电流IB1小于流经第二晶体管M11和第七晶体管M16的电流IB2，进而基于第五晶体管M14和第六晶体管M15的镜像关系以及第七晶体管M16和第八晶体管M17的镜像关系，流经第六晶体管M15的电流(本文中记为I15)会小于流经第八晶体管M17的电流(本文中记为I17)，进而基于第六晶体管M15与第九晶体管M18的连接结构，以及第九晶体管M18和第十晶体管M19的镜像关系，可知，流经第十晶体管M19的电流(本文中记为I19＝I15)会小于流经第八晶体管M17的电流(本文中记为I17)，进而使得节点a处的电压被第八晶体管M17上拉至高电平，而节点b处的电压即输出信号VOUT经反相器U3后为低电平。反之，当第一晶体管M10的导通程度高于第二晶体管M11的导通程度时，输出信号VOUT为高电平。

图8示出根据本公开实施例提供的迟滞比较器的输入输出伏安特性。如图8所示，当输入电压VIN足够小时，输出信号VOUT为低电平状态，进而基于图6所示的RS触发器可知，此时第一控制信号SP为低电平，第二控制信号SN为高电平。进而使得迟滞电压产生电阻R0被设置入迟滞比较器的第一支路310上，并在第一晶体管M10的源极产生有迟滞电压Vhys，迟滞电压Vhys等于第一支路310的偏置电流IB1乘以迟滞电压产生电阻R0的阻值。由于该迟滞电压的存在，在输入电压VIN等于参考电压VREF时，第一晶体管M10的栅源电压仍然小于第二晶体管M11的栅源电压，第一晶体管M10的导通程度会低于第二晶体管M11的导通程度，进而使得迟滞比较器的输出信号VOUT为保持低电平状态不变。随着输入电压VIN继续增大，当第一晶体管M10的栅源电压等于第二晶体管M11的栅源电压时，第一支路310的偏置电流IB1和第二支路320的偏置电流IB2相等，都等于IB/2，此时迟滞电压产生电阻R0上的电压为(IB*R0)/2，将(IB*R0)/2记做VD，VIN等于VREF加VD。在输入电压VIN大于参考电压VREF加VD时，第一晶体管M10的导通程度会高于第二晶体管M11的导通程度，迟滞比较器的输出信号VOUT为高电平状态。

而当迟滞比较器的输出信号VOUT为高电平时，基于图6所示的RS触发器可知，此时第一控制信号SP跳变为高电平，第二控制信号SN跳变为低电平。进而使得迟滞电压产生电阻R0被设置入迟滞比较器的第二支路320上，并在第二晶体管M11的源极产生有迟滞电压Vhys，此时迟滞电压Vhys等于第二支路的偏置电流IB2乘以迟滞电压产生电阻R0的阻值。由于该迟滞电压的存在，即使输入电压VIN降低到参考电压VREF，第一晶体管M10的导通程度会高于第二晶体管M11的导通程度，第一支路310的偏置电流IB1大于第二支路320的偏置电流IB2，进而使得迟滞比较器的输出信号VOUT为保持高电平状态不变。只有在输入电压VIN小于参考电压VREF减去(IB*R0)/2时，才会使得第一晶体管M10的导通程度会低于第二晶体管M11的导通程度，进而使得迟滞比较器的输出信号VOUT跳变至低电平状态。

也即是说，若输入电压VIN的电压值为从低到高变化，则仅当VIN>VREF+VD时，迟滞比较器的输出信号VOUT会从低电平跳变至高电平，同时第一控制信号SP从低电平跳变为高电平，第二控制信号SN从高电平跳变为低电平。若输入电压VIN的电压值为从高到低变化，则仅当VIN<VREF-VD时，迟滞比较器的输出信号VOUT会从高电平跳变至低电平，同时第一控制信号SP从高电平跳变为低电平，第二控制信号SN从低电平跳变为高电平。

进而，VREF-VD～VREF+VD之间的电压范围即为本公开中迟滞比较器迟滞宽度。同时，又由于VD＝R0*IB/2，则本公开中，通过改变迟滞电压产生电阻R0的阻值，或改变电流源300输出的偏置电流的大小，即可实现对迟滞比较器的迟滞宽度的精准调节。且该迟滞电压不会受到外部电源电压的影响，也无需在迟滞比较器外部设置电阻进行反馈，无需额外的功耗。

实施例三

本实施例提供的迟滞比较器如图5所示。如图5所示，迟滞比较器包括：第一支路310，第二支路320，电流源300，迟滞电压产生电路500，以及输出端OUT。第一支路310包括第一晶体管M10。第二支路320包括第二晶体管M11。第一晶体管M10的栅极接收第一输入电压，例如为输入电压VIN，第二晶体管M11的栅极接收第二输入电压，例如为参考电压VREF。第一晶体管M10和第二晶体管M11具有相同或至少基本上相同的特性。电流源300用于提供偏置电流IB，且该偏置电流IB基于输入电压VIN和参考电压VREF可变地被分配在第一支路310和第二支路320。电流源300被配置成将偏置电流IB维持在恒定电流值。如图5所示，流过第一支路310的偏置电流记为IB1，流过第二支路320的偏置电流记为IB2，其中，IB1+IB2＝IB。输出端OUT基于流过第一支路310的偏置电流IB1和流过第二支路320的偏置电流IB2产生输出信号。当偏置电流IB1大于偏置电流IB2时，输出端OUT输出第一电平；当偏置电流IB1小于偏置电流IB2时，输出端OUT输出第二电平。迟滞电压产生电路500基于所述输出信号选择性地将迟滞电压产生电阻设置入所述第一支路310或所述第二支路320。

第一支路310还包括与第一晶体管M10串联的第五晶体管M14。第二支路320还包括与第二晶体管M11串联的第七晶体管M16。迟滞比较器还包括第六晶体管M15、第八晶体管M17、第九晶体管M18和第十晶体管M19。第六晶体管M15和第九晶体管M18串联在电源端VDD和参考地之间，构成第一输出支路。第八晶体管M17和第十晶体管M19串联在电源端VDD和参考地之间，构成第二输出支路。第十晶体管M19的栅极和漏极连接，即第十晶体管M19处于二极管连接方式。

第六晶体管M15和第九晶体管M18之间的节点d作为输出节点，节点d作为缓冲器U7的输入端，缓冲器U7的输出端作为迟滞比较器的输出端OUT。当第一支路310的偏置电流IB1大于第二支路320的偏置电流IB2时，节点d为高电平，输出端OUT输出高电平；当第一支路310的偏置电流IB1小于第二支路320的偏置电流IB2时，节点d为低电平，输出端OUT输出低电平。

迟滞电压产生电路500包括：迟滞电压产生电阻、第十一晶体管M22和第十二晶体管M23，其中，迟滞电压产生电阻包括第一迟滞电压产生电阻R1和第二迟滞电压产生电阻R2。第一迟滞电压产生电阻R1和第十一晶体管M22并联在第一晶体管M10的第一极和电流源300之间，第二迟滞电压产生电阻R2和第十二晶体管M23并联在第二晶体管M11的第一极和电流源300之间。第十一晶体管M22的栅极接收输出信号OUT，第十二晶体管M23的栅极接收输出信号的反信号

可选地，本实施例可在缓冲器U7的输出端连接RS触发器与反相器，如图4的非交叠信号产生电路200，从而使得第十一晶体管M22的栅极和第十二晶体管M23的栅极接收的信号为非交叠信号。在第三实施例中，迟滞电压产生电路500基于输出信号选择性地将第一迟滞电压产生电阻R1设置入第一支路310或第二迟滞电压产生电阻R2设置入第二支路320。

当输入信号VIN远小于参考电压VREF时，输出信号OUT为低电平，第十一晶体管M22截止，第十二晶体管M23导通，第一迟滞电压产生电阻R1接入第一支路310，第二迟滞电压产生电阻R2被旁路。当输入信号VIN增大，第一支路上310的偏置电流IB1大于第二支路320上的偏置电流IB2时，输出信号OUT变为高电平，第十一晶体管M22导通，第十二晶体管M23截止，第二迟滞电压产生电阻R2作为迟滞电压产生电阻接入第二支路，第一迟滞电压产生电阻R1被旁路。

可选地，本实施例中，第十一晶体管M22和第十二晶体管M23均为NMOS晶体管，第十一晶体管M22和第十二晶体管M23导通时的电阻足够小。在一些实施例中，第一迟滞电压产生电阻R1和第二迟滞电压产生电阻R2的阻值相同。在另一些实施例中，第一迟滞电压产生电阻R1和第二迟滞电压产生电阻R2的阻值不同，这样迟滞比较器的正向迟滞电压和负向迟滞电压具有不同的大小。

本公开还涉及一种电压产生电路，如图9所示，图9为示出一种电压产生电路的结构示意图。

本公开实施例中，该电压产生电路包括：电荷泵10、振荡器20、迟滞比较器30、电阻40和电阻50。其中，振荡器20用于产生时钟信号CLK。电荷泵10与振荡器20连接，接收该时钟信号CLK，并基于该时钟信号CLK和使能信号EN产生输出电压VP。迟滞比较器30如为上述图3至图8中所示的迟滞比较器，与电荷泵10连接，接收参考电压VREF和反馈电压VFB，用于基于内部产生的迟滞电压对参考电压VREF和反馈电压VFB进行迟滞比较，并根据比较结果生成使能信号EN。电阻40和电阻50依次串联于电荷泵10的输出端与参考地之间，且电阻40和电阻50的中间节点处产生的反馈电压VFB被提供至迟滞比较器30。

示例性的，假设输出电压VP的目标值为5V。当迟滞比较器30通过比较反馈电压VFB和参考电压VREF而获得的比较结果为0(例如对应使能信号EN为低电平)时，则表示输出电压VP的实际值(例如为5.05V)大于目标值5V。于是电荷泵20基于低电平的使能信号EN停止驱动，不提供电荷量至负载。进而输出电压VP在供电过程中逐渐地降低，例如当输出电压VP降低至4.95V，小于目标值5V时。迟滞比较器30通过比较反馈电压VFB和参考电压VREF而再次获得比较结果，此时比较结果为1(例如对应使能信号EN为高电平)。电荷泵20基于高电平的使能信号EN再次执行驱动操作，重新提供电荷量至负载，从而提高输出电压VP。如此往复，使得输出电压VP的实际值可基于目标值而上下微量波动。

基于上述描述，通过采用上述迟滞比较器，可以精确的实现输出电压基于目标电压值的上下微量波动控制，且电路受工艺和温度的影响很小，功耗低。

综上，本公开通过第一输入电压和第二输入电压可以改变电流源分配在第一支路和第二支路上的偏置电流，同时通过输出信号可将迟滞电压产生电阻设置入第一支路和第二支路上，进而基于第一支路或第二支路上的偏置电流和迟滞电压产生电阻即可在第一支路或第二支路上产生相应的迟滞电压。由于电阻受工艺和温度的影响相较晶体管而言很小，因此基于迟滞电压产生电阻生成的迟滞电压受工艺和温度的影响也会很小。同时，本公开中迟滞电压为基于中迟滞比较器内部的电流源和迟滞电压产生电阻生成，因而不会受到外部电源电压的影响，也无需在迟滞比较器外部设置电阻进行反馈，无需额外的功耗。

另一方面，基于迟滞电压产生电阻和偏置电流生成的迟滞电压的精度相应受控于迟滞电压产生电阻和偏置电流的精度，因此本公开也能够实现对迟滞电压的精确控制。

应当说明的是，在本文中，所含术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

最后应说明的是：显然，上述实施例仅仅是为清楚地说明本发明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本发明的保护范围之中。

Claims (15)

1.一种迟滞比较器，其中，包括：

第一支路，包括第一晶体管，所述第一晶体管被配置为在其栅极接收第一输入电压；

第二支路，包括第二晶体管，所述第二晶体管被配置为在其栅极接收第二输入电压；

电流源，所述电流源提供的偏置电流基于所述第一输入电压和所述第二输入电压可变地分配在所述第一支路和所述第二支路；

输出端，基于流过所述第一支路的偏置电流和流过所述第二支路的偏置电流产生输出信号；以及

迟滞电压产生电路，基于所述输出信号选择性地将迟滞电压产生电阻设置入所述第一支路或所述第二支路。

2.根据权利要求1所述的迟滞比较器，其中，所述迟滞电压产生电阻的第一端与所述第一晶体管的第一极连接，第二端与所述第二晶体管的第一极连接；

所述迟滞电压产生电路还包括：第三晶体管和第四晶体管，所述第三晶体管设置在所述第一晶体管的第一极和所述电流源之间，所述第四晶体管设置在所述第二晶体管的第一极和所述电流源之间。

3.根据权利要求2所述的迟滞比较器，其中，所述迟滞电压产生电阻的阻值可调。

4.根据权利要求1所述的迟滞比较器，其中，所述迟滞电压与所述迟滞电压产生电阻的阻值成正比。

5.根据权利要求2所述的迟滞比较器，其中，所述迟滞比较器还包括非交叠信号产生电路，所述非交叠信号产生电路根据所述输出信号产生非交叠的第一控制信号和第二控制信号，并分别提供至所述第三晶体管的栅极和所述第四晶体管的栅极。

6.根据权利要求1所述的迟滞比较器，其中，所述迟滞电压产生电路包括：第一迟滞电压产生电阻、第二迟滞电压产生电阻、第十一晶体管和第十二晶体管，所述第一迟滞电压产生电阻和所述第十一晶体管并联在所述第一晶体管的第一极和所述电流源之间，所述第二迟滞电压产生电阻和所述第十二晶体管并联在所述第二晶体管的第一极和所述电流源之间。

7.根据权利要求6所述的迟滞比较器，其中，所述迟滞比较器还包括非交叠信号产生电路，所述非交叠信号产生电路根据所述输出信号产生非交叠的第一控制信号和第二控制信号，所述第一控制信号和第二控制信号分别提供给所述第十一晶体管的栅极和所述第十二晶体管的栅极。

8.根据权利要求5或7所述的迟滞比较器，其中，所述非交叠信号产生电路包括：

第二反相器，输入端与所述迟滞比较器的输出端连接；

RS触发器，第一输入端与所述迟滞比较器的输出端连接，所述RS触发器的第二输入端与所述第二反相器的输出端连接，所述RS触发器的第一输出端输出所述第二控制信号，第二输出端输出所述第一控制信号。

9.根据权利要求1所述的迟滞比较器，其中，当所述输出信号为第一电平时，所述迟滞电压产生电阻设置在第一支路，当所述输出信号为第二电平时，所述迟滞电压产生电阻设置在第二支路。

10.根据权利要求1所述的迟滞比较器，其中，第一支路还包括：与第一晶体管串联的第五晶体管，第二支路还包括与第二晶体管串联的第七晶体管，

所述迟滞比较器还包括：与所述第五晶体管构成电流镜的第六晶体管，与所述第七晶体管构成电流镜的第八晶体管，与所述第六晶体管串联的第九晶体管，与所述第八晶体管串联的第十晶体管，所述第九晶体管和所述第十晶体管构成电流镜。

11.根据权利要求10所述的迟滞比较器，其中，所述迟滞比较器还包括缓冲器，所述缓冲器的输入端连接第六晶体管和第九晶体管之间的中间节点，所述缓冲器的输出端作为所述迟滞比较器的输出端。

12.根据权利要求10所述的迟滞比较器，其中，所述迟滞比较器还包括第一反相器，所述第一反相器的输入端连接第八晶体管和第十晶体管之间的中间节点，所述第一反相器的输出端作为所述迟滞比较器的输出端。

13.一种迟滞比较器，包括：

第一晶体管，被配置为在其栅极接收第一输入电压；

第二晶体管，被配置为在其栅极接收第二输入电压；

电流源，所述电流源提供的偏置电流基于所述第一输入电压和第二输入电压可变地分配在所述第一晶体管和第二晶体管；

输出端，基于流过第一晶体管的偏置电流和流过第二晶体管的偏置电流产生输出信号；以及

迟滞电压产生电阻，所述迟滞电压产生电阻基于所述输出信号选择性地连接在所述第一晶体管和所述电流源之间，或者连接在所述第二晶体管和所述电流源之间。

14.根据权利要求13所述的迟滞比较器，其中，所述迟滞比较器还包括第三晶体管和第四晶体管，所述迟滞电压产生电阻的第一端连接所述第一晶体管的第一极，所述迟滞电压产生电阻的第二端连接所述第二晶体管的第一极，所述第一晶体管的第一极通过所述第三晶体管连接所述电流源，所述第二晶体管的第一极通过所述第四晶体管连接所述电流源，当所述输出信号为第一电平时，所述第三晶体管导通，当所述输出信号为第二电平时，所述第四晶体管导通。

15.一种电压产生电路，包括：电荷泵以及如权利要求1-14任一项所述的迟滞比较器。

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