CN112511135A - 可调占空比电路 - Google Patents

Abstract

本发明公开了一种可调占空比电路，所述可调占空比电路包括：鉴频器模块，所述鉴频器模块用于基于输入信号的频率和复位信号，输出触发信号；延迟模块，所述延迟模块具有长延迟路径和短延迟路径，用于响应所述触发信号，选择所述长延迟路径或所述短延迟路径，对所述输入信号进行延迟，输出初始时钟信号；时钟产生模块，所述时钟产生模块用于基于占空比控制信号，对所述初始时钟信号进行信号脉宽处理，输出预设占空比的目标时钟信号。应用本发明提供的技术方案，能够更加精确的控制时钟信号的占空比，提高数据传输的速度以及正确性。

Description

可调占空比电路

技术领域

本发明涉及集成电路技术领域，更具体的说，涉及一种可调占空比电路。

背景技术

随着科学技术的不断发展，越来越多的电子设备被广泛的应用于人们的日常生活以及工作当中，为人们的日常生活以及工作带来了巨大的便利，成为当今人们不可或缺的重要工具。

电子设备需要通过可调占空比电路调节信号的占空比。以NAND Flash存储器设备为例，在NAND Flash存储器设备这种类型的应用中是以ONFI协议为标准，ONFI协议中规定信号工作时使用占空比校准的频率范围越来越宽，对信号占空比的要求也越来越严格。

发明内容

有鉴于此，本发明提供了一种可调占空比电路，能够更加精确的控制时钟信号的占空比，提高数据传输的速度以及正确性。

为了实现上述目的，本发明提供如下技术方案：

一种可调占空比电路，所述可调占空比电路包括：

鉴频器模块，所述鉴频器模块用于基于输入信号的频率和复位信号，输出触发信号；

延迟模块，所述延迟模块具有长延迟路径和短延迟路径，用于响应所述触发信号，选择所述长延迟路径或所述短延迟路径，对所述输入信号进行延迟，输出初始时钟信号；

时钟产生模块，所述时钟产生模块用于基于占空比控制信号，对所述初始时钟信号进行信号脉宽处理，输出预设占空比的目标时钟信号。

优选的，在上述的可调占空比电路中，所述延迟模块包括：X个第一延迟单元和一个第一伪延迟单元，X为大于1的正整数；该X个第一延迟单元依次为第1级第一延迟单元至第X级第一延迟单元；

第1级第一延迟单元的输入端输入所述输入信号；

第i-1级第一延迟单元的输出端连接第i级第一延迟单元的输入端，i为大于1，且不大于X的正整数；

第1级第一延迟单元至第X级第一延迟单元的输出端分别与所述时钟产生模块连接；

所述第一伪延迟单元的输入端与第X级第一延迟单元的输出端连接，所述第一伪延迟单元的输出端浮空。

优选的，在上述的可调占空比电路中，所述第一延迟单元包括：

第一多路选择器，具有两个输入端、一个触发端和一个输出端；所述触发端用于接入所述触发信号；

所述第一延迟单元的输入端通过多个串联的第一缓冲器与所述第一多路选择器的一个输入端连接，所述第一延迟单元的输入端直接与所述第一多路选择器的另一个输入端连接；所述第一多路选择器的输出端为所述第一延迟单元的输出端。

优选的，在上述的可调占空比电路中，所述第一延迟单元与所述第一伪延迟单元的电路结构相同。

优选的，在上述的可调占空比电路中，X为奇数，每个所述第一延迟单元对应输出一个所述初始时钟信号；

所述时钟产生模块包括：

调整选择单元，用于基于第一控制码至第三控制码，对X个所述初始时钟信号进行信号脉宽处理，输出第一时钟信号和第二时钟信号；

第二多路选择器，具有两个输入端、一个触发端和一个输出端；所述第二多路选择器的两个输入端分别输入所述第一时钟信号和所述第二时钟信号；所述第二多路选择器用于基于其触发端接入的第四控制码，选择通过其输出端输出所述第一时钟信号或所述第二时钟信号；

匹配延迟线，所述匹配延迟线用于基于第x级第一延迟单元输出的初始时钟信号，输出边沿组合器的下降沿；x＝(X+1)/2；

第一反向器，所述第一反向器用于基于所述第二多路选择器的输出信号，输出所述边沿组合器的上升沿；

其中，所述边沿组合器基于所述匹配延迟线和所述第一反向器的输出信号，输出所述目标时钟信号；所述占空比控制信号包括第一控制码至第四控制码。

优选的，在上述的可调占空比电路中，所述调整选择单元包括：

2个第三反相器，分别为用于输出所述第一时钟信号的第1级第三反相器和输出所述第二时钟信号的第2级第三反相器；

X个第二反相器，该X个第二反相器依次为第1级第二反相器至第X级第二反相器；第p级第二反相器的输入端连接第p级第一延迟单元的输出端，p为不大于X的正整数；

X个开关元件，该X个开关元件依次为第1级开关元件至第X级开关元件；第p级开关元件的输入端连接第p级第二反相器的输出端；第1级开关元件至第x-1级开关元件的输出端均连接第1级第三反相器的输入端；第x级开关元件至第X级开关元件的输出端均连接第2级第三反相器。

优选的，在上述的可调占空比电路中，所述调整选择单元还包括：X-1个第四反相器；

第1级第二反相器至第x-1级第二反相器的输入端、以及第x+1级第二反相器至第X级第二反相器的输入端分别连接一个所述第四反相器的输入端，所述第四反相器的输出端均浮空。

优选的，在上述的可调占空比电路中，所述边沿组合器包括：

RS触发器，具有两个输入端和一个输出端，其输出端用于输出所述目标时钟信号；

两个短脉冲产生器；

一个所述短脉冲产生器的输入端连接所述匹配延迟线的输出端，其输出端连接所述RS触发器的一个输入端；

另一个所述短脉冲产生器的输入端连接所述第一反向器的输出端，其输出端连接所述RS触发器的另一个输入端。

优选的，在上述的可调占空比电路中，所述短脉冲产生器包括：PMOS、第一NMOS、第二NMOS和第五反相器；

所述PMOS的源极连接电源，其栅极和第一NMOS的栅极连接，其漏极和第一NMOS的漏极连接；

所述第五反相器的输入端连接所述PMOS的漏极，其输出端连接所述短脉冲产生器的输出端；

所述短脉冲产生器的输入端与所述第一NMOS的栅极之间串联有多个第六反相器；所述短脉冲产生器的输入端直接与所述第二NMOS的栅极连接；

所述第二NMOS的源极接地，其漏极和所述第一NMOS的源极连接。

优选的，在上述的可调占空比电路中，所述鉴频器模块包括：

二分之一分频器，用于对所述输入信号进行二分频，形成第一信号和第二信号；

第二缓冲器，用于对所述第二信号进行缓冲处理；

延迟触发子模块，用于基于所述复位信号、所述第一信号以及进行缓冲处理后的所述第二信号，输出多个第三信号；

输出子模块，用于对所述第三信号进行逻辑处理，输出所述触发信号。

优选的，在上述的可调占空比电路中，所述延迟触发子模块输出Y个所述第三信号，该Y个所述第三信号依次为第1级第三信号至第Y级第三信号，Y为大于1的正整数；所述延迟触发子模块包括：

Y个第二延迟单元，该Y个第二延迟单元依次为第1级第二延迟单元至第Y级第二延迟单元，第1级第二延迟单元的输入端接入所述第一信号，第j级第二延迟单元的输出端连接第j+1级第二延迟单元的输入端，j为小于Y的正整数；

Y个第一与门，所述第一与门具有三个输入端；该Y个第一与门依次为第1级第一与门至第Y级第一与门；第1级第一与门的一个输入端接电源，另外两个输入端分别连接所述第二缓冲器的输出端以及第1级第二延迟单元的输出端；第j级第一与门至第Y级第一与门中，第j+1级第一与门的一个输入端连接第j级第一与门的输出端，第j+1级第一与门的另外两个输入端分别连接所述第二缓冲器的输出端以及第j+1级第二延迟单元的输出端；

Y个D触发器，该Y个D触发器依次为第1级D触发器至第Y级D触发器；第j级D触发器的输入端D接电源，其同相输出端Q输出第j级第三信号，其时钟输入端连接第j级第一与门的输出端，其复位端接入所述复位信号。

优选的，在上述的可调占空比电路中，所述延迟触发子模块输出Y个所述第三信号，该Y个所述第三信号依次为第1级第三信号至第Y级第三信号，Y为大于1的正整数；

所述输出子模块包括：

Y-1个第七反相器，该Y-1个第七反相器依次为第1级第七反相器至第Y-1级第七反相器；

Y-1个第二与门，所述第二与门具有第一输入端和第二输入端；该Y-1个第二与门依次为第1级第二与门至第Y-1级第二与门；

或门，所述或门用于基于Y-1个第二与门的输出信号，输出所述触发信号；

其中，第j级第三信号直接接入第j级第二与门的第一输入端；第j+1级第三信号经过第j级第七反相器反相处理后，接入第j级第二与门。

通过上述描述可知，本发明技术方案提供的可调占空比电路中，通过鉴频器模块自动判断输入信号的频率，基于该输入信号的频率和复位信号，输出触发信号，延迟模块基于该触发信号自动选择合适的长延迟路径或者短延迟路径，并对输入信号进行延迟，输出初始时钟信号，在确定延迟路径后，时钟产生模块基于占空比控制信号，对初始时钟信号进行信号脉宽处理，最后输出预设占空比的目标时钟信号，从而能够更加精确的控制时钟信号的占空比，提高数据传输的速度以及正确性。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。

图1为一种全数字可调占空比电路结构示意图；

图2为另一种全数字可调占空比电路结构示意图；

图3为本发明实施例提供的一种可调占空比电路结构示意图；

图4为本发明实施例提供的一种延迟模块的电路结构示意图；

图5为本发明实施例提供的第一延迟单元的电路结构示意图；

图6为本发明实施例提供的一种时钟产生模块的电路结构示意图；

图7为本发明实施例提供的调整选择单元的电路结构示意图；

图8为本发明实施例提供的边沿组合器的电路结构示意图；

图9为本发明实施例提供的边沿组合器的工作原理波形图；

图10为本发明实施例提供的短脉冲产生器的电路结构示意图；

图11为本发明实施例提供的鉴频器模块的电路结构示意图；

图12为本发明实施例提供的一种可调占空比电路的工作原理波形图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请中的实施例进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

以SSD(固态硬盘)为代表的NAND Flash存储器与主机间通讯的接口时序满足国际ONFI(Open NAND Flash Interface)标准的时序要求。目前ONFI最新标准为ONFI 4.2，其中需支持NV-DDR、NV-DDR2和NV-DDR3等高速接口，因而对数据传输的速度和时序提出更为苛刻的要求。

ONFI 4.2协议规定对NV-DDR2和NV-DDR3高速接口，当时钟频率为533MHz(1.875ns)、600MHz(1.667ns)、667MHz(1.5ns)、733MHz(1.364ns)和800MHz(1.25ns)时，传输数据出现偏差时可以加入DCC(Duty Cycle Correction)Training，即对时钟信号的占空比进行校准，以保证时序正确。

NV-DDR等高速接口为了增加数据传输速度，使用双边沿对数据进行采样，为保证数据传输正确，要求时钟信号采样时的占空比精确到50％。由于受PVT(Process、Voltage、Temperature)、NMOS与PMOS本征不匹配等影响，从控制端发出的时钟信号的边沿会发生偏移，高频时恶化更严重，这样采样时时钟信号的占空比严重偏离50％，导致数据传输错误。

未来随着不断推出新的ONFI协议，数据传输速度会越来越快，DCC Training(占空比修正)的应用频率也会向高频发展。因此，利用DCC training可以抵消由于PVT等影响时钟信号在传输过程中产生的偏移，使采样时的时钟信号具有50％占空比，以保证数据正确传输。

参考图1，图1为一种全数字可调占空比电路结构示意图，所述全数字可调占空比电路由占空比检测器11(Duty cycle Detector，简称DCD)、数控延迟线12(Digitallycontrolled delay line，简称DCDL)和边沿组合器13(Edge Combiner，简称EC)组成。其中，占空比检测器11结构通过检测输入的时钟信号Clk可输出表示其占空比的数字码，数控延迟线12结构根据输入的数字码调节延迟时间。

如图1所示，占空比检测器11先检测输入的时钟信号Clk，并输出表示其占空比信息的数字码，然后这个数字码和外部输入的占空比设置码Dcsc(Duty cycle settingcode)通过运算单元14进行运算，得到希望的占空比控制码来控制数控延迟线12产生不同的延时，最后边沿组合器13组合两个具有不同延时的时钟信号，输出具有希望占空比的时钟信号Clk_out。

参考图2，图2为另一种全数字可调占空比电路结构示意图，基于图1所示方式，图2所示方式中，匹配延迟线121是用来匹配数控延迟线12本征延时的匹配延迟线，计数器141是根据检测的占空比数字码和外部输入的占空比设置码计算数控延迟线12控制码的计数器，驱动模块CD用于为时钟输出提供驱动。其中，数控延迟线12包括多个串联的延迟单元(Delay unit)，图2中未示出延迟单元。

如图2所示，当复位信号Reset改变，电路开始工作时，占空比检测器11先根据输入的时钟信号Clk检测出时钟的占空比数字码，然后计数器141根据检测出的占空比数字码和外部输入的占空比设置码Dcsc的关系，通过加法计数或者减法计数得到数控延迟线12的控制码；数控延迟线12根据控制码的大小调节匹配延迟线121的延迟时间；边沿组合器13将匹配延迟线121和数控延迟线12输出的具有不同边沿的时钟信号组合在一起，产生具有希望占空比的时钟信号Clk_out，然后通过驱动模块CD驱动输出。

图1和图2所示方式中，工作频率范围和占空比检测器11的延迟链长度间相互制约，占空比检测器11的延迟链总长度应该由单个延迟单元的延迟时间和时钟最低工作频率决定，但是在合理延长链长度下，高频时占空比检测器11就会出现误差。

数控延迟线12中延迟链在不同工作频率条件下对占空比的调节步长不一样，如图2中，数控延迟线12中延迟链的延迟单元具有固定延时，如果按照低频调节步长设置延时大小，那对高频来说调节步长就会过大，如果按照高频调节步长设置，那低频时在相同调节范围内就需要更多延迟单元和控制码。

因此，无法满足宽的工作频率范围，以ONFI4.2为例，需要占空比电路的频率范围从533MHz-800MHz，如果按照533MHz条件下1.875ns时钟周期设置延迟链，那对800MHz条件下延迟链调节步长就过长，并且未来ONFI协议要求的工作速度更快，可到1.5GHz，如果按照1.5GHz条件下666ps的时钟周期设置延迟链，这样在533MHz条件下，需要很长的延迟链和复杂的控制电路。

因此，为了解决上述问题，本发明提供了一种可调占空比电路，所述可调占空比电路包括：

鉴频器模块，所述鉴频器模块用于基于输入信号的频率和复位信号，输出触发信号；

延迟模块，所述延迟模块具有长延迟路径和短延迟路径，用于响应所述触发信号，选择所述长延迟路径或所述短延迟路径，对所述输入信号进行延迟，输出初始时钟信号；

时钟产生模块，所述时钟产生模块用于基于占空比控制信号，对所述初始时钟信号进行信号脉宽处理，输出预设占空比的目标时钟信号。

通过上述描述可知，本发明技术方案提供的可调占空比电路中，通过鉴频器模块自动判断输入信号的频率，基于该输入信号的频率和复位信号，输出触发信号，延迟模块基于该触发信号自动选择合适的长延迟路径或者短延迟路径，并对输入信号进行延迟，输出初始时钟信号，在确定延迟路径后，时钟产生模块基于占空比控制信号，对初始时钟信号进行信号脉宽处理，最后输出预设占空比的目标时钟信号，从而能够更加精确的控制时钟信号的占空比，提高数据传输的速度以及正确性。

为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本申请作进一步详细的说明。

参考图3，图3为本发明实施例提供的一种可调占空比电路结构示意图，如图3所示，所述可调占空比电路包括：

鉴频器模块31，所述鉴频器模块31用于基于输入信号Clk_in的频率和复位信号R，输出触发信号FS；

延迟模块32，所述延迟模块32具有长延迟路径和短延迟路径，用于响应所述触发信号FS，选择所述长延迟路径或所述短延迟路径，对所述输入信号Clk_in进行延迟，输出初始时钟信号CK[0:N]；

时钟产生模块33，所述时钟产生模块33用于基于占空比控制信号Dccc(dutycycle control code)，对所述初始时钟信号CK[0:N]进行信号脉宽处理，输出预设占空比的目标时钟信号Clk_out。

本发明实施例中，鉴频器模块32(Frequency detector)自动判断输入信号Clk_in的频率。当输入信号Clk_in属于低频的时候，触发信号FS输出为0，选择长延迟路径(Longdelay chain)，当输入信号Clk_in属于高频的时候，触发信号FS输出为1，选择短延迟路径(Short delay chain)。确定延迟路径后，时钟产生模块33基于占空比控制信号Dccc，对初始时钟信号CK[0:N]进行信号脉宽处理，最后输出预设占空比的目标时钟信号Clk_out。

需要说明的是，延迟模块32可不仅限于长短两条延长路径控制。鉴频器模块31可根据设计需要，实现对时钟信号更多频率段的判断；同时延迟路径也可基于不同延迟单元分为更多条通路；根据鉴频器模块31的输出结果，选择不同的延迟路径，从而实现更宽频率范围和更高频率分辨率的时钟占空比调节。

参考图4，图4为本发明实施例提供的一种延迟模块的电路结构示意图，如图4所示，所述延迟模块包括：X个第一延迟单元41(Delay unit)和一个第一伪延迟单元42(dummy)，X为大于1的正整数；该X个第一延迟单元41依次为第1级第一延迟单元至第X级第一延迟单元；

第1级第一延迟单元41的输入端输入所述输入信号Clk_in；

第i-1级第一延迟单元的输出端连接第i级第一延迟单元的输入端，i为大于1，且不大于X的正整数；

第1级第一延迟单元至第X级第一延迟单元的输出端分别与所述时钟产生模块33连接；

所述第一伪延迟单元42的输入端与第X级第一延迟单元41的输出端连接，所述第一伪延迟单元42的输出端浮空。

本发明实施例中，X为奇数，第x级输出CK_0，x＝(X+1)/2；第1级至第x-1级依次输出CK_m[x-1]至CK_m[1]，第x+1级至第X级依次输出CK_a[1]至CK_a[x-1]，如X＝15，第8级输出CK_0，第1级至第7级依次输出CK_m[7]至CK_m[1]，第9级至第15级依次输出CK_a[1]至CK_a[7]。

参考图5，图5为本发明实施例提供的第一延迟单元的电路结构示意图，如图5所示，所述第一延迟单元41包括：

第一多路选择器412，具有两个输入端、一个触发端和一个输出端；所述触发端用于接入所述触发信号FS；

所述第一延迟单元41的输入端通过多个串联的第一缓冲器411与所述第一多路选择器412的一个输入端连接，所述第一延迟单元41的输入端直接与所述第一多路选择器412的另一个输入端连接；所述第一多路选择器412的输出端为所述第一延迟单元41的输出端。

其中，所述第一延迟单元41与所述第一伪延迟单元42的电路结构相同。

本发明实施例中，触发信号FS包括第一触发信号0和第二触发信号1；为第一触发信号0时，控制第一多路选择器412输出第一输入端的输入信号A，触发信号FS为第二触发信号1时，控制第一多路选择器412输出第二输入端的输入信号B。

需要说明的是，当所有第一延迟单元41同时输入第一触发信号0时，选择长延迟路径，当所有第一延迟单元41同时输入第二触发信号1时，选择短延迟路径。

本发明实施例中，X为奇数，每个所述第一延迟单元41对应输出一个所述初始时钟信号CK[0:N]，包括CK_m[x-1]至CK_m[1]、CK_0、CK_a[1]至CK_a[x-1]。

参考图6，图6为本发明实施例提供的一种时钟产生模块的电路结构示意图。如图6所示，所述时钟产生模块33包括：

调整选择单元331(Adjustable Select)，用于基于第一控制码A[1]至第三控制码A[3]，对X个所述初始时钟信号CK[0:N]进行信号脉宽处理，输出第一时钟信号CK_A和第二时钟信号CK_M；具体的，所述时钟产生模块33对所述初始时钟信号CK[0:N]进行处理，调整选择单元331选择初始时钟信号CK[0:N]中合适的信号作为第一时钟信号CK_A和第二时钟信号CK_M；

第二多路选择器332，具有两个输入端、一个触发端和一个输出端；所述第二多路选择器332的两个输入端分别输入所述第一时钟信号CK_A和所述第二时钟信号CK_M；所述第二多路选择器332用于基于其触发端接入的第四控制码A[4]，选择通过其输出端输出所述第一时钟信号CK_A或所述第二时钟信号CK_M；

匹配延迟线333(Matching Delay)，所述匹配延迟线333用于基于第x级第一延迟单元41输出的初始时钟信号CK[0:N](即CK_0)，输出边沿组合器335的下降沿(Fall_edge)；x＝(X+1)/2；

第一反向器334，所述第一反向器334用于基于所述第二多路选择器332的输出信号，输出所述边沿组合器335的上升沿(Rise_edge)；

其中，所述边沿组合器335基于所述匹配延迟线333和所述第一反向器334的输出信号，输出所述目标时钟信号Clk_out；所述占空比控制信号dccc(duty cycle controlcode)包括第一控制码A[1]至第四控制码A[4]。

本发明实施例中，时钟产生模块33对延迟模块32输出的相位间隔相同的时钟信号进行处理，位于中间相位的时钟信号CK_0输入边沿组合器335的下降沿(Fall_edge)，用来产生Clk_out的下降沿，在调整选择单元331中，以四位控制码A[4]、A[3]、A[2]和A[1]为例，通过控制码A[1]、A[2]和A[3]选择距离时钟信号CK_0的n个延迟单元的时钟信号CK_m[n]和CK_a[n]分别作为CK_M和CK_A输出，若第四控制码A[4]为1，则选择CK_M输入到边沿组合器335的上升沿(Rise_edge)，表示减少占空比，若第四控制码A[4]为0，则选择CK_A，表示增加占空比；边沿组合器335结合输入的上升沿Fall_edge和下降沿Rise_edge信号的上升沿，输出具有希望占空比的目标时钟信号Clk_out。

需要说明的是，控制码位数不仅限于四位，可以根据设计需要改变，如果控制码位数增加，就增加延迟模块中延迟单元的数量，反之一样。

参考图7，图7为本发明实施例提供的调整选择单元的电路结构示意图，如图7所示，所述调整选择单元331包括：

2个第三反相器51，分别为用于输出所述第一时钟信号CK_A的第1级第三反相器和输出所述第二时钟信号CK_M的第2级第三反相器；

X个第二反相器52，该X个第二反相器52依次为第1级第二反相器至第X级第二反相器；第p级第二反相器的输入端连接第p级第一延迟单元41的输出端，p为不大于X的正整数；

X个开关元件53，该X个开关元件53依次为第1级开关元件至第X级开关元件；第p级开关元件的输入端连接第p级第二反相器52的输出端；第1级开关元件53至第x-1级开关元件53的输出端均连接第1级第三反相器51的输入端；第x级开关元件53至第X级开关元件53的输出端均连接第2级第三反相器52。其中，所述开关元件53包括传输门。

进一步的，所述调整选择单元331还包括：X-1个第四反相器54；

第1级第二反相器52至第x-1级第二反相器的输入端、以及第x+1级第二反相器至第X级第二反相器的输入端分别连接一个所述第四反相器54的输入端，所述第四反相器54的输出端均浮空。

本发明实施例中，各个开关元件53的控制信号通过同一译码器生成，如果X＝15，则需要15个开关元件，第8级开关元件对应单独的控制信号Y[0]，第7级和第9级开关对应控制信号Y[1]，第6级和第10级开关元件对应控制信号Y[2]……第1级和第15级开关元件对应控制信号Y[7]，此时译码器为三输入8输出译码器，能够基于输入的第一控制码A[1]至第三控制码A[3]输出开关控制信号Y[0]-Y[7]。

本发明实施例中，调整选择单元331根据不同的控制码选择对应的CK_M和CK_A输出。

延迟模块32输出的中间相位时钟信号CK_0会连接匹配延迟线333，为了保证延迟模块32输出的时钟之间延时差大小接近，延迟模块32的其他输出都加反相器作为第一伪延迟单元42。

调整选择单元331使用由互补的NMOS和PMOS晶体管构成的传输门，如上述开关元件53，当选择信号Y发生变化的时候，调整选择单元331中开关元件53的寄生电容发生变化，为避免寄生电容改变对延迟模块32输出时钟的延时差产生影响，在调整选择单元331中开关元件53和延迟模块32的输出间加起缓冲隔离作用的反相器。

假设输入A[2:0]＝011，经过3_8译码器后，译码器的输出Y<3>为1，其余为0，这样CK_M选择输出的是距离中间相位CK_0左边三个延迟单元的CK_m[3]，CK_A选择输出的是距离中间相位CK_0右边三个延迟单元的CK_a[3]。

参考图8和图9，图8为本发明实施例提供的边沿组合器的电路结构示意图，图9为本发明实施例提供的边沿组合器的工作原理波形图。

如图8所示，所述边沿组合器335包括：

RS触发器61，具有两个输入端和一个输出端，其输出端用于输出所述目标时钟信号Clk_out；

两个短脉冲产生器62；

一个所述短脉冲产生器62的输入端连接所述匹配延迟线333的输出端，其输出端连接所述RS触发器61的一个输入端R；

另一个所述短脉冲产生器62的输入端连接所述第一反向器334的输出端，其输出端连接所述RS触发器61的另一个输入端S。

本发明实施例中，短脉冲产生器62(SPG)产生与输入信号上升沿重合但是脉宽更窄的短脉冲信号，RS触发器61中输入端R输入的短脉冲信号触发目标时钟信号Clk_out的下降沿(Fall_edge)，输入端S输入的短脉冲信号触发目标时钟信号Clk_out的上升沿(Rise_edge)。

图9的工作原理波形图表示了边沿组合器335输出目标时钟信号Clk_out的工作过程，输入到Fall_edge和Rise_edge的信号经过短脉冲产生器62(SPG)后产生短脉冲信号，根据RS触发器61的真值表，当S＝1，R＝0时，输出为高，当S和R都为0的时候，输出保持不变，当S＝0，R＝1的时候，输出为低，这样可以通过改变输入端R和输入端S信号上升沿的位置得到具有可调占空比的目标时钟信号Clk_out。

参考图10，图10为本发明实施例提供的短脉冲产生器的电路结构示意图。

如图10所示，所述短脉冲产生器62包括：PMOS621、第一NMOS622、第二NMOS623和第五反相器624；所述PMOS621的源极连接电源，其栅极和第一NMOS622的栅极连接，其漏极和第一NMOS622的漏极连接；所述第五反相器624的输入端连接所述PMOS621以及所述第一NMOS622的漏极，其输出端连接所述短脉冲产生器62的输出端；所述短脉冲产生器62的输入端与所述第一NMOS622的栅极之间串联有多个第六反相器625；所述短脉冲产生器62的输入端直接与所述第二NMOS623的栅极连接；所述第二NMOS623的源极接地，其漏极和所述第一NMOS622的源极连接。

参考图11，图11为本发明实施例提供的鉴频器模块的电路结构示意图，如图11所示，所述鉴频器模块31包括：

二分之一分频器311，用于对所述输入信号Clk_in进行二分频，形成第一信号和第二信号；

第二缓冲器312，用于对所述第二信号进行缓冲处理；

延迟触发子模块313，用于基于所述复位信号R、所述第一信号以及进行缓冲处理后的所述第二信号，输出多个第三信号；

输出子模块314，用于对所述第三信号进行逻辑处理，输出所述触发信号FS。

其中，所述延迟触发子模块313输出Y个所述第三信号，该Y个所述第三信号依次为第1级第三信号至第Y级第三信号，如Y＝5，对应五个第三信号为N1-N5，Y为大于1的正整数。

如图11所示，所述延迟触发子模块313包括：

Y个第二延迟单元71，该Y个第二延迟单元71依次为第1级第二延迟单元至第Y级第二延迟单元，第1级第二延迟单元的输入端接入所述第一信号，第j级第二延迟单元的输出端连接第j+1级第二延迟单元的输入端，j为小于Y的正整数；其中，第1级第二延迟单元的延迟时间为delay1，第2至第Y级第二延迟单元的延迟时间均为delay2，delay1和delay2不同。

Y个第一与门72，所述第一与门72具有三个输入端；该Y个第一与门72依次为第1级第一与门至第Y级第一与门；第1级第一与门的一个输入端接电源，另外两个输入端分别连接所述第二缓冲器312的输出端以及第1级第二延迟单元的输出端；第j级第一与门至第Y级第一与门中，第j+1级第一与门的一个输入端连接第j级第一与门的输出端，第j+1级第一与门的另外两个输入端分别连接所述第二缓冲器312的输出端以及第j+1级第二延迟单元的输出端；

Y个D触发器73，该Y个D触发器73依次为第1级D触发器至第Y级D触发器；第j级D触发器的输入端D接电源，其同相输出端Q输出第j级第三信号，其时钟输入端Clk连接第j级第一与门72的输出端，其复位端Reset接入所述复位信号R。

其中，所述延迟触发子模块313输出Y个所述第三信号，该Y个所述第三信号依次为第1级第三信号至第Y级第三信号，Y为大于1的正整数；

如图11所示，所述输出子模块314包括：

Y-1个第七反相器74，该Y-1个第七反相器74依次为第1级第七反相器至第Y-1级第七反相器；

Y-1个第二与门75，所述第二与门75具有第一输入端和第二输入端；该Y-1个第二与门75依次为第1级第二与门至第Y-1级第二与门；

或门76，所述或门76用于基于Y-1个第二与门75的输出信号，输出所述触发信号FS；

其中，第j级第三信号直接接入第j级第二与门的第一输入端；第j+1级第三信号经过第j级第七反相器反相处理后，接入第j级第二与门。

本发明实施例中，输入信号Clk_in先经过二分之一分频器311确定50％占空比，避免检测误差；若f_max是系统工作的最高频率，则第1级第二延迟单元71的延时时间要小于或者等于f_max的周期时间，当输入频率低于f_max时，则N1输出为1；若fc是系统判断高频和低频的中间频点，则第1级第二延迟单元71和4倍的第2级第二延迟单元71的延时总和就是fc的时钟周期，当输入信号Clk_in的频率位于f_max和fc之间时，N1-N5中至少有一个为0，则触发信号FS的输出为1，当输入信号Clk_in的频率低于fc时，N1-N5都为1，则FS输出为0。

假设f_max为1.5GHz，fc为800MHz，则第1级第二延迟单元71的延时时间为666ps，第2级至第Y级第二延迟单元71的延时为146ps；如果输入信号Clk_in的时钟频率为1GHz，因为1ns＝666ps+2x146ps+42ps，所以N1、N2和N3都为1，N4和N5为0，触发信号FS输出为1，则选择短延迟路径。

参考图12，图12为本发明实施例提供的一种可调占空比电路的工作原理波形图。如图12所示，R信号由高变为低，电路开始工作，鉴频器模块检测到输入信号Clk_in的频率位于f_max和fc之间，触发信号FS输出为1，选择短延迟路径；A[2:0]＝101，经过延迟模块32后，CK_A和CK_M输出距离中间相位CK_0五个延迟单元的时钟信号，A[4]＝1表示增加占空比，选择CK_A信号作为上升沿(Rise_edge)输出；经过匹配延迟线和调整选择单元后，CK_0和CK_A送到边沿组合器的下降沿(Fall_edge)和上升沿(Rise_edge)端口，经过短脉冲产生器(SPG)产生短脉冲信号后，其上升沿分别触发RS触发器的R端和S端，最后输出具有希望占空比的目标时钟信号Clk_out。

本发明实施例中，可以通过改变A[2:0]的大小实现对目标时钟信号Clk_out的占空比调节，改变A[4]的大小实现占空比调节的方向。

如下表1所示，表1为本发明实施例中可调占空比电路在28nm工艺下的性能描述。以使用28nm工艺，0.9V电源电压为例，根据前面的分析和如表1总结的可调占空比电路在28nm工艺下的性能描述，电路可以正常的工作在ONFI4.2协议中规定的533MHz(1.875ns)、600MHz(1.667ns)、667MHz(1.5ns)、733MHz(1.364ns)和800MHz(1.25ns)这些需要占空调节的频率点，由于电路分频段进行占空比调节，所以电路还可以满足未来ONFI协议对更高工作频率的要求。表1中的电路在Worst条件下最高频率仍可高达1.5GHz，可满足未来NAND存储芯片3.0G MT/s的超高速传输要求。

表1

本发明实施例中，使用开环的方式实现占空比调节，需要的校准时间短，表1中的电路在四个时钟周期内就可以输出希望的占空比时钟。使用鉴频器模块对频率进行分段，自动选择合适的延迟路径，然后处理延迟路径产生的具有相同相位差的时钟信号，可以满足ONFI4.2以及未来ONFI协议中对宽频率范围的时钟占空比调节功能。相比手动切换延迟链方式，使用鉴频器模块自动选择可以根据PVT条件自动调整频率切换点，选择对应PVT下更合适的延迟路径，这样输出校准误差更小，表1中的电路在整个工作频率范围内校准误差可以控制在1.5％以内。本发明电路结构复杂度低，在整体DDR接口电路中占用的资源较少，不仅可以覆盖ONFI4.2协议中要求的频率点，还可以扩展到更高的频率范围，满足下一代ONFI协议高速要求。

通过上述描述可知，本发明技术方案提供的可调占空比电路中，通过鉴频器模块自动判断输入信号的频率，基于该输入信号的频率和复位信号，输出触发信号，延迟模块基于该触发信号自动选择合适的长延迟路径或者短延迟路径，并对输入信号进行延迟，输出初始时钟信号，在确定延迟路径后，时钟产生模块基于占空比控制信号，对初始时钟信号进行信号脉宽处理，最后输出预设占空比的目标时钟信号，从而能够更加精确的控制时钟信号的占空比，提高数据传输的速度以及正确性。

本说明书中各个实施例采用递进、或并列、或递进和并列结合的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

需要说明的是，在本发明的描述中，需要理解的是，术语“上”、“下”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。当一个组件被认为是“连接”另一个组件，它可以是直接连接到另一个组件或者可能同时存在居中设置的组件。

还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (12)

1.一种可调占空比电路，其特征在于，所述可调占空比电路包括：

鉴频器模块，所述鉴频器模块用于基于输入信号的频率和复位信号，输出触发信号；

延迟模块，所述延迟模块具有长延迟路径和短延迟路径，用于响应所述触发信号，选择所述长延迟路径或所述短延迟路径，对所述输入信号进行延迟，输出初始时钟信号；

时钟产生模块，所述时钟产生模块用于基于占空比控制信号，对所述初始时钟信号进行信号脉宽处理，输出预设占空比的目标时钟信号。

2.根据权利要求1所述的可调占空比电路，其特征在于，所述延迟模块包括：X个第一延迟单元和一个第一伪延迟单元，X为大于1的正整数；该X个第一延迟单元依次为第1级第一延迟单元至第X级第一延迟单元；

第1级第一延迟单元的输入端输入所述输入信号；

第i-1级第一延迟单元的输出端连接第i级第一延迟单元的输入端，i为大于1，且不大于X的正整数；

第1级第一延迟单元至第X级第一延迟单元的输出端分别与所述时钟产生模块连接；

所述第一伪延迟单元的输入端与第X级第一延迟单元的输出端连接，所述第一伪延迟单元的输出端浮空。

3.根据权利要求2所述的可调占空比电路，其特征在于，所述第一延迟单元包括：

第一多路选择器，具有两个输入端、一个触发端和一个输出端；所述触发端用于接入所述触发信号；

所述第一延迟单元的输入端通过多个串联的第一缓冲器与所述第一多路选择器的一个输入端连接，所述第一延迟单元的输入端直接与所述第一多路选择器的另一个输入端连接；所述第一多路选择器的输出端为所述第一延迟单元的输出端。

4.根据权利要求3所述的可调占空比电路，其特征在于，所述第一延迟单元与所述第一伪延迟单元的电路结构相同。

5.根据权利要求2所述的可调占空比电路，其特征在于，X为奇数，每个所述第一延迟单元对应输出一个所述初始时钟信号；

所述时钟产生模块包括：

调整选择单元，用于基于第一控制码至第三控制码，对X个所述初始时钟信号进行信号脉宽处理，输出第一时钟信号和第二时钟信号；

第二多路选择器，具有两个输入端、一个触发端和一个输出端；所述第二多路选择器的两个输入端分别输入所述第一时钟信号和所述第二时钟信号；所述第二多路选择器用于基于其触发端接入的第四控制码，选择通过其输出端输出所述第一时钟信号或所述第二时钟信号；

匹配延迟线，所述匹配延迟线用于基于第x级第一延迟单元输出的初始时钟信号，输出边沿组合器的下降沿；x＝(X+1)/2；

第一反向器，所述第一反向器用于基于所述第二多路选择器的输出信号，输出所述边沿组合器的上升沿；

其中，所述边沿组合器基于所述匹配延迟线和所述第一反向器的输出信号，输出所述目标时钟信号；所述占空比控制信号包括第一控制码至第四控制码。

6.根据权利要求5所述的可调占空比电路，其特征在于，所述调整选择单元包括：

2个第三反相器，分别为用于输出所述第一时钟信号的第1级第三反相器和输出所述第二时钟信号的第2级第三反相器；

X个第二反相器，该X个第二反相器依次为第1级第二反相器至第X级第二反相器；第p级第二反相器的输入端连接第p级第一延迟单元的输出端，p为不大于X的正整数；

X个开关元件，该X个开关元件依次为第1级开关元件至第X级开关元件；第p级开关元件的输入端连接第p级第二反相器的输出端；第1级开关元件至第x-1级开关元件的输出端均连接第1级第三反相器的输入端；第x级开关元件至第X级开关元件的输出端均连接第2级第三反相器。

7.根据权利要求6所述的可调占空比电路，其特征在于，所述调整选择单元还包括：X-1个第四反相器；

第1级第二反相器至第x-1级第二反相器的输入端、以及第x+1级第二反相器至第X级第二反相器的输入端分别连接一个所述第四反相器的输入端，所述第四反相器的输出端均浮空。

8.根据权利要求5所述的可调占空比电路，其特征在于，所述边沿组合器包括：

RS触发器，具有两个输入端和一个输出端，其输出端用于输出所述目标时钟信号；

两个短脉冲产生器；

一个所述短脉冲产生器的输入端连接所述匹配延迟线的输出端，其输出端连接所述RS触发器的一个输入端；

另一个所述短脉冲产生器的输入端连接所述第一反向器的输出端，其输出端连接所述RS触发器的另一个输入端。

9.根据权利要求8所述的可调占空比电路，其特征在于，所述短脉冲产生器包括：PMOS、第一NMOS、第二NMOS和第五反相器；

所述PMOS的源极连接电源，其栅极和第一NMOS的栅极连接，其漏极和第一NMOS的漏极连接；

所述第五反相器的输入端连接所述PMOS的漏极，其输出端连接所述短脉冲产生器的输出端；

所述短脉冲产生器的输入端与所述第一NMOS的栅极之间串联有多个第六反相器；所述短脉冲产生器的输入端直接与所述第二NMOS的栅极连接；

所述第二NMOS的源极接地，其漏极和所述第一NMOS的源极连接。

10.根据权利要求1所述的可调占空比电路，其特征在于，所述鉴频器模块包括：

二分之一分频器，用于对所述输入信号进行二分频，形成第一信号和第二信号；

第二缓冲器，用于对所述第二信号进行缓冲处理；

延迟触发子模块，用于基于所述复位信号、所述第一信号以及进行缓冲处理后的所述第二信号，输出多个第三信号；

输出子模块，用于对所述第三信号进行逻辑处理，输出所述触发信号。

11.根据权利要求10所述的可调占空比电路，其特征在于，所述延迟触发子模块输出Y个所述第三信号，该Y个所述第三信号依次为第1级第三信号至第Y级第三信号，Y为大于1的正整数；所述延迟触发子模块包括：

Y个第二延迟单元，该Y个第二延迟单元依次为第1级第二延迟单元至第Y级第二延迟单元，第1级第二延迟单元的输入端接入所述第一信号，第j级第二延迟单元的输出端连接第j+1级第二延迟单元的输入端，j为小于Y的正整数；

Y个第一与门，所述第一与门具有三个输入端；该Y个第一与门依次为第1级第一与门至第Y级第一与门；第1级第一与门的一个输入端接电源，另外两个输入端分别连接所述第二缓冲器的输出端以及第1级第二延迟单元的输出端；第j级第一与门至第Y级第一与门中，第j+1级第一与门的一个输入端连接第j级第一与门的输出端，第j+1级第一与门的另外两个输入端分别连接所述第二缓冲器的输出端以及第j+1级第二延迟单元的输出端；

Y个D触发器，该Y个D触发器依次为第1级D触发器至第Y级D触发器；第j级D触发器的输入端D接电源，其同相输出端Q输出第j级第三信号，其时钟输入端连接第j级第一与门的输出端，其复位端接入所述复位信号R。

12.根据权利要求10所述的可调占空比电路，其特征在于，所述延迟触发子模块输出Y个所述第三信号，该Y个所述第三信号依次为第1级第三信号至第Y级第三信号，Y为大于1的正整数；

所述输出子模块包括：

Y-1个第七反相器，该Y-1个第七反相器依次为第1级第七反相器至第Y-1级第七反相器；

Y-1个第二与门，所述第二与门具有第一输入端和第二输入端；该Y-1个第二与门依次为第1级第二与门至第Y-1级第二与门；

或门，所述或门用于基于Y-1个第二与门的输出信号，输出所述触发信号；

其中，第j级第三信号直接接入第j级第二与门的第一输入端；第j+1级第三信号经过第j级第七反相器反相处理后，接入第j级第二与门。

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