CN117277998B - 一种应用于fpga的分频信号调整电路 - Google Patents

Abstract

本发明公开了一种应用于FPGA的分频信号调整电路，包括：synch触发器，用于输出与时钟信号同步的复位控制信号；信号判断模块，根据分频次数控制信号生成一分频选择信号；信号调整模块，将一分频信号处理后输入缓存器，根据时钟信号和与时钟信号同步的复位控制信号调整多分频信号的复位时间，生成调整的多分频信号，对调整的多分频信号逻辑处理后输入缓存器，对调整的多分频信号进行占空比调整处理后输入缓存器；缓存器控制模块，根据调整的多分频信号、与时钟信号同步的复位控制信号和一分频选择信号生成一分频控制信号、偶数分频控制信号和奇数分频控制信号；缓存器，根据一分频控制信号或偶数分频控制信号或奇数分频控制信号的控制，输出分频信号。

Description

一种应用于FPGA的分频信号调整电路

技术领域

本发明属于信号处理技术领域，具体涉及一种应用于FPGA的分频信号调整电路。

背景技术

在现场可编程门阵列(Field Programmable Gate Array, FPGA)的使用中，往往需要很多不同频率的时钟信号，一般可以通过锁相环产生高频时钟信号，再使用分频器将高频时钟信号按需求分频为不同频率的时钟信号，再传送给FPGA的各个部分，但是现有的分频器在进行奇数分频时，占空比不能达到50%。

发明内容

为了解决现有技术中所存在的上述问题，本发明提供了一种应用于FPGA的分频信号调整电路。

本发明要解决的技术问题通过以下技术方案实现：

一种应用于FPGA的分频信号调整电路，包括：

synch触发器，D端和CDN端均接入复位控制信号，CK端接入时钟信号，Q端输出与所述时钟信号同步的复位控制信号；

信号判断模块，用于根据分频次数控制信号生成一分频选择信号；

信号调整模块，用于将分频器生成的一分频信号处理后输出至第一缓存器，根据所述时钟信号和与所述时钟信号同步的复位控制信号对所述分频器输出的多分频信号的复位时间进行调整，生成调整后的多分频信号，并对所述调整后的多分频信号进行逻辑处理后输出至第二缓存器，以及对所述调整后的多分频信号进行占空比调整处理后输出至第三缓存器；其中，当所述多分频信号为所述分频器生成的偶数分频信号时，输入所述第二缓存器的信号为处理后的偶数分频信号，当所述多分频信号为所述分频器生成的奇数分频信号时，输入所述第三缓存器的信号为处理后的奇数分频信号；

缓存器控制模块，用于根据所述调整后的多分频信号、与所述时钟信号同步的复位控制信号和所述一分频选择信号，生成一分频控制信号、偶数分频控制信号和奇数分频控制信号；

所述第一缓存器，用于根据所述一分频控制信号的控制，输出处理后的一分频信号；

所述第二缓存器，用于根据所述偶数分频控制信号的控制，输出所述处理后的偶数分频信号；

所述第三缓存器，用于根据所述奇数分频控制信号的控制，输出所述处理后的奇数分频信号。

在一些实施例中，所述信号调整模块，具体用于将所述调整后的多分频信号与低电平进行逻辑“或”处理后输出至所述第二缓存器，以及将所述调整后的多分频信号的相位延迟所述时钟信号的半个信号周期后，得到相位延迟后的多分频信号，将所述相位延迟后的多分频信号与所述调整后的多分频信号进行逻辑“或”处理后输出至所述第三缓存器。

在一些实施例中，所述信号调整模块包括：

第一D触发器，D端接入所述多分频信号，CK端接入所述时钟信号，Q端输出所述调整后的多分频信号，CDN端接入与所述时钟信号同步的复位控制信号；

第二D触发器，D端连接所述第一D触发器的Q端，CK端接入所述时钟信号，CDN端接入与所述时钟信号同步的复位控制信号；

第一或门，一个输入端连接所述第二D触发器的D端，另一个输入端连接所述第二D触发器的Q端，输出端连接所述第三缓存器的输入端；

第二或门，一个输入端连接所述第二D触发器的D端，另一个输入端接地，输出端连接所述第二缓存器的输入端；

第三或门，一个输入端接入所述一分频信号，另一个输入端接地，输出端连接所述第一缓存器的输入端。

在一些实施例中，所述第一D触发器为上升沿触发的D触发器，所述第二D触发器为下降沿触发的D触发器。

在一些实施例中，所述缓存器控制模块包括：

第三D触发器，D端接入所述一分频选择信号，CK端接入所述调整后的多分频信号，CDN端接入与所述时钟信号同步的复位控制信号；

第一与门，两个输入端均连接所述第三D触发器的Q端，输出端连接所述第一缓存器的控制端；

第四D触发器，D端接入信号值为所述分频次数控制信号的最低位码值的信号，CK端接入所述调整后的多分频信号，CDN端接入与所述时钟信号同步的复位控制信号；

第二与门，一个输入端连接所述第三D触发器的QN端，另一个输入端连接所述第四D触发器的Q端，输出端连接所述第二缓存器的控制端；

第三与门，一个输入端连接所述第四D触发器的QN端，另一个输入端连接所述第三D触发器的QN端，输出端连接所述第三缓存器的控制端。

在一些实施例中，所述第三D触发器和所述第四D触发器均为上升沿触发的D触发器。

在一些实施例中，所述分频次数控制信号为M位的二进制码，且用于表示十进制数n；M为大于或等于7的整数；所述信号判断模块包括：

第四或门，一个输入端接入信号值为所述二进制码的第M位码值的信号，另一个输入端接入信号值为所述二进制码的第M-1位码值的信号；

第一三输入或门，第一输入端接入信号值为所述二进制码的第M-2位码值的信号，第二输入端接入信号值为所述二进制码的第M-3位码值的信号，第三输入端连接所述第四或门的输出端；

第二三输入或门，第一输入端接入信号值为所述二进制码的第M-4位码值的信号，第二输入端接入信号值为所述二进制码的第M-5位码值的信号，第三输入端连接所述第一三输入或门的输出端；

或非门，一个输入端接入信号值为所述二进制码的第M-6位码值的信号，另一个输入端连接所述第二三输入或门的输出端，输出端输出所述一分频选择信号。

与现有技术相比，本发明的有益效果为：

本发明采用synch触发器来生成与时钟信号同步的复位控制信号，采用信号判断模块来根据分频次数控制信号生成一分频选择信号；采用信号调整模块将分频器生成的一分频信号处理后输出至缓存器，并根据时钟信号和与时钟信号同步的复位控制信号对分频器输出的多分频信号的复位时间进行调整，生成调整后的多分频信号，并对调整后的多分频信号进行逻辑处理后输出至缓存器，以及对调整后的多分频信号进行占空比调整处理后输出至缓存器，其中，当多分频信号为分频器生成的偶数分频信号时，输入缓存器的信号为处理后的偶数分频信号，当多分频信号为分频器生成的奇数分频信号时，输入缓存器的信号为处理后的奇数分频信号；以及采用缓存器控制模块来根据调整后的多分频信号、与时钟信号同步的复位控制信号和一分频选择信号，生成一分频控制信号、偶数分频控制信号和奇数分频控制信号；最后，采用缓存器来根据一分频控制信号的控制输出处理后的一分频信号，根据偶数分频控制信号的控制输出处理后的偶数分频信号，根据奇数分频控制信号的控制输出处理后的奇数分频信号，可以输出波形的占空比达到50%的一分频信号或偶数分频信号或奇数分频信号。

附图说明

图1是本发明实施例提供的一种应用于FPGA的分频信号调整电路的结构示意图；

图2是本发明实施例提供的示例性的时钟信号、3分频信号、5分频信号和7分频信号的示意图；

图3是本发明实施例提供的示例性的信号调整模块的电路结构示意图；

图4是本发明实施例提供的示例性的缓存器控制模块的电路结构示意图；

图5是本发明实施例提供的示例性的信号判断模块的电路结构示意图；

图6是本发明实施例提供的示例性的synch触发器的电路结构示意图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

图1是本发明实施例提供的一种应用于FPGA的分频信号调整电路的结构示意图，该电路包括：信号判断模块11、信号调整模块12、缓存器控制模块13、第一缓存器14、第二缓存器15、第三缓存器16和synch触发器17。

信号判断模块11用于根据分频次数控制信号生成一分频选择信号。信号调整模块12用于将分频器生成的一分频信号处理后输出至第一缓存器14，根据时钟信号和与时钟信号同步的复位控制信号对分频器输出的多分频信号的复位时间进行调整，生成调整后的多分频信号，并对调整后的多分频信号进行逻辑处理后输出至第二缓存器15，以及对调整后的多分频信号进行占空比调整处理后输出至第三缓存器16；其中，当多分频信号为分频器生成的偶数分频信号时，输入第二缓存器15的信号为处理后的偶数分频信号，当多分频信号为分频器生成的奇数分频信号时，输入第三缓存器16的信号为处理后的奇数分频信号。缓存器控制模块13用于根据调整后的多分频信号、与时钟信号同步的复位控制信号和一分频选择信号，生成一分频控制信号、偶数分频控制信号和奇数分频控制信号。第一缓存器14用于根据一分频控制信号的控制，输出处理后的一分频信号。第二缓存器15用于根据偶数分频控制信号的控制，输出处理后的偶数分频信号。第三缓存器16用于根据奇数分频控制信号的控制，输出处理后的奇数分频信号。synch触发器17的D端和CDN端均接入复位控制信号，CK端接入时钟信号，Q端输出与时钟信号同步的复位控制信号。

这里，一分频信号或偶数分频信号或奇数分频信号是分频器根据分频次数控制信号和上述的时钟信号生成的。分频次数控制信号为M位的二进制码，且用于表示十进制数n；示例性的，M可以为7。

例如，一分频信号或偶数分频信号或奇数分频信号是128分频器根据分频次数控制信号和上述的时钟信号生成的。例如，图2为用于分频的时钟信号clk，以及对clk分别进行3分频、5分频和7分频后对应得到的3分频信号、5分频信号和7分频信号的波形图。

具体的，信号调整模块12具体用于将调整后的多分频信号与低电平进行逻辑“或”处理后输出至第二缓存器15，以及将调整后的多分频信号的相位延迟时钟信号的半个信号周期后，得到相位延迟后的多分频信号，将相位延迟后的多分频信号与调整后的多分频信号进行逻辑“或”处理后输出至第三缓存器16。

示例性的，第一缓存器14、第二缓存器15和第三缓存器16均为T缓存器，并在接收到的控制信号为高电平时输出缓存的数据。

在一些实施例中，信号调整模块12包括：第一D触发器、第二D触发器、第一或门、第二或门和第三或门。第一D触发器的D端接入多分频信号，CK端接入时钟信号，Q端输出调整后的多分频信号，CDN端接入与时钟信号同步的复位控制信号。第二D触发器的D端连接第一D触发器的Q端，CK端接入时钟信号，CDN端接入与时钟信号同步的复位控制信号。第一或门的一个输入端连接第二D触发器的D端，另一个输入端连接第二D触发器的Q端，输出端连接第三缓存器16的输入端。第二或门的一个输入端连接第二D触发器的D端，另一个输入端接地，输出端连接第二缓存器15的输入端。第三或门的一个输入端接入一分频信号，另一个输入端接地，输出端连接第一缓存器14的输入端。第一D触发器为上升沿触发的D触发器，第二D触发器为下降沿触发的D触发器。

示例性的，信号调整模块12的结构示意图如图3所示，其中，ffckp表示第一D触发器，ffckn表示第二D触发器，clk表示时钟信号，并且，一分频信号即为时钟信号，dckp表示多分频信号，rstn_sync表示与时钟信号同步的复位控制信号，ckp表示调整后的多分频信号，ckn表示ffckn的Q端输出的信号，h1表示第一或门，h2表示第二或门，h3表示第三或门，div_one表示一分频控制信号，div_even表示偶数分频控制信号，div_odd表示奇数分频控制信号，T1表示第三缓存器，T2表示第二缓存器，T3表示第一缓存器，out表示信号调整模块12的输出，gnd表示地端。

在一些实施例中，缓存器控制模块13包括：第三D触发器、第一与门、第四D触发器、第二与门和第三与门。第三D触发器的D端接入一分频选择信号，CK端接入调整后的多分频信号，CDN端接入与时钟信号同步的复位控制信号。第一与门的两个输入端均连接第三D触发器的Q端，输出端连接第一缓存器14的控制端；第四D触发器的D端接入信号值为分频次数控制信号的最低位码值的信号，CK端接入调整后的多分频信号，CDN端接入与时钟信号同步的复位控制信号。第二与门的一个输入端连接第三D触发器的QN端，另一个输入端连接第四D触发器的Q端，输出端连接第二缓存器15的控制端。第三与门的一个输入端连接第四D触发器的QN端，另一个输入端连接第三D触发器的QN端，输出端连接第三缓存器16的控制端。第三D触发器和第四D触发器均为上升沿触发的D触发器。示例性的，缓存器控制模块13的结构示意图如图4所示，其中，ffdiv1表示第三D触发器，ffdive表示第四D触发器，divby1表示一分频选择信号，div_eq1表示ffdiv1的Q端输出的信号，div_gt1表示ffdiv1的QN端输出的信号，div<0>表示信号值为分频次数控制信号的最低位码值的信号，div_e表示ffdive的Q端输出的信号，div_o表示ffdive的QN端输出的信号，y1表示第一与门，y3表示第二与门，y2表示第三与门。

在一些实施例中，信号判断模块11包括：第四或门、第一三输入或门、第二三输入或门和或非门。第四或门的一个输入端接入信号值为二进制码的第M位码值的信号，另一个输入端接入信号值为二进制码的第M-1位码值的信号。第一三输入或门的第一输入端接入信号值为二进制码的第M-2位码值的信号，第二输入端接入信号值为二进制码的第M-3位码值的信号，第三输入端连接第四或门的输出端。第二三输入或门的第一输入端接入信号值为二进制码的第M-4位码值的信号，第二输入端接入信号值为二进制码的第M-5位码值的信号，第三输入端连接第一三输入或门的输出端。或非门的一个输入端接入信号值为二进制码的第M-6位码值的信号，另一个输入端连接第二三输入或门的输出端，输出端输出一分频选择信号。示例性的，当M为7时，信号判断模块11的结构示意图如图5所示，其中，div<6:0>表示7位二进制码的分频次数控制信号，y4表示第四或门、y5表示第一三输入或门、y6表示第二三输入或门，h4表示或非门，<6>表示信号值为div<6:0>的第七位码值的信号，<5>表示信号值为div<6:0>的第六位码值的信号，<4>表示信号值为div<6:0>的第五位码值的信号，<3>表示信号值为div<6:0>的第四位码值的信号，<2>表示信号值为div<6:0>的第三位码值的信号，<1>表示信号值为div<6:0>的第二位码值的信号，<0>表示信号值为div<6:0>的第一位码值的信号。

示例性的，图6为synch触发器的结构示意图，其中，rst_n表示复位控制信号，clk表示时钟信号，rstn_sync表示与时钟信号同步的复位控制信号。

具体的，synch触发器17由两个D触发器串联组成，其中，第一个D触发器的Q端和第二个D触发器的D端连接，第一个D触发器的D端作为synch触发器17的D端，第二个D触发器的Q端作为synch触发器17的Q端；第一个D触发器的CDN端和第二个D触发器的CDN端共同作为synch触发器17的CDN端；第一个D触发器的CK端和第二个D触发器的CK端共同作为synch触发器17的CK端。

结合上述图3、图4和图5对本发明提供的电路的工作原理进行进一步说明。当div<6:0>表示的十进制数为0时代表分频器进行一分频，会生成一分频信号，此时，divby1的信号值为1，表示高电平，高电平的divby1会使div_eq1和div_one都为高电平，高电平的div_one可以控制T3打开；与此同时，当进行一分频时，clk与低电平一起经过h3的“或”运算后，得到处理后的clk，将处理后的clk输入T3，当T3接收到高电平的div_one时，T3打开，从而输出处理后的clk(即为处理后的一分频信号)。当div<6:0>不全为0，且表示的十进制数为偶数时，分频器进行偶数分频，会生成偶数分频信号，此时，divby1的信号值为0，表示低电平，低电平的divby1会使ffdiv1的QN端、ffdive的Q端和div_even都为高电平，高电平的div_even可以控制T2打开；与此同时，当进行偶数分频时，生成的偶数分频信号dckp的波形占空比都在50%，所以不需要进行调节占空比处理，dckp经过ffckp调整复位时间后，输出ckp信号，ckp信号与低电平一起经过h2的“或”运算后，得到处理后的偶数分频信号，并将处理后的偶数分频信号输入T2中，当T2接收到高电平的div_even时，T2打开，从而输出处理后的偶数分频信号。当div<6:0>不全为0，且表示的十进制数为奇数时，分频器进行奇数分频，会生成奇数分频信号，此时，divby1的信号值为0，低电平的divby1会使ffdiv1的QN端、ffdive的QN端和div_odd都为高电平，高电平的div_odd可以控制T1打开；与此同时，当进行奇数分频时，生成的奇数分频信号dckp的波形占空比不为50%，因而，dckp先经过ffckp调整复位时间后，输出ckp信号，ckp信号经过下降沿触发的ffckn后将信号的相位延迟clk信号的半个信号周期后，便得到ckn，然后，ckp和ckn一起经过h1的“或”运算后，得到处理后的奇数分频信号(即得到波形的占空比为50%的奇数分频信号)，并将处理后的奇数分频信号输入T1，当T1接收到高电平的div_odd时，T1打开，从而输出处理后的奇数分频信号。

本发明可以实现在分频器无论生成一分频信号、偶数分频信号还是奇数分频信号时，均能使一分频信号、偶数分频信号和奇数分频信号的波形的占空比达到50%。

需要说明的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。

在说明书中，“包括”一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。相互不同的实施例中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (7)

1.一种应用于FPGA的分频信号调整电路，其特征在于，包括：

synch触发器，D端和CDN端均接入复位控制信号，CK端接入时钟信号，Q端输出与所述时钟信号同步的复位控制信号；

信号判断模块，用于根据分频次数控制信号生成一分频选择信号；

信号调整模块，用于将分频器生成的一分频信号处理后输出至第一缓存器，根据所述时钟信号和与所述时钟信号同步的复位控制信号对所述分频器输出的多分频信号的复位时间进行调整，生成调整后的多分频信号，并对所述调整后的多分频信号进行逻辑处理后输出至第二缓存器，以及对所述调整后的多分频信号进行占空比调整处理后输出至第三缓存器；其中，当所述多分频信号为所述分频器生成的偶数分频信号时，输入所述第二缓存器的信号为处理后的偶数分频信号，当所述多分频信号为所述分频器生成的奇数分频信号时，输入所述第三缓存器的信号为处理后的奇数分频信号；

缓存器控制模块，用于根据所述调整后的多分频信号、与所述时钟信号同步的复位控制信号和所述一分频选择信号，生成一分频控制信号、偶数分频控制信号和奇数分频控制信号；

所述第一缓存器，用于根据所述一分频控制信号的控制，输出处理后的一分频信号；

所述第二缓存器，用于根据所述偶数分频控制信号的控制，输出所述处理后的偶数分频信号；

所述第三缓存器，用于根据所述奇数分频控制信号的控制，输出所述处理后的奇数分频信号。

2.根据权利要求1所述的应用于FPGA的分频信号调整电路，其特征在于，所述信号调整模块，具体用于将所述调整后的多分频信号与低电平进行逻辑“或”处理后输出至所述第二缓存器，以及将所述调整后的多分频信号的相位延迟所述时钟信号的半个信号周期后，得到相位延迟后的多分频信号，将所述相位延迟后的多分频信号与所述调整后的多分频信号进行逻辑“或”处理后输出至所述第三缓存器。

3.根据权利要求1所述的应用于FPGA的分频信号调整电路，其特征在于，所述信号调整模块包括：

第一D触发器，D端接入所述多分频信号，CK端接入所述时钟信号，Q端输出所述调整后的多分频信号，CDN端接入与所述时钟信号同步的复位控制信号；

第二D触发器，D端连接所述第一D触发器的Q端，CK端接入所述时钟信号，CDN端接入与所述时钟信号同步的复位控制信号；

第一或门，一个输入端连接所述第二D触发器的D端，另一个输入端连接所述第二D触发器的Q端，输出端连接所述第三缓存器的输入端；

第二或门，一个输入端连接所述第二D触发器的D端，另一个输入端接地，输出端连接所述第二缓存器的输入端；

第三或门，一个输入端接入所述一分频信号，另一个输入端接地，输出端连接所述第一缓存器的输入端。

4.根据权利要求3所述的应用于FPGA的分频信号调整电路，其特征在于，所述第一D触发器为上升沿触发的D触发器，所述第二D触发器为下降沿触发的D触发器。

5.根据权利要求1所述的应用于FPGA的分频信号调整电路，其特征在于，所述缓存器控制模块包括：

第三D触发器，D端接入所述一分频选择信号，CK端接入所述调整后的多分频信号，CDN端接入与所述时钟信号同步的复位控制信号；

第一与门，两个输入端均连接所述第三D触发器的Q端，输出端连接所述第一缓存器的控制端；

第四D触发器，D端接入信号值为所述分频次数控制信号的最低位码值的信号，CK端接入所述调整后的多分频信号，CDN端接入与所述时钟信号同步的复位控制信号；

第二与门，一个输入端连接所述第三D触发器的QN端，另一个输入端连接所述第四D触发器的Q端，输出端连接所述第二缓存器的控制端；

第三与门，一个输入端连接所述第四D触发器的QN端，另一个输入端连接所述第三D触发器的QN端，输出端连接所述第三缓存器的控制端。

6.根据权利要求5所述的应用于FPGA的分频信号调整电路，其特征在于，所述第三D触发器和所述第四D触发器均为上升沿触发的D触发器。

7.根据权利要求1所述的应用于FPGA的分频信号调整电路，其特征在于，所述分频次数控制信号为M位的二进制码，且用于表示十进制数n；M为大于或等于7的整数；所述信号判断模块包括：

第四或门，一个输入端接入信号值为所述二进制码的第M位码值的信号，另一个输入端接入信号值为所述二进制码的第M-1位码值的信号；

第一三输入或门，第一输入端接入信号值为所述二进制码的第M-2位码值的信号，第二输入端接入信号值为所述二进制码的第M-3位码值的信号，第三输入端连接所述第四或门的输出端；

第二三输入或门，第一输入端接入信号值为所述二进制码的第M-4位码值的信号，第二输入端接入信号值为所述二进制码的第M-5位码值的信号，第三输入端连接所述第一三输入或门的输出端；

或非门，一个输入端接入信号值为所述二进制码的第M-6位码值的信号，另一个输入端连接所述第二三输入或门的输出端，输出端输出所述一分频选择信号。