TWI501612B - 具有嵌入式時脈介面的收發器及操作收發器之方法 - Google Patents

具有嵌入式時脈介面的收發器及操作收發器之方法 Download PDF

Info

Publication number
TWI501612B
TWI501612B TW100104101A TW100104101A TWI501612B TW I501612 B TWI501612 B TW I501612B TW 100104101 A TW100104101 A TW 100104101A TW 100104101 A TW100104101 A TW 100104101A TW I501612 B TWI501612 B TW I501612B
Authority
TW
Taiwan
Prior art keywords
data
bit
dummy bit
logic state
pdata
Prior art date
Application number
TW100104101A
Other languages
English (en)
Other versions
TW201145957A (en
Inventor
Woon-Taek Oh
Jae-Youl Lee
Jin-Ho Kim
Tae-Jin Kim
Ju-Hwan Yi
Jong-Shin Shin
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of TW201145957A publication Critical patent/TW201145957A/zh
Application granted granted Critical
Publication of TWI501612B publication Critical patent/TWI501612B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M9/00—Parallel/series conversion or vice versa
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/107—Serial-parallel conversion of data or prefetch
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Information Transfer Systems (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

具有嵌入式時脈介面的收發器及操作收發器之方法
本發明實施例一般地敘述收發器。更特別的是，本發明實施例有關收發器，其使用嵌入式時脈訊號且配置成傳送與接收資料，以及有關操作收發器之方法。
【相關申請案】
本申請案主張韓國專利申請號為10-2010-0011194，申請日為2010年2月5日的優先權，對於認可編入文獻參照之指定國家，藉由參照而將下述專利申請案內容編入至本申請案中，作為本申請案的一部分。
收發器裝置時常同步於時脈訊號以傳送與接收資料。在一些收發器裝置中，資料與時脈訊號載置於單獨的線路中。然而，在一些收發器裝置中，時脈訊號是嵌入於資料中。一種收發器傳送與接收資料且伴隨著嵌入式時脈訊號，此種收發器被認為具有嵌入式時脈介面。
本發明實施例提供一種使用嵌入式時脈介面的收發器，以及操作收發器之方法。
依照本發明的一些實施例中，操作收發器之方法包括響應於第一時脈訊號，將多數個資料成份轉換成串列資料，轉換與接收此串列資料，從此串列訊號產生第二時脈訊號，以及響應於第二時脈訊號，將此串列資料轉換成這些資料成份。於預定區間將這些資料成份轉換成此串列資料，包括加入至少一虛設位元至此串列資料，此至少一虛設位元指示這些資料成份之類型。
於本發明的一些實施例中，包括依照這些資料成份之類型，將這些資料成份轉換成此串列資料，包括設定至少一虛設位元至一邏輯狀態，此邏輯狀態相同於或不相同於鄰接此虛設位元的一位元之邏輯狀態，其中藉由比較鄰接此虛設位元的此位元之邏輯狀態與此虛設位元之邏輯狀態，將此串列資料轉換成這些資料成份。
於本發明的一些實施例中，將這些資料成份轉換成此串列資料，包括依照這些資料成份之類型，藉由設定一預定數目的位元，包含此虛設位元，之邏輯狀態，以產生此串列資料，其中所述將此串列資料轉換成這些資料成份包括：藉由比較此預定數目的位元彼此之間之邏輯狀態，以識別這些資料成份之類型。
於本發明的一些實施例中，將這些資料成份轉換成此串列資料，在這些資料成份包含有效負荷資訊，設定至少此虛設位元至不同於鄰接所述至少一虛設位元的一位元之邏輯狀態，；更包括，在這些資料成份不包含有效負荷資訊，設定所述至少一虛設位元至一邏輯狀態，此邏輯狀態相同於鄰接此虛設位元的此位元之邏輯狀態；甚至於更包括，在這些資料成份不包含有效負荷資訊，依照這些資料成份之類型，設定一預定數目的位元，包括鄰接此虛設位元的此位元，之邏輯狀態。
於本發明的一些實施例中，將此串列資料轉換成這些資料成份，在此虛設位元之一邏輯狀態不同於鄰接此虛設位元的一位元之邏輯狀態，決定這些資料成份包含有效負荷資訊；更包括，在此虛設位元之邏輯狀態相同於鄰接此虛設位元的此位元之邏輯狀態，決定這些資料成份不包含有效負荷資訊；甚至於更包括，在這些資料成份不包含有效負荷資訊，藉由比較一預定數目的位元，包含此虛設位元，彼此之間之邏輯狀態，以決定這些資料成份之類型。
於本發明的一些實施例中，響應於此第一時脈訊號，依一次一位元為基礎依序交錯這些資料成份，將這些資料成份轉換成此串列資料。
依照本發明的另一實施例中，一種收發器配置成傳送與接收具有嵌入式時脈的資料且包括傳送器，響應於此第一時脈訊號，配置成將這些資料成份轉換成此串列資料，並傳送此串列資料；以及接收器，從此串列資料響應於此第二時脈訊號，配置成接收此串列資料，並轉換此串列資料成這些資料成份。此傳送器於預定區間加入至少一虛設位元於此串列資料，所述至少一虛設位元包含與這些資料成份之類型相關的資訊。
於本發明的一些實施例中，此傳送器依照這些資料成份之類型，設定所述至少一虛設位元至一邏輯狀態，此邏輯狀態相同於或不同於鄰接此虛設位元的一位元之邏輯狀態；以及其中此接收器藉由比較鄰接此虛設位元的此位元之邏輯狀態與至少一虛設位元之邏輯狀態，以識別這些資料成份之類型。
於本發明的一些實施例中，此傳送器依照這些資料成份之類型，藉由設定一預定數目的位元，包括此虛設位元，之邏輯狀態，以產生此串列資料；以及其中所述此接收器藉由比較此預定數目的位元彼此之間之邏輯狀態，以識別這些資料成份之類型。
於本發明的一些實施例中，此傳送器依照這些資料成份之類型是否包含有效負荷資訊，設定所述虛設位元至一邏輯狀態，此邏輯狀態相同於或不同於鄰接此虛設位元的一位元之邏輯狀態；以及其中所述此接收器依照此虛設位元之邏輯狀態是否相同於或不同於鄰接此虛設位元的此位元之邏輯狀態，以決定這些資料成份包含有效負荷資訊。
於本發明的一些實施例中，這些資料成份不包含有效負荷資訊，此傳送器依照這些資料成份之類型，設定所述至少一虛設位元至一邏輯狀態，此邏輯狀態相同於鄰接此虛設位元的此位元之邏輯狀態，以及設定一預定數目的位元，包括鄰接此虛設位元的該位元，之邏輯狀態；以及其中所述接收器藉由檢測所述至少一虛設位元之邏輯狀態相同於鄰接此虛設位元的此位元之邏輯狀態，以決定這些資料成份不包含有效負荷資訊。
於本發明的一些實施例中，在這些資料成份包含有效負荷資訊，此傳送器設定所述虛設位元至一邏輯狀態，此邏輯狀態相同於鄰接此虛設位元的一位元之邏輯狀態，且所述接收器藉由檢測此虛設位元之邏輯狀態是否相同於鄰接此虛設位元的此位元之邏輯狀態，以決定這些資料成份是否包含有效負荷資訊。
於本發明的一些實施例中，這些資料成份不包含有效負荷資訊，此傳送器依照這些資料成份之類型，設定此虛設位元至一邏輯狀態，此邏輯狀態不相同於鄰接此虛設位元的一位元之邏輯狀態，並設定一預定數目的位元，包括鄰接此虛設位元的該位元，之邏輯狀態；以及其中此虛設位元之邏輯狀態不同於鄰接此虛設位元的該位元之邏輯狀態，所述接收器藉由比較此預定數目的位元彼此之間之邏輯狀態，以決定這些資料成份不包含有效負荷資訊，並識別這些資料成份之類型。
於本發明的一些實施例中，此傳送器包括一延遲鎖相迴路或一鎖相迴路，以基於一參考時脈訊號而產生第一時脈訊號，，其中所述接收器包括一延遲鎖相迴路或一鎖相迴路，以基於此串列資料而產生第二時脈訊號。
於本發明的一些實施例中，此傳送器響應於此第一時脈訊號，藉由一次一位元為基礎依序交錯這些資料成份，將這些資料成份轉換成此串列資料。
於本發明的一些實施例中，這些資料成份包括顯示資訊，其將顯示於顯示器裝置上。
於本發明的一些實施例中，顯示器裝置包括面板，其包含多數個畫素區，其中所述傳送器為該顯示器裝置的控制器之一部分；以及其中所述接收器為一源極驅動器之一部分，其基於這些資料成份而驅動該面板之源極線。
依照本發明的另一實施例中，一種傳送器用來傳送具有嵌入式時脈資訊的資料，此傳送器包括時脈訊號產生器，其配置成依據一參考時脈訊號而產生時脈訊號，而資料轉換器配置成響應於該時脈訊號而將資料成份轉換成此串列資料。此資料轉換器於預定區間將至少一虛設位元加入於此串列資料，其中所述至少一虛設位元指示這些資料成份的類型。
於本發明的一些實施例中，此傳送器響應於此時脈訊號，藉由一次一位元為基礎依序交錯這些資料成份，將這些資料成份轉換成此串列資料。
於本發明的一些實施例中，這些資料成份包括顯示資訊，其將顯示於顯示器裝置上。
以下，配合本發明實施例的圖式作詳細說明。圖式中相似的符號表示相似的特徵。
詳細說明以下本發明實施例所附的圖式。這些實施例的表示為教導例子，而本發明的範圍不限於此說明。
圖1是依照本發明實施例所繪示的一種收發器100之方塊圖。
請參照圖1，收發器100包括傳送器TX與接收器RX。
傳送器TX使用一種參考時脈訊號CLK_REF，將多數個並列的資料成份PDATA_1、PDATA_2~PDATA_n，轉換成串列資料SDATA，以及將串列資料SDATA傳送到接收器RX裡。傳送器TX包括第一時脈訊號產生器110與第一資料轉換器120。參考時脈訊號CLK_REF與資料成份PDATA_1、PDATA_2~PDATA_n為訊號，依照預定的邏輯的操作來產生輸出。
第一時脈訊號產生器110響應於參考時脈訊號CLK_REF，產生與輸出第一時脈訊號CLK_1。第一時脈訊號產生器110通常包括鎖相迴路(Phase Locked Loop，PLL)或延遲鎖相迴路(Delay Locked Loop，DLL)。請合併參照圖2A或圖3A，第一時脈訊號產生器110之實施例，將作進一步的詳細描述。
第一資料轉換器120響應於第一時脈訊號CLK_1，將資料成份PDATA_1、PDATA_2~PDATA_n，轉換成串列資料SDATA。串列資料SDATA包括資料成份PDATA_1、PDATA_2~PDATA_n與第一時脈訊號CLK_1的相關資訊。請參照圖4，第一資料轉換器120之實施例配置將作進一步的詳細描述。第一資料轉換器120通常包括串列器，其負責將接收的並列資料成份轉換成串列資料。
第一資料轉換器120可以產生串列資料SDATA，以及具有至少一虛設位元資料成份PDATA_1、PDATA_2~PDATA_n類型的相關資訊。此虛設位元也包括時脈資訊。或者，第一資料轉換器120響應於第一時脈訊號CLK_1，藉由一次一位元為基礎(bit-by-bit basis)依序交錯資料成份PDATA_1、PDATA_2~PDATA_n，將資料成份PDATA_1、PDATA_2~PDATA_n，轉換成串列資料SDATA。例如，第一資料轉換器120產生串列資料SDATA，依順序為第一資料PDATA_1的第一位元，第二資料PDATA_2的第一位元，第三資料PDATA_3的第一位元，第一資料PDATA_1的第二位元，第二資料PDATA_2的第二位元，以及第三資料PDATA_3的第二位元。或者，第一資料轉換器120響應於第一時脈訊號CLK_1，藉由一次一位元為基礎順序交錯資料成份PDATA_1、PDATA_2~PDATA_n來產生串列資料SDATA，並嵌入具有至少一虛設位元資料成份PDATA_1、PDATA_2~PDATA_n類型的相關資訊。請合併參照圖6至圖12C，第一資料轉換器120之操作實施例，將作進一步的詳細描述。
接收器RX使用從傳送器TX接收的串列資料SDATA，來產生第二時脈訊號CLK_2，並響應於此第二時脈訊號CLK_2，將串列資料SDATA轉換成資料成份PDATA_1、PDATA_2~PDATA_n。接收器RX包含第二時脈訊號產生器150與第二資料轉換器160。
第二時脈訊號產生器150使用串列資料SDATA，來產生第二時脈訊號CLK_2。因為從傳送器TX傳送的串列資料SDATA包括資料成份PDATA_1、PDATA_2~PDATA_n與時脈資訊的相關資訊，所以第二時脈訊號產生器150藉由從串列資料SDATA中擷取的時脈資訊，來產生第二時脈訊號CLK_2。第二時脈訊號產生器150通常包括鎖相迴路PLL或延遲鎖相迴路DLL。請合併參照圖2B或圖3B，第二時脈訊號產生器150之實施例配置，將作進一步的詳細描述。
第二資料轉換器160響應於第二時脈訊號CLK_2，將串列資料SDATA，轉換成資料成份PDATA_1、PDATA_2~PDATA_n。請參照圖5，第二資料轉換器160之實施例，將作進一步的詳細描述。第二資料轉換器160例如，包括一種解串列器(de-serializer)，其將輸入的串列資料轉換成多數個並列的資料成份。請合併參照圖6或圖12C，第二資料轉換器160之操作實施例，將作進一步的詳細描述。
圖2A是依照圖1本發明實施例所繪示的第一時脈訊號產生器110之方塊圖。尤其，圖2A是依照圖1本發明實施例第一時脈訊號產生器110繪示為鎖相迴路PLL。
圖2A之實施例，第一時脈訊號產生器110包括相位頻率檢測器(Phase Frequency Detector，PFD)210，電荷幫浦/濾波迴路(Charge Pump/Loop Filter，CP/LP)220，電壓控制振盪器(Voltage-Controlled Oscillator，VCO)230，以及除頻器(Divider，DIV)240。
相位頻率檢測器PFD 210藉由比較該參考時脈訊號CLK_REF與除頻時脈訊號CLKD，以檢測相位之差異。電荷幫浦/濾波迴路CP/LP220，將相位頻率檢測器PFD210的輸出訊號轉換成電壓訊號，而此電壓訊號輸出為用來控制電壓控制振盪器VCO230的控制電壓訊號Vctrl。電壓控制振盪器VCO230響應於控制電壓訊號Vctrl，於預定頻率輸出第一時脈訊號CLK_1。除頻器DIV240將電壓控制振盪器VCO230輸出的第一時脈訊號CLK_1予以除頻且輸出除頻後的時脈訊號CLKD。
第一時脈訊號產生器110不需要具有繪示於圖2A之配置，而是可具有另一種配置，只要第一資料轉換器120正常的操作，第一時脈訊號CLK_1適時地產生即可。
圖2B是依照圖1本發明實施例所繪示的第二時脈訊號產生器150之方塊圖。尤其，圖2B是依照圖1實施例之第二時脈訊號產生器150繪示為鎖相迴路PLL，包括時脈訊號擷取器(extractor)250與鎖相迴路PLL200。
請參照圖1及圖2B，時脈訊號擷取器250從串列資料SDATA中擷取時脈訊號CLKR。串列資料SDATA包括虛設位元，其具有時脈資訊，時脈訊號擷取器250使用此虛設位元來擷取時脈訊號CLKR。或者，此時脈資訊不包括於虛設位元裡，但包括於串列資料SDATA中，時脈訊號擷取器250使用串列資料SDATA來擷取時脈訊號CLKR。
請參照圖2A，鎖相迴路PLL200，包括相位頻率檢測器PFD 210，電荷幫浦/濾波迴路(CP/LP)220，電壓控制振盪器(VCO)230，及除頻器(DIV)240。
相位頻率檢測器PFD 210藉由比較該參考時脈訊號CLK_REF與除頻時脈訊號CLKD，來檢測相位之差異。電荷幫浦/濾波迴路CP/LP220將相位頻率檢測器PFD210的輸出訊號轉換成電壓訊號，而此電壓訊號輸出為用來控制電壓控制振盪器VCO230的控制電壓訊號Vctrl。電壓控制振盪器VCO230響應於控制電壓訊號Vctrl，於預定頻率輸出第一時脈訊號CLK_1。除頻器DIV240將電壓控制振盪器VCO230輸出的第二時脈訊號CLK_2予以除頻且輸出除頻後的時脈訊號CLKD。
第二時脈訊號產生器150不需要具有繪示於圖2B之配置，而是可具有另一種配置，只要第二資料轉換器160正常操作，第二時脈訊號CLK_2適當地產生即可。
圖3A是依照圖1本發明另一實施例所繪示的第一時脈訊號產生器之方塊圖。尤其，圖3A是依照圖1實施例之第一時脈訊號產生器110繪示為延遲鎖相迴路DLL。
請參照圖1及圖3A，第一時脈訊號產生器110包括相位檢測器310，延遲控制器320，以及延遲單元(unit)330。相位檢測器310藉由比較該參考時脈訊號CLK_REF與第一時脈訊號CLK_1，來檢測相位之差異。延遲控制器320響應於相位檢測器310的輸出訊號，輸出控制訊號(control signal)CON至延遲單元330中。延遲單元330響應於控制訊號CON，並於預定時間獲得延遲該參考時脈訊號CLK_REF，輸出第一時脈訊號CLK_1。延遲單元330包括多數個延遲端，其每一個延遲端包含反相器或正反器。
第一時脈訊號產生器110不需要具有繪示於圖3A之配置，而是可具有另一配置，只要第一資料轉換器120正常操作，第一時脈訊號CLK_1適當地產生即可。
圖3B是依照圖1本發明另一實施例所繪示的第二時脈訊號產生器之方塊圖。尤其，圖3B是依照圖1實施例之第二時脈訊號產生器150繪示為延遲鎖相迴路DLL。第二時脈訊號產生器150包含時脈訊號擷取器350與延遲鎖相迴路DLL300。
請參照圖1及圖3B，時脈訊號擷取器350從串列資料SDATA來擷取時脈訊號CLKR。例如，串列資料SDATA包括虛設位元，其具有時脈資訊，時脈訊號擷取器350使用虛設位元來擷取時脈訊號CLKR。或者，此時脈資訊不包括於虛設位元裡，但包括於串列資料SDATA裡，時脈訊號擷取器350使用串列資料SDATA來擷取時脈訊號CLKR。
延遲鎖相迴路DLL300包括相位檢測器310，延遲控制器320，以及延遲單元330。相位檢測器310藉由比較該參考時脈訊號CLK_REF與第二時脈訊號CLK_2，來檢測相位之差異。延遲控制器320響應於相位檢測器310的輸出訊號，將控制訊號CON輸出至延遲單元330中。延遲單元330響應於控制訊號CON以輸出第二時脈訊號CLK_2，其是將該時脈訊號CLKR延遲一預定時間而獲得。延遲單元330包括多數個延遲端(未示出)，其每一個延遲端包含反相器或正反器。
第二時脈訊號產生器150不需要具有繪示於圖3B之配置，而是可具有另一種配置，只要第二資料轉換器160正常的操作，第二時脈訊號CLK_2適當地產生即可。
圖4是依照圖1本發明實施例所繪示的第一資料轉換器120之方塊圖。
請參照圖1及圖4，第一資料轉換器120包含多數個正反器410_1、410_2~410_n。第一至第n個資料成份PDATA_1、PDATA_2~PDATA_n，以並聯的方式輸入至第一資料轉換器120，響應於第一時脈訊號CLK_1的各個時脈訊號CLK_11、CLK_12~CLK_1n，使第一至第n個正反器410_1、410_2~410_n延遲其輸入資料。例如，假設第一時脈訊號CLK_11、CLK_12~CLK_1n在連續間隔順序地致能(enabled)。依本實施例，在初始期間，第一資料PDATA_1經由第一正反器410_1輸出；在下一個期間，第二資料PDATA_2經由第二正反器410_2輸出，等等。每個資料成份的每一位元在每個期間裡輸出，第一至第n個資料成份PDATA_1、PDATA_2~PDATA_n的第一位元，依順序地包含於串列資料SDATA；其次，第一至第n個資料成份PDATA_1、PDATA_2~PDATA_n的第二位元，也依順序地包含於串列資料SDATA。請合併參照圖6至圖12C，第一資料轉換器120之操作實施例，將作進一步的詳細描述。
圖5是依照圖1本發明實施例所繪示的第二資料轉換器160之方塊圖。
請參照圖1及圖5，第二資料轉換器160包含多數個正反器510_1、510_2~510_n。第一資料轉換器120所輸出的串列資料SDATA為第二資料轉換器160的輸入，響應於第二時脈訊號CLK_2的各個時脈訊號CLK_21、CLK_22~CLK_2n，使第一至第n個正反器510_1、510_2~510_n延遲其輸入資料。例如，假設第二時脈訊號CLK_21、CLK_22~CLK_2n在連續的期間順序地致能。本實施例，在初始期間，串列資料SDATA經由第一正反器510_1輸出；在下一個期間，於是經由第二正反器410_2輸出，等等。
請參照圖4，每個資料成份的每一位元輸出於每個期間，第一至第n個正反器510_1、510_2~510_n，輸出第一至第n個資料成份PDATA_1、PDATA_2~PDATA_n的第一位元；其次，第一至第n個資料成份PDATA_1、PDATA_2~PDATA_n的第二位元，也是依順序的方式進行。請合併參照圖6至圖12C，第二資料轉換器160之操作實施例，將作進一步的詳細描述。
圖6是依照圖1本發明實施例所繪示的資料成份PDATA_1、PDATA_2~PDATA_n之波形圖。
為便於說明，請參照圖6，三個資料成份PDATA_1、PDATA_2以及PDATA_3將作進一步的詳細描述。然而，本發明實施例不限於此三個資料成份，而多於此三個資料成份時類似的描述方法也可以使用。
請參照圖1及圖6，第一至第三個資料成份PDATA_1、PDATA_2以及PDATA_3包括多數個位元D000~D010、D100~D110以及D200~D210。或者，於圖6本發明實施例所繪示，第一至第三個資料成份PDATA_1、PDATA_2以及PDATA_3包括11個位元D000~D010、D100~D110以及D200~D210。本發明實施例不限制於此實施例，以及每一個資料成份都可以包含不同的位元數目。
圖7是依照本發明實施例所繪示的一種使用嵌入式時脈訊號來操作收發器之方法流程圖。以下的描述，括號(SXXX)將表示實施例方法的步驟。
請參照圖1至圖7，第一資料轉換器120響應於第一時脈訊號產生器110產生的第一時脈訊號CLK_1，將資料成份PDATA_1、PDATA_2~PDATA_n，轉換成串列資料SDATA，其中，包括至少一虛設位元(S710)。此至少一虛設位元包括與資料成份PDATA_1、PDATA_2~PDATA_n的類型相關的資訊，各資料成份輸入至第一資料轉換器120裡。或者，此至少一虛設位元包括與資料成份PDATA_1、PDATA_2~PDATA_n的類型相關的資訊以及時脈資訊。
傳送器TX傳送串列資料SDATA至接收器RX(S720)，及接收器RX從傳送器TX接收串列資料SDATA(S730)。第二時脈訊號產生器150使用串列資料SDATA來產生第二時脈訊號CLK_2(S740)。第二資料轉換器160接收第二時脈訊號CLK_2與串列資料SDATA，及響應於第二時脈訊號CLK_2，將串列資料SDATA轉換成資料成份PDATA_1、PDATA_2~PDATA_n(S750)。
請合併參照圖8A至圖8C，圖7第一資料轉換器120與第二資料轉換器160之操作實施例作進一步詳細描述。
圖8A至圖8C是圖7產生串列資料SDATA方法之波形圖。
請參照圖1至圖8C，於圖7的步驟S710，第一資料轉換器120所產生的串列資料SDATA顯示於圖8A、圖8B或圖8C。即使圖8A至圖8C所繪示之實施例，九個資料位元D000、D001~D008包括於多個虛設位元AD之間，本發明之實施例不限於此實施例，而不同的資料位元也可以包含於多個虛設位元AD之間。另外，請參照圖8A至圖8C，資料位元D000、D001~D008不能以圖中所示的順序相互交錯於多個虛設位元AD之間，以及資料位元D000、D001~D008可以不同的其它順序而交錯著。
於圖8A至圖8C，依照資成份件PDATA_1、PDATA_2~PDATA_n的類型，可以決定含有虛設位元AD的一組位元的邏輯狀態。另外，於圖8A至圖8C，藉由比較含有虛設位元AD的一組位元的邏輯狀態，可以決定資料成份PDATA_1、PDATA_2~PDATA_n的類型。
於圖8A之實施例，依照多數個資料成份之類型PDATA_1、PDATA_2~PDATA_n，第一資料轉換器120測定含有虛設位元AD的兩個位元的邏輯狀態(例如，虛設位元AD與鄰接該虛設位元AD的第一位元D000)。當資料成份PDATA_1、PDATA_2~PDATA_n於第一狀態STATE_1時，第一資料轉換器120測定虛設位元AD的邏輯狀態，該虛設位元AD有不同於鄰接該虛設位元AD的第一位元D000的邏輯狀態。或者，當資料成份PDATA_1、PDATA_2~PDATA_n於第二狀態STATE_2時，第一資料轉換器120測定虛設位元AD的邏輯狀態，該虛設位元AD有相同於鄰接該虛設位元AD的第一位元D000的邏輯狀態。
於一些實施例中，第一狀態STATE_1表示資料成份PDATA_1、PDATA_2~PDATA_n包含有效負荷資訊，而第二狀態STATE_2，表示資料成份PDATA_1、PDATA_2~PDATA_n不包含有效負荷資訊。於另一些實施例中，第一狀態STATE_1表示資料成份PDATA_1、PDATA_2~PDATA_n不包含有效負荷資訊，而第二狀態STATE_2表示資料成份PDATA_1、PDATA_2~PDATA_n包含有效負荷資訊。
資料成份包含有效負荷資訊，例如，資料，其記錄於記憶體裝置的記憶體單元，或顯示器裝置用的顯示資訊。不包含有效負荷資訊的資料成份例如可以是附加資訊，其是正常地操作該記憶體裝置或顯示器裝置時所需者。然而，上述本發明實施例中不限制於分類為有效負荷資訊及非有效負荷資訊。情況為，不同的其它資訊類型可以類似方式來定義與傳送。
第二資料轉換器160藉由比較含有虛設位元AD的兩個位元(例如，虛設位元AD與鄰接該虛設位元AD的第一位元D000)的邏輯狀態，以決定串列資料SDTA的類型。當虛設位元AD與鄰接該虛設位元AD的第一位元D000有不同的邏輯狀態時，第二資料轉換器160測定此串列資料SDTA為第一狀態STATE_1。另一方面，當虛設位元AD與鄰接該虛設位元AD的第一位元D000有相同的邏輯狀態時，第二資料轉換器160測定此串列資料SDTA為第二狀態STATE_2。
於圖8B之實施例，依照資料成份之類型PDATA_1、PDATA_2~PDATA_n，決定含有虛設位元AD的三個位元之邏輯狀態(例如，虛設位元AD、鄰接該虛設位元AD的第一位元D000以及鄰接第一位元D000的第二位元D001)。例如，當資料成份PDATA_1、PDATA_2~PDATA_n於第一狀態STATE_1時，第一資料轉換器120測定虛設位元AD的邏輯狀態，該虛設位元AD有不同於虛設位元AD所鄰接的第一位元D000的邏輯狀態。另外，當資料成份PDATA_1、PDATA_2~PDATA_n於第二狀態STATE_2時，第一資料轉換器120測定虛設位元AD的邏輯狀態，該虛設位元AD有相同於鄰接該虛設位元AD的第一位元D000的邏輯狀態；測定第一位元D000之邏輯狀態，該第一位元D000有相同於鄰接該第一位元D000的第二位元D001的邏輯狀態。最後，當資料成份PDATA_1、PDATA_2~PDATA_n於第三狀態STATE_3時，第一資料轉換器120測定虛設位元AD的邏輯狀態，該虛設位元AD有相同於鄰接該虛設位元AD的第一位元D000的邏輯狀態；測定第一位元D000的邏輯狀態，該第一位元D000有不同於鄰接該第一位元D000的第二位元D001的邏輯狀態。第一至第三狀態STATE_1、STATE_2以及STATE_3)可依需要而不同地被定義，以對資料成份PDATA_1、PDATA_2~PDATA_n的類型進行分類，。
第二資料轉換器160藉由比較含有虛設位元AD的三個位元(例如，虛設位元AD、鄰接該虛設位元AD的第一位元D000以及鄰接第一位元D000的第二位元D001)的邏輯狀態，以決定串列資料SDTA之類型。當虛設位元AD與鄰接該虛設位元AD的第一位元D000有不同的邏輯狀態時，第二資料轉換器160測定此串列資料SDTA為第一狀態STATE_1。當虛設位元AD與鄰接該虛設位元AD的第一位元D000有相同的邏輯狀態時，以及當第一位元D000與鄰接該第一位元D000的第二位元D001有相同的邏輯狀態時，第二資料轉換器160測定此串列資料SDTA為第二狀態STATE_2。最後，當虛設位元AD與鄰接該虛設位元AD的第一位元D000有相同的邏輯狀態時，以及當第一位元D000與鄰接該第一位元D000的第二位元D001有不同的邏輯狀態時，第二資料轉換器160測定此串列資料SDTA為第三狀態STATE_3。
圖8C，相似於圖8B之實施例，依照資料成份之類型PDATA_1、PDATA_2~PDATA_n來測定含有虛設位元AD的三個位元的邏輯狀態(例如，虛設位元AD、鄰接虛設位元AD的第一位元D000以及鄰接第一位元D000的第二位元D001)。例如，當資料成份PDATA_1、PDATA_2~PDATA_n於第一狀態STATE_1時，第一資料轉換器120測定虛設位元AD的邏輯狀態，該虛設位元AD有相同於鄰接該虛設位元AD的第一位元D000之邏輯狀態。當資料成份PDATA_1、PDATA_2~PDATA_n於第二狀態STATE_2時，第一資料轉換器120測定虛設位元AD與鄰接該虛設位元AD的第一位元D000有不同的邏輯狀態；以及第一位元D000與鄰接第一位元D000的第二位元D001有相同的邏輯狀態。最後，當資料成份PDATA_1、PDATA_2~PDATA_n於第三狀態STATE_3時，第一資料轉換器120測定該虛設位元AD與鄰接虛設位元AD的第一位元D000有不同的邏輯狀態；以及測定第一位元D000與鄰接第一位元D000的第二位元D001有不同的邏輯狀態。第一至第三狀態STATE_1、STATE_2以及STATE_3可依需要而不同地被定義，以對資料成份PDATA_1、PDATA_2~PDATA_n的類型進行分類，。
第二資料轉換器160藉由比較含有虛設位元AD的三個位元(例如，虛設位元AD、鄰接虛設位元AD的第一位元D000以及鄰接第一位元D000的第二位元D001)之邏輯狀態，測定串列資料SDTA之類型。當虛設位元AD與鄰接虛設位元AD的第一位元D000有相同的邏輯狀態時，第二資料轉換器160測定此串列資料SDTA為第一狀態STATE_1。另外，當虛設位元AD與鄰接虛設位元AD的第一位元D000有不同的邏輯狀態時，以及當第一位元D000與鄰接第一位元D000的第二位元D001有相同的邏輯狀態時，第二資料轉換器160測定此串列資料SDTA為第二狀態STATE_2。最後，當虛設位元AD與鄰接虛設位元AD的第一位元D000有不同的邏輯狀態時，以及當第一位元D000與鄰接第一位元D000的第二位元D001有不同的邏輯狀態時，第二資料轉換器160測定此串列資料SDTA為第三狀態STATE_3。
圖9是依照本發明另一實施例所繪示的一種使用嵌入式時脈訊號來操作收發器之方法流程圖。
請參照圖1至圖6及圖9，第一資料轉換器120響應於第一時脈訊號產生器110產生的第一時脈訊號CLK_1，藉由一次一位元為基礎而順序地交錯各資料成份PDATA，將各資料成份PDATA_1、PDATA_2~PDATA_n，轉換成串列資料SDATA，其中包括至少一虛設位元(S910)。傳送器TX傳送串列資料SDATA至接收器RX(S920)，以及接收器RX從傳送器TX接收串列資料SDATA(S930)。第二時脈訊號產生器150利用串列資料SDATA產生第二時脈訊號CLK_2(S940)。第二資料轉換器160接收第二時脈訊號CLK_2與串列資料SDATA，以及響應於第二時脈訊號CLK_2，將串列資料SDATA轉換成資料成份PDATA_1、PDATA_2~PDATA_n(S950)。
請合併參照圖10A至圖10C，圖9之方法中第一資料轉換器120與第二資料轉換器160之操作實施例將作進一步的詳細描述。
圖10A至圖10C是圖9之操作方法所產生之串列資料SDATA之波形圖。
請參照圖1至圖6與圖9至圖10C，於圖9之步驟S910中，第一資料轉換器120所產生的串列資料SDATA顯示於圖10A，圖10B，或圖10C。為了方便說明，假設第一至第三資料成份PDATA_1、PDATA_2以及PDATA_3為第一資料轉換器120的輸入，以便將第一至第三資料成份PDATA_1、PDATA_2以及PDATA_3，轉換成串列資料SDTA。然而，本發明實施例不限制於此實施例。
於圖10A之實施例，第一資料轉換器120依第一資料PDATA_1的一位元、第二資料PDATA_2的一位元以及第三資料PDATA_3的一位元依順序交錯，來產生串列資料SDTA。因此，串列資料SDTA依序產生第一資料PDATA_1的第一位元D000、第二資料PDATA_2的第一位元D100、第三資料PDATA_3的第一位元D200、第一資料PDATA_1的第二位元D001、第二資料PDATA_2的第二位元D101以及第三資料PDATA_3的第二位元D201，等等。
於圖10B之實施例，第一資料轉換器120依第一資料PDATA_1的一位元、第三資料PDATA_3的一位元以及第二資料PDATA_2的一位元而順序地交錯，來產生串列資料SDTA。因此，串列資料SDTA依序產生第一資料PDATA_1的第一位元D000、第三資料PDATA_3的第一位元D200、第二資料PDATA_2的第一位元D100、第一資料PDATA_1的第二位元D001、第三資料PDATA_3的第二位元D201以及第二資料PDATA_2的第二位元D101，等等。
於圖10C之實施例，第一資料轉換器120依第二資料PDATA_2的一位元、第一資料PDATA_1的一位元、以及第三資料PDATA_3的一位元而順序地交錯，來產生串列資料SDTA。因此，串列資料SDTA依序產生第二資料PDATA_2的第一位元D100、第一資料PDATA_1的第一位元D000、第三資料PDATA_3的第一位元D200、第二資料PDATA_2的第二位元D101、第一資料PDATA_1的第二位元D001以及第三資料PDATA_3的第二位元D201，等等。
圖10A至圖10C是繪示圖9的步驟S910中產生的串列資料SDATA。然而，本發明實施例不限制這些實施例，以及串列資料SDATA可以依資料成份順序地交錯的其它形式而產生。
圖11是依照本發明另一實施例所繪示的一種使用嵌入式時脈訊號來操作收發器之方法流程圖。
請參照圖1至圖11，第一資料轉換器120，藉由一次一位元為基礎而順序地交錯各資料成份PDATA_1、PDATA_2~PDATA_n，以及響應於第一時脈訊號產生器110而產生的第一時脈訊號CLK_1嵌入至少一虛設位元，來將資料成份PDATA_1、PDATA_2~PDATA_n轉換成串列資料SDATA(S1110)。步驟S1110包括圖7之S710及圖9之S910。此至少一虛設位元通常包括與資料成份PDATA_1、PDATA_2~PDATA_n之類型相關的資訊，各資料成份輸入至第一資料轉換器120，請參照圖7。另外，此至少一虛設位元包括與資料成份PDATA_1、PDATA_2~PDATA_n之類型相關的資訊及時脈資訊。傳送器TX傳送串列資料SDATA至接收器RX(S1120)，以及接收器RX從傳送器TX接收串列資料SDATA(S1130)。第二時脈訊號產生器150利用串列資料SDATA來產生第二時脈訊號CLK_2(S1140)。第二資料轉換器160接收第二時脈訊號CLK_2與串列資料SDATA，以及響應於第二時脈訊號CLK_2，將串列資料SDATA，轉換成資料成份PDATA_1、PDATA_2以及PDATA_3(S1150)。
請合併參照圖12A至圖12C，圖11之方法中第一資料轉換器120與第二資料轉換器160之操作實施例將作進一步詳細描述。
圖12A至圖12C是圖11之方法所產生之串列資料SDATA之波形圖。
圖12A至圖12C之串列資料SDATA之位元依順序而交錯，這相同於圖10A之順序，於預定時間虛設位元加入於交錯位元之間。另外，圖12A為繪示圖1之第一資料轉換器120依照傳送資料之類型，以決定每一虛設位元AD之邏輯狀態；以及圖1之第二資料轉換器160依相同方式測定每一虛設位元AD之邏輯狀態，請參照圖8A。圖12B為繪示圖1之第一資料轉換器120，依照即將傳送的資料之類型，測定每一虛設位元AD之邏輯狀態；以及圖1之第二資料轉換器160依相同方式測定每一虛設位元AD之邏輯狀態，請參照圖8B。圖12C為繪示圖1之第一資料轉換器120依照即將傳送的資料之類型，測定每一虛設位元AD之邏輯狀態；以及圖1之第二資料轉換器160依相同方式所測定的每一虛設位元AD之邏輯狀態，以決定所接收的資料之類型，請參照圖8C。
於圖12A之實施例，第一資料轉換器120依第一資料PDATA_1的一位元、第二資料PDATA_2的一位元以及第三資料PDATA_3的一位元而順序地交錯，來產生串列資料SDTA。因此，串列資料SDTA依序產生第一資料PDATA_1的第一位元D000、第二資料PDATA_2的第一位元D100、第三資料PDATA_3的第一位元D200、第一資料PDATA_1的第二位元D001、第二資料PDATA_2的第二位元D101以及第三資料PDATA_3的第二位元D201，等等。
另外，依照資料成份PDATA_1、PDATA_2以及PDATA_3之類型，第一資料轉換器120測定含有虛設位元AD的兩個位元之邏輯狀態(例如，虛設位元AD與鄰接虛設位元AD的第一位元D000)。當資料成份PDATA_1、PDATA_2以及PDATA_3於第一狀態STATE_1時，第一資料轉換器120測定虛設位元AD之邏輯狀態，該虛設位元AD有不同於鄰接虛設位元AD的第一位元D000之邏輯狀態。另外，當資料成份PDATA_1、PDATA_2以及PDATA_3於第二狀態STATE_2時，第一資料轉換器120測定虛設位元AD之邏輯狀態，該虛設位元AD有相同於鄰接虛設位元AD的第一位元D000之邏輯狀態。
於圖12A之實施例，結合圖8A之實施例與圖10A之實施例的特徵，重複的特徵的詳細描述已經省略，以避免重複。
於圖12B之實施例，相似於圖12A之實施例，第一資料轉換器120依第一資料PDATA_1的一位元、第二資料PDATA_2的一位元以及第三資料PDATA_3的一位元而順序地交錯，來產生串列資料SDTA。另外，依照資料成份PDATA_1、PDATA_2~PDATA_n之類型，以測定含有虛設位元AD的三個位元，也就是，虛設位元AD、鄰接虛設位元AD的第一位元D000以及鄰接第一位元D000的第二位元D100，之邏輯狀態。例如，當資料成份PDATA_1、PDATA_2~PDATA_n於第一狀態STATE_1時，第一資料轉換器120測定虛設位元AD之邏輯狀態，該虛設位元AD有不同於鄰接虛設位元AD的第一位元D000之邏輯狀態。另外，當資料成份PDATA_1、PDATA_2~PDATA_n於第二狀態STATE_2時，第一資料轉換器120測定虛設位元AD之邏輯狀態，該虛設位元AD有相同於鄰接該虛設位元AD的第一位元D000之邏輯狀態；以及測定第一位元D000之邏輯狀態，該第一位元D000有相同於鄰接第一位元D000的第二位元D100之邏輯狀態。最後，當資料成份PDATA_1、PDATA_2~PDATA_n於第三狀態STATE_3時，第一資料轉換器120測定虛設位元AD之邏輯狀態，該虛設位元AD有相同於鄰接該虛設位元AD的第一位元D000之邏輯狀態；以及測定第一位元D000之邏 輯狀態，該第一位元D000有不同於鄰接第一位元D000的第二位元D100之邏輯狀態。第一至第三狀態STATE_1、STATE_2以及STATE_3可依需要而不同地被定義，以對資料成份PDATA_1、PDATA_2~PDATA_n的類型進行分類，。
於圖12B之實施例，結合圖8A之實施例與圖10B之實施例的特徵，重複的特徵的詳細描述已經省略，以避免重複。
於圖12C之實施例，相似於圖12A與圖12B之實施例，第一資料轉換器120依第一資料PDATA_1的一位元、第二資料PDATA_2的一位元以及第三資料PDATA_3的一位元而順序地交錯，來產生串列資料SDTA。另外，依照資料成份PDATA_1、PDATA_2~PDATA_n之類型，以測定含有虛設位元AD的三個位元，也就是，虛設位元AD、鄰接虛設位元AD的第一位元D000以及鄰接第一位元D000的第二位元D100，之邏輯狀態。例如，當資料成份PDATA_1、PDATA_2~PDATA_n於第一狀態STATE_1時，第一資料轉換器120測定虛設位元AD之邏輯狀態，該虛設位元AD有相同於鄰接虛設位元AD的第一位元D000之邏輯狀態。另外，當資料成份PDATA_1、PDATA_2~PDATA_n於第二狀態STATE_2時，第一資料轉換器120測定虛設位元AD之邏輯狀態，該虛設位元AD有不同於鄰接該虛設位元AD的第一位元D000之邏輯狀態；以及測定第一位元D000之邏輯狀態，該第一位元D000 有相同於鄰接第一位元D000的第二位元D100之邏輯狀態。最後，當資料成份PDATA_1、PDATA_2~PDATA_n於第三狀態STATE_3時，第一資料轉換器120測定虛設位元AD之邏輯狀態，該虛設位元AD有不同於鄰接該虛設位元AD的第一位元D000之邏輯狀態；以及測定第一位元D000之邏輯狀態，該第一位元D000有不同於鄰接第一位元D000的第二位元D100之邏輯狀態。第一至第三狀態STATE_1、TATE_2以及STATE_3可依需要而不同地被定義，以對即將傳送的資料成份PDATA_1、PDATA_2~PDATA_n的類型進行分類。
於圖12C之實施例，結合圖8A之實施例與圖10C之實施例的特徵，為了簡明，重複的特徵的詳細描述已經省略。
圖12A至圖12C已經參考圖10A之串列資料SDTA而詳細描述。然而，本發明實施例不限制於這些例子，可以修改成不同的方式，例如繪示於圖9至圖10C的串列資料SDTA具有不同的順序。
圖13是依照本發明實施例所繪示的一種顯示器裝置1300之方塊圖。
請參照圖13，顯示器裝置1300包含面板1310，源極驅動器1320，閘極驅動器1330，以及控制器1340。面板1310包含多數個畫素區。多數個閘極線G1至Gn及源極線S1至Sn以矩陣的形式排列於面板1310上，而閘極線G1至Gn及源極線S1至Sn的交點定義成多個畫素區。
控制器1340控制源極驅動器1320及閘極驅動器1330。控制器1340接收多數個控制訊號及外部系統的資料訊號。控制器1340響應於接收的控制訊號與資料訊號，來產生閘極控制訊號GC及源極控制訊號SC，且輸出閘極控制訊號GC至閘極驅動器1330，及輸出源極控制訊號SC至源極驅動器1320。如上所述，控制器1340轉換多個已接收的資料成份成串列資料，及傳輸此串列資料至源極驅動器1320。控制器1340能操作類似於圖1至圖12C之傳送器TX。
閘極驅動器1330響應於閘極控制訊號GC，以依序地提供閘級驅動訊號到閘極線G1至Gn，而面板1310經由閘極線G1至Gn來接收此閘級驅動訊號。源極驅動器1320於每次閘極線依序被選擇時響應於源極控制訊號SC，且經由源極線S1至Sn而提供預定的漸變(gradation)電壓至面板1310。如上所述，源極驅動器1320轉換從控制器1340接收的串列資料成資料成份。例如，控制器1340能夠操作類似於圖1至圖12C之接收器RX。
圖14是繪示圖13用於顯示器裝置的資料之狀態圖。
請參照圖1至圖14，用於顯示器裝置1300的資料具有不同的狀態。例如，於圖14之實施例，用於顯示器裝置1300的資料具有CONFIG_STATE狀態，其表示此資料包含與顯示器裝置1300的操作相關的資訊，DPDATA_STATE狀態表示此資料包含顯示資訊，HBP_STATE狀態表示此資料包含於預定期間用來維持此顯示資訊的資料。本實施例，當需要傳送與接收資料時，只包括此資訊，其指出是否包含顯示資訊，可以使用圖8A或圖12A之實施例。例如，傳送與接收的資料有與三個狀態的一個或兩個相關的資訊，可以使用圖8A或圖12A之實施例。同樣地，傳送與接收的資料有與三個狀態相關的資訊，可以使用圖8B，圖8C，圖12B，或圖12C之實施例。
然而，圖14繪示用於顯示器裝置1300的資料具有三個狀態的實施例，本發明的實施例不限制於此實施例，然而其他狀態的類型或次數之相關資訊可以應用於此資料中。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．收發器
110．．．第一時脈訊號產生器
120．．．第一資料轉換器
150．．．第二時脈訊號產生器
160．．．第二資料轉換器
TX．．．傳送器
RX．．．接收器
CLK_REF．．．參考時脈訊號
CLK_1．．．第一時脈訊號
CLK_2．．．第二時脈訊號
PDATA_1~PDATA_n．．．並列的數位顯示資料
SDATA．．．串列的數位顯示資料
210．．．相位頻率檢測器
220．．．電荷幫浦/濾波迴路
230．．．電壓控制振盪器
240．．．除頻器
CLKD．．．除頻時脈訊號
200．．．鎖相迴路
250．．．時脈訊號擷取器
310．．．相位檢測器
320．．．延遲控制器
330．．．延遲單元
CON．．．控制訊號
350．．．時脈訊號擷取器
410_1~410_n．．．本發明第一資料轉換器的正反器
CLK_11~CLK_1n．．．本發明第一資料轉換器的時脈訊號
510_1~510_n．．．本發明第二資料轉換器的正反器
CLK_21~CLK_2n．．．本發明第二資料轉換器的時脈訊號
S710~S750．．．本發明實施例所繪示的一種使用嵌入式時脈訊號來操作收發器之方法流程圖各步驟
STATE_1~STATE_3．．．狀態
AD．．．虛設位元
D000~D008．．．位元
S910~S950．．．本發明另一實施例所繪示的一種使用嵌入式時脈訊號來操作收發器之方法流程圖的各步驟
S1110~S1150．．．本發明另一實施例所繪示的一種使用嵌入式時脈訊號來操作收發器之方法流程圖的各步驟
1300．．．顯示器裝置
1310．．．面板
1320．．．源極驅動器
1330．．．閘極驅動器
1340．．．控制器
SC．．．源極控制訊號
S1~Sn．．．源極線
GC．．．閘極控制訊號
G1~Gn．．．閘極線
N-1th Line．．．第n-1條掃瞄線
Nth Line．．．第n條掃瞄線
N+1th Line．．．第n+1條掃瞄線
圖1是依照本發明實施例所繪示的一種收發器之方塊圖。
圖2A是依照圖1本發明實施例所繪示的第一時脈訊號產生器之方塊圖。
圖2B是依照圖1本發明實施例所繪示的第二時脈訊號產生器之方塊圖。
圖3A是依照圖1本發明另一實施例所繪示的第一時脈訊號產生器之方塊圖。
圖3B是依照圖1本發明另一實施例所繪示的第二時脈訊號產生器之方塊圖。
圖4是依照圖1本發明實施例所繪示的第一資料轉換器之方塊圖。
圖5是依照圖1本發明實施例所繪示的第二資料轉換器之方塊圖。
圖6是繪示圖1收發器實施例處理資料模式之波形圖。
圖7是依照本發明實施例所繪示的一種使用嵌入式時脈訊號來操作收發器之方法流程圖。
圖8A至圖8C是繪示圖7產生串列資料之方法波形圖。
圖9是依照本發明另一實施例所繪示的一種使用嵌入式時脈訊號來操作收發器之方法流程圖。
圖10A至圖10C是繪示圖9產生串列資料之方法波形圖。
圖11是依照本發明另一實施例所繪示的一種使用嵌入式時脈訊號來操作收發器之方法流程圖。
圖12A至圖12C是繪示圖11產生串列資料之方法波形圖。
圖13是依照本發明實施例所繪示的一種顯示器裝置之方塊圖。
圖14是繪示圖13用於顯示器裝置的資料之狀態圖。
100．．．收發器
110．．．第一時脈訊號產生器
120．．．第一資料轉換器
150．．．第二時脈訊號產生器
160．．．第二資料轉換器
TX．．．傳送器
RX．．．接收器
CLK_REF．．．參考時脈訊號
CLK_1．．．第一時脈訊號
CLK_2．．．第二時脈訊號
PDATA_1~PDATA_n．．．並列數位顯示資料
SDATA．．．串列數位顯示資料

Claims (18)

  1. 一種操作收發器之方法，包括：響應於第一時脈訊號，將多數個資料成份轉換成串列資料；傳送與接收該串列資料；從該串列資料產生第二時脈訊號；以及響應於該第二時脈訊號，轉換該串列資料成該些資料成份，其中所述將多數個資料成份轉換成該串列資料包括：於預定區間加入至少一虛設位元於該串列資料，所述至少一虛設位元指示該些資料成份之類型，其中所述將多數個資料成份轉換成該串列資料更包括：依照該些資料成份之類型，藉由設定一預定數目的位元，包含所述虛設位元，之邏輯狀態來產生該串列資料；以及其中所述轉換該串列資料成該些資料成份更包括：藉由比較該預定數目的位元彼此之間之邏輯狀態，以識別該些資料成份之類型。
  2. 如申請專利範圍第1項所述之操作收發器之方法，其中所述將多數個資料成份轉換成該串列資料包括：依照該些資料成份之類型來設定所述至少一虛設位元至一邏輯狀態，該邏輯狀態相同於或不同於鄰接該虛設位元的一位元之邏輯狀態；以及 其中所述轉換該串列資料成該些資料成份包括：藉由比較鄰接該虛設位元的該位元之邏輯狀態與該虛設位元之邏輯狀態，以識別該些資料成份之類型。
  3. 如申請專利範圍第1項所述之操作收發器之方法，其中所述將多數個資料成份轉換成該串列資料包括：於該些資料成份包含有效負荷資訊，設定所述至少一虛設位元成不同於鄰接所述至少一虛設位元的一位元之邏輯狀態；於該些資料成份不包含有效負荷資訊，設定所述至少一虛設位元至一邏輯狀態，該邏輯狀態相同於鄰接該虛設位元的該位元之邏輯狀態；以及於該些資料成份不包含有效負荷資訊，依照該些資料成份之類型，設定一預定數目之位元，包括鄰接於該虛設位元的該位元，之邏輯狀態。
  4. 如申請專利範圍第1項所述之操作收發器之方法，其中轉換該些資料成份成該串列資料包括：於該些資料成份包括有效負荷資訊，設定所述至少一虛設位元至一邏輯狀態，該邏輯狀態相同於鄰接該虛設位元的一位元之邏輯狀態；於該些資料成份不包含有效負荷資訊，設定所述至少一虛設位元至一邏輯狀態，該邏輯狀態不相同於鄰接該虛設位元的該位元之邏輯狀態；以及 於該些資料成份不包含有效負荷資訊，依照該些資料成份之類型，設定一預定數目的位元，包括鄰接於該虛設位元的該位元，之邏輯狀態。
  5. 如申請專利範圍第1項所述之操作收發器之方法，其中所述轉換該串列資料成該些資料成份包括：於該虛設位元之邏輯狀態不同於鄰接該虛設位元的一位元之邏輯狀態，則決定該些資料成份包含有效負荷資訊；於該虛設位元之邏輯狀態相同於鄰接該虛設位元的該位元之邏輯狀態，則決定該些資料成份不包含有效負荷資訊；以及於該些資料成份不包含有效負荷資訊，藉由比較該預定數目的位元，包含該虛設位元，彼此之間之邏輯狀態，以決定該些資料成份之類型。
  6. 如申請專利範圍第1項所述之操作收發器之方法，其中轉換該串列資料成該些資料成份包括：於該虛設位元之邏輯狀態相同於鄰接該虛設位元的一位元之邏輯狀態，則決定該些資料成份包含有效負荷資訊；於該虛設位元之一邏輯狀態不同於鄰接該虛設位元的該位元之邏輯狀態，則決定該些資料成份不包含有效負荷資訊；以及於該些資料成份不包含有效負荷資訊，藉由比較該預定數目的位元，包含該虛設位元，彼此之間之邏輯狀態，以決定該些資料成份之類型。
  7. 如申請專利範圍第1項所述之操作收發器之方法，更包括使用一延遲鎖相迴路或一鎖相迴路而從一參考時脈訊號產生該第一時脈訊號。
  8. 如申請專利範圍第1項所述之操作收發器之方法，其中響應於該第一時脈訊號，藉由一次一位元為基礎而依序交錯該些資料成份，將該些資料成份轉換成該串列資料。
  9. 一種收發器，包括：一傳送器，響應於第一時脈訊號，配置成將多數個資料成份轉換成串列資料，並傳送該串列資料；以及一接收器，響應於從該串列資料產生的第二時脈訊號，配置成接收該串列資料，並轉換該串列資料成該些資料成份；其中所述該傳送器於預定區間將至少一虛設位元加入於該串列資料，所述至少一虛設位元包含與該些資料成份之類型相關的資訊，其中所述傳送器依照該些資料成份之類型，藉由設定一預定數目的位元，包括該虛設位元，之邏輯狀態而產生該串列資料；以及其中所述該接收器藉由比較該預定數目的位元彼此之間之邏輯狀態，以識別該些資料成份之類型。
  10. 如申請專利範圍第9項所述之收發器，其中所述傳送器依照該些資料成份之類型，設定所述至少一虛設位 元至一邏輯狀態，該邏輯狀態相同於或不同於鄰接該虛設位元的一位元之邏輯狀態；以及其中所述該接收器藉由比較鄰接該虛設位元的該位元之邏輯狀態與該至少一虛設位元之邏輯狀態，以識別該些資料成份之類型。
  11. 如申請專利範圍第9項所述之收發器，其中所述傳送器依照該些資料成份之類型是否包含有效負荷資訊，設定所述該虛設位元至一邏輯狀態，該邏輯狀態相同於或不同於鄰接該虛設位元的一位元之邏輯狀態；以及其中所述該接收器依照該虛設位元之邏輯狀態是否相同於或不同於鄰接該虛設位元的該位元之邏輯狀態，以決定該些資料成份包含有效負荷資訊。
  12. 如申請專利範圍第11項所述之收發器，其中該些資料成份不包含有效負荷資訊，所述傳送器依照該些資料成份之類型，設定所述至少一虛設位元至一邏輯狀態，該邏輯狀態相同於鄰接該虛設位元的該位元之邏輯狀態，以及設定一預定數目的位元，包含鄰接該虛設位元的該位元，之邏輯狀態；以及其中所述該接收器藉由檢測所述至少一虛設位元具有一邏輯狀態，該邏輯狀態相同於鄰接該虛設位元的該位元之邏輯狀態，以決定該些資料成份不包含有效負荷資訊。
  13. 如申請專利範圍第9項所述之收發器，其中該些資料成份包含有效負荷資訊，該傳送器設定該虛設位元至一邏輯狀態，該邏輯狀態相同於鄰接該虛設位元的一位元 之邏輯狀態，所述該接收器藉由檢測該虛設位元是否具有相同於鄰接該虛設位元的該位元之邏輯狀態，以決定該些資料成份是否包含有效負荷資訊。
  14. 如申請專利範圍第13項所述之收發器，其中該些資料成份不包含有效負荷資訊，所述傳送器依照該些資料成份之類型，設定該虛設位元至一邏輯狀態，該邏輯狀態不相同於鄰接該虛設位元的一位元之邏輯狀態，並設定一預定數目的位元，包含鄰接該虛設位元的該位元，之邏輯狀態；以及其中該虛設位元之邏輯狀態不同於鄰接該虛設位元的該位元之邏輯狀態，該接收器藉由比較該預定數目的位元彼此之間之邏輯狀態，以決定該些資料成份不包含有效負荷資訊，並識別該些資料成份之類型。
  15. 如申請專利範圍第9項所述之收發器，其中所述傳送器包括一延遲鎖相迴路或一鎖相迴路，其基於參考時脈訊號而產生該第一時脈訊號，該接收器包括一延遲鎖相迴路或一鎖相迴路，其基於該串列資料而產生該第二時脈訊號。
  16. 如申請專利範圍第9項所述之收發器，其中所述傳送器響應於該第一時脈訊號，藉由一次一位元為基礎依序交錯該些資料成份，將該些資料成份轉換成該串列資料。
  17. 如申請專利範圍第9項所述之收發器，其中所述該些資料成份包括顯示於一顯示器裝置上的顯示資訊。
  18. 如申請專利範圍第17項所述之收發器，其中所述顯示器裝置包括一面板，其包含多數個畫素區，其中該傳送器為該顯示器裝置的控制器之一部分；以及其中所述該接收器為一源極驅動器之一部分，其基於該些資料成份而驅動該面板之源極線。
TW100104101A 2010-02-05 2011-02-08 具有嵌入式時脈介面的收發器及操作收發器之方法 TWI501612B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100011194A KR101642833B1 (ko) 2010-02-05 2010-02-05 클럭 임베디드 인터페이스 방법, 그 방법을 이용하는 송수신기 및 디스플레이 장치

Publications (2)

Publication Number Publication Date
TW201145957A TW201145957A (en) 2011-12-16
TWI501612B true TWI501612B (zh) 2015-09-21

Family

ID=44353696

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100104101A TWI501612B (zh) 2010-02-05 2011-02-08 具有嵌入式時脈介面的收發器及操作收發器之方法

Country Status (5)

Country Link
US (1) US8588281B2 (zh)
JP (1) JP5707157B2 (zh)
KR (1) KR101642833B1 (zh)
CN (1) CN102148625B (zh)
TW (1) TWI501612B (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101642833B1 (ko) * 2010-02-05 2016-07-26 삼성전자주식회사 클럭 임베디드 인터페이스 방법, 그 방법을 이용하는 송수신기 및 디스플레이 장치
KR102014074B1 (ko) * 2012-12-10 2019-10-21 삼성전자 주식회사 데이터 처리 장치 및 방법
KR20140108376A (ko) * 2013-02-25 2014-09-11 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR102219762B1 (ko) * 2014-10-30 2021-02-24 삼성전자주식회사 클럭 임베디드 호스트 인터페이스를 사용하여 통신을 하는 호스트와 패널 구동 회로를 포함하는 디스플레이 장치 및 디스플레이 장치의 동작 방법
US9525573B2 (en) * 2015-01-23 2016-12-20 Microsoft Technology Licensing, Llc Serializing transmitter
KR102244296B1 (ko) 2015-01-28 2021-04-27 삼성디스플레이 주식회사 커맨드 입력 방법 및 표시 시스템
KR102303914B1 (ko) 2015-03-06 2021-09-17 주식회사 실리콘웍스 디스플레이 신호 전송 장치 및 방법
KR102366952B1 (ko) * 2015-07-14 2022-02-23 주식회사 엘엑스세미콘 지연고정루프 기반의 클럭 복원 장치 및 이를 구비한 수신 장치
US11568793B2 (en) 2020-03-26 2023-01-31 Macroblock, Inc. Scan-type display apparatus, and driving device and driving method thereof
CN113450722B (zh) * 2020-03-26 2024-05-28 聚积科技股份有限公司 扫描式显示器及其驱动方法
US11348543B2 (en) 2020-03-26 2022-05-31 Macroblock, Inc. Scan-type display apparatus, and driving device and driving method thereof
CN113450724B (zh) 2020-03-26 2024-10-01 聚积科技股份有限公司 扫描式显示器及其驱动装置
CN113450721B (zh) 2020-03-26 2024-05-28 聚积科技股份有限公司 扫描式显示器及其驱动装置与驱动方法
CN113450719A (zh) 2020-03-26 2021-09-28 聚积科技股份有限公司 扫描式显示器的驱动方法及其驱动装置
CN113450723B (zh) 2020-03-26 2024-05-28 聚积科技股份有限公司 扫描式显示器及其驱动装置与驱动方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW559704B (en) * 1999-12-29 2003-11-01 Intel Corp Quad pumped bus architecture and protocol
TW200830876A (en) * 2006-08-24 2008-07-16 Chumby Ind Inc Networked personal audiovisual device having flexible housing
US20090015537A1 (en) * 2007-07-11 2009-01-15 Samsung Electronics Co., Ltd. Display device transferring data signal with clock
US20090167750A1 (en) * 2007-12-31 2009-07-02 Jin Cheol Hong Apparatus and method for data interface of flat panel display device
TWI317886B (en) * 2004-10-05 2009-12-01 Sony Computer Entertainment Inc External data interface in a computer architecture for broadband networks

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5799686A (en) * 1980-12-11 1982-06-21 Omron Tateisi Electronics Co Display controller
JPH06120925A (ja) * 1992-10-05 1994-04-28 Toshiba Corp 時分割多重分離装置
JP3184083B2 (ja) * 1995-12-15 2001-07-09 日本電気株式会社 チャネル多重分離方法およびチャネル多重分離装置
JP3131870B2 (ja) * 1996-06-28 2001-02-05 日本電気エンジニアリング株式会社 多重化方式および回路
JP3551894B2 (ja) * 2000-05-18 2004-08-11 日立電線株式会社 多重化送受信装置
US6937679B2 (en) * 2001-12-26 2005-08-30 Intel Corporation Spread spectrum clocking tolerant receivers
JP3822632B2 (ja) * 2004-04-16 2006-09-20 ザインエレクトロニクス株式会社 送信回路、受信回路及びクロック抽出回路並びにデータ伝送方法及びデータ伝送システム
JP4676792B2 (ja) * 2005-03-17 2011-04-27 株式会社リコー データリカバリ方法、データリカバリ回路、データ送受信装置及び情報処理装置
KR100588752B1 (ko) * 2005-04-26 2006-06-12 매그나칩 반도체 유한회사 차동 전류 구동 방식의 전송 시스템
EP1925086B1 (en) * 2005-09-15 2012-06-20 Analog Devices, Inc. High speed transmission system
US7705841B2 (en) * 2006-01-20 2010-04-27 Novatek Microelectronics Corp. Display system and method for embeddedly transmitting data signals, control signals, clock signals and setting signals
KR100866603B1 (ko) * 2007-01-03 2008-11-03 삼성전자주식회사 디시리얼라이징과 시리얼라이징을 수행하는 데이터 처리 방법 및 데이터 처리 장치
KR100833604B1 (ko) * 2007-01-09 2008-05-30 삼성전자주식회사 패리티 에러 검출 회로
KR101266067B1 (ko) * 2007-01-12 2013-05-22 삼성디스플레이 주식회사 클럭 임베디드 신호를 이용한 직렬 통신 방법 및 장치
KR100913400B1 (ko) * 2007-07-24 2009-08-21 고려대학교 산학협력단 직렬 송수신 장치 및 그 통신 방법
TWI364219B (en) * 2007-08-20 2012-05-11 Novatek Microelectronics Corp High transmission rate interface for storing both clock and data signals
KR100932138B1 (ko) * 2008-04-02 2009-12-16 주식회사 동부하이텍 데이터 송신 장치
KR101642833B1 (ko) * 2010-02-05 2016-07-26 삼성전자주식회사 클럭 임베디드 인터페이스 방법, 그 방법을 이용하는 송수신기 및 디스플레이 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW559704B (en) * 1999-12-29 2003-11-01 Intel Corp Quad pumped bus architecture and protocol
TWI317886B (en) * 2004-10-05 2009-12-01 Sony Computer Entertainment Inc External data interface in a computer architecture for broadband networks
TW200830876A (en) * 2006-08-24 2008-07-16 Chumby Ind Inc Networked personal audiovisual device having flexible housing
US20090015537A1 (en) * 2007-07-11 2009-01-15 Samsung Electronics Co., Ltd. Display device transferring data signal with clock
US20090167750A1 (en) * 2007-12-31 2009-07-02 Jin Cheol Hong Apparatus and method for data interface of flat panel display device

Also Published As

Publication number Publication date
US8588281B2 (en) 2013-11-19
TW201145957A (en) 2011-12-16
US20110194590A1 (en) 2011-08-11
JP2011166764A (ja) 2011-08-25
KR101642833B1 (ko) 2016-07-26
CN102148625B (zh) 2015-10-28
JP5707157B2 (ja) 2015-04-22
KR20110091383A (ko) 2011-08-11
CN102148625A (zh) 2011-08-10

Similar Documents

Publication Publication Date Title
TWI501612B (zh) 具有嵌入式時脈介面的收發器及操作收發器之方法
US7826583B2 (en) Clock data recovery apparatus
US7482850B2 (en) Delay locked loop circuit and semiconductor integrated circuit device
US7138837B2 (en) Digital phase locked loop circuitry and methods
EP3327461B1 (en) Digital synthesizer, radar device and method therefor
TWI449342B (zh) 串化器及資料串化方法
US8754686B2 (en) Delay control circuit and clock generation circuit including the same
EP1746724A1 (en) Equiphase polyphase clock signal generator circuit and serial digital data receiver circuit using the same
US7157953B1 (en) Circuit for and method of employing a clock signal
US20160241251A1 (en) Display apparatus and driving method for the same
KR20110025442A (ko) 클럭 정보 및 데이터 정보를 포함하는 신호를 수신하는 수신기 및 클럭 임베디드 인터페이스 방법
JP7393079B2 (ja) 半導体装置
JP2012249072A (ja) クロック発生回路、表示装置用駆動回路及びクロック発生回路の制御方法
US20100239059A1 (en) Transmission method and transmission apparatus
US20110090101A1 (en) Digital phase locked loop circuitry and methods
JP2007096739A (ja) データ送信装置、データ受信装置、データ伝送システム、並びに半導体装置
CN110710152B (zh) 时钟恢复系统
JP6510225B2 (ja) クロックデータリカバリ回路、タイミングコントローラ、電子機器、クロックデータリカバリ方法
JP5923730B2 (ja) クロックデータ復元装置
CN117277998B (zh) 一种应用于fpga的分频信号调整电路
US8891665B2 (en) Transmitting apparatus and communication system
JP5861507B2 (ja) データ通信回路、及び、電子装置
JP2006333262A (ja) クロックリカバリ回路
JP2004266699A (ja) クロック再生用ｐｌｌ回路
JP2002217711A (ja) プリスケーラ及びｐｌｌ回路