JP2012249072A - クロック発生回路、表示装置用駆動回路及びクロック発生回路の制御方法 - Google Patents

Abstract

【課題】電源投入時や通常動作時でも、より確実にクロックの生成が停止した状態から回復することが可能となるクロック発生回路を提供する。
【解決手段】クロック発生回路１は、クロックとデータとが重畳されたエンベデッド信号から抽出クロックを抽出するクロック抽出回路１０と、前記エンベデッド信号と前記抽出クロックとに基づき前記抽出クロックの停止を検出し、前記クロック抽出回路を初期状態にリセットするリセット信号を出力する停止検出回路３０と、を備えるものである。
【選択図】図２

Description

本発明はクロック発生回路、表示装置用駆動回路及びクロック発生回路の制御方法に関し、特にクロックをデータに重畳したエンベデッド信号からリカバリクロックを発生させるクロック発生回路、表示装置用駆動回路及びクロック発生回路の制御方法に関する。

近年、高速シリアルＩ／Ｆにおいて、送信側からはシリアルデータの先頭クロックをデータに埋め込んだエンベデッド（embedded）信号を送信し、受信側では受信したエンベデッド信号からシリアルデータの先頭クロックのエッジ情報を抽出し、その抽出した先頭クロックエッジから復元したリカバリクロック（再生クロック）でデータをサンプリングして元のシリアルデータを復元するデータ送受信方法が普及している。

このような高速シリアルＩ／Ｆの受信回路では、入力されるエンベデッド信号に基づいて、データを抽出するリカバリクロックを発生させるために、ＤＬＬ（Delay Locked Loop）が用いられている。

ＤＬＬを用いたクロック発生回路として、例えば、特許文献１〜３が知られている。なお、特許文献１〜３には、エンベデッド信号については記載されていない。

特開２０１０−２１７０６号公報 特開２００９−２７８５２８号公報 特許第３９４５８９４号公報

ＤＬＬは、基準信号に対しフィードバック制御することでロック状態となり、遅延信号を発生させている。このため、ＤＬＬを用いたクロック発生回路では、基準となる信号が停止すると、フィードバック制御ができなくなることから、クロックの生成も停止してしまう。基準となる信号が停止する原因としては、クロック発生回路の内部状態が不安定となることによる誤動作が考えられる。

このような誤動作を防ぐため、特許文献３には、電源投入時に回路をリセットするパワーオンリセット信号が記載されている。

図１０は、従来のクロック発生回路における、パワーオンリセット信号によるリセット動作を示している。すなわち、装置に電源が投入されると（Ｓ９０１）、まず、パワーオンリセット回路が動作してパワーオンリセット信号が生成され（Ｓ９０２）、生成されたパワーオンリセット信号によってクロック発生回路の内部状態をリセットし（Ｓ９０３）、その後、クロックの発生が開始され通常動作となる（Ｓ９０４）。

しかし、パワーオンリセット信号によるリセットでは、電源投入の電源の立上り条件等に影響されてリセットがかかる条件が制限される場合がある。

図１１は、電源投入時の電源電圧とパワーオンリセット信号の関係を示している。すなわち、パワーオンリセット信号は、電源投入後の電圧波形の立上りに従って生成される。図１１（ａ）のように電圧波形の傾きが緩やかな場合には、パワーオンリセット信号のパルス幅はより広くなり、図１１（ｂ）のように電圧波形の傾きが急な場合には、パワーオンリセット信号のパルス幅はより狭くなる。したがって、電圧波形が急峻になると、パワーオンリセット信号が非常に細くなり、回路によっては正常にリセットできない場合がある。その場合には、クロック発生回路がリセットされずにクロック生成が停止したままとなる。なお、全ての電源立ち上がり波形に対して回路を確実にリセットするようなパワーオンリセット信号を生成しようとすると、表示装置メーカーに対して表示装置用駆動回路の電源立ち上げ時間の規格を決める必要があり、表示装置用駆動回路の汎用性を損なうことになる。また、電源立ち上げ時間規格はワースト条件でも守られる必要があるため、この規格で決めた時間はパワーオンリセットがずっと掛かっていることになり、ワースト条件以外の場合には必要のない時間を装置の立ち上げのためにエンドユーザを待たせることになってしまう。さらに、表示装置メーカーが電源の立ち上げ時間を短縮して電源投入後の表示装置の立ち上げ時間を短くしようとしても駆動回路がこの規格時間は立ち上がらないことになり、これも表示装置の駆動回路の汎用性を損なうことになる。

また、パワーオンリセット信号によるリセットのみでは、通常動作後に回路が誤動作した場合、クロックを正常に生成することができない。

図１２は、従来のクロック発生回路において、パワーオンリセット後に誤動作が生じる場合の動作を示している。すなわち、図１０で示したように、電源投入しパワーオンリセット後に通常動作となる（Ｓ９０１〜Ｓ９０４）。その後、外来ノイズ等の影響により回路の内部状態が不安定になると、クロックの生成が停止する（Ｓ９０５）。そして、そのまま内部状態が回復しないと、復帰せずにクロックの生成が停止したままとなる（Ｓ９０６）。

このように、従来のクロック発生回路では、クロックの生成が停止した状態から回復するためにパワーオンリセット信号を用いても、電源投入時にリセットできない場合があるとともに、通常動作時に誤動作を起こした場合は正常な状態に回復することができないという問題があった。

本発明に係るクロック発生回路は、クロックとデータとが重畳されたエンベデッド信号から抽出クロックを抽出するクロック抽出回路と、前記エンベデッド信号と前記抽出クロックとに基づき前記抽出クロックの停止を検出し、前記クロック抽出回路を初期状態にリセットするリセット信号を出力する停止検出回路と、を備えるものである。

また、本発明に係る表示装置用駆動回路は、クロックとデータとが重畳されたエンベデッド信号から抽出クロックを抽出するクロック抽出回路と、前記抽出クロックに対し遅延制御されたリカバリクロックを出力するクロック出力回路と、前記エンベデッド信号と前記抽出クロックとに基づき前記抽出クロックの停止を検出し、前記クロック抽出回路を初期状態にリセットするリセット信号を出力する停止検出回路と、前記リカバリクロックに基づき前記エンベデッド信号のシリアルデータをパラレルデータに変換するシリアルパラレル変換回路と、前記パラレルデータに応じて表示装置を駆動する駆動信号を出力する駆動信号出力回路と、を備えるものである。

さらに、本発明に係るクロック発生回路の制御方法は、クロックとデータとが重畳されたエンベデッド信号から抽出クロックを抽出するクロック抽出回路を備えるクロック発生回路の制御方法であって、前記エンベデッド信号と前記抽出クロックとに基づき前記抽出クロックの停止を検出し、前記抽出クロックの停止を検出した場合、前記クロック抽出回路を初期状態にリセットするものである。

本発明では、エンベデッド信号と抽出クロックとに基づき抽出クロックの停止を検出し、クロック抽出回路をリセットするため、電源投入時や通常動作時においてクロックが停止した場合であっても、より確実に正常な状態に回復することが可能となる。

本発明によれば、電源投入時や通常動作時でも、より確実にクロックの生成が停止した状態から回復することが可能となるクロック発生回路、表示装置用駆動回路及びクロック発生回路の制御方法を提供することができる。

本発明の実施の形態に係る表示システムの構成を示すブロック図である。 本発明の実施の形態に係るクロック発生回路の構成を示すブロック図である。 本発明の実施の形態に係るクロック発生回路の動作を示すタイミングチャートである。 本発明の実施の形態に係る停止検出回路の構成を示すブロック図である。 本発明の実施の形態に係る停止検出回路の動作を示すフローチャートである。 本発明の実施の形態に係る停止検出回路の回路構成を示す回路図である。 本発明の実施の形態に係る停止検出回路の動作を示すタイミングチャートである。 本発明の実施の形態に係る停止検出回路の動作を示すタイミングチャートである。 本発明の実施の形態に係る停止検出回路の動作を説明するための図である。 従来のクロック発生回路の動作を示すフローチャートである。 従来のクロック発生回路におけるパワーオンリセット信号を説明するための波形図である。 従来のクロック発生回路の動作を示すフローチャートである。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

まず、図１を用いて、本発明の実施の形態に係る表示システムの構成について説明する。図に示されるように、この表示システムは、表示パネル（表示装置）２００と、表示パネルを駆動する駆動装置（駆動回路）１００を備えている。

表示パネル２００は、駆動装置１００から供給される駆動信号に応じて、表示画素を駆動させ所望の表示を行う。表示パネル２００は、例えば、液晶表示パネルやプラズマ表示パネル、有機ＥＬ表示パネル等である。表示パネル２００は、複数の画素を駆動するために、複数のソース線や複数のゲート線が設けられており、駆動装置１００の駆動信号が、ソース線やゲート線に供給される。

駆動装置１００は、表示データとクロックを含むエンベデッド信号が入力され、表示データに応じた駆動信号を出力する。そして、駆動装置１００は、クロックデータリカバリ回路８と駆動信号出力回路９を備えている。例えば、駆動装置１００は、１チップの半導体装置であるが、クロックデータリカバリ回路８と駆動信号出力回路９をそれぞれ１チップの半導体装置としてもよい。

駆動装置１００に入力されるエンベデッド信号は、高速シリアルＩ／Ｆが受信するシリアル信号であり、例えば、データ期間と呼ばれる期間では、クロック成分とデータ成分とが分離して含まれており、スルー期間と呼ばれる期間では、クロック成分のみが含まれている。

クロックデータリカバリ回路８は、入力されるエンベデッド信号から、クロックを再生するとともに、シリアル信号をパラレル信号に変換する。そして、クロックデータリカバリ回路８は、受信回路２、シリアルパラレル変換回路３、クロック発生回路１を備えている。

受信回路２は、入力されたエンベデッド信号をシリアルパラレル変換回路３とクロック発生回路１へ出力する。すなわち、受信回路２は、差動信号として入力される信号を、シリアルパラレル変換回路３及びクロック発生回路１で処理可能な、ハイレベルとローレベルからなるディジタル信号として出力する。なお、この例ではエンベデッド信号が小振幅差動信号であるため、受信回路２を設けているが、エンベデッド信号が例えばＣＭＯＳ信号である場合は、受信回路２を設けずに、エンベデッド信号を直接、シリアルパラレル変換回路３及びクロック発生回路１へ入力してもよい。

クロック発生回路１は、入力されるエンベデッド信号から、クロックを抽出してリカバリクロックを生成し、シリアルパラレル変換回路３へ出力する。クロック発生回路１については、後述する。

シリアルパラレル変換回路３は、リカバリクロックに基づくタイミングで、エンベデッド信号に含まれるシリアル信号の表示データ（階調信号）をパラレル信号に変換する。

駆動信号出力回路９は、パラレル信号に変換された表示データに応じて駆動信号を出力する。そして、駆動信号出力回路９は、シフトレジスタラッチ回路４、Ｄ／Ａ変換回路５、ボルテージフォロア回路６、ロジック制御回路７を備えている。

シフトレジスタラッチ回路４は、入力されたパラレル信号を、シフトレジスタにより順次ラッチ回路に出力数分の階調信号が揃うまで保持し、全てのパラレル信号（階調信号）がそろったタイミングでＤ／Ａ変換回路５へ出力する。

Ｄ／Ａ変換回路５は駆動回路の出力数分のＤ／Ａ変換回路を持ち、ロジック制御回路７の制御に従って、ディジタル信号として入力されるパラレル信号を、アナログ信号に変換しボルテージフォロア回路へ出力する。

ボルテージフォロア回路６は駆動回路の出力数分のボルテージフォロアアンプ回路を持ち、ロジック制御回路７の制御に従って、入力されるアナログ信号を増幅して駆動信号を生成し、表示パネルへ出力する。

次に、駆動装置１００のクロックデータリカバリ回路８に設けられたクロック発生回路１について説明する。

図２は、クロック発生回路１の構成を示している。図に示されるように、クロック発生回路１は、クロック抽出回路１０、ＤＬＬ（Delay Locked Loop）２０及び停止検出回路３０を備えている。

クロック抽出回路１０は、エンベデッド信号と抽出制御信号とが入力され、エンベデッド信号から、抽出制御信号に応じた抽出範囲でクロックを抽出し、抽出したクロックを抽出クロックとして出力する。また、リセット信号により、クロック抽出回路１０の内部の回路状態を初期状態にリセットする。具体的には、リセット信号としてハイレベルの信号が入力されると、不図示のフリップフロップ等の状態がリセットされる。

ＤＬＬ２０は、クロック抽出回路１０が抽出した抽出クロックに対し、遅延制御を行ってリカバリクロックを生成し出力するクロック出力回路である。例えば、位相の異なる複数のクロック（マルチクロック）のうちの、一つのクロックをリカバリクロックとして出力する。そして、ＤＬＬ２０は、ディレイライン２１、位相比較回路２２、チャージポンプ２３を備えている。

ディレイライン２１は、抽出クロックと遅延制御信号とが入力され、遅延制御信号に応じて、抽出クロックを遅延させてリカバリクロックを生成する。さらに、ディレイライン２１は、クロック抽出回路１０の抽出範囲を抽出制御信号により制御する。例えば、リカバリクロックにより抽出範囲を制御する。

位相比較回路２２は、リカバリクロックが入力され、リカバリクロックの位相を検出し、位相差に応じた位相差信号を出力する。ここでは図示を省略しているが、例えば、位相比較回路２２は、リカバリクロックと抽出クロックの位相を比較し、その位相差に応じて位相差信号を生成する。

チャージポンプ２３は、位相差信号が入力され、位相差信号の電圧レベルを昇圧し、遅延制御信号として出力する。この遅延制御信号によって、ディレイラインの遅延量が制御される。

停止検出回路３０は、抽出クロックとエンベデッド信号とを入力し、抽出クロックとエンベデッド信号とに基づいて抽出クロックの停止を検出する。そして、抽出クロックの停止を検出した場合、リセット信号をクロック抽出回路１０に出力する。

以下、停止検出回路３０について説明するが、まず、停止検出回路３０が検出対象とする抽出クロックについて説明する。

図３は、クロック抽出回路１０の正常時と異常時の抽出クロックを示している。クロック抽出回路１０には、図３（ａ）のように、エンベデッド信号が入力されるとともに、ＤＬＬ２０から抽出制御信号が入力されている。

正常時においては、図３（ｂ）に示すように、クロック抽出回路１０は、エンベッドクロックが入力されると、抽出制御信号で制御される範囲でクロック成分を抽出し、抽出クロックを生成する。

そうすると、抽出された抽出クロックがＤＬＬ２０に入力され、ディレイライン２１、位相比較回路２２、チャージポンプ２３を介し、ディレイライン２１にフィードバックされ、さらにＤＬＬ２０に抽出クロックが入力され続けるとＤＬＬ２０がロック状態となる。

ところが、クロック抽出回路１０の内部回路とＤＬＬ２０からの入力状態により、クロックが抽出されない動作条件に陥る場合がある。具体的には、クロック抽出回路１０は、不図示のフリップフロップなどの内部状態を保持する内部回路を有しており、この回路の内部状態が不安定となり異常な値になった場合に、誤動作しうる。

このような異常時には、クロック抽出回路１０は、クロックを正常に抽出できないため、抽出クロックの出力が停止する。すなわち、クロック抽出回路１０の出力は、図３（ｃ）や図３（ｄ）に示すように、ハイレベルもしくはローレベルのままとなる。このようなクロック成分が抽出されず出力されない状態を抽出クロックの停止と呼ぶ。

そうすると、ディレイライン２１、位相比較回路２２、チャージポンプ２３にクロックが供給されなくなるため、フィードバックが起こらなくなり、ＤＬＬ２０がロックできない状態になってしまう。したがって、クロック抽出回路１０は、内部状態によってクロックを抽出できなくなり、ＤＬＬ２０もロックできないため、クロック抽出回路１０もＤＬＬ２０も、動作が停止したままとなる。

本発明では、この状態から確実に回復するために、停止検出回路３０で、抽出クロックの停止を検出し、クロック抽出回路１０をリセットする。

次に、図４及び図５を用いて、本発明の停止検出回路３０の構成及び動作について、その概略を説明する。

図４に示されるように、停止検出回路３０は、エンベデッド信号モニタ部３１、抽出クロックモニタ部３２、比較部３３を備えている。

エンベデッド信号モニタ部３１は、エンベデッド信号が入力され、エンベデッド信号に基づいた第１の比較信号を出力する。すなわち、クロック抽出回路１０に入力されている信号と同じエンベデッド信号に基づいた信号は、抽出クロックの停止を検出するための信号であり、比較部３３で比較可能な信号である。

抽出クロックモニタ部３２は、抽出クロックが入力され、抽出クロックに基づいた第２の比較信号を出力する。すなわち、抽出クロックに基づいた信号は、抽出クロックの停止を検出するための信号であり、比較部３３で比較可能な信号である。

例えば、第１の比較信号及び第２の比較信号は、クロック発生回路１に入力される信号が高速シリアルＩ／Ｆによるエンベデッド信号であっても、両信号を確実なタイミングで比較動作が可能な周期の信号である。

比較部３３は、第１の比較信号及び第２の比較信号を比較し、比較結果に基づいて抽出クロックの停止を検出し、リセット信号を出力する。すなわち、エンベデッド信号に基づいた信号の信号レベルと、抽出クロックに基づいた信号レベルとを比較することで、抽出クロックの停止を検出する。エンベデッド信号に基づいた第１の比較信号が検出されている状態で、抽出クロックに基づいた第２の比較回路が検出されない場合には、抽出クロックが停止していると判断する。エンベデッド信号は、一定の周期以内に必ずクロックエッジが入力されることが保証されている。一方、停止の検査をする対象の抽出クロックは、この表示装置用駆動回路のシステムクロック(リカバリクロック)の元の信号であるため、その停止の検出をするためには、必ず動作するエンベデッド信号を利用する必要がある。このように、エンベデッド信号と抽出クロックの両信号を比較することでのみ、抽出クロックの停止を正確に検出することができる。

図５を用いて、停止検出回路３０の動作を説明すると、まず、駆動装置１００を含むシステムに電源が投入されると（Ｓ１０１）、クロック抽出回路１０、ＤＬＬ２０、停止検出回路３０などの全ての内部回路に電源が供給され、各回路の動作が開始する。

この実施例では、受信回路２およびＤＬＬ２０はアナログ回路であり、クロック抽出回路１０と検出回路３０はディジタル回路である。アナログ回路は、電源電圧が規定値に達するまでは正常な動作を期待することはできないが、比較的回路が簡単なディジタル回路は電源電圧が低い段階から動作することができる。

電源電圧がある程度以上に高くなった段階でエンベデッド信号が外部から入力され、受信回路２が動作する。ディジタル回路であるクロック抽出回路１０と検出回路３０は、前出の通りすでに動作できる状態になっているため、抽出クロックの停止判定が行われる（Ｓ１０２）。この停止判定は、後述のように所定の周期で行われる。すなわち、エンベデッド信号モニタ部３１は、エンベデッド信号に基づき第１比較信号を生成し、抽出クロックモニタ部３２は、抽出クロックに基づき第２の比較信号を生成し、比較部３３は、第１の比較信号と第２の比較信号とを比較する。

通常、電源立ち上げ時に入力するエンベデッド信号は、クロックエッジを含むデータだけが変化する信号やシリアル信号のデータが最も変化する信号（例えば、１０１０１０...．）にするのが一般的である。

電源投入（Ｓ１０１）直後は、前出の通りアナログ回路である受信回路２およびＤＬＬ２０は正常に動作することが期待できない。そのため、しばらくは停止判定（Ｓ１０２）で抽出クロック停止と判定（Ｓ１０３ Ｙｅｓ）され、クロック抽出回路リセット（Ｓ１０４）を繰り返すことになる。これが従来技術のパワーオンリセットと同様の機能を果たす。従来技術と異なるのは、各種の条件が整って抽出クロックが停止していないと判定されると同時に、クロック抽出回路のリセットは行われなくなり、通常動作に入れる点である。つまり、電源投入後の表示装置用駆動回路の立ち上がり時間が必要最小限で済むという効果がある。

停止判定の結果、抽出クロックが停止していないと判断された場合（Ｓ１０３）、クロック抽出回路のリセットは行われず、そのまま停止判定（Ｓ１０２）が繰り返し行われる。すなわち、比較部３３は、第１の比較信号の信号レベルと第２の比較信号の信号レベルとが、一致していれば、抽出クロックは停止していないと判断し、リセット信号を出力しない。エンベデッド信号に基づいた信号がハイレベルで出力されていて、かつ、抽出クロックに基づいた信号もハイレベルで出力されている場合には、クロック抽出回路１０が正常に動作していると判断される。また、エンベデッド信号に基づいた信号がローレベルで出力されていて、かつ、抽出クロックに基づいた信号もローレベルで出力されている場合も、同様である。

停止判定の結果、抽出クロックが停止していると判断された場合（Ｓ１０３）、クロック抽出回路をリセットする（Ｓ１０４）。電源投入時以外の通常時は、リセットが終わってから、次の抽出クロックの停止判定（Ｓ１０２）までにはクロック抽出回路１０は正常動作に戻るのが普通である。その後は、さらに停止判定（Ｓ１０２）が後述の所定の周期で繰り返し行われる。すなわち、比較部３３は、第１の比較信号の信号レベルと第２の比較信号の信号レベルとが、不一致ならば、抽出クロックは停止していると判断し、リセット信号を出力する。エンベデッド信号に基づいた信号がハイレベルで出力されていて、かつ、図３の抽出クロック異常時（ｂ）のように抽出クロックに基づいた信号がローレベルで出力されている場合には、クロック抽出回路１０が異常であると判断される。これにより、例えば、抽出クロックがローレベルのままで停止していることが検出される。

なお、抽出クロックがハイレベルのままで停止していることを検出することも可能である。例えば、図３の抽出クロック異常時（ｃ）のように抽出クロックがハイレベルのままの場合、上記と同様に、エンベデッド信号に基づいた信号をハイレベル、かつ、抽出クロックに基づいた信号をローレベルとして、クロック停止を検出してもよいし、エンベデッド信号に基づいた信号をローレベル、かつ、抽出クロックに基づいた信号をハイレベルとして、抽出クロックの停止を検出してもよい。

このように、常に抽出クロックの停止を所定の周期で繰り返し判定するため、電源投入時、クロック抽出回路から抽出クロックが出力されない場合、抽出クロックの停止を検出してリセットを行い、かつ、通常動作時に外来ノイズによりクロック抽出回路から抽出クロックが出力されない場合も、抽出クロックの停止を検出しリセットを行う。

続いて、図６〜図９を用いて、本発明の停止検出回路３０の構成及び動作について、具体的に説明する。

図６に示されるように、エンベデッド信号モニタ部３１は、エンベデッド信号を２のＮ乗分周する分周回路３１ａで構成される。この分周回路３１ａは、２のＮ乗分周するために、Ｎ個のフリップフロップ３１１〜３１Ｎから構成されている。また、複数のフリップフロップ３１１〜３１Ｎを縦列接続したカウンタ回路でもある。

１段目のフリップフロップ３１１のクロック端子にエンベデッド信号が入力され、各フリップフロップは、反転出力端子がデータ入力端子に接続されており、正転出力端子が次段のフリップフロップのクロック端子に接続されている。Ｎ段目のフリップフロップ３１Ｎの正転出力端子から、エンベデッド信号を２のＮ乗分周した２のＮ乗分周信号が出力される。ここでは、エンベデッド信号の２のＮ乗分周信号が第１の比較信号として出力される。

このように、エンベデッド信号モニタ部３１は、分周回路であり、フリーランカウンタで構成されているため、各フリップフロップの内部状態にかかわらず動作が可能である。すなわち、電源投入時や外来ノイズにより各フリップフロップの内部状態が不安定であった場合、カウンタの初期値が変動することはあっても、エンベデッド信号が入力さえすれば、常にカウンタ動作が行われ分周信号が生成される。この例では、消費電力が小さい非同期カウンタを使用しているが、もちろん、エンベデッド信号を入力クロックとする同期カウンタにしても同様の機能を果たす。

抽出クロックモニタ部３２は、分周信号をシフトするシフト回路３２ａで構成される。このシフト回路３２ａは、１つのフリップフロップ３２１を有している。フリップフロップ３２１は、抽出クロックが入力されるタイミングに応じて、エンベデッド信号の２のＮ乗分周信号をラッチし出力する。ここでは、エンベデッド信号の２のＮ乗分周信号を抽出クロックによってシフトしたシフト信号が、第２の比較信号として出力される。ここで、シフト回路３２ａのクロック信号(被検査信号)として抽出クロックを使用した例を示しているが、被検査信号は必ずしも抽出クロックには限らず、抽出クロックを元に動作する信号であれば何でもよい。例えば、リカバリークロック等も被検査信号として使用することができる。

比較部３３は、排他的論理和３３１及びフリップフロップ３３２で構成される。排他的論理和３３１は、エンベデッド信号の２のＮ乗分周信号と、フリップフロップ３２１で２のＮ乗分周信号が抽出クロックによりシフトされたシフト信号とを、排他的論理和演算した結果を出力する。すなわち、２のＮ乗分周信号とシフト信号とが、同じ信号レベルであれば、ローレベルを出力し、違う信号レベルであれば、ハイレベルを出力する。

フリップフロップ３３２は、排他的論理和３３１の結果を所定のタイミングで出力する。出力するタイミングは、エンベデッド信号に基づいたタイミングである。すなわち、分周回路の分周信号のタイミングであり、ここでは、エンベデッド信号を２の（Ｎ−１）乗分周した２の（Ｎ−１）乗分周信号のタイミングである。２の（Ｎ−１）乗分周信号の立下りエッジのタイミングで、排他的論理和３３１の出力をラッチし、リセット信号として出力する。

図７は、本発明の停止検出回路における、抽出クロックが正常に抽出されている場合の具体的な動作を示している。

図７（ａ）のように、エンベデッド信号が、分周回路３１ａに入力されると、各フリップフロップにより順次分周された信号が出力される。すなわち、１段目のフリップフロップ３１１からは、エンベデッド信号を２分周した分周信号が出力され、図７（ｂ）のように、Ｎ−１段目のフリップフロップ３１（Ｎ−１）からは、２の（Ｎ−１）乗分周した分周信号が出力され、図７（ｃ）のように、Ｎ段目のフリップフロップ３１Ｎからは、２のＮ乗分周した分周信号が出力される。

そして、図７（ｄ）のように、シフト回路３２ａは、エンベデッド信号の２のＮ乗分周信号を、抽出クロックによってシフトしたシフト信号を出力する。すなわち、フリップフロップ３２１が抽出クロックの立上りタイミングでラッチした信号が出力される。ここでは、フリップフロップ３２１によって、２のＮ乗分周信号が、抽出クロックの１クロック分シフトされる。

さらに、図７（ｆ）のように、２の（Ｎ−１）乗分周信号の立下りのタイミングにおいて、２のＮ乗分周信号とシフト信号とがハイレベルであるため、リセット信号はローレベルのままとなる。すなわち、２の（Ｎ−１）乗分周信号の立下りのタイミングでは、２のＮ乗分周信号とシフト信号とが同じハイレベルであり、排他的論理和３３１の出力がローレベルであるため、フリップフロップ３３２の出力はローレベルである。

このように、図７では、抽出クロックが停止していないため、抽出クロックによって２のＮ乗分周信号が必ずシフトされる。このシフト信号と、シフト前の２のＮ乗分周信号との排他的論理和は、２の（Ｎ−１）乗分周クロックの立下りエッジで常に等しくなり、フリップフロップの結果は常にローレベルとなる。したがって、クロック抽出回路１０が抽出クロックを出力している間は、クロック抽出回路にはリセット信号が入力されない。

図８は、本発明の停止検出回路における、抽出クロックが停止した場合の具体的な動作を示している。

図８（ａ）〜（ｃ）のように、図７と同様、分周回路３１ａでは、エンベデッド信号の２のＮ乗分周信号を出力している。しかし、ここでは、電源投入時や外来ノイズ等の影響によって、図８（ｅ）のように、抽出クロックが停止している。

そうすると、図８（ｄ）のように、シフト回路３２ａからは、２のＮ乗分周信号をシフトしたシフト信号が出力されない。したがって、図８（ｆ）のように、２の（Ｎ−１）乗分周信号の立下りのタイミングにおいて、２のＮ乗分周信号がハイレベルでシフト信号がローレベルであるため、リセット信号はハイレベルとなり、次の２の（Ｎ−１）乗分周信号の立下りのタイミングにおいて、２のＮ乗分周信号とシフト信号がローレベルであるため、リセット信号はローレベルとなり、ハイレベルとローレベルが繰り返される。

リセット信号がハイレベルになると、クロック抽出回路１０は、内部回路の状態が初期化されるため、異常状態が回復し、抽出クロックの生成が開始される。そうすると、図７の状態に戻り、抽出クロックが検出されるため、リセット信号の出力が停止する。例えば、図８では、リセット信号が２つ出力されているが、１つのリセット信号により抽出クロックの生成が開始されれば、１つのリセット信号のみとなる。また、２つのリセット信号によっても、抽出クロックの生成が開始されなければ、さらにリセット信号が出力され、抽出クロックの生成が開始されるまで繰り返される。

このように、図８では、抽出クロックが停止しているため、シフト回路３２ａのシフト信号が固定値となり、エンベデッド信号の２のＮ乗分周信号は、ハイレベルとローレベルを繰り返す。そのため、２のＮ乗分周信号とシフト信号の排他的論理和は、２の（Ｎ−１）乗分周クロックの立下りエッジで交互に不一致となり、フリップフロップの出力結果はハイレベルとローレベルを繰り返す。そのため、２のＮ乗分周信号の周期でクロック抽出回路１０にリセット信号の入力と解除とが繰り返される。これが、抽出クロックが動作するまで繰り返される。なお、図８では、抽出クロックがローレベルのまま停止した場合について説明したが、抽出クロックがハイレベルのまま停止した場合でも、シフト信号が生成されないため、リセット信号の入力と解除のタイミングが逆になるが、同様の動作となる。

ここで、エンベデッド信号の２のＮ乗分周信号のハイレベル期間またはローレベル期間に、抽出クロックの検出を行うため、少なくとも、２のＮ乗分周信号の周期は、抽出クロックの周期よりも長いことが必要である。すなわち、２のＮ乗分周信号の周期は、入力エンベデッド信号とクロック抽出回路１０の動作が正常であれば、抽出クロックが必ず含まれるエンベデッド信号に重畳されたシリアル信号のビット長の時間より長い長さである。図７、図８の例では、エンベデッド信号の２のＮ乗分周として８分周（２の３乗分周）した例である。この例では、エンベデッド信号に含まれる元のシリアルデータのデータ長が１６ビット以下であることを想定している。エンベデッド信号に含まれる元のシリアルデータのデータ長の値より大きい分周数でエンベデッド信号を分周することで、抽出クロックを正確に検出することができる。

というのも、エンベデッド信号は重畳したシリアルデータの値によって、先頭のクロックのエッジを含んで、これと同じエッジが最大でデータ長の半分発生する。これをシリアルデータのデータ長以上の分周数で分周することで、本来の抽出クロックの周期内に最大１回だけ抽出クロックの停止判定を行うようにすることができる。もちろん、シリアルデータの値がすべて同一（ハイだけ、またはローだけ）の場合は本来の抽出クロックの周期内に停止判定が発生しない場合があるが、エンベデッド信号の規格により先頭のクロックのエッジだけは必ず発生するため、停止判定の周期が多少延びるだけで本質的な問題は起こらない。

なお、エンベデッド信号の２のＮ乗分周信号とシフト信号を比較するタイミングは、図７、図８では、エンベデッド信号の２の（Ｎ−１）乗分周信号の立下りのタイミングとしている。このタイミングが、２のＮ乗分周信号のハイレベル期間またはローレベル期間の中央付近となるため、２のＮ乗分周信号とシフト信号とを確実に比較することができる。図９（ａ）に示すように、エンベデッド信号の２のＮ乗分周信号とシフト信号との比較タイミングは、２のＮ乗分周信号のハイレベル期間とシフト信号のハイレベル期間とが重なるタイミングであれば、その他のタイミングでもよいが、誤りなく比較するために、できるだけ両信号のハイレベル期間の中央付近で比較することが好ましい。

また、図７、図８では、エンベデッド信号の２のＮ乗分周信号とシフト信号とは、抽出クロックの１クロック分シフトした例を示した。図９（ｂ）に示すように、２のＮ乗分周信号とシフト信号とは、比較するタイミングで重なっていれば、さらにシフトしてもよいが、誤りなく比較するために、できるだけ両信号のハイレベル期間がより長く重なっていることが好ましい。なお、１クロックよりも早いタイミングで、２のＮ乗分周信号をシフト回路から出力してもよい。

以上のように、本発明では、エンベデッド信号からクロックを抽出するクロック抽出回路において、抽出クロックの出力が停止されたことを検出し、クロック抽出回路をリセットする。これにより、電源投入時や通常動作時であっても、クロック抽出回路をリセットするため、クロック抽出回路の内部状態を初期化し、抽出クロックの生成を再開させることが可能となる。

また、エンベデッド信号と抽出クロックとに基づいて、抽出クロックの停止を検出するため、エンベデッド信号が一定周期でない場合でも、精度よく、抽出クロックの停止を検出することができる。

従来のようにパワーオンリセット信号を用いなくても電源立ち上げ時のリセットが可能になるとともに、電源立ち上げ時のリセットが終了した後の通常動作時に抽出クロックが停止した場合についても回復が可能となる。

また、十分なパワーオンリセット信号を得るためには、必要以上の時間を電源の立ち上げ時に必要とするが、本発明では、エンベデッド信号の分周数を元のシリアルデータのデータ長以上にして、エンベデッド信号のデータの変化を最大にすることで、必要最小限の待ち時間で電源の立ち上げを終了することができる。フリップフロップと排他的論理和により、内部状態に動作が影響されない構成としているため、電源投入時やノイズ等に影響されることなく、抽出クロックの停止を検出しリセットして抽出クロックを回復することが可能である。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

１ クロック発生回路
２ 受信回路
３ シリアルパラレル変換回路
４ シフトレジスタラッチ回路
５ Ｄ／Ａ変換回路
６ ボルテージフォロア回路
７ ロジック制御回路
８ クロックデータリカバリ回路
９ 駆動信号出力回路
１０ クロック抽出回路
２０ ＤＬＬ
２１ ディレイライン
２２ 位相比較回路
２３ チャージポンプ
３０ 停止検出回路
３１ エンベデッド信号モニタ部
３１ａ 分周回路
３１１〜３１Ｎ フリップフロップ
３２ 抽出クロックモニタ部
３２ａ シフト回路
３２１ フリップフロップ
３３ 比較部
３３１ 排他的論理和
３３２ フリップフロップ
１００ 駆動装置
２００ 表示パネル

Claims (20)

1. クロックとデータとが重畳されたエンベデッド信号から抽出クロックを抽出するクロック抽出回路と、
   前記エンベデッド信号と前記抽出クロックとに基づき前記抽出クロックの停止を検出し、前記クロック抽出回路を初期状態にリセットするリセット信号を出力する停止検出回路と、を備えるクロック発生回路。
2. 前記停止検出回路は、前記エンベデッド信号が検出されている状態で、前記抽出クロックが検出されない場合、前記リセット信号を出力する、請求項１に記載のクロック発生回路。
3. 前記停止検出回路は、
   前記エンベデッド信号に基づき第１の比較信号を生成するエンベデッド信号モニタ部と、
   前記抽出クロックに基づき第２の比較信号を生成する抽出クロックモニタ部と、
   前記第１の比較信号と前記第２の比較信号とを比較し、前記比較した結果に基づいて前記リセット信号を出力する比較部と、を備える請求項１または２に記載のクロック発生回路。
4. 前記エンベデッド信号モニタ部は、前記エンベデッド信号を分周する分周回路であり、
   前記第１の比較信号は、エンベデッド信号を分周した分周信号である、請求項３に記載のクロック発生回路。
5. 前記データは固定のデータ長を持つシリアル信号であり、前記分周回路は、前記エンベデッド信号を前記シリアル信号のデータ長以上の数に分周する分周回路である、請求項４に記載のクロック発生回路。
6. 前記分周回路は、前記抽出クロックの周期よりも分周信号の周期が長くなるように、前記エンベデッド信号を分周する、請求項４に記載のクロック発生回路。
7. 前記抽出クロックモニタ部は、前記抽出クロックと前記第１の比較信号に基づき、前記第２の比較信号を生成する、請求項３乃至６のいずれかに記載のクロック発生回路。
8. 前記抽出クロックモニタ部は、前記抽出クロックに応じて、前記第１の比較信号のタイミングをシフトした前記第２の比較信号を生成するシフト回路である、請求項７に記載のクロック発生回路。
9. 前記シフト回路は、フリップフロップを有し、
   前記フリップフロップは、前記抽出クロックに応じて、前記第１の比較信号をラッチし、前記ラッチした信号を前記第２の比較信号として出力する、請求項８に記載のクロック発生回路。
10. 前記比較部は、前記第１の比較信号の信号レベルと前記第２の比較信号の信号レベルとが、不一致の場合に、前記リセット信号を出力する、請求項３乃至９のいずれかに記載のクロック発生回路。
11. 前記比較部は、排他的論理和回路を有し、
    前記排他的論理和回路は、前記第１の比較信号と前記第２の比較信号とに対し排他的論理和演算を行い、当該演算結果を前記リセット信号として出力する、請求項１０に記載のクロック発生回路。
12. 前記比較部は、前記抽出クロックが出力されている状態のときに、前記第１の比較信号のハイレベル期間と前記第２の比較信号のハイレベル期間とが重なるタイミングで、前記第１の比較信号と前記第２の比較信号とを比較する、請求項３乃至１１のいずれか一つに記載のクロック発生回路。
13. 前記比較部は、前記エンベデッド信号に基づいたタイミングで、前記第１の比較信号と前記第２の比較信号とを比較する、請求項３乃至１２のいずれか一つに記載のクロック発生回路。
14. 前記比較部は、前記第１の比較信号の周期よりも短い周期のタイミングで、前記第１の比較信号と前記第２の比較信号とを比較する、請求項３乃至１３のいずれか一つに記載のクロック発生回路。
15. 前記第１の比較信号は、前記エンベデッド信号を２のＮ乗分周（Ｎは自然数）した分周信号であり、
    前記比較部は、前記エンベデッド信号を２の（Ｎ−１）乗分周した分周信号のタイミングで、前記第１の比較信号と前記第２の比較信号とを比較する、請求項３乃至１４のいずれか一つに記載のクロック発生回路。
16. 前記比較部は、フリップフロップを有し、
    前記フリップフロップは、前記エンベデッド信号を２の（Ｎ−１）乗分周した分周信号のタイミングで、前記第１の比較信号と前記第２の比較信号との比較結果をラッチし、前記ラッチした信号を前記リセット信号として出力する、請求項１５に記載のクロック発生回路。
17. 前記クロック出力回路は、クロックの抽出範囲を制御する抽出制御信号を出力し、
    前記クロック抽出回路は、前記抽出制御信号に基づいて、前記エンベデッド信号から抽出クロックを抽出する、請求項１乃至１６のいずれかに記載のクロック発生回路。
18. 前記クロック出力回路は、遅延ロックループ回路であり、
    前記遅延ロックループ回路は、前記抽出クロックから遅延信号を生成するディレイライン回路と、前記遅延信号と前記抽出クロックとの位相差に基づいて位相差信号を生成する位相比較回路と、前記位相差信号の電圧レベルを昇圧して前記ディレイライン回路の遅延を制御するするチャージポンプ回路とを有する、請求項１乃至１７のいずれか一つに記載のクロック発生回路。
19. クロックとデータとが重畳されたエンベデッド信号から抽出クロックを抽出するクロック抽出回路と、
    前記抽出クロックに対し遅延制御されたリカバリクロックを出力するクロック出力回路と、
    前記エンベデッド信号と前記抽出クロックとに基づき前記抽出クロックの停止を検出し、前記クロック抽出回路を初期状態にリセットするリセット信号を出力する停止検出回路と、
    前記リカバリクロックに基づき前記エンベデッド信号のシリアルデータをパラレルデータに変換するシリアルパラレル変換回路と、
    前記パラレルデータに応じて表示装置を駆動する駆動信号を出力する駆動信号出力回路と、を備える表示装置用駆動回路。
20. クロックとデータとが重畳されたエンベデッド信号から抽出クロックを抽出するクロック抽出回路を備えるクロック発生回路の制御方法であって、
    前記エンベデッド信号と前記抽出クロックとに基づき前記抽出クロックの停止を検出し、
    前記抽出クロックの停止を検出した場合、前記クロック抽出回路を初期状態にリセットする、クロック発生回路の制御方法。

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