CN102983855B - 时钟生成电路及其控制方法和显示设备驱动电路 - Google Patents

时钟生成电路及其控制方法和显示设备驱动电路 Download PDF

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Abstract

本发明涉及时钟生成电路及其控制方法和显示设备驱动电路。提供一种即使在通电过程和正常操作期间仍然可以从其中停止生成时钟的状态可靠地恢复的时钟生成电路。该时钟生成电路包括：时钟提取电路，从时钟和数据叠加于其上的嵌入信号提取出提取时钟；以及停止检测电路，基于嵌入信号和提取时钟检测提取时钟的停止并且输出将时钟提取电路复位为初始状态的复位信号。

Description

时钟生成电路及其控制方法和显示设备驱动电路
相关申请的交叉引用
包括说明书、附图和说明书摘要的、于2011年5月27日提交的日本专利申请No.2011-119141的公开内容通过整体引用而结合于此。
技术领域
本发明涉及一种时钟生成电路、显示设备驱动电路和时钟生成电路的控制方法，并且具体地涉及一种用于根据其中时钟叠加于数据上的嵌入信号生成恢复时钟的时钟生成电路、显示设备驱动电路和时钟生成电路的控制方法。
背景技术
近年来，在高速串行I/F中，数据发送/接收方法已经广泛普及，其中发送侧发送其中串行数据的第一时钟嵌入于数据中的嵌入信号，而接收侧从接收的嵌入信号提取串行数据的第一时钟的边沿信息、按照从第一时钟的提取边沿恢复的恢复时钟(再现时钟)对数据采样并且恢复原串行数据。
在这样的高速串行I/F的接收电路中，DLL(延迟锁定环)用来生成用于基于输入的嵌入信号提取数据的恢复时钟。
作为使用DLL的时钟生成电路，例如已知专利文献1至3。在专利文献1至3中未描述嵌入信号。
[专利文献1]
日本待审专利公开No.2010-21706
[专利文献2]
日本待审专利公开No.2009-278528
[专利文献3]
日本专利No.3945894
发明内容
当对参考信号执行反馈控制时，DLL进入锁定状态并且生成延迟信号。因此，在使用DLL的时钟生成电路中，如果参考信号停止，则不能执行反馈控制，从而也停止生成时钟。参考信号的停止原因可能是由于时钟生成电路中的不稳定状态所致的故障。
为了防止这样的故障，在专利文献3中描述了用于在通电时使电路复位的通电复位信号。
图10示出了现有技术的时钟生成电路中的通电复位信号的复位操作。当对设备通电(S901)时，先激活通电复位电路并且生成通电复位信号(S902)，生成的通电复位信号使时钟生成电路的内部状态复位(S903)，然后生成时钟并且正常操作开始(S904)。
然而在由通电复位信号复位时，电源在通电时的启动条件可以影响和控制是否执行复位。
图11示出了在通电时在电源电压与通电复位信号之间的关系。根据电压波形在通电之后的上升来生成通电信号。当电压波形的梯度如图11中的(a)所示为适度时，通电复位信号的脉冲宽度为宽，而当电压波形的梯度如图11中的(b)所示为大时，通电复位信号的脉冲宽度为窄。因此，当电压波形锐利时，通电复位信号很窄，从而可能不根据电路正确执行复位。在这一情况下，未复位时钟生成电路并且时钟的生成保持停止。如果将根据电源的所有上升波形生成使电路确实复位的通电复位信号，则需要为显示设备制造商定义显示设备驱动电路的电源的上升时间的规范，从而削弱显示设备驱动电路的通用性。另外，即使在最坏条件下仍然需要遵守电源的上升时间的规范，从而通电复位在规范定义的时间段期间有效。因此，终端用户需要等待仅在最坏条件下必要的时间段以便启动设备。另外，即使显示设备制造商试图缩短电源的上升时间以缩短显示设备在通电之后的启动时间，驱动电路在规范定义的时间段期间也不启动，从而这也削弱了显示设备驱动电路的通用性。
如果电路在正常操作开始之后出现故障，则仅通过通电复位信号的复位不能正常地生成时钟。
图12示出了其中在现有技术的时钟生成电路中通电复位之后出现故障的操作。如图10中所示，通电并且正常操作在通电复位之后开始(S901至S904)。随后，如果电路的内部状态由于外部噪声等而变得不稳定，则停止生成时钟(S905)。如果未恢复内部状态，则保持停止生成时钟而不恢复(S906)。
如上文描述的那样，在现有技术的时钟生成电路中有如下问题：即使通电复位信号用来从其中停止生成时钟的状态恢复状态，仍然可能在通电时不复位电路，并且不可能在故障出现于正常操作期间时恢复正常状态。
根据本发明一个方面的一种时钟生成电路包括：时钟提取电路，从时钟和数据叠加于其上的嵌入信号提取出提取时钟；以及停止检测电路，基于嵌入信号和提取时钟检测提取时钟的停止并且输出将时钟提取电路复位为初始状态的复位信号。
根据本发明另一方面的显示设备驱动电路包括：时钟提取电路，从时钟和数据叠加于其上的嵌入信号提取出提取时钟；时钟输出电路，输出通过对提取时钟执行延迟控制而获得的恢复时钟；停止检测电路，基于嵌入信号和提取时钟检测提取时钟的停止并且输出将时钟提取电路复位为初始状态的复位信号；串行-并行转换电路，基于恢复时钟将嵌入信号中包括的串行数据转换成并行数据；以及驱动信号输出电路，根据并行数据输出用于驱动显示设备的驱动信号。
另外，根据本发明又一方面的一种时钟生成电路的控制方法是如下时钟生成电路的控制方法，该时钟生成电路包括从时钟和数据叠加于其上的嵌入信号提取出提取时钟的时钟提取电路，并且包括以下步骤：基于嵌入信号和提取时钟检测提取时钟的停止；以及当检测到提取时钟的停止时将时钟提取电路复位为初始状态。
在本发明的方面中，基于嵌入信号和提取时钟检测提取时钟的停止，并且使时钟提取电路复位，从而即使当时钟在通电过程和正常操作期间停止时仍然可以可靠地恢复正常状态。
根据本发明的方面，可以提供一种即使在通电过程和正常操作期间仍然可以从其中停止生成时钟的状态可靠地恢复的时钟生成电路、显示设备驱动电路和时钟生成电路的控制方法。
附图说明
图1是示出了根据本发明一个实施例的显示系统的配置的框图；
图2是示出了根据本发明实施例的时钟生成电路的配置的框图；
图3是示出了根据本发明实施例的时钟生成电路的操作的时序图；
图4是示出了根据本发明实施例的停止检测电路的配置的框图；
图5是示出了根据本发明实施例的停止检测电路的操作的流程图；
图6是示出了根据本发明实施例的停止检测电路的电路配置的电路图；
图7是示出了根据本发明实施例的停止检测电路的操作的时序图；
图8是示出了根据本发明实施例的停止检测电路的操作的时序图；
图9A和图9B是用于说明根据本发明实施例的停止检测电路的操作的图；
图10是示出了现有技术的时钟生成电路的操作的流程图；
图11是用于说明现有技术的时钟生成电路中的通电复位信号的波形图；以及
图12是示出了现有技术的时钟生成电路的操作的流程图。
具体实施方式
下文将参照附图具体描述本发明的一个实施例。
首先，将参照图1描述根据本发明实施例的显示系统的配置。如图1中所示，显示系统包括显示面板(显示设备)200和用于驱动显示面板的驱动设备(驱动电路)100。
显示面板200根据从驱动设备100供应的驱动信号驱动显示像素并且生成所需显示。显示面板200例如是液晶显示面板、等离子体显示面板或者有机EL显示面板。显示面板200具有用于驱动多个像素的多个源极线和多个栅极线，并且驱动设备100的驱动信号供应到该源极线和栅极线。
向驱动设备100中输入包括显示数据和时钟的嵌入信号，并且驱动设备100根据显示数据输出驱动信号。驱动设备100包括时钟数据恢复电路8和驱动信号输出电路9。虽然驱动设备100例如是一个芯片的半导体设备，但是时钟数据恢复电路8和驱动信号输出电路9中的每个电路可以是一个芯片的半导体设备。
向驱动设备100中输入的嵌入信号是高速串行I/F接收的串行信号，并且例如嵌入信号在称为数据时段的时段中分离地包括数据分量和时钟分量，并且在称为直通(through)时段的时段中仅包括时钟分量。
时钟数据恢复电路8从输入的嵌入信号再现时钟并且将串行信号转换成并行信号。时钟数据恢复电路8包括接收电路2、串行-并行转换电路3和时钟生成电路1。
接收电路2向串行-并行转换电路3和时钟生成电路1输出输入的嵌入信号。具体而言，接收电路2将作为差动信号输入的信号转换成串行-并行转换电路3和时钟生成电路1可以处理的由高电平和低电平形成的数字信号并且输出该数字信号。在这一例子中，嵌入信号是小幅度差动信号，从而提供接收电路2。然而如果嵌入信号是CMOS信号，则可以向串行-并行转换电路3和时钟生成电路1中直接输入嵌入信号而不使用接收电路2。
时钟生成电路1从输入的嵌入信号提取时钟以生成恢复时钟并且向串行-并行转换电路3输出恢复时钟。后文将描述时钟生成电路1。
串行-并行转换电路3在基于恢复时钟的定时将嵌入信号中包括的串行信号的显示数据(灰度数据)转换成并行信号。
驱动信号输出电路9根据转换成并行化信号的显示数据输出驱动信号。驱动信号输出电路9包括移位寄存器锁存电路4、D/A转换器5、电压跟随器电路6和逻辑控制电路7。
移位寄存器锁存电路4保持输入的并行信号直至与输出数目对应的所有灰度信号在锁存电路中由移位寄存器依次设置并且在所有并行信号(灰度信号)被设置时的定时向D/A转换器5输出并行信号(灰度信号)。
D/A转换器5具有数目与驱动电路的输出数目对应的D/A转换器、根据逻辑控制电路7的控制将作为数字信号输入的并行信号转换成模拟信号并且向电压跟随器电路6输出模拟信号。
电压跟随器电路6具有数目与驱动电路的输出数目对应的电压跟随器放大器电路、放大输入的模拟信号以根据逻辑控制电路7的控制来生成驱动信号并且向显示面板输出驱动信号。
接着将描述驱动设备100的时钟数据恢复电路8中提供的时钟生成电路1。
图2示出了时钟生成电路1的配置。如图2中所示，时钟生成电路1包括时钟提取电路10、DLL(延迟锁定环)20和停止检测电路30。
向时钟提取电路10中输入嵌入信号和提取控制信号。时钟提取电路10在根据提取控制信号的提取范围中从输入的嵌入信号提取时钟并且输出提取的时钟作为提取时钟。时钟提取电路10中的内部电路状态由复位信号复位为初始状态。具体而言，输入高电平信号作为复位信号，复位图2等中未示出的触发器的状态。
DLL 20是时钟输出电路，该电路对时钟提取电路10提取的提取时钟执行延迟控制并且生成和输出恢复时钟。例如DLL 20输出具有不同相位的多个时钟(多个时钟)之一作为恢复时钟。DLL 20包括延迟线21、相位比较器22和电荷泵23。
向延迟线21中输入提取时钟和延迟控制信号。延迟线21根据延迟控制信号延迟提取时钟以生成恢复时钟。另外，延迟线21按照提取控制信号控制时钟提取电路10的提取范围。例如提取范围由恢复时钟控制。
向相位比较器22中输入恢复时钟。相位比较器22检测恢复时钟的相位并且根据相位差输出相位差信号。虽然图2中未示出，但是例如相位比较器22比较恢复时钟与提取时钟的相位并且根据相位之差生成相位差信号。
向电荷泵23中输入相位差信号。电荷泵23升高相位差信号的电压电平并且输出相位差信号作为延迟控制信号。延迟线的延迟数量由延迟控制信号控制。
向停止检测电路30中输入提取时钟和嵌入信号。停止检测电路30基于提取时钟和嵌入信号检测提取时钟的停止。当停止检测电路30检测到提取时钟的停止时，停止检测电路30向时钟提取电路10输出复位信号。
下文将描述停止检测电路30。首先，将描述停止检测电路30将检测的提取时钟。
图3示出了当时钟提取电路10正常时和当时钟提取电路10异常时的提取时钟。如图3(a)中所示，向时钟提取电路10中输入来自DLL 20的提取控制信号以及嵌入信号。
在正常时间，如图3(b)中所示，当输入嵌入信号时，时钟提取电路10在提取控制信号控制的范围中提取时钟分量并且生成提取时钟。
然后提取时钟输入到DLL 20中并且通过延迟线21、相位比较器22和电荷泵23而反馈回延迟线21。如果向DLL 20中连续输入提取时钟，则DLL 20处于锁定状态中。
然而，可能有如下操作条件，其中未根据时钟提取电路10的内部电路的状态和来自DLL 20的输入的状态提取时钟。具体而言，时钟提取电路10包括用于保持内部状态的内部电路(比如附图中未示出的触发器)，并且如果电路的内部状态变得不稳定并且表明异常值，则故障可能出现。
在这样的异常时间期间，时钟提取电路10不能正常提取时钟，从而停止输出提取时钟。因而如图3(c)和图3(d)中所示，时钟提取电路10的输出保持于高电平或者低电平。其中未提取时钟分量并且未输出时钟分量的状态称为提取时钟的停止。
然后，未向延迟线21、相位比较器22和电荷泵23供应时钟，从而并无反馈出现且不能锁定DLL 20。因此，时钟提取电路10由于内部状态而不能提取时钟，并且不能锁定DLL20，从而时钟提取电路10和DLL 20保持于操作停止状态。
在本发明中，为了从这一状态可靠地恢复，停止检测电路30检测提取时钟的停止并且使时钟提取电路10复位。
接着将参照图4和图5描述本发明的停止检测电路30的配置和操作的概况。
如图4中所示，停止检测电路30包括嵌入信号监视单元31、提取时钟监视单元32和比较器33。
向嵌入信号监视单元31中输入嵌入信号。嵌入信号监视单元31基于嵌入信号输出第一比较信号。基于也向时钟提取电路10中输入的嵌入信号的信号是用于检测提取时钟的停止的信号并且可以通过比较器33进行比较。
向提取时钟监视单元32中输入提取时钟。提取时钟监视单元32基于提取时钟输出第二比较信号。基于提取时钟的信号是用于检测提取时钟的停止的信号并且可以通过比较器33进行比较。
例如，即使向时钟生成电路1中输入的信号是高速串行I/F的嵌入信号，第一比较信号和第二比较信号仍然是具有如下频率的信号，可以在可靠定时按照这些频率比较第一比较信号与第二比较信号。
比较器33比较第一比较信号与第二比较信号、基于比较结果检测提取时钟的停止并且输出复位信号。换而言之，比较器33通过比较基于嵌入信号的信号的信号电平与基于提取时钟的信号的信号电平来检测提取时钟的停止。尽管检测到基于嵌入信号的第一比较信号，但是如果未检测到基于提取时钟的第二比较信号，则比较器33确定提取时钟停止。确保在每个特定时间段内在嵌入信号中输入时钟沿。另一方面，其停止状态被校验的提取时钟是显示设备驱动电路的系统时钟(恢复时钟)的原始信号，从而需要使用操作嵌入信号来检测提取时钟的停止。如上文描述的那样，可以仅通过比较嵌入信号与提取时钟来正确检测提取时钟的停止。
将描述停止检测电路30的操作。首先，当对包括驱动设备100的系统通电(S101)时，向所有内部电路(比如时钟提取电路10、DLL 20和停止检测电路30)供电，并且电路的操作开始。
在本实施例中，接收电路2和DLL 20是模拟电路，而时钟提取电路10和停止检测电路30是数字电路。模拟电路直至电源电压达到指定值才有望正确操作。然而具有简单电路配置的数字电路即使在电源电压仍然低之时仍可操作。
当电源电压超过某一电平时，从外界输入嵌入信号，并且接收电路2操作。时钟提取电路10和停止检测电路30已经准备好如上文描述的那样操作，从而执行提取时钟的停止确定(S102)。如后文描述的那样按照预定间隔执行停止确定。具体而言，嵌入信号监视单元31基于嵌入信号生成第一比较信号，提取时钟监视单元31基于提取时钟生成第二比较信号，并且比较器33比较第一比较信号与第二比较信号。
通常，在电源启动期间输入的嵌入信号是其中仅包括时钟沿的数据改变的信号或者其中串行信号的数据最频繁改变的信号(例如101010...)。
紧接在通电(S101)之后，如上文描述的那样，作为模拟电路的接收电路2和DLL 20正常操作是不期望的。因此在停止确定(S102)中确定提取时钟停止(S103，是)并且重复复位时钟提取电路(S104)。这以与现有技术中的通电复位相同的方式工作。与现有技术不同在于：当必需条件变成准备就绪并且确定提取时钟未停止时，不复位时钟提取电路并且正常操作开始。因而有显示设备驱动电路在通电之后的启动时间为必需的最少这样的优点。
如果停止确定的结果是确定提取时钟未停止(S103)，则不复位时钟提取电路并且重复执行停止确定(S102)。具体而言，如果第一比较信号的信号电平和第二比较信号的信号电平相互对应，则比较器33确定提取时钟未停止，从而比较器33不输出复位信号。如果在高电平输出基于嵌入信号的信号并且也在高电平输出基于提取时钟的信号，则确定时钟提取电路10正常操作。如果在低电平输出基于嵌入信号的信号并且也在低电平输出基于提取时钟的信号，则也确定时钟提取电路10正常操作。
如果停止确定的结果是确定提取时钟停止(S103)，则复位时钟提取电路(S104)。在除了在通电过程期间之外的正常操作中，如果复位时钟提取电路10，则一般而言时钟提取电路10截至提取时钟的下一次停止确定的时间返回到正常操作。随后按照后文描述的预定间隔进一步执行停止确定(S102)。具体而言，如果第一比较信号的信号电平和第二比较信号的信号电平不相互对应，则比较器33确定提取时钟停止，从而比较器33输出复位信号。如果在高电平输出基于嵌入信号的信号并且如图3中的提取时钟的异常时间(d)所示在低电平输出基于提取时钟的信号，则确定时钟提取电路10异常。由此例如检测提取时钟在低电平停止。
也有可能检测到提取时钟在高电平停止。例如如果提取时钟如在图3中的提取时钟的异常时间(c)所示在高电平停止，则以与上文描述的方式相同的方式，可以在基于嵌入信号的信号是高电平而基于提取时钟的信号是低电平时检测提取时钟的停止，并且可以在基于嵌入信号的信号是低电平而基于提取时钟的信号是高电平时检测提取时钟的停止。
以这一方式，一直按照预定间隔重复确定提取时钟的停止。因此如果在通电过程期间未从时钟提取电路输出提取时钟，则检测提取时钟的停止并且执行复位，而如果在正常操作期间由于外部噪声而未从时钟提取电路输出提取时钟，则也检测提取时钟的停止并且执行复位。
接着将参照图6至图9具体描述本发明的停止检测电路30的配置和操作。
如图6中所示，嵌入信号监视单元31包括将嵌入信号的频率除以2N的分频电路31a。分频电路31a包括用于将频率除以2N的N个触发器311至31N。分频电路31a也是计数器电路，其中多个触发器311至31N以级联连接耦合。
向第一级触发器311的时钟端子中输入嵌入信号。在每个触发器中，反相输出端子耦合到数据输入端子，并且正常输出端子耦合到下一级触发器的数据输入端子。从第N级触发器31N的正常输出端子输出通过将嵌入信号的频率除以2N而获得的1/2N频率信号。这里输出嵌入信号的1/2N频率信号作为第一比较信号。
如上文描述的那样，嵌入信号监视单元31是分频电路并且包括自由运行计数器，从而嵌入信号监视单元31无论每个触发器的内部状态如何都可以操作。具体而言，如果每个触发器的内部状态由于通电过程或者外部噪声而不稳定，则计数器的初始值可以变化。然而如果仅输入嵌入信号，则计数器一直操作并且生成分频信号。虽然在这一例子中使用低功率消耗的异步计数器，但是使用嵌入信号作为输入时钟的同步计数器当然可以执行相同功能。
提取时钟监视单元32包括将分频信号移位的移位电路32a。移位电路32a包括一个触发器321。触发器321根据在输入提取时钟时的定时锁存和输出嵌入信号的1/2N频率信号。这里，输出通过按照提取时钟将嵌入信号的1/2N频率信号移位而获得的移位信号作为第二比较信号。这里，描述其中使用提取时钟作为移位电路32a的时钟信号(待测试信号)的例子。然而待测试的信号未必限于提取时钟，而是可以测试基于提取时钟操作的任何信号。例如可以使用恢复时钟等作为待测试信号。
比较器33包括异或电路331和触发器332。异或电路331输出通过对嵌入信号的1/2N频率信号和在触发器321中通过按照提取时钟将1/2N频率信号移位而获得的移位信号执行异或运算而获得的运算结果。具体而言，异或电路331在1/2N频率信号和移位信号的信号电平相同时输出低电平，并且异或电路331在1/2N频率信号和移位信号的信号电平不同时输出高电平。
触发器332在预定定时输出异或电路331的运算结果。输出的定时是基于嵌入信号的定时。具体而言，该定时是分频电路的分频信号的定时，并且这里，该定时是通过将嵌入信号的频率除以2N-1而获得的1/2N-1频率信号。触发器332在1/2N-1频率信号的下降沿定时锁存异或电路331的输出并且输出异或电路331的输出作为复位信号。
图7示出了本发明的停止检测电路在提取时钟被正常提取时的具体操作。
当如图7(a)中所示向分频电路31a中输入嵌入信号时，从每个触发器依次输出分频信号。具体而言，从第一级触发器311输出嵌入信号的1/2频率信号，如图7(b)所示从第(N-1)级触发器31(N-1)输出嵌入信号的1/2N-1频率信号，并且如图7(c)中所示从第N级触发器31N输出嵌入信号的1/2N频率信号。
如图7(d)中所示，移位电路32a输出通过按照提取时钟将嵌入信号的1/2N频率信号移位而获得的移位信号。具体而言，输出触发器321在提取时钟的上升沿定时锁存的信号。这里，触发器321将1/2N频率信号移位提取时钟的一个时钟。
另外如图7(f)中所示，在1/2N-1频率信号的下降沿定时，1/2N频率信号和移位信号是高电平，从而复位信号保持为低电平。具体而言，在1/2N-1频率信号的下降沿定时，1/2N频率信号和移位信号是高电平，并且异或电路331的输出是低电平，从而触发器332的输出是低电平。
如上文描述的那样，在图7中，提取时钟未停止，从而按照提取时钟将1/2N频率信号移位。向异或电路中输入的移位信号和在移位之前的1/2N频率信号在1/2N-1频率信号的下降沿总是相同电平，从而触发器的输出一直是低电平。因此尽管时钟提取电路10输出提取时钟，但是不向时钟提取电路中输入复位信号。
图8示出了本发明的停止检测电路在提取时钟停止时的具体操作。
以与图7中相同的方式，分频电路31a输出如图8中的(a)至(c)所示嵌入信号的1/2N频率信号。然而这里如图8(e)所示，提取时钟由于通电过程、外部噪声等的影响而停止。
因此如图8(d)所示，移位电路32不输出通过对1/2N频率信号移位而获得的移位信号。另外如图8(f)所示，在1/2N-1频率信号的下降沿定时，1/2N频率信号是高电平，并且移位信号是低电平，从而复位信号变成高电平，而在1/2N-1频率信号的下一下降沿定时1/2N频率信号和移位信号是低电平，从而复位信号变成低电平。因而复位信号交替地重复高电平和低电平。
当复位信号变成高电平时，初始化时钟提取电路10的内部电路状态，从而时钟提取电路10从异常状态恢复并且开始生成提取时钟。然后，操作返回到图7中所示状态，并且检测提取时钟，从而停止复位信号的输出。例如虽然在图8中输出两个复位信号，但是如果一个复位信号启动提取时钟的生成，则仅输出一个复位信号。如果即使两个复位信号也未启动提取时钟的生成，则进一步输出复位信号并且重复输出直至启动提取时钟的生成。
在图8中，提取时钟停止，从而移位电路32a的移位信号变成固定值并且嵌入信号的1/2N频率信号交替地重复高电平和低电平。因此向异或电路中输入的1/2N频率信号和移位信号无法在1/2N-1频率信号的每两个下降沿相互对应，从而触发器的输出交替地重复高电平和低电平。因此，在时钟提取电路10上以1/2N频率信号的频率交替地重复复位信号的输入和复位信号的释放。重复上述操作直至提取时钟开始。虽然在图8中描述其中提取时钟在低电平停止的情况，但是当提取时钟在高电平停止时，也不生成移位信号，从而执行相似操作而复位信号的输入和释放的定时颠倒。
这里，在嵌入信号的1/2N频率信号的高电平时段或者低电平时段中检测提取时钟，从而1/2N频率信号的周期需要至少比提取时钟的周期更长。具体而言，在输入的嵌入信号和时钟提取电路10的操作正常时，1/2N频率信号的周期比在包括提取时钟的嵌入信号上叠加的串行信号的一位长度时间更长。图7和图8示出了将嵌入信号的频率除以8(23)作为嵌入信号的1/2N频率的例子。在这一例子中，假设嵌入信号中包括的原始串行数据的数据长度是16位或者更少。可以通过将嵌入信号的频率除以比在嵌入信号中包括的原始串行数据的数据长度值更大的数来正确检测提取时钟。
在嵌入信号中，根据叠加的串行数据的值生成与第一时钟的边沿相同的边沿，这些边沿(包括第一时钟的边沿)的数目上至数据长度值的一半。可以通过将嵌入信号的频率除以比串行数据的数据长度值更大的数在原始提取时钟的周期中执行提取时钟的停止确定至多一次。当然有如下情况，在该情况下在串行数据的所有值相同(仅高值或者低值)时在原始提取时钟的周期中不出现停止确定。然而根据嵌入信号的规范，无误地生成第一时钟的边沿，从而即使停止确定的周期变得稍微更长仍然无实质问题。
在图7和图8中，在比较嵌入信号的1/2N频率信号与移位信号时的定时是嵌入信号的1/2N-1频率信号的下降沿定时。该定时在1/2N频率信号的高电平时段或者低电平时段的中心附近，从而可以可靠地比较1/2N频率信号与移位信号。如图9A中所示，在比较嵌入信号的1/2N频率信号与移位信号时的定时可以是其中1/2N频率信号的高电平时段和移位信号的高电平时段相互重叠的其它定时。然而为了无误地比较，希望尽可能在两个信号的高电平时段的中心附近比较信号。
在图7和图8中示出了其中移位信号从嵌入信号的1/2N频率信号移位提取时钟的一个时钟的例子。如图9B中所示，如果移位信号和1/2N频率信号在比较信号时的定时相互重叠，则移位信号可以从1/2N频率信号进一步移位。然而为了无误地比较，希望两个信号的高电平时段在尽可能长的时段中相互重叠。另一方面，可以在比一个时钟更早的定时从移位电路输出1/2N频率信号。
如上文描述的那样，在本发明中检测来自时钟提取电路(该电路从嵌入信号提取时钟)的提取时钟输出的停止，并且复位时钟提取电路。由此，即使在通电过程或者正常操作中，也复位时钟提取电路，从而可以初始化时钟提取电路的内部状态并且重新启动提取时钟的生成。
另外，基于嵌入信号和提取时钟检测提取时钟的停止，从而即使在嵌入信号的周期不恒定时仍然可以准确检测提取时钟的停止。
可以在启动电源之时执行复位而不像现有技术的方式中那样使用通电复位信号，并且即使在启动电源之时完成复位之后提取时钟在正常操作期间停止时也仍然可以恢复提取时钟。
为了获得充分通电复位信号，在启动电源时需要比必需更多的时间。然而在本发明中可以通过将嵌入信号的频率除以比原始串行数据的数据长度值更大的数并且使嵌入信号的数据改变最大来以必需的最少的等待时间完成启动电源。由于触发器和异或电路，所以操作不受内部状态影响，从而可以检测提取时钟的停止并且通过执行复位来恢复外部时钟而不受通电过程、噪声等影响。
本发明并不限于上文描述的实施例而是可以在不脱离本发明精神实质和范围的范围内适当加以修改。

Claims (18)

1.一种时钟生成电路，包括：
时钟提取电路，从时钟和数据叠加于其上的嵌入信号提取出提取时钟；以及
停止检测电路，基于所述嵌入信号和所述提取时钟检测所述提取时钟的停止并且输出将所述时钟提取电路复位为初始状态的复位信号，
其中所述停止检测电路包括：
嵌入信号监视单元，基于所述嵌入信号生成第一比较信号，
提取时钟监视单元，基于所述提取时钟生成第二比较信号，以及
比较器，比较所述第一比较信号与所述第二比较信号并且基于所述比较的结果输出所述复位信号。
2.根据权利要求1所述的时钟生成电路，其中当未检测到所述提取时钟而检测到所述嵌入信号时，所述停止检测电路输出所述复位信号。
3.根据权利要求1所述的时钟生成电路，
其中所述嵌入信号监视单元是将所述嵌入信号的频率分频的分频电路，并且
其中所述第一比较信号是通过将所述嵌入信号的频率分频而获得的分频信号。
4.根据权利要求3所述的时钟生成电路，其中所述数据是具有固定数据长度的串行信号，并且所述分频电路是将所述嵌入信号的频率除以比所述串行信号的数据长度值更大的数的分频电路。
5.根据权利要求3所述的时钟生成电路，其中所述分频电路将所述嵌入信号的频率分频，使得分频信号的周期比所述提取时钟的周期更长。
6.根据权利要求1所述的时钟生成电路，其中所述提取时钟监视单元基于所述提取时钟和所述第一比较信号生成所述第二比较信号。
7.根据权利要求6所述的时钟生成电路，其中所述提取时钟监视单元是移位电路，所述移位电路生成通过根据所述提取时钟将所述第一比较信号的时刻移位而获得的所述第二比较信号。
8.根据权利要求7所述的时钟生成电路，
其中所述移位电路包括触发器，并且
其中所述触发器根据所述提取时钟锁存所述第一比较信号并且输出所述锁存信号作为所述第二比较信号。
9.根据权利要求1所述的时钟生成电路，其中当所述第一比较信号的信号电平和所述第二比较信号的信号电平彼此不一致时，所述比较器输出所述复位信号。
10.根据权利要求9所述的时钟生成电路，
其中所述比较器包括异或电路，并且
其中所述异或电路对所述第一比较信号和所述第二比较信号执行异或运算并且输出所述运算的结果作为所述复位信号。
11.根据权利要求1所述的时钟生成电路，其中在输出所述提取时钟之时，所述比较器在所述第一比较信号的高电平时段和所述第二比较信号的高电平时段相互重叠时的时刻比较所述第一比较信号与所述第二比较信号。
12.根据权利要求1所述的时钟生成电路，其中所述比较器在基于所述嵌入信号的时刻比较所述第一比较信号与所述第二比较信号。
13.根据权利要求1所述的时钟生成电路，其中所述比较器在比所述第一比较信号的周期更短的周期的时刻比较所述第一比较信号与所述第二比较信号。
14.根据权利要求1所述的时钟生成电路，
其中所述第一比较信号是通过将所述嵌入信号的频率除以2N而获得的分频信号，N是自然数，并且
其中所述比较器在通过将所述嵌入信号的频率除以2N-1而获得的分频信号的时刻比较所述第一比较信号与所述第二比较信号。
15.根据权利要求14所述的时钟生成电路，
其中所述比较器包括触发器，并且
其中所述触发器在通过将所述嵌入信号的频率除以2N-1而获得的分频信号的时刻锁存所述第一比较信号与所述第二比较信号的比较结果并且输出所述锁存信号作为所述复位信号。
16.根据权利要求1所述的时钟生成电路，还包括：
时钟输出电路，输出提取控制信号，所述提取控制信号控制时钟的提取范围，
其中所述时钟提取电路基于所述提取控制信号而从所述嵌入信号提取出提取时钟。
17.根据权利要求1所述的时钟生成电路，还包括：
时钟输出电路，所述时钟输出电路是延迟锁定环电路，
其中所述延迟锁定环电路包括：延迟线电路，根据所述提取时钟生成延迟信号；相位比较器，基于在所述延迟信号与所述提取时钟之间的相位差生成相位差信号；以及电荷泵电路，升高所述相位差信号的电压电平并且控制所述延迟线电路的延迟。
18.一种显示设备驱动电路，包括：
时钟提取电路，从时钟和数据叠加于其上的嵌入信号提取出提取时钟；
时钟输出电路，输出通过对所述提取时钟执行延迟控制而获得的恢复时钟；
停止检测电路，基于所述嵌入信号和所述提取时钟检测所述提取时钟信号的停止并且输出将所述时钟提取电路复位为初始状态的复位信号；
串行-并行转换电路，基于所述恢复时钟将所述嵌入信号中包括的串行数据转换成并行数据；以及
驱动信号输出电路，根据所述并行数据输出用于驱动显示设备的驱动信号。
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