CN102118161A - 检测锁相回路的抖动的装置 - Google Patents
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Abstract
本发明涉及检测锁相回路的抖动的装置。公开了一种检测锁相回路(PLL)的抖动的方法和装置，该方法和装置能够检测PLL的抖动水平，而无需使用独立的抖动测量设备。检测PLL的抖动的装置包括：PLL，其被配置为检测基准时钟和反馈时钟之间的相差信号，并根据相差信号生成具有预定频率的振荡信号；可变相位延迟单元，其被配置为根据输入的延迟控制信号来对多个电容器进行开关，并根据延迟控制信号对来自PLL的相差信号进行延迟；比较器，其被配置为将来自PLL的相差信号与经可变相位延迟单元延迟后的相差信号进行比较，并检测相差信号的延迟周期；以及锁定检测单元，其被配置为检测在由比较器检测到的延迟周期之后振荡信号是否处于锁定范围内。
Description
技术领域
本发明涉及锁相回路电路，更具体地，涉及在不使用独立的测量设备的情况下检测锁相回路的抖动的方法和装置。
背景技术
本申请要求2009年12月31日提交的韩国专利申请No.10-2009-0135688的权益，此处以引证的方式并入其内容，就像在此进行了完整阐述一样。
使用数字数据显示图像的平板显示器的代表性示例包括使用液晶的液晶显示器(LCD)、使用惰性气体的放电的等离子体显示面板(PDP)以及使用有机LED的有机发光二极管(OLED)显示器。
平板显示器包括：使用像素矩阵显示图像的显示面板、驱动显示面板的面板驱动器以及控制面板驱动器的定时控制器。定时控制器使用用于数据输入/输出的时钟或各种信号处理功能，并包括锁相回路(PhaseLocked Loop，PLL)电路，以生成与外部时钟同步的内部时钟。该PLL电路和定时控制器在使用时钟的多个电子电路中必须使用。
在测试内置有PLL电路的电子电路时，对PLL电路的时钟抖动量进行检测，以判断电路的可靠性或判断接收机电路的抖动稳定性。但是，在相关技术中，由于内置在电子电路中的PLL电路的抖动量是使用独立的抖动测量设备来检测的，因此测试过程效率不高。
发明内容
因此，本发明致力于一种检测锁相回路(PLL)的抖动的装置，其能够基本上克服因相关技术的局限和缺点带来的一个或更多个问题。
本发明的目的是提供一种检测PLL的抖动的方法和装置，该方法和装置在不使用独立的抖动测量设备的情况下能够检测PLL的抖动水平。
本发明的附加优点、目的和特征将在下面的描述中部分地进行阐述并且将对于本领域普通技术人员在研究下文后部分地变得明显，或者可以通过对本发明的实践来了解。通过书面的说明书及其权利要求以及附图中特别指出的结构可以实现和获得本发明的目的和其它优点。
为了实现这些目的和其它优点，按照本发明的目的，作为具体和广义的描述，一种检测锁相回路(PLL)的抖动的装置包括：所述PLL，其被配置为检测基准时钟和反馈时钟之间的相差信号，并根据所述相差信号生成具有预定频率的振荡信号；可变相位延迟单元，其被配置为根据输入的延迟控制信号来对多个电容器进行开关，并根据所述延迟控制信号对来自所述PLL的所述相差信号进行延迟；比较器，其被配置为将来自所述PLL的相差信号与经所述可变相位延迟单元延迟后的相差信号进行比较，并检测所述相差信号的延迟周期；以及锁定检测单元，其被配置为检测在由所述比较器检测到的所述延迟周期之后所述振荡信号是否处于锁定范围内。
所述可变相位延迟单元可以包括：多个反相器缓冲器，其串联连接到输入/输出线；多个电容器，其并联连接到所述多个反相器缓冲器的连接线；以及多个开关，其被配置为响应于所述延迟控制信号的位来对所述多个电容器进行开关。
对利用所述延迟控制信号进行延迟的所述相差信号是否处于所述锁定范围内进行检测。
在本发明的另一个方面，一种检测锁相回路(PLL)的抖动的方法包括以下步骤：检测基准时钟和反馈时钟之间的相差信号，以根据所述相差信号生成具有预定频率的振荡信号；根据输入的延迟控制信号对多个电容器进行开关，以根据所述延迟控制信号对所述相差信号进行延迟；
将所述相差信号与延迟后的相差信号进行比较，以检测所述相差信号的延迟周期；以及生成锁定检测信号，该锁定检测信号指示了在检测到的延迟周期之后所述振荡信号是否处于锁定范围内。
可以响应于所述延迟控制信号的位来对所述多个电容器进行开关，以确定所述相差信号的所述延迟周期。
应当理解，本发明的上述一般描述和下述详细描述是示例性和说明性的，且旨在提供对所要求保护的本发明的进一步的解释。
附图说明
附图被包括在本申请中以提供对本发明的进一步理解，并结合到本申请中且构成本申请的一部分，附图示出了本发明的实施方式，且与说明书一起用于解释本发明的原理。附图中：
图1为示出了根据本发明的实施方式的用于检测锁相回路(PLL)的抖动的装置的示意性框图；
图2为示出了图1中所示的抖动检测单元的详细结构的电路图；
图3为示出了图2中所示的可变相位延迟单元的详细结构的电路图；以及
图4A至图4D为示出了根据锁定检测信号的抖动量的测试波形图，该锁定检测信号从根据本发明的用于检测PLL的抖动的装置输出。
具体实施方式
下面将详细描述本发明的优选实施方式，在附图中例示出了其示例。
图1为示出了根据本发明的实施方式的用于检测锁相回路(PLL)的抖动的装置的示意性框图，图2为示出了图1中所示的抖动检测单元的内部结构的电路图。
图1中示出的用于检测PLL的抖动的装置包括：PLL 10和抖动检测单元30，该PLL 10包括相位比较器12、电荷泵单元14、回路滤波器16、电压受控振荡器18和分频器20，该抖动检测单元30用于根据延迟控制信号DCS对来自PLL 10的相位比较器12的相差信号D_UP和D_DOWN进行人工延迟，并检测振荡信号是否在锁定范围内。
相位比较器12将外部输入的基准时钟CLK_REF的相位与来自分频器20的反馈时钟CLK_FED的相位进行比较，并生成相差信号，即上检测信号D_UP和下检测信号D_DOWN。如果相对于基准时钟CLK_REF的相位将反馈时钟CLK_FED的相位进行延迟，则相位比较器12生成并输出与相差相对应的上检测信号D_UP。如果相对于反馈时钟CLK_FED的相位将基准时钟CLK_REF的相位进行延迟，则相位比较器12生成并输出与相差相对应的下检测信号D_DOWN。
电荷泵单元14响应于从相位比较器12输出的上检测信号D_UP执行正电荷泵送操作以向回路滤波器16提供电荷，并响应于下检测信号D_DOWN执行负电荷泵送操作以对回路滤波器16进行放电。
回路滤波器16产生与由电荷泵单元14充电或放电的电荷相对应的振荡控制电压，并向电压受控振荡器18输出该振荡控制电压。如果由电荷泵单元14对电荷充电，则振荡控制电压升高，并且如果由电荷泵单元14对电荷放电，则振荡控制电压下降。因此，电荷泵单元14和回路滤波器16产生并输出与来自相位比较器12的相差信号D_UP或D_DOWN相对应的振荡控制电压。
电压受控振荡器18生成并输出与从回路滤波器16输出的振荡控制电压相对应的、预定频率的PLL时钟CLK_PLL。
分频器20以预定的分频比对从电压受控振荡器18反馈的PLL时钟CLK_PLL进行分频，生成反馈时钟CLK_FED并向相位比较器12反馈该反馈时钟CLK_FED。
PLL 10重复上述操作，生成并输出与基准时钟CLK_REF同步的、锁相的PLL时钟CLK_PLL。
抖动检测单元30根据延迟控制信号DCS对从相位比较器12输出的相差信号D_UP和D_DOWN进行人工延迟，检测PLL的振荡信号是否在锁定范围内，并输出锁定检测信号LOCK。然后，设计者可以根据锁定检测信号LOCK的输出，通过参照被设置为延迟控制信号DCS的延迟量(即抖动量)来判断抖动水平在PLL 10的锁定范围内。
如图2所示，抖动检测单元30包括：用于根据延迟控制信号DCS对来自相位比较器12的相差信号D_UP和D_DOWN进行延迟的可变相位延迟单元36，用于将来自相位比较器12的相差信号D_UP和D_DOWN与延迟后的信号进行比较、并生成和输出与延迟周期相对应的解锁信号(即使能信号EN)的比较器38、以及用于响应于来自比较器38的使能信号而输出锁定检测信号LOCK的锁定检测单元46。
来自相位比较器12的相差信号(即上检测信号D_UP和下检测信号D_DOWN)经由或非门32和反相器34输入到可变相位延迟单元36。延迟控制信号DCS作为设计者事先设定的预定相位延迟量(即抖动量)被存储在寄存器中。可变相位延迟单元36根据n位延迟控制信号DCS而对多个电容器进行开关，以控制相位延迟量。
如图3所示，可变相位延迟单元36包括：串联连接到输入/输出线的多个反相器缓冲器62、64和66，并联连接到多个反相器缓冲器62、64和66的连接线的多个电容器C1至Cn，以及由n位延迟控制信号DCS的位B1至Bn进行开关、以选择性地将多个电容器C1至Cn连接至多个反相器缓冲器62、64和66的连接线的多个开关S1至Sn。根据延迟控制信号DCS的位B1至Bn与并联连接至多个反相器缓冲器62、64和66的电容器C1至Cn的数目成比例地对输入信号进行延迟，并输出延迟后的信号。由此，可变相位延迟单元36利用被设定为延迟控制信号DCS的延迟量来对通过或非门32和反相器34输入的相差信号D_UP和D_DOWN进行延迟，并输出延迟后的信号。此外，可变相位延迟单元36可以通过调整单位电容比C1至Cn来按照需要改变相位延迟时间。
作为比较器的或非门38将通过或非门32输入的上检测信号D_UP和下检测信号D_DOWN与经可变相位延迟单元36延迟后的信号进行比较，检测两种信号彼此交叠的解锁周期(即延迟的周期)，生成使能信号EN，并通过反相器40向锁定检测单元46输出使能信号EN。
作为D触发器的锁定检测单元46响应于从比较器38提供的使能信号EN而被驱动，以对端子RST进行复位，使得如果输入端子D的输入信号为“1”，则输出端子Q输出“1”，并且反相的输出端子QB输出“0”。随后，或非门50输出锁定检测信号“1”。输出端子Q的输出通过逻辑电路48被反馈至输入端子D。与时钟端子CLK相连接的或非门44将经由反相器42输入的基准时钟CLK_REF与锁定检测信号LOCK相比较，如果锁定检测信号LOCK在锁定状态(“1”)，则向时钟端子CLK输出“0”，以停止锁定检测单元46的操作并保持锁定输出LOCK。因此，锁定检测单元46响应于根据相差信号的人工延迟周期的使能信号EN，在PLL 10执行锁定操作期间根据基准时钟CLK_REF输出锁定检测信号LOCK，该锁定检测信号LOCK指示了PLL的振荡信号在被延迟了使能周期(即，延迟周期)之后是否处于锁定范围内。
抖动检测单元30根据延迟控制信号DCS对来自相位比较器12的相差信号D_UP和D_DOWN进行人工延迟，并生成和输出锁定检测信号LOCK，该锁定检测信号LOCK指示了PLL的振荡信号在被延迟了延迟时间之后是否处于锁定范围内。由此，设计者可以根据锁定检测信号LOCK的输出，通过参照被设置为延迟控制信号DCS的延迟量(即抖动量)来判断抖动水平在PLL 10的锁定范围内。
图4A至图4C为示出了根据本发明的实施方式的用于检测PLL的抖动的装置中延迟控制信号DCS被设定为150ps时，PLL时钟PLL_CLK和根据PLL时钟PLL_CLK的频率的锁定检测信号LOCK的测试波形图。
参照图4A和图4B，由于PLL 10稳定地输出频率为20MHz和104MHz的PLL时钟CLK_PLL，并且锁定检测信号LOCK稳定地以高态输出，可以看出，PLL 10的抖动量处于稳定的状态，即，等于或小于被设定为延迟控制信号DCS的150Ps。相比之下，如图4C所示，由于不稳定地输出频率为104MHz的PLL时钟CLK_PLL，并且锁定检测信号LOCK处于低态，即处于不稳定的状态，可以看出，PLL 10的抖动量处于不稳定的状态，即，远大于被设定为延迟控制信号DCS的150Ps。参照图4D，由于PLL 10稳定地输出频率为100MHz的PLL时钟CLK_PLL，但是锁定检测信号LOCK交替地处于高态和低态，PLL 10的抖动量大于被设定为延迟控制信号DCS的150Ps。
根据本发明，通过使用电容器延迟单元的延迟控制信号DCS人工地调整锁定范围，可以有效地判断抖动水平，而无需使用附加的抖动检测设备。根据本发明，通过使用电容器延迟单元来调整相位延迟，可以检测PLL的振荡信号是否在锁定范围内。根据本发明，通过调整单位电容比，可以按照需要调整相位延迟时间。根据本发明，由于通过使用电容器延迟单元的简单结构来判断抖动水平，信号生成器可以测试接收机的抖动稳定性，并由此可以减少测试时间。对于本领域技术人员而言很明显，在不偏离本发明的精神或范围的条件下，可以在本发明中做出各种修改和变型。因而，本发明旨在涵盖落入所附权利要求及其等同物的范围内的本发明的修改和变型。
Claims (6)
1.一种检测锁相回路PLL的抖动的装置，该装置包括：
所述PLL，其被配置为检测基准时钟和反馈时钟之间的相差信号，并根据所述相差信号生成具有预定频率的振荡信号；
可变相位延迟单元，其被配置为根据输入的延迟控制信号来对多个电容器进行开关，并根据所述延迟控制信号对来自所述PLL的所述相差信号进行延迟；
比较器，其被配置为将来自所述PLL的相差信号与经所述可变相位延迟单元延迟后的相差信号进行比较，并检测所述相差信号的延迟周期；以及
锁定检测单元，其被配置为检测在由所述比较器检测到的所述延迟周期之后所述振荡信号是否处于锁定范围内。
2.根据权利要求1所述的装置，其中，所述可变相位延迟单元包括：
多个反相器缓冲器，其串联连接到输入/输出线；
多个电容器，其并联连接到所述多个反相器缓冲器的连接线；以及
多个开关，其被配置为响应于所述延迟控制信号的位来对所述多个电容器进行开关。
3.根据权利要求1所述的装置，其中，对利用所述延迟控制信号进行延迟的所述相差信号是否处于所述锁定范围内进行检测。
4.一种检测锁相回路PLL的抖动的方法，该方法包括以下步骤：
检测基准时钟和反馈时钟之间的相差信号，以根据所述相差信号生成具有预定频率的振荡信号；
根据输入的延迟控制信号对多个电容器进行开关，以根据所述延迟控制信号对所述相差信号进行延迟；
将所述相差信号与延迟后的相差信号进行比较，以检测所述相差信号的延迟周期；以及
生成锁定检测信号，该锁定检测信号指示了在检测到的延迟周期之后所述振荡信号是否处于锁定范围内。
5.根据权利要求4所述的方法，其中，响应于所述延迟控制信号的位来对所述多个电容器进行开关，以确定所述相差信号的所述延迟周期。
6.根据权利要求4所述的方法，其中，对利用所述延迟控制信号进行延迟的所述相差信号是否处于所述锁定范围内进行检测。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102445698A (zh) * | 2011-11-07 | 2012-05-09 | 东南大学 | 一种gps接收机卫星跟踪失锁的判定方法 |
| CN108318809A (zh) * | 2017-01-16 | 2018-07-24 | 奇景光电股份有限公司 | 频率抖动的内建自我测试电路 |
| CN109120258A (zh) * | 2018-08-03 | 2019-01-01 | 北京大学深圳研究生院 | 一种温度自补偿环形振荡器和一种时钟产生电路 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009278528A (ja) * | 2008-05-16 | 2009-11-26 | Elpida Memory Inc | Ｄｌｌ回路、および半導体装置 |
| JP5754447B2 (ja) * | 2011-01-26 | 2015-07-29 | 富士通株式会社 | 半導体装置、及び情報処理装置 |
| US9207705B2 (en) | 2012-11-07 | 2015-12-08 | Apple Inc. | Selectable phase or cycle jitter detector |
| TWI503807B (zh) * | 2013-09-04 | 2015-10-11 | Mstar Semiconductor Inc | 運用於影像顯示的時序控制器及其控制方法 |
| US9337848B2 (en) | 2014-02-27 | 2016-05-10 | Industry-Academic Cooperation Foundation, Yonsei University | Clock and data recovery device |
| US11133920B2 (en) | 2019-09-03 | 2021-09-28 | Samsung Electronics Co., Ltd. | Clock and data recovery circuit and a display apparatus having the same |
| CN114910733B (zh) * | 2022-07-15 | 2022-09-30 | 深圳益实科技有限公司 | 一种基于人工智能的显示器故障智能诊断分析系统 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997009786A1 (en) * | 1995-09-05 | 1997-03-13 | Motorola Inc. | Method and apparatus for controlling a voltage controlled oscillator tuning range in a frequency synthesizer |
| US6812754B1 (en) * | 2000-06-05 | 2004-11-02 | Renesas Technology Corp. | Clock synchronizer with offset prevention function against variation of output potential of loop filter |
| CN1728558A (zh) * | 2004-07-27 | 2006-02-01 | 三星电子株式会社 | 检测锁相的电路和方法 |
| CN101106375A (zh) * | 2006-07-10 | 2008-01-16 | 联发科技股份有限公司 | 锁相回路装置以及电流补偿方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6424630A (en) * | 1987-07-21 | 1989-01-26 | Yokogawa Electric Corp | Pll circuit |
| JPH1174783A (ja) * | 1997-06-18 | 1999-03-16 | Mitsubishi Electric Corp | 内部クロック信号発生回路、および同期型半導体記憶装置 |
| JPH11120768A (ja) * | 1997-10-09 | 1999-04-30 | Toshiba Corp | 半導体集積回路 |
| US6831523B1 (en) * | 2000-07-10 | 2004-12-14 | Silicon Laboratories Inc. | Auto-detection between referenceless and reference clock mode of operation |
| JP2003258632A (ja) * | 2002-03-01 | 2003-09-12 | Fujitsu Ltd | ロック検出回路 |
| US8736323B2 (en) * | 2007-01-11 | 2014-05-27 | International Business Machines Corporation | Method and apparatus for on-chip phase error measurement to determine jitter in phase-locked loops |
| US8076979B2 (en) * | 2008-04-04 | 2011-12-13 | Freescale Semiconductor, Inc. | Lock detection circuit for phase locked loop |
| KR101020513B1 (ko) * | 2008-09-04 | 2011-03-09 | 한국전자통신연구원 | 락 검출 회로 및 락 검출 방법 |
| KR101231743B1 (ko) * | 2009-04-24 | 2013-02-08 | 한국전자통신연구원 | 디지털 락 검출장치 및 이를 포함하는 주파수 합성기 |
| KR101631164B1 (ko) * | 2010-03-18 | 2016-06-16 | 삼성전자주식회사 | 위상 동기 루프 회로, 락 검출 방법 및 이를 포함한 시스템 |
| US8222933B2 (en) * | 2010-05-07 | 2012-07-17 | Texas Instruments Incorporated | Low power digital phase lock loop circuit |
-
2009
- 2009-12-31 KR KR1020090135688A patent/KR101264729B1/ko active IP Right Grant
-
2010
- 2010-08-10 US US12/853,704 patent/US8179176B2/en not_active Expired - Fee Related
- 2010-09-28 CN CN201010502816.6A patent/CN102118161B/zh not_active Expired - Fee Related
- 2010-11-17 JP JP2010256931A patent/JP5112499B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997009786A1 (en) * | 1995-09-05 | 1997-03-13 | Motorola Inc. | Method and apparatus for controlling a voltage controlled oscillator tuning range in a frequency synthesizer |
| US6812754B1 (en) * | 2000-06-05 | 2004-11-02 | Renesas Technology Corp. | Clock synchronizer with offset prevention function against variation of output potential of loop filter |
| CN1728558A (zh) * | 2004-07-27 | 2006-02-01 | 三星电子株式会社 | 检测锁相的电路和方法 |
| CN101106375A (zh) * | 2006-07-10 | 2008-01-16 | 联发科技股份有限公司 | 锁相回路装置以及电流补偿方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102445698A (zh) * | 2011-11-07 | 2012-05-09 | 东南大学 | 一种gps接收机卫星跟踪失锁的判定方法 |
| CN108318809A (zh) * | 2017-01-16 | 2018-07-24 | 奇景光电股份有限公司 | 频率抖动的内建自我测试电路 |
| CN108318809B (zh) * | 2017-01-16 | 2020-09-01 | 奇景光电股份有限公司 | 频率抖动的内建自我测试电路 |
| CN109120258A (zh) * | 2018-08-03 | 2019-01-01 | 北京大学深圳研究生院 | 一种温度自补偿环形振荡器和一种时钟产生电路 |
| CN109120258B (zh) * | 2018-08-03 | 2022-03-15 | 北京大学深圳研究生院 | 一种温度自补偿环形振荡器和一种时钟产生电路 |
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