JP5112499B2

JP5112499B2 - 位相同期ループのジッタ検出装置

Info

Publication number: JP5112499B2
Application number: JP2010256931A
Authority: JP
Inventors: 亨遠姜; 震元鄭
Original assignee: エルジーディスプレイカンパニーリミテッド
Priority date: 2009-12-31
Filing date: 2010-11-17
Publication date: 2013-01-09
Anticipated expiration: 2030-11-17
Also published as: KR101264729B1; KR20110078790A; JP2011139436A; US20110156780A1; US8179176B2; CN102118161B; CN102118161A

Description

本願発明は、位相同期ループ回路に関するもので、特に、別途の計測装備を使用せずとも位相同期ループのジッタ水準を検出できる位相同期ループのジッタ検出装置に関するものである。

デジタルデータを用いて画像を表示する平板表示装置としては、液晶を用いた液晶表示装置（ＬｉｑｕｉｄＣｒｙｓｔａｌＤｉｓｐｌａｙ；ＬＣＤ）、不活性ガスの放電を用いたプラズマディスプレイパネル（ＰｌａｓｍａＤｉｓｐｌａｙＰａｎｅｌ；ＰＤＰ）、有機発光ダイオードを用いた有機発光ダイオード（ＯｒｇａｎｉｃＬｉｇｈｔＥｍｉｔｔｉｎｇＤｉｏｄｅ；ＯＬＥＤ）表示装置などが代表的である。

平板表示装置は、画素マトリックスを通して画像を表示する表示パネルと、表示パネルを駆動するパネルドライバと、パネルドライバを制御するタイミングコントローラとを含む。タイミングコントローラは、データの入出力または多様な信号処理のためにクロックを用い、外部クロックと同期化された内部クロックを生成するために位相同期ループ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ；以下、ＰＬＬという）回路を含んでいる。タイミングコントローラのみならず、ＰＬＬ回路は、クロックを用いる多数の電子回路において必須部分である。

ＰＬＬ回路を内蔵した電子回路のテスト時には、ＰＬＬのクロックジッタ量を検出して該当回路の信頼度を判断したり、受信端回路のジッタ安定度を判断する。しかしながら、従来は、別途のジッタ計測装備を用いて電子回路に内蔵されたＰＬＬのジッタ量を検出しなければならないので、テスト過程が非効率的であった。

本発明が解決しようとする課題は、別途のジッタ計測装備を使用せずにもＰＬＬのジッタ水準を検出することができるＰＬＬのジッタ検出装置を得ようとするものである。

本発明に係るＰＬＬのジッタ検出装置は、基準クロックとフィードバッククロックとの位相差信号を検出し、その位相差信号によって一定の周波数の発振信号を生成する位相同期ループと、前記位相差信号を入力遅延制御信号によって遅延させた後、前記位相差信号がロック範囲にあることを示すロック検出信号を出力し、前記ロック検出信号がロック出力を維持するとき、前記入力遅延制御信号に設定される遅延量が前記位相同期ループのジッタ量として用いられるようにするジッタ検出部とを備え、前記ジッタ検出部は、前記位相差信号をノア（ＮＯＲ）演算して出力する第１ノアゲートと、前記第１の上ゲートの出力を反転させて出力する第１インバータと、前記入力遅延制御信号によって複数のキャパシタをスイッチングし、前記第１インバータの出力を前記入力遅延制御信号によって遅延させる可変位相遅延部と、前記第１ノアゲートの出力と前記可変位相遅延部の出力をノア演算することにより前記位相差信号の遅延期間を検出して前記遅延期間を示すイネーブル信号を生成し、そのイネーブル信号を第２インバータを通じて出力する第２ノアゲートと、第３インバータを通じて入力される前記基準クロックと前記ロック検出信号をノア演算して出力する第３ノアゲートと、前記第２インバータを通じて供給される前記イネーブル信号をリセット端子に入力し、前記第２ノアゲートの出力をクロック端子に入力し、自身の出力端子からロジック回路を通じてフィードバックされる出力を入力端子に入力し、前記イネーブル信号が示す遅延期間以後に前記ロック検出信号を、反転出力端子及び第４ノアゲートを通じて出力するＤ−フリップフロップとを備える。

本発明に係るＰＬＬのジッタ検出装置は、テスト時に追加的なジッタ計測装備を利用せずともＰＬＬのロック範囲内にあるジッタ水準を検出することができる。また、位相遅延を通してジッタを含むことができるロック範囲を制限することによって、受信端のジッタ安定度をテストすることができ、テスト時間を短縮させることができる。

本発明の実施例に係る位相同期ループのジッタ検出装置を概略的に示したブロック図である。図１に示したジッタ検出部の詳細構成を示した回路図である。図２に示した可変位相遅延部の詳細構成を示した回路図である。本発明に係る位相同期ループのジッタ検出装置から出力されるロック検出信号によるジッタ量を示すテスト波形図である。本発明に係る位相同期ループのジッタ検出装置から出力されるロック検出信号によるジッタ量を示すテスト波形図である。本発明に係る位相同期ループのジッタ検出装置から出力されるロック検出信号によるジッタ量を示すテスト波形図である。本発明に係る位相同期ループのジッタ検出装置から出力されるロック検出信号によるジッタ量を示すテスト波形図である。

図１は、本発明の実施例に係るＰＬＬのジッタ検出装置を概略的に示したブロック図であり、図２は、図１に示したジッタ検出部３０の内部構成を示した回路図である。

図１に示したＰＬＬのジッタ検出装置は、位相比較器１２、電荷ポンプ部１４、ループフィルタ１６、電圧制御発振器１８及び分周器２０を含むＰＬＬ１０と、ＰＬＬ１０の位相比較器１２からの位相差信号（Ｄ＿ＵＰ、Ｄ＿ＤＯＷＮ）を遅延制御信号（ＤＣＳ）によって人為的に遅延させた後、ロック範囲内に位置することを検出するジッタ検出部３０とを備えている。

位相比較器１２は、外部から入力される基準クロック（ＣＬＫ＿ＲＥＦ）と分周器２０からのフィードバッククロック（ＣＬＫ＿ＦＥＤ）の位相を比較し、位相差信号、すなわち、アップ検出信号（Ｄ＿ＵＰ）またはダウン検出信号（Ｄ＿ＤＯＷＮ）を生成する。位相比較器１２は、フィードバッククロック（ＣＬＫ＿ＦＥＤ）の位相が基準クロック（ＣＬＫ＿ＲＥＦ）の位相より遅い場合、その位相差に該当するアップ検出信号（Ｄ＿ＵＰ）を生成して出力し、フィードバッククロック（ＣＬＫ＿ＦＥＤ）の位相が基準クロック（ＣＬＫ＿ＲＥＦ）の位相より速い場合、その位相差に該当するダウン検出信号（Ｄ＿ＤＯＷＮ）を生成して出力する。

電荷ポンプ部１４は、位相比較器１２から出力されるアップ検出信号（Ｄ＿ＵＰ）に応答してポジティブ電荷ポンピング動作を行い、ループフィルタ１６に電荷を供給する一方、ダウン検出信号（Ｄ＿ＤＯＷＮ）に応答してネガティブ電荷ポンピング動作を行い、ループフィルタ１６に充電された電荷を放電させる。

ループフィルタ１６は、電荷ポンプ部１４によって充電された電荷または放電された電荷に対応する発振制御電圧を生成し、これを電圧制御発振器１８に出力する。電荷ポンプ部１４によって電荷が充電されれば、発振制御電圧が上昇し、電荷ポンプ部１４によって電荷が放電されれば、発振制御電圧が下降する。したがって、電荷ポンプ部１４及びループフィルタ１６は、位相比較器１２からの位相差信号（Ｄ＿ＵＰ、Ｄ＿ＤＯＷＮ）に対応する発振制御電圧を生成して出力する。

電圧制御発振器１８は、ループフィルタ１６から出力された発振制御電圧に対応して一定の周波数を有するＰＬＬクロック（ＣＬＫ＿ＰＬＬ）を生成して出力する。

分周器２０は、電圧制御発振器１８からフィードバックされたＰＬＬクロック（ＣＬＫ＿ＰＬＬ）を予め設定された分周率で分周することによってフィードバッククロック（ＣＬＫ＿ＦＥＤ）を生成し、これを位相比較器１２にフィードバックさせる。

ＰＬＬ１０は、上述した動作を繰り返すことによって、基準クロック（ＣＬＫ＿ＲＥＦ）と同期化された、すなわち、位相ロックされたＰＬＬクロック（ＣＬＫ＿ＰＬＬ）を生成して出力する。

ジッタ検出部３０は、位相比較器１２から出力された位相差信号（Ｄ＿ＵＰ、Ｄ＿ＤＯＷＮ）を遅延制御信号（ＤＣＳ）によって人為的に遅延させた後、ロック範囲内に位置することを検出し、ロック検出信号（ＬＯＣＫ）を出力する。その結果、設計者は、ロック検出信号（ＬＯＣＫ）の出力によって、遅延制御信号（ＤＣＳ）で設定された遅延量、すなわち、ジッタ量を参考にしてＰＬＬ１０のロック範囲内にあるジッタ水準を判断することができる。換言すれば、ロック範囲は、位相差信号の遅延時間に従って決定される。

このために、ジッタ検出部３０は、図２に示すように、位相比較器１２からの位相差信号（Ｄ＿ＵＰ、Ｄ＿ＤＯＷＮ）を遅延制御信号（ＤＣＳ）によって遅延させる可変位相遅延部３６と、位相比較器１２からの位相差信号（Ｄ＿ＵＰ、Ｄ＿ＤＯＷＮ）と遅延信号とを比較し、遅延区間に対応するアンロック信号、すなわち、イネーブル信号（ＥＮ）を生成して出力する比較部３８と、比較部３８からのイネーブル信号に応答してロック検出信号（ＬＯＣＫ）を出力するロック検出部４６とを備えている。

位相比較器１２からの位相差信号、すなわち、アップ検出信号（Ｄ＿ＵＰ）及びダウン検出信号（Ｄ＿ＤＯＷＮ）は、ノア（ＮＯＲ）ゲート３２及びインバータ３４を経由して可変位相遅延部３６に入力される。遅延制御信号（ＤＣＳ）は、設計者によって予め設定された位相遅延量、すなわち、ジッタ量でレジスタに格納されている。可変位相遅延部３６は、ｎビットの遅延制御信号（ＤＣＳ）によって多数のキャパシタをスイッチングし、位相遅延量を制御する。

このために、可変位相遅延部３６は、図３に示すように、入出力ラインに直列に接続された多数のインバータバッファ６２、６４、６６と、多数のインバータバッファ６２、６４、６６の連結ラインと並列に接続された多数のキャパシタ（Ｃ１〜Ｃｎ）と、ｎビット遅延制御信号（ＤＣＳ）のビット（Ｂ１〜Ｂｎ）によってそれぞれスイッチングされ、多数のキャパシタ（Ｃ１〜Ｃｎ）を多数のインバータバッファ６２、６４、６６の連結ラインに選択的に接続させる多数のスィッチ（Ｓ１〜Ｓｎ）とを備えるキャパシタ遅延ステージで構成される。遅延制御信号（ＤＣＳ）のビット（Ｂ１〜Ｂｎ）によって、多数のインバータバッファ６２、６４、６６と並列に接続されるキャパシタ（Ｃ１〜Ｄｎ）の数に比例して入力信号が遅延されて出力される。したがって、可変位相遅延部３６は、ノア（ＮＯＲ）ゲート３２及びインバータ３４を経由して入力された位相差信号（Ｄ＿ＵＰ、Ｄ＿ＤＯＷＮ）を遅延制御信号（ＤＣＳ）によって決定された遅延量だけ遅延させて出力する。また、可変位相遅延部３６では、単位キャパシタ（Ｃ１〜Ｃｎ）の比を調整することによって位相遅延時間を必要に応じて可変させることができる。

比較部３８であるノアゲート３８は、ノアゲート３２を経由して入力されたアップ／ダウン検出信号（Ｄ＿ＵＰ、Ｄ＿ＤＯＷＮ）と可変位相遅延部３６によって遅延された信号とを比較し、両信号が重畳されないアンロック期間、すなわち、遅延期間を検出してイネーブル信号（ＥＮ）を生成し、イネーブル信号（ＥＮ）をインバータ４０を通してロック検出部４６に出力する。

Ｄ―フリップフロップであるロック検出部４６は、比較部３８からリセット端子（ＲＳＴ）に供給されたイネーブル信号（ＥＮ）に応答して駆動され、入力端子（Ｄ）の入力がいずれも「１」の状態であるとき、出力端子（Ｑ）は「１」を出力し、反転出力端子（ＱＢ）は「０」を出力し、ノアゲート５０は「１」のロック検出信号（ＬＯＣＫ）を出力する。出力端子（Ｑ）の出力は、ロジッグ回路４８を経由して入力端子（Ｄ）にフィードバックされる。クロック端子（ＣＬＫ）と接続されたノアゲート４４は、インバータ４２を経由して入力される基準クロック（ＣＬＫ＿ＲＥＦ）とロック検出信号（ＬＯＣＫ）とを比較し、ロック検出信号（ＬＯＣＫ）がロック状態（「１」）である場合、「０」をクロック端子（ＣＬＫ）に出力し、ロック検出部４６が動作を停止し、ロック出力（ＬＯＣＫ）を維持させる。したがって、ロック検出部４６は、位相差信号の人為的な遅延期間によるイネーブル信号（ＥＮ）に応答し、基準クロック（ＣＬＫ＿ＲＥＦ）からＰＬＬ１０がロック動作をする間、イネーブル期間だけ（すなわち、遅延期間だけ）遅延された後、ロック範囲内にあることを知らせるロック検出信号（ＬＯＣＫ）を出力する。

このように、ジッタ検出部３０は、位相比較器１２からの位相差信号（Ｄ＿ＵＰ、Ｄ＿ＤＯＷＮ）を遅延制御信号（ＤＣＳ）によって人為的に遅延させ、その遅延時間だけ遅延された後、ロック範囲内にあるロック検出信号（ＬＯＣＫ）を生成して出力する。その結果、ロック検出信号（ＬＯＣＫ）の出力によって、遅延制御信号（ＤＣＳ）で設定された遅延量、すなわち、ジッタ量を参考にして、設計者はＰＬＬ１０のロック範囲内にあるジッタ水準を判断することができる。換言すれば、ロック範囲は、位相差信号の遅延時間に従って決定される。

図４Ａ〜図４Ｄは、本発明の実施例に係るＰＬＬのジッタ検出装置において遅延制御信号（ＤＣＳ）でジッタ量を１５０ｐｓに設定した場合、ＰＬＬクロック（ＰＬＬ＿ＣＬＫ）及びロック検出信号（ＬＯＣＫ）をＰＬＬクロック（ＰＬＬ＿ＣＬＫ）の周波数にしたがって示すテスト波形図である。

図４Ａ及び図４Ｂを参照すれば、ＰＬＬ１０から２０ＭＨｚ及び１０４ＭＨｚの周波数を有するＰＬＬクロック（ＣＬＫ＿ＰＬＬ）が安定的に出力されており、ロック検出信号（ＬＯＣＫ）がハイ状態で安定的に出力されているので、ＰＬＬ１０のジッタ量が遅延制御信号（ＤＣＳ）で設定した１５０ｐｓ以下の安定した状態であることが分かる。その一方、図４Ｃを参照すれば、ＰＬＬ１０から１０４ＭＨｚの周波数を有するＰＬＬクロック（ＣＬＫ＿ＰＬＬ）が不安定に出力されており、ロック検出信号（ＬＯＣＫ）がロー状態で不安定に出力されているので、ＰＬＬ１０のジッタ量が遅延制御信号（ＤＣＳ）で設定した１５０ｐｓより非常に大きい不安定な状態であることが分かる。また、図４Ｄを参照すれば、ＰＬＬ１０から１００ＭＨｚの周波数を有するＰＬＬクロック（ＣＬＫ＿ＰＬＬ）が安定的に出力されているが、ロック検出信号（ＬＯＣＫ）がハイ状態とロー状態を繰り返しているので、ＰＬＬ１０のジッタ量が遅延制御信号（ＤＣＳ）で設定した１５０ｐｓより大きい状態であることが分かる。

したがって、本発明は、キャパシタ遅延ステージを用いて遅延制御信号（ＤＣＳ）を通してロック範囲を人為的に調整することによって、テスト時に追加的なジッタ検出装置を利用せずとも効率的にジッタ水準を判断することができる。また、本発明は、キャパシタ遅延ステージを用いて位相遅延を調整することによって、ＰＬＬの発振信号がロック範囲内にあることを検出することができる。また、本発明は、単位キャパシタの比を調整することによって、位相遅延時間を必要に応じて追加することができる。また、本発明は、キャパシタ遅延ステージを用いた簡単な構造でロック範囲によってジッタ水準を判断できるので、受信端のジッタ安定度をテストできる信号発生部の役割をすることによってテスト時間を短縮させることができる。

以上説明した内容を通して、当業者であれば、本発明の技術思想を逸脱しない範囲で多様な変更及び修正が可能であることを理解できるだろう。したがって、本発明の技術的範囲は、明細書の詳細な説明に記載された内容に限定されるものでなく、特許請求の範囲によって定められなければならない。

１０ＰＬＬ
１２比較器
１４電荷ポンプ部
１６ループフィルタ
１８電圧制御発振器
２０分周器
３０ジッタ検出部
３２、３８、５０ノアゲート
３４、４０、４２、６２、６４、６６インバータ
３６可変位相遅延部
４６ロック検出部
４８ロジック回路

Claims

基準クロックとフィードバッククロックとの位相差信号を検出し、その位相差信号によって一定の周波数の発振信号を生成する位相同期ループと、
前記位相差信号を入力遅延制御信号によって遅延させた後、前記位相差信号がロック範囲にあることを示すロック検出信号を出力し、前記ロック検出信号がロック出力を維持するとき、前記入力遅延制御信号に設定される遅延量が前記位相同期ループのジッタ量として用いられるようにするジッタ検出部と
を備え、
前記ジッタ検出部は、
前記位相差信号をノア（ＮＯＲ）演算して出力する第１ノアゲートと、
前記第１の上ゲートの出力を反転させて出力する第１インバータと、
前記入力遅延制御信号によって複数のキャパシタをスイッチングし、前記第１インバータの出力を前記入力遅延制御信号によって遅延させる可変位相遅延部と、
前記第１ノアゲートの出力と前記可変位相遅延部の出力をノア演算することにより前記位相差信号の遅延期間を検出して前記遅延期間を示すイネーブル信号を生成し、そのイネーブル信号を第２インバータを通じて出力する第２ノアゲートと、
第３インバータを通じて入力される前記基準クロックと前記ロック検出信号をノア演算して出力する第３ノアゲートと、
前記第２インバータを通じて供給される前記イネーブル信号をリセット端子に入力し、前記第２ノアゲートの出力をクロック端子に入力し、自身の出力端子からロジック回路を通じてフィードバックされる出力を入力端子に入力し、前記イネーブル信号が示す遅延期間以後に前記ロック検出信号を、反転出力端子及び第４ノアゲートを通じて出力するＤ−フリップフロップと
を備える位相同期ループのジッタ検出装置。
前記可変位相遅延部は、
入出力ラインに直列に接続された複数のインバータバッファと、
前記複数のインバータバッファの連結ラインに並列に接続された複数のキャパシタと、
前記入力遅延制御信号の各ビットに応答して前記複数のキャパシタをそれぞれスイッチングする複数のスィッチと
を備えることを特徴とする、請求項１に記載の位相同期ループのジッタ検出装置。
前記ロック範囲は、前記位相差信号の遅延時間に従って決定される
ことを特徴とする、請求項１または２に記載の位相同期ループのジッタ検出装置。