KR20110078790A

KR20110078790A - 위상 동기 루프의 지터 검출 방법 및 장치

Info

Publication number: KR20110078790A
Application number: KR1020090135688A
Authority: KR
Inventors: 강형원; 정진원
Original assignee: 엘지디스플레이 주식회사
Priority date: 2009-12-31
Filing date: 2009-12-31
Publication date: 2011-07-07
Also published as: JP5112499B2; CN102118161A; CN102118161B; US8179176B2; JP2011139436A; KR101264729B1; US20110156780A1

Abstract

본 발명은 별도의 지터 계측 장비를 사용하지 않고도 위상 동기 루프의 지터 수준을 검출할 수 있는 위상 동기 루프의 지터 검출 방법 및 장치에 관한 것으로, 본 발명의 지터 검출 장치는 기준 클럭과 피드백 클럭의 위상차 신호를 검출하고 그 위상차 신호에 따라 일정한 주파수의 발진 신호를 생성하는 위상 동기 루프와; 입력 지연 제어 신호에 따라 다수의 커패시터를 스위칭하여 상기 PLL로부터의 상기 위상차 신호를 상기 지연 제어 신호에 따라 지연시키는 가변 위상 지연부와; 상기 위상 동기 루프로부터의 상기 위상차 신호와, 상기 가변 위상 지연부에 의해 지연된 위상차 신호를 비교하여 상기 위상차 신호의 지연 기간을 검출하는 비교부와; 상기 비교부로부터 검출된 지연 기간 이후 잠금 범위 내 위치함을 검출하는 잠금 검출부를 구비한다.

PLL, 커패시터 지연단, 지터, 잠금 범위, 잠금 지연 제어 신호

Description

위상 동기 루프의 지터 검출 방법 및 장치{APPARATUS FOR DETECTING JITTER OF PHASE LOCKED LOOP}

본원 발명은 위상 동기 루프 회로에 관한 것으로, 특히 별도의 계측 장비를 사용하지 않고도 위상 동기 루프의 지터 수준을 검출할 수 있는 위상 동기 루프의 지터 검출 방법 및 장치에 관한 것이다.

디지털 데이터를 이용하여 영상을 표시하는 평판 표시 장치로는 액정을 이용한 액정 표시 장치(Liquid Crystal Display; LCD), 불활성 가스의 방전을 이용한 플라즈마 디스플레이 패널(Plasma Display Panel; PDP), 유기 발광 다이오드를 이용한 유기 발광 다이오드(Organic Light Emitting Diode; OLED) 표시 장치 등이 대표적이다.

평판 표시 장치는 화소 매트릭스를 통해 화상을 표시하는 표시 패널과, 표시 패널을 구동하는 패널 드라이버와, 패널 드라이버를 제어하는 타이밍 컨트롤러를 포함한다. 타이밍 컨트롤러는 데이터를 입출력하거나 다양한 신호 처리를 위해 클럭을 이용하며, 외부 클럭과 동기화된 내부 클럭을 생성하기 위하여 위상 동기 루프(Phase Locked Loop; 이하 PLL) 회로를 포함하고 있다. 타이밍 컨트롤러 뿐만 아 니라 PLL 회로는 클럭을 이용하는 다수의 전자 회로에서 필수 부분이다.

PLL 회로를 내장한 전자 회로의 테스트시 PLL의 클럭 지터량을 검출하여 해당 회로의 신뢰도를 판단하거나 수신단 회로의 지터 안정도를 판단한다. 그러나, 종래에는 별도의 지터 계측 장비를 이용하여 전자 회로에 내장된 PLL의 지터량을 검출해야 하므로 테스트 과정이 비효율적이었다.

본 발명이 해결하고자 하는 과제는 별도의 지터 계측 장비를 사용하지 않고도 PLL의 지터 수준을 검출할 수 있는 PLL의 지터 검출 방법 및 장치에 관한 것이다.

본 발명의 실시예에 따른 PLL의 지터 검출 방법은 기준 클럭과 피드백 클럭의 위상차 신호를 검출하고 그 위상차 신호에 따라 일정한 주파수의 발진 신호를 생성하는 위상 동기 루프와; 입력 지연 제어 신호에 따라 다수의 커패시터를 스위칭하여 상기 PLL로부터의 상기 위상차 신호를 상기 지연 제어 신호에 따라 지연시키는 가변 위상 지연부와; 상기 위상 동기 루프로부터의 상기 위상차 신호와, 상기 가변 위상 지연부에 의해 지연된 위상차 신호를 비교하여 상기 위상차 신호의 지연 기간을 검출하는 비교부와; 상기 비교부로부터 검출된 지연 기간 이후 잠금 범위 내 위치함을 검출하는 잠금 검출부를 구비한다.

상기 가변 위상 지연부는 입출력 라인에 직렬 접속된 다수의 인버터 버퍼와; 상기 다수의 인버터 버퍼의 연결 라인에 병렬 접속된 다수의 커패시터와; 상기 지연 제어 신호의 각 비트에 응답하여 상기 다수의 커패시터 각각을 스위칭하는 다수의 스위치를 구비한다.

상기 위상차 신호가 상기 지연 제어 신호에 의해 상기 위상차 신호가 지연된 만큼 상기 잠금 범위로 검출한다.

본 발명에 따른 위상 동기 루프의 지터 검출 방법은 기준 클럭과 피드백 클럭의 위상차 신호를 검출하고 그 위상차 신호에 따라 일정한 주파수의 발진 신호를 생성하는 단계와; 입력 지연 제어 신호에 따라 다수의 커패시터를 스위칭하여 상기 위상차 신호를 상기 지연 제어 신호에 따라 지연시키는 단계와; 상기 위상차 신호와, 상기 지연된 위상차 신호를 비교하여 상기 위상차 신호의 지연 기간을 검출하는 단계와; 상기 검출된 지연 기간 이후 잠금 범위 내 위치함을 검출하는 잠금 검출 신호를 생성하는 단계를 포함한다.

상기 지연 제어 신호의 각 비트에 응답하여 상기 다수의 커패시터 각각을 스위칭하여 상기 위상차 신호의 지연 시간을 결정한다.

본 발명에 따른 PLL의 지터 검출 방법 및 장치는 레지스터값으로 제어되는 커패시터 지연단을 이용하여 잠금 범위를 인위적으로 조정함으로써 테스트시 추가적인 지터 계측 장비를 이용하지 않고도 PLL의 잠금 범위 내에 있는 지터 수준을 검출할 수 있다. 또한, 위상 지연을 통해 지터를 포함할 수 있는 잠금 범위를 제한함에 따라 수신단의 지터 안정도를 테스트할 수 있게 함으로써 테스트 시간을 단축 시킬 수 있다.

도 1은 본 발명의 실시예에 따른 PLL의 지터 검출 장치를 개략적으로 나타낸 블록도이고, 도 2는 도 1에 나타낸 지터 검출부(30)의 내부 구성을 나타낸 회로도이다.

도 1에 나타낸 PLL의 지터 검출 장치는 위상 비교기(12), 전하 펌프부(14), 루프 필터(16), 전압 제어 발진기(18), 분주기(20)를 포함하는 PLL(10)과, PLL(10)의 위상 비교기(12)로부터의 위상차 신호(D_UP, D_DOWN)를 지연 제어 신호(DCS)에 따라 인위적으로 지연시킨 후 잠금 범위 내 위치함을 검출하는 지터 검출부(30)를 구비한다.

위상 비교기(12)는 외부로부터 입력되는 기준 클럭(CLK_REF)과 분주기(20)로부터의 피드백 클럭(CLK_FED)의 위상의 비교하여 위상차 신호, 즉 업 검출 신호(D_UP) 및 다운 검출 신호(D_DOWN)를 생성한다. 위상 비교기(12)는 피드백 클럭(CLK_FED)의 위상이 기준 클럭(CLK_REF)의 위상 보다 느린 경우 그 위상차에 해당하는 업 검출 신호(D_UP)를 생성하여 출력한다. 위상 비교기(12)는 피드백 클럭(CLK_FED)의 위상이 기준 클럭(CLK_REF)의 위상 보다 빠른 경우 그 위상차에 해당하는 다운 검출 신호(D_DOWN)를 생성하여 출력한다.

전하 펌프부(14)는 위상 비교기(12)에서 출력되는 업 검출 신호(D_UP)에 응답하여 포지티브 전하 펌핑 동작을 수행하여 루프 필터(16)로 전하를 공급하고, 다운 검출 신호(D_DOWN)에 응답하여 네거티브 전하 펌핑 동작을 수행하여 루프 필 터(16)에 충전된 전하를 방전시킨다.

루프 필터(16)는 전하 펌프부(14)에 의해 충전된 전하 또는 방전된 전하에 대응하는 발진 제어 전압을 생성하여 전압 제어 발진기(18)로 출력한다. 전하 펌프부(14)에 의해 전하가 충전되면 발진 제어 전압이 상승하고, 전하 펌프부(14)에 의해 전하가 방전되면 발진 제어 전압이 하강한다. 따라서, 전하 펌프부(14) 및 루프 필터(16)는 위상 비교기(12)로부터의 위상차 신호(D_UP, D_DOWN)에 대응하는 발진 제어 전압을 생성하여 출력한다.

전압 제어 발진기(18)는 루프 필터(16)로부터 출력된 발진 제어 전압에 대응하여 일정한 주파수를 갖는 PLL 클럭(CLK_PLL)을 생성하여 출력한다.

분주기(20)는 전압 제어 발진기(18)로부터 피드백된 PLL 클럭(CLK_PLL)을 미리 설정된 분주율로 분주함으로써 피드백 클럭(CLK_FED)을 생성하여 위상 비교기(12)로 피드백시킨다.

PLL(10)은 전술한 동작을 반복함으로써 기준 클럭(CLK_REF)과 동기화된, 즉 위상 잠금된 PLL 클럭(CLK_PLL)을 생성하여 출력한다.

지터 검출부(30)는 위상 비교기(12)로부터 출력된 위상차 신호(D_UP, D_DOWN)를 지연 제어 신호(DCS)에 따라 인위적으로 지연시킨 다음 잠금 범위 내 위치함을 검출하여 잠금 검출 신호(LOCK)를 출력한다. 이에 따라, 설계자는 잠금 검출 신호(LOCK)가 출력에 따라 지연 제어 신호(DCS)로 설정된 지연량, 즉 지터량을 참고하여 PLL(10)의 잠금 범위 내에 있는 지터 수준을 판단할 수 있다.

이를 위하여, 지터 검출부(30)는 도 2에 도시된 바와 같이 위상 비교기(12) 로부터의 위상차 신호(D_UP, D_DOWN)를 지연 제어 신호(DCS)에 따라 지연시키는 가변 위상 지연부(36)와, 위상 비교기(12)로부터의 위상차 신호(D_UP, D_DOWN)와 지연 신호를 비교하여 지연 구간에 대응하는 비잠금(Unlock) 신호, 즉 이네이블 신호(EN)를 생성하여 출력하는 비교부(38)와, 비교부(38)로부터의 이네이블 신호에 응답하여 잠금 검출 신호(LOCK)를 출력하는 잠금 검출부(46)를 구비한다.

위상 비교기(12)로부터의 위상차 신호, 즉 업 검출 신호(D_UP) 및 다운 검출 신호(D_DOWN)는 노어(NOR) 게이트(32) 및 인버터(34)를 경유하여 가변 위상 지연부(36)로 입력된다. 지연 제어 신호(DCS)는 설계자에 의해 미리 설정된 위상 지연량, 즉 지터량으로 레지스터에 저장되어 있다. 가변 위상 지연부(36)는 n비트의 지연 제어 신호(DCS)에 따라 다수의 커패시터를 스위칭하여 위상 지연량을 제어한다.

이를 위하여, 가변 위상 지연부(36)는 도 3에 도시된 바와 같이 입출력 라인에 직렬 접속된 다수의 인버터 버퍼(62, 64, 66)와, 다수의 인버터 버퍼(62, 64, 66)의 연결 라인과 병렬 접속된 다수의 커패시터(C1~Cn)와, n비트 지연 제어 신호(DCS)의 비트(B1~Bn) 각각에 의해 스위칭되어 다수의 커패시터(C1~Cn)를 다수의 인버터 버퍼(62, 64, 66)의 연결 라인에 선택적으로 접속시키는 다수의 스위치(S1~Sn)를 구비하는 커패시터 지연단으로 구성된다. 지연 제어 신호(DCS)의 비트(B1~Bn)에 따라 다수의 인버터 버퍼(62, 64, 66)와 병렬로 접속되는 커패시터(C1~Dn)의 수에 비례하여 입력 신호가 지연되어 출력된다. 따라서, 가변 위상 지연부(36)는 노어(NOR) 게이트(32) 및 인버터(34)를 경유하여 입력된 위상차 신호(D_UP, D_DOWN)를 지연 제어 신호(DCS)에 따라 결정된 지연량 만큼 지연시켜서 출력한다. 또한, 가변 위상 지연부(36)에서는 단위 커패시터 비(C1~Cn)를 조정함에 따라 위상 지연 시간을 필요에 따라 가변시킬 수 있다.

비교부(38)인 노어 게이트(38)는 노어 게이트(32)를 경유하여 입력된 업/다운 검출 신호(D_UP, D_DOWN)와, 가변 위상 지연부(36)에 의해 지연된 신호를 비교하여 양 신호가 중첩되지 않는 비잠금(Unlock) 기간, 즉 지연 기간을 검출하여 이네이블 신호(EN)를 생성하고, 이네이블 신호(EN)를 인버터(40)를 통해 잠금 검출부(46)로 출력한다.

D-플립플롭인 잠금 검출부(46)는 비교부(38)로부터 리셋 단자(RST)로 공급된 이네이블 신호(EN)에 응답하여 구동되고 입력단자(D)의 입력이 모두 "1"인 상태일 때 출력 단자(Q)는 "1"을 출력하고, 반전 출력 단자(QB)가 "0"을 출력하여서 노어 게이트(50)는 "1"의 잠금 검출 신호(LOCK)를 출력한다. 출력 단자(Q)의 출력은 로직 회로(48)을 경유하여 입력 단자(D)로 피드백된다. 클럭 단자(CLK)와 접속된 노어 게이트(44)는, 인버터(42)를 경유하여 입력되는 기준 클럭(CLK_REF)과 잠금 검출 신호(LOCK)와 비교하여 잠금 검출 신호(LOCK)가 잠금 상태("1")인 경우 "0"을 클럭 단자(CLK)로 출력하여서 잠금 검출부(46)가 동작을 멈추고 잠금 출력(LOCK)을 유지하게 한다. 따라서, 잠금 검출부(46)는 위상차 신호의 인위적인 지연 기간에 따른 이네이블 신호(EN)에 응답하여, 기준 클럭(CLK_REF)으로부터 PLL(10)이 잠금 동작을 하는 동안 이네이블 기간 만큼(즉, 지연 기간 만큼) 지연된 이후 잠금 범위 내에 있음을 알려주는 잠금 검출 신호(LOCK)를 출력한다.

이와 같이, 지터 검출부(30)는 위상 비교기(12)로부터의 위상차 신호(D_UP, D_DOWN)를 지연 제어 신호(DCS)에 따라 인위적으로 지연시키고, 그 지연 시간 만큼 지연된 이후에 잠금 범위 내에 있는 잠금 검출 신호(LOCK)를 생성하여 출력한다. 이에 따라, 잠금 검출 신호(LOCK)의 출력에 따라 지연 제어 신호(DCS)로 설정된 지연량, 즉 지터량을 참고하여 설계자는 PLL(10)의 잠금 범위 내에 있는 지터 수준을 판단할 수 있다.

도 4a 내지 도 4c는 본 발명의 실시예에 따른 PLL의 지터 검출 장치에서 지연 제어 신호(DCS)가 150ps로 설정한 경우 PLL 클럭(PLL_CLK) 및 잠금 검출 신호(LOCK)를 PLL 클럭(PLL_CLK)의 주파수에 따라 보여주는 테스트 파형도이다.

도 4a 및 도 4b를 참조하면, PLL(10)이 20MHz 및 104MHz 주파수를 갖는 PLL 클럭(CLK_PLL)를 안정적으로 출력되고 있고, 잠금 검출 신호(LOCK)가 하이 상태로 안정적으로 출력되고 있으므로 PLL(10)의 지터량이 지연 제어 신호(DCS)에서 설정한 150ps 이하로 안정된 상태임을 알 수 있다. 반면에, 도 4c를 참조하면, 104MHz 주파수를 갖는 PLL 클럭(CLK_PLL)가 불안정하게 출력되고 있고, 잠금 검출 신호(LOCK)가 로우 상태로 불안정한 상태를 보여주고 있으므로 PLL(10)의 지터량이 지연 제어 신호(DCS)에서 설정한 150ps 보다 매우 큰 불안정된 상태임을 알 수 있다. 도 4d를 참조하면, PLL(10)이 100MHz 주파수를 갖는 PLL 클럭(CLK_PLL)를 안정적으로 출력되고 있지만, 잠금 검출 신호(LOCK)가 하이 상태와 로우 상태를 반복하고 있으므로 PLL(10)의 지터량이 지연 제어 신호(DCS)에서 설정한 150ps 보다 큰 상태임을 알 수 있다.

따라서, 본 발명은 커패시터 지연단을 이용하여 지연 제어 신호(DCS)를 통해 잠금 범위를 인위적으로 조정함으로써 테스트시 추가적인 지터 검출 장치를 이용하지 않고 효율적으로 지터 수준을 판단할 수 있다. 또한 본 발명은 커패시터 지연단을 이용하여 위상 지연을 조정함에 따라 PLL의 발진 신호가 잠금 범위 내에 있음을 검출할 수 있다. 또한, 본 발명은 단위 커패시터 비를 조정함에 따라 위상 지연 시간을 필요에 따라 추가할 수 있다. 또한 본 발명은 커패시터 지연단을 이용한 간단한 구조로 잠금 범위에 따라 지터 수준을 판단할 수 있으므로 수신단의 지터 안정도를 테스트할 수 있는 신호 발생부의 역할을 함으로써 테스트 시간을 단축시킬 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

도 1은 본 발명의 실시예에 따른 위상 동기 루프의 지터 검출 장치를 개략적으로 나타낸 블록도.

도 2는 도 1에 나타낸 지터 검출부의 상세 구성을 나타낸 회로도.

도 3은 도 2에 나타낸 가변 위상 지연부의 상세 구성을 나타낸 회로도.

도 4a 내지 도 4d는 본 발명에 따른 위상 동기 루프의 지터 검출 장치로부터 출력되는 잠금 검출 신호에 따른 지터량을 보여주는 테스트 파형도.

Claims

기준 클럭과 피드백 클럭의 위상차 신호를 검출하고 그 위상차 신호에 따라 일정한 주파수의 발진 신호를 생성하는 위상 동기 루프와;

입력 지연 제어 신호에 따라 다수의 커패시터를 스위칭하여 상기 PLL로부터의 상기 위상차 신호를 상기 지연 제어 신호에 따라 지연시키는 가변 위상 지연부와;

상기 위상 동기 루프로부터의 상기 위상차 신호와, 상기 가변 위상 지연부에 의해 지연된 위상차 신호를 비교하여 상기 위상차 신호의 지연 기간을 검출하는 비교부와;

상기 비교부로부터 검출된 지연 기간 이후 잠금 범위 내 위치함을 검출하는 잠금 검출부를 구비하는 것을 특징으로 하는 위상 동기 루프의 지터 검출 장치.
청구항 1에 있어서,

상기 가변 위상 지연부는

입출력 라인에 직렬 접속된 다수의 인버터 버퍼와;

상기 다수의 인버터 버퍼의 연결 라인에 병렬 접속된 다수의 커패시터와;

상기 지연 제어 신호의 각 비트에 응답하여 상기 다수의 커패시터 각각을 스위칭하는 다수의 스위치를 구비하는 것을 특징으로 하는 위상 동기 루프의 지터 검출 장치.
청구항 1에 있어서,

상기 위상차 신호가 상기 지연 제어 신호에 의해 상기 위상차 신호가 지연된 만큼 상기 잠금 범위로 검출하는 것을 특징으로 하는 위상 동기 루프의 지터 검출 장치.
기준 클럭과 피드백 클럭의 위상차 신호를 검출하고 그 위상차 신호에 따라 일정한 주파수의 발진 신호를 생성하는 단계와;

입력 지연 제어 신호에 따라 다수의 커패시터를 스위칭하여 상기 위상차 신호를 상기 지연 제어 신호에 따라 지연시키는 단계와;

상기 위상차 신호와, 상기 지연된 위상차 신호를 비교하여 상기 위상차 신호의 지연 기간을 검출하는 단계와;

상기 검출된 지연 기간 이후 잠금 범위 내 위치함을 검출하는 잠금 검출 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 위상 동기 루프의 지터 검출 방법.
청구항 4에 있어서,

상기 지연 제어 신호의 각 비트에 응답하여 상기 다수의 커패시터 각각을 스위칭하여 상기 위상차 신호의 지연 시간을 결정하는 것을 특징으로 하는 위상 동기 루프의 지터 검출 방법.
청구항 4에 있어서,

상기 위상차 신호가 상기 지연 제어 신호에 의해 지연된 만큼 상기 잠금 범위로 검출하는 것을 특징으로 하는 위상 동기 루프의 지터 검출 방법.