KR20210028057A - 클락 데이터 복원 회로와 이를 포함하는 디스플레이 장치 - Google Patents

클락 데이터 복원 회로와 이를 포함하는 디스플레이 장치 Download PDF

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KR20210028057A
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clock signal
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임정필
유경호
이길훈
임현욱
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삼성전자주식회사
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Abstract

본 발명의 실시 형태에 따른 디스플레이 장치는 기준 클락 신호 및, 데이터 신호에 클럭 신호가 임베딩된 데이터 패킷을 출력하는 타이밍 컨트롤러와, 상기 기준 클락 신호와 상기 데이터 패킷을 수신하는 클락 데이터 복원 회로와, 상기 수신된 데이터 패킷에 기초한 화상을 표시하는 디스플레이 패널을 포함하고, 상기 클락 데이터 복원 회로가 상기 타이밍 컨트롤러로부터 상기 기준 클락 신호를 수신할 때, 제1 내부 클락 신호를 이용하여 상기 수신된 기준 클락 신호의 주파수 범위를 검출하고, 상기 검출된 주파수 범위에 따라 상기 클락 데이터 복원 회로의 지터 특성을 결정하는 파라미터를 조절하며, 상기 제1 내부 클락 신호의 주파수를 조절하여 제2 내부 클락 신호를 출력하고, 상기 클락 데이터 복원 회로가 상기 타이밍 컨트롤러로부터 상기 데이터 패킷을 수신할 때, 상기 데이터 패킷으로부터 상기 데이터 신호와 상기 데이터 신호에 동기된 클락 신호를 복원한다.

Description

클락 데이터 복원 회로와 이를 포함하는 디스플레이 장치{CLOCK DATA RECOVERY CIRCUIT AND DISPLAY APPARATUS HAVING THE SAME}
본 발명은 클락 데이터 복원 회로 및 이를 포함하는 디스플레이 장치에 관한 것이다.
디스플레이 장치는 타이밍 컨트롤러로부터 데이터 패킷을 수신하고, 상기 데이터 패킷을 이용하여 화상 표현에 관련된 각종 신호들을 발생할 수 있는 디스플레이 구동 회로(display driving integrated circuit(DDI))를 포함할 수 있다. 디스플레이 장치는 상기 신호들을 이용하여 디스플레이 패널에 화상을 구현할 수 있다.
최근에 디스플레이 장치가 고해상도화 됨에 따라 타이밍 컨트롤러와 상기 DDI 사이에 데이터 패킷을 보다 효율적이고 안정적으로 제공할 수 있는 인터페이스가 요구되고 있다.
특히, 클락 신호와 데이터 신호를 복원하는 클락 데이터 복원 회로의 필요성이 증대되고 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 넓은 동작 주파수 범위를 가지는 클락 데이터 복원 회로를 제공하는 데에 있다.
본 발명의 일 실시 예에 따른 디스플레이 장치는 기준 클락 신호 및, 데이터 신호에 클럭 신호가 임베딩된 데이터 패킷을 출력하는 타이밍 컨트롤러와, 상기 기준 클락 신호와 상기 데이터 패킷을 수신하는 클락 데이터 복원 회로와, 상기 수신된 데이터 패킷에 기초한 화상을 표시하는 디스플레이 패널을 포함하고, 상기 클락 데이터 복원 회로가 상기 타이밍 컨트롤러로부터 상기 기준 클락 신호를 수신할 때, 제1 내부 클락 신호를 이용하여 상기 수신된 기준 클락 신호의 주파수 범위를 검출하고, 상기 검출된 주파수 범위에 따라 상기 클락 데이터 복원 회로의 지터 특성을 결정하는 파라미터를 조절하며, 상기 제1 내부 클락 신호의 주파수를 조절하여 제2 내부 클락 신호를 출력하고, 상기 클락 데이터 복원 회로가 상기 타이밍 컨트롤러로부터 상기 데이터 패킷을 수신할 때, 상기 데이터 패킷으로부터 상기 데이터 신호와 상기 데이터 신호에 동기된 클락 신호를 복원한다.
본 발명의 일 실시 예에 따른 클락 데이터 복원 회로는 기준 클락 신호와 제1 궤환 클락 신호를 수신하고, 상기 기준 클락 신호의 주기가 N번 반복되는 동안 상기 제1 궤환 클락 신호의 상승 에지의 개수를 카운트하며, 상기 카운트 결과에 기초하여 상기 제1 궤환 클락 신호의 주파수 범위를 검출하고, 상기 주파수 범위에 의해 상기 제1 궤환 클락 신호의 주파수가 조절된 제2 궤환 클락 신호를 수신하며, 상기 기준 클락 신호의 주파수와 상기 제2 궤환 클락 신호의 주파수의 차이에 상응하는 제어 코드를 출력하는 자동 주파수 조절기와, 상기 자동 주파수 조절기로부터 상기 제어 코드와 상기 주파수 범위를 수신하고, 상기 주파수 범위를 이용하여 코스 튜닝(coarse tuning)을 수행하여 상기 제2 퀘환 클락 신호를 출력하고, 상기 제어 코드와 제어 전압을 이용하여 파인 튜닝(fine tuning)을 수행하여 상기 기준 클락 신호를 추종하는 제3 궤환 클락 신호를 출력하는 전압 제어 발진기를 포함한다.
본 발명의 일 실시 예에 따른 클락 데이터 복원 회로는 상기 클락 데이터 복원 회로가 기준 클락 신호를 수신할 때, 제1 내부 클락 신호를 이용하여 상기 수신된 기준 클락 신호의 주파수 범위를 검출하는 자동 주파수 조절기와, 상기 주파수 범위에 따라 제2 내부 클락 신호를 출력하고, 제어 전압에 기초하여 상기 기준 클락 신호를 추종하는 제3 내부 클락 신호를 출력하는 전압 제어 발진기와, 상기 기준 클락 신호와 상기 제2 내부 클락 신호 사이의 위상 차이에 대응하는 위상 제어 신호에 응답하여 출력하는 전류의 전류량을 결정하는 전하 펌프와, 상기 전하 펌프로부터 출력되는 전류에 기초하여 상기 제어 전압을 상기 전압 제어 발진기로 출력하는 루프 필터를 포함하고, 상기 검출된 주파수 범위에 따라 상기 클락 데이터 복원 회로의 지터 특성을 결정하는 파라미터를 조절한다.
본 발명의 일 실시 예에 따르면, 클락 데이터 복원 회로는 타이밍 컨트롤러로부터 수신되는 기준 클락 신호의 주파수 범위를 결정하고, 결정된 주파수 범위 별로 적절한 지터(jitter)와 안정도(stability)를 갖도록 클락 데이터 복원 회로의 파라미터를 조절할 수 있다. 따라서, 고속 동작 영역에 최적화된 클락 데이터 복원 회로는 저속 동작 영역에서도 지터 특성을 유지할 수 있으므로, 넓은 동작 주파수 범위를 가지는 클락 데이터 복원 회로를 제공할 수 있는 효과가 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명이 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 디스플레이 시스템을 설명하기 위한 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 디스플레이 장치를 설명하기 위한 블록도이다.
도 3은 본 발명의 일 실시 예에 따른 CDR 회로를 설명하기 위한 블록도이다.
도 4는 본 발명의 일 실시 예에 따른 위상 검출기의 동작을 설명하기 위한 타이밍 다이어그램이다.
도 5는 본 발명의 일 실시 예에 따른 전압 제어 발진기에서 주파수를 튜닝하는 방법을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시 예에 따른 위상 검출기와 병렬화기의 동작을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시 예에 따른 자동 주파수 조절기를 설명하기 위한 블록도이다.
도 8은 본 발명의 일 실시 예에 따른 카운터의 동작을 설명하기 위한 그래프이다.
도 9는 본 발명의 일 실시 예에 따른 주파수 검출부의 동작을 설명하기 위한 그래프이다.
도 10은 본 발명의 일 실시 예에 따른 전압 제어 발진기에서 주파수를 튜닝하는 방법을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시 예에 따른 루프 필터의 파라미터를 조절하는 방법을 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시 예에 따른 루프 필터의 파라미터를 조절하는 방법을 설명하기 위한 도면이다.
도 13은 본 발명의 일 실시 예에 따른 전압 제어 발진기의 파라미터를 조절하는 방법을 설명하기 위한 도면이다.
도 14는 본 발명의 일 실시 예에 따른 전하 펌프의 파라미터를 조절하는 방법을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시 예에 따른 디스플레이 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 디스플레이 시스템(1)은 TV, 태블릿(tablet), 스마트 폰(smartphone) 등으로 구현될 수 있다. 디스플레이 시스템(1)은 외부 장치(2), 어플리케이션 프로세서(application processor(AP); 3), 타이밍 컨트롤러(4), 및 디스플레이 장치(5)를 포함할 수 있다.
외부 장치(2)는 셋탑 박스(set-top box), 컴퓨터(PC), 랩탑(laptop) 등을 포함할 수 있다. 외부 장치(2)는 AP(3)와 연결되고, 중앙 서버로부터 영상 신호 등의 정보를 수신하여 AP(3)로 전달하는 역할을 수행할 수 있다.
타이밍 컨트롤러(4)는 AP(3)로부터 영상 신호와 제어 신호를 입력받을 수 있다. 타이밍 컨트롤러(4)는 상기 영상 신호와 상기 제어 신호를 이용하여 데이터 패킷을 생성할 수 있다. 상기 데이터 패킷은 데이터 신호에 클럭 신호가 임베딩(embedding)될 수 있다. 타이밍 컨트롤러(4)는 상기 데이터 패킷을 디스플레이 장치(5)로 제공할 수 있다.
디스플레이 장치(5)는 유기 발광 표시 장치(organic light emitting diode display)(OLED) 또는 액정 표시 장치(liquid crystal display)(LCD) 일 수 있으나 이에 한정되는 것은 아니다.
디스플레이 장치(5)는 타이밍 컨트롤러(4)로부터 데이터 패킷을 수신할 수 있다. 디스플레이 장치(5)는 상기 데이터 패킷을 이용하여 화상 표현에 관련된 각종 신호들을 발생할 수 있다. 디스플레이 장치(5)는 디스플레이 패널에 화상을 구현할 수 있다.
본 명세서에서는 타이밍 컨트롤러(4)와 디스플레이 장치(5)가 별개로 분리된 것으로 도시하였으나, 디스플레이 장치(5)에 타이밍 컨트롤러(4)가 포함될 수도 있다.
본 발명의 일 실시 예에 따르면, 타이밍 컨트롤러(4)로부터 출력되는 데이터 패킷은 넓은 범위의 주파수를 가질 수 있다. 디스플레이 장치(5)는 상기 데이터 패킷을 수신하는 클락 데이터 복원 회로를 포함할 수 있다. 클락 데이터 복원 회로는 상기 데이터 패킷으로부터 데이터 신호와 클락 신호를 복원할 수 있다. 상기 데이터 패킷이 넓은 범위의 주파수를 가질 때, 상기 클락 데이터 복원 회로에 의해 복원된 클락 신호의 지터 특성이 유지되기 어렵다. 본 발명은 클락 데이터 복원 회로에 입력 데이터의 주파수 범위를 검출하는 주파수 검출부를 추가할 수 있다. 따라서, 본 발명의 클락 데이터 복원 회로는 외부 신호 없이도 넓은 입력 주파수 범위에서 지터 특성을 고르게 유지할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 디스플레이 장치를 설명하기 위한 블록도이다.
도 2를 참조하면, 디스플레이 장치(10)는 타이밍 컨트롤러(20), 데이터 구동부(30), 및 디스플레이 패널(40)을 포함할 수 있다. 데이터 구동부(30)는 복수의 DDI(display driving integrated circuit)들(DDI1-DDI4)을 포함할 수 있다. 예컨대, 디스플레이 패널(40)은 4개 미만의 영역 또는 4개 이상의 영역으로 구분될 수 있다. 데이터 구동부(30)는 디스플레이 패널(40)에 사용된 유리 기판 위에 직접 붙이거나, 디스플레이 패널(30)에 유연한 필름을 덧대어 붙일 수 있다.
실시 예에 따라, 타이밍 컨트롤러(20)는 복수의 DDI들(DDI1-DDI4) 각각에 포함될 수 있다.
타이밍 컨트롤러(20)는 초기 트레이닝 모드에서 기준 클락 신호를 데이터 구동부(30)로 제공할 수 있다. 데이터 구동부(30)는 내부 클락 신호와 상기 기준 클락 신호가 위상이 동기되면, 위상 동기 루프(phase locked loop(PLL)) 회로를 락(lock)시킬 수 있다.
타이밍 컨트롤러(20)가 데이터 구동부(30)로부터 상기 PLL 회로가 락 되었음을 나타내는 신호를 수신하면, 타이밍 컨트롤러(20)는 데이터 패킷을 데이터 구동부(30)로 제공할 수 있다. 상기 데이터 패킷은 데이터 신호에 클럭 신호가 임베딩될 수 있다.
디스플레이 패널(40)은 복수의 영역들(R1-R4)로 구분될 수 있다. 설명의 편의 상 도 2에서는 디스플레이 패널(40)이 4개의 영역들(R1-R4)로 구분된 것으로 도시하였으나 이에 한정되는 것은 아니다. 복수의 DDI들(DDI1-DDI4) 각각은 디스플레이 패널(40)의 4개의 영역들(R1-R4) 중에서 대응되는 영역을 제어할 수 있다. 복수의 DDI들(DDI1-DDI4) 각각은 상기 데이터 패킷에 기초하여 디스플레이 패널(40)의 대응되는 영역(R1-R4)에 화상을 표시할 수 있다.
복수의 DDI들(DDI1-DDI4) 각각은 수신 회로(RX1-RX4)를 포함할 수 있다. 각 수신 회로(RX1-RX4)는 클락 데이터 복원(clock and data recovery, CDR) 회로를 포함할 수 있다. CDR 회로는 타이밍 컨트롤러(20)로부터 기준 클락 신호를 수신할 때, 내부 클락 신호와 상기 기준 클락 신호의 위상을 동기시키고, PLL 회로를 락 시킬 수 있다.
타이밍 컨트롤러(20)가 CDR 회로로부터 상기 PLL 회로가 락 되었음을 나타내는 신호를 수신하면, 타이밍 컨트롤러(20)는 데이터 패킷을 상기 CDR 회로로 제공할 수 있다. CDR 회로는 타이밍 컨트롤러(20)로부터 데이터 패킷을 수신할 때, 수신된 데이터 패킷으로부터 데이터 신호와 상기 데이터 신호에 동기된 클락 신호를 복원할 수 있다. CDR 회로는 복원된 데이터 신호와 복원된 클락 신호를 DDI에 포함된 로직 회로로 전송할 수 있다.
일반적으로 CDR 회로는 고속 동작 영역에 최적화될 수 있다. 디스플레이의 해상도와 프레임 레이트(frame rate) 등에 따라서 타이밍 컨트롤러가 CDR 회로로 전송하는 데이터 량이 달라질 수 있다. 예컨대, 해상도가 높을수록 데이터 량이 증가하므로 CDR 회로는 고속 동작 영역에서 동작할 수 있다. 종래에는 고속 동작 영역에서 최적회된 CDR 회로는 저속 동작 영역에서 큰 지터를 유발할 수 있다. 따라서, CDR 회로는 데이터를 복원할 때 에러를 발생시킬 수 있다.
본 발명의 일 실시 예에 따른 CDR 회로는 입력되는 데이터로부터 상기 데이터의 주파수 범위를 검출하고, 검출된 주파수 범위를 이용하여 CDR 회로의 파라미터를 상기 주파수 범위에 맞게 변경할 수 있다. CDR 회로는 입력되는 주파수 범위에 따라 파라미터가 조절되므로, CDR 회로는 수신되는 데이터가 넓은 주파수 범위를 가지더라도 복원될 클럭 신호의 지터를 최소화할 수 있다. 따라서, CDR 회로는 넓은 동작 주파수 범위를 가질 수 있다.
도 3은 본 발명의 일 실시 예에 따른 CDR 회로를 설명하기 위한 블록도이고, 도 4는 본 발명의 일 실시 예에 따른 위상 검출기의 동작을 설명하기 위한 타이밍 다이어그램이고, 도 5는 본 발명의 일 실시 예에 따른 전압 제어 발진기에서 주파수를 튜닝하는 방법을 설명하기 위한 도면이고, 도 6은 본 발명의 일 실시 예에 따른 위상 검출기와 병렬화기의 동작을 설명하기 위한 도면이다.
도 3을 참조하면, CDR 회로(100)는 자동 주파수 조절기(automatic frequency controller(AFC); 110), 위상 검출기(phase detector(PD); 120), 전하 펌프(charge pump(CP); 130), 루프 필터(loop filter(LF); 140), 전압 제어 발진기(voltage controlled oscillator(VCO); 150), 및 병렬화기(deserializer(DES); 160)를 포함할 수 있다. PLL 회로는 PD(120), CP(130), LF(140), 및 VCO(150)를 포함할 수 있다. 다시 말해, CDR 회로(100)는 PLL 회로를 포함할 수 있다.
CDR 회로(100)는 초기 트레이닝 모드에서, 타이밍 컨트롤러(TC)로부터 기준클락 신호(CK_REF)를 수신할 수 있다. CDR 회로(100)는 기준 클락 신호(CK_REF)와 내부 클락 신호(CK_VCO1~CK_VCO3)의 위상을 동기시킬 수 있다. 클락 신호(CK_REF)와 내부 클락 신호(CK_VCO1~CK_VCO3)의 위상이 동기되면, PLL 회로를 락시킬 수 있다.
상기 PLL 회로가 락되면, CDR 회로(100)는 타이밍 컨트롤러(TC)로부터 데이터 패킷을 수신할 수 있다. 상기 데이터 패킷은 데이터 신호에 클럭 신호가 임베딩될 수 있다. CDR 회로(100)는 정상 동작 모드에서 상기 데이터 패킷으로부터 데이터 신호와 상기 데이터 신호에 동기된 클락 신호를 복원할 수 있다.
본 명세서에서는 CDR 회로(100)가 초기 트레이닝 모드에서 타이밍 컨트롤러(TC)로부터 기준 클락 신호(CK_REF)를 수신할 때, 기준 클락 신호(CK_REF)의 주파수 범위를 검출하고, 검출된 주파수 범위에 맞게 CDR 회로(100)의 파라미터를 변경하는 동작을 중심으로 설명한다. CDR 회로(100)는 변경된 파라미터에 기초하여 기준 클락 신호(CK_REF)를 추종하는 내부 클락 신호를 생성할 수 있다.
AFC(110)는 타이밍 컨트롤러(TC)로부터 출력된 기준 클락 신호(CK_REF)와 VCO(150)로부터 출력된 제1 내부 클락 신호(CK_VCO1)를 수신할 수 있다. AFC(110)는 제1 내부 클락 신호(CK_VCO1)를 이용하여 기준 클락 신호(CK_REF)의 주파수 범위(FB)를 결정할 수 있다. AFC(110)는 기준 클락 신호(CK_REF)의 주파수 범위(FB)를 CP(130), LF(140), 및 VCO(150)로 출력할 수 있다.
따라서, CDR 회로(100)는 기준 클락 신호(CK_REF)의 주파수 범위(FB)를 이용하여 CP(130), LF(140), 및 VCO(150) 각각의 파라미터를 제어할 수 있다. 예컨대 상기 파라미터는 CP(130)로부터 출력되는 전류의 량(ICP), LF(140)의 저항(RLF), LF(140)의 커패시턴스(CLF) 및, VCO(150)의 이득(KVCO)을 포함할 수 있다. 즉, CDR 회로(100)는 기준 클락 신호(CK_REF)의 주파수 범위(FB)를 이용하여 코스 튜닝(coarse tuning)을 수행할 수 있다. VCO(150)는 기준 클락 신호(CK_REF)의 주파수 범위(FB)에 응답하여 제2 내부 클락 신호(CK_VCO2)를 출력할 수 있다. VCO(150)가 주파수 범위(FB)에 응답하여 제2 내부 클락 신호(CK_VCO2)를 결정하는 방법은 도 9를 참조하여 상세히 설명될 것이다.
PD(120)는 타이밍 컨트롤러(TC)로부터 출력된 기준 클락 신호(CK_REF)와 VCO(150)로부터 출력된 제2 내부 클락 신호(CK_VCO2)를 수신할 수 있다. PD(120)는 기준 클락 신호(CK_REF)와 제2 내부 클락 신호(CK_VCO2) 사이의 위상 차이에 상응하는 위상 제어 신호(UP, DOWN)를 출력할 수 있다.
도 4의 (a)에 도시된 바와 같이, 제2 내부 클락 신호(CK_VCO2)가 기준 클락 신호(CK_REF)보다 위상이 느리면, PD(120)는 기준 클락 신호(CK_REF)의 위상을 앞당기기 위한 업(UP) 펄스 신호를 발생할 수 있다. 업(UP) 펄스 신호는 기준 클락 신호(CK_REF)의 상승 에지와 제2 내부 클락 신호(CK_VCO2)의 상승 에지 사이에서 나타날 수 있다.
도 4의 (b)에 도시된 바와 같이, 제2 내부 클락 신호(CK_VCO2)가 기준 클락 신호(CK_REF)보다 위상이 빠르면, PD(120)는 기준 클락 신호(CK_REF)의 위상을 지연시키기 위한 다운(DOWN) 펄스 신호를 발생할 수 있다. 다운(DOWN) 펄스 신호는 제2 내부 클락 신호(CK_VCO2)의 상승 에지와 기준 클락 신호(CK_REF)의 상승 에지 사이에서 나타날 수 있다.
다시 도 3을 참조하면, CP(130)는 제1 위상 제어 신호(UP)에 응답하여 소정의 전류(또는 전하)를 LF(140)의 커패시터(CLF)에 충전할 수 있다. CP(130)는 제2 위상 제어 신호(DOWN)에 응답하여 LF(140)의 커패시터(CLF)에 저장된 전류(또는 전하)를 방전할 수 있다. LF(140)는 CP(130)에서 출력되는 전류의 전류량에 따라 VCO(150)로 출력되는 제어 전압(VC)을 가변시킬 수 있다.
AFC(110)는 타이밍 컨트롤러(TC)로부터 출력된 기준 클락 신호(CK_REF)와 VCO(150)로부터 출력된 제2 내부 클락 신호(CK_VCO2)를 수신할 수 있다. AFC(110)는 기준 클락 신호(CK_REF)의 주파수와 제2 내부 클락 신호(CK_VCO2)의 주파수의 차이에 상응하는 제어 코드(CODE)를 출력할 수 있다. 제어 코드(CODE)는 n개의 비트로 구성될 수 있다.
VCO(150)는 AFC(110)로부터 제어 코드(CODE)를 수신할 수 있고, LF(140)로부터 제어 전압(VC)을 수신할 수 있다. VCO(150)는 제어 코드(CODE)와 제어 전압(VC)에 응답하여 기준 클락 신호(CK_REF)를 추종하는 제3 내부 클락 신호(CK_VCO3)를 출력할 수 있다. 즉, VCO(150)는 제어 코드(CODE)와 제어 전압(VC)을 이용하여 파인 튜닝(fine tuning)을 수행하여 제3 내부 클락 신호(CK_VCO3)를 출력할 수 있다.
도 3과 도 5를 참조하면, VCO(150)는 AFC(110)로부터 제어 코드(CODE)를 수신할 수 있고, LF(140)로부터 제어 전압(VC)을 수신할 수 있다. 일례로, 제어 코드(CODE)는 제2 제어 코드(CODE2)이고, 제어 전압(VC)은 제1 제어 전압(V1)일 수 있다. VCO(150)는 제2 제어 코드(CODE2)와 제1 제어 전압(V1)에 응답하여 제1 주파수(f1)를 갖는 제3 내부 클락 신호(CK_VCO3)를 출력할 수 있다.
실시 예에 따라, PD(120)의 위상 제어 신호(UP, DOWN)에 따라 제어 전압(VC)이 변할 수 있다. 예컨대, 제2 내부 클락 신호(CK_VCO2)가 기준 클락 신호(CK_REF)보다 위상이 느리면, 즉 PD(120)가 제1 위상 제어 신호(UP)를 출력하면, 제어 전압(VC)은 제2 제어 전압(V2)으로 변할 수 있다. VCO(150)는 제2 제어 코드(CODE2)와 제2 제어 전압(V2)에 응답하여 제2 주파수(f2)를 갖는 제3 내부 클락 신호(CK_VCO3)를 출력할 수 있다.
반대로, 제2 내부 클락 신호(CK_VCO2)가 기준 클락 신호(CK_REF)보다 위상이 빠르면, 즉 PD(120)가 제2 위상 제어 신호(DOWN)를 출력하면, 제어 전압(VC)은 제3 제어 전압(V3)으로 변할 수 있다. VCO(150)는 제2 제어 코드(CODE2)와 제3 제어 전압(V3)에 응답하여 제3 주파수(f3)를 갖는 제3 내부 클락 신호(CK_VCO3)를 출력할 수 있다.
다시 도 3을 참조하면, 기준 클락 신호(CK_REF)의 주파수와 제3 내부 클락 신호(CK_VCO3)의 주파수가 동일하면, 제3 내부 클락 신호(CK_VCO3)의 주파수는 기준 클락 신호(CK_REF)의 주파수에 락(lock) 될 수 있다.
CDR 회로(100)가 타이밍 컨트롤러(TC)로 제3 내부 클락 신호(CK_VCO3)의 주파수가 기준 클락 신호(CK_REF)의 주파수에 락(lock) 되었음을 알리면, 타이밍 컨트롤러(TC)는 CDR 회로(100)로 데이터 패킷을 전송할 수 있다.
PD(120)는 타이밍 컨트롤러(TC)로부터 데이터 패킷을 수신할 수 있다. PD(120)는 VCO(150)로부터 제3 내부 클락 신호(CK_VCO3)를 수신할 수 있다. PD(120)는 제3 내부 클락 신호(CK_VCO3)를 이용하여 데이터 패킷으로부터 데이터 신호를 샘플링할 수 있다. PD(120)는 샘플링된 데이터 신호(SDATA)와 제3 내부 클락 신호(CK_VCO3)를 DES(160)로 출력할 수 있다.
DES(160)는 샘플링된 데이터 신호(SDATA)와 제3 내부 클락 신호(CK_VCO3)를 이용하여 데이터 신호와 클락 신호를 복원할 수 있다. DES(160)는 복원된 데이터 신호와 복원된 클락 신호를 DDI의 로직으로 출력할 수 있다. 도 6에 도시한 일 실시예에서 복원된 데이터 신호는 RDATA로 표시될 수 있고, 복원된 클락 신호는 RCK로 표시될 수 있다.
도 3과 도 6을 함께 참조하면, 전압 제어 발진기(VCO)는 인버터 결합을 이용한 5단의 링 발진기일 수 있다. 각 단에서 출력되는 클락 신호는 동일한 위상 차이를 가질 수 있다. PD(120)는 각 단에서 출력되는 클락 신호에 응답하여 데이터 패킷으로부터 데이터 신호를 샘플링할 수 있다.
DES(160)는 PD(120)로부터 샘플링된 데이터 신호(SDATA)와 제3 내부 클락 신호(CK_VCO3)를 수신할 수 있다. DES(160)는 샘플링된 데이터 신호(SDATA)를 병렬화할 수 있다. DES(160)는 병렬화된 데이터 신호(RDATA)와 데이터 신호(RDATA)에 동기된 클락 신호(RCK)를 생성할 수 있다. DES(160)는 복원된 데이터 신호(RDATA)와 복원된 클락 신호(RCK)를 DDI의 로직으로 출력할 수 있다.
본 발명의 일 실시 예에 따르면, AFC(110)는 제1 내부 클락 신호(CK_VCO1)를 이용하여 기준 클락 신호(CK_REF)의 주파수 범위(FB)를 결정할 수 있다. AFC(110)는 기준 클락 신호(CK_REF)의 주파수 범위(FB)를 CP(130), LF(140), 및 VCO(150)로 출력할 수 있다. 따라서, CDR 회로(100)는 기준 클락 신호(CK_REF)의 주파수 범위(FB)를 이용하여 CP(130), LF(140), 및 VCO(150) 각각의 파라미터를 제어할 수 있다. 기준 클락 신호(CK_REF)의 주파수 범위(FB)에 따라 CDR 회로(100)의 파라미터가 조절되므로, CDR 회로(100)는 수신되는 데이터가 넓은 주파수 범위를 가지더라도 복원될 클럭 신호의 지터를 최소화할 수 있다. 따라서, 복원된 클락 신호는 안정될 수 있고, CDR 회로(100)는 넓은 동작 주파수 범위를 가질 수 있다.
도 7은 본 발명의 일 실시 예에 따른 자동 주파수 조절기를 설명하기 위한 블록도이고, 도 8은 본 발명의 일 실시 예에 따른 카운터의 동작을 설명하기 위한 그래프이고, 도 9는 본 발명의 일 실시 예에 따른 주파수 검출부의 동작을 설명하기 위한 그래프이고, 도 10은 본 발명의 일 실시 예에 따른 전압 제어 발진기에서 주파수를 튜닝하는 방법을 설명하기 위한 도면이다.
도 7을 참조하면, 자동 주파수 조절기(200)는 컨트롤러(210), 카운터(220), 연속 근사부(230), 및 주파수 검출부(240)를 포함할 수 있다.
도 7과 도 8을 참조하면, 컨트롤러(210)는 타이밍 컨트롤러(TC)로부터 기준 클락 신호(CK_REF)를 수신할 수 있다. 컨트롤러(210)는 기준 클락 신호(CK_REF)의 주기가 N번 반복되는 시간(T)을 결정할 수 있다. 컨트롤러(210)는 기준 클락 신호(CK_REF)의 주기가 N번 반복되는 시간(T)에 기초하여 펄스 폭(T)을 갖는 펄스(CNT_EN)를 출력할 수 있다. 예컨대, 기준 클락 신호(CK_REF)의 주기가 1s이고 N=100이면, 컨트롤러(210)는 기준 클락 신호(CK_REF)의 주기가 100번 반복되는 시간(T=100s)을 결정할 수 있다. 컨트롤러(210)는 100s의 펄스 폭(T)을 갖는 펄스(CNT_EN)를 출력할 수 있다.
카운터(220)는 컨트롤러(210)로부터 카운터 리셋 신호(CNT_Rb)를 수신할 수 있다. 카운터(220)는 카운터 리셋 신호(CNT_Rb)에 응답하여 리셋될 수 있다. 카운터(220)는 전압 제어 발진기(VCO)로부터 제1 내부 클락 신호(CK_VCO1)를 수신할 수 있다. 카운터(220)는 T 시간 동안 입력되는 제1 내부 클락 신호(CK_VCO1)의 상승 에지의 수를 카운트하고, 카운트 값(CNT)을 출력할 수 있다. 예컨대, 제1 내부 클락 신호(CK_VCO1)의 주기가 2s 이면, 카운터(220)는 100s 동안 입력되는 제1 내부 클락 신호(CK_VCO1)의 상승 에지의 카운트 값(M=50)을 출력할 수 있다.
도 7과 도 9를 참조하면, 주파수 검출부(240)는 타이밍 컨트롤러(210)로부터 주파수 검출 클락 신호(CK_FD)를 수신할 수 있다. 주파수 검출부(240)는 주파수 검출 클락 신호(CK_FD)에 응답하여 카운터(220)로부터 카운트 값(CNT)을 수신할 수 있다. 주파수 검출부(240)는 카운트 값(M)에 기초하여 기준 클락 신호(CK_REF)의 주파수 범위(frequency band(FB))를 검출할 수 있다.
예컨대, 카운트 값(M)이 기준 클락 신호(CK_REF)의 주기가 반복되는 횟수의 절반(N/2)보다 작으면, 주파수 검출부(240)는 주파수 범위(FB)를 1.35GHz 이상의 제1 주파수 범위(FB0)로 판단할 수 있다.
카운트 값(M)이 기준 클락 신호(CK_REF)의 주기가 반복되는 횟수의 절반(N/2)보다 크고, 기준 클락 신호(CK_REF)의 주기가 반복되는 횟수(N)보다 작으면, 주파수 검출부(240)는 주파수 범위(FB)를 0.90GHz ~ 1.80GHz 범위의 제2 주파수 범위(FB1)로 판단할 수 있다.
카운트 값(M)이 기준 클락 신호(CK_REF)의 주기가 반복되는 횟수(N)보다 크고, 기준 클락 신호(CK_REF)의 주기가 반복되는 횟수의 두배(2N)보다 작으면, 주파수 검출부(240)는 주파수 범위(FB)를 0.45GHz ~ 1.35GHz 범위의 제3 주파수 범위(FB2)로 판단할 수 있다.
카운트 값(M)이 기준 클락 신호(CK_REF)의 주기가 반복되는 횟수의 두배(2N)보다 크면, 주파수 검출부(240)는 주파수 범위(FB)를 0.1GHz ~ 0.90GHz 범위의 제4 주파수 범위(FB3)로 판단할 수 있다.
카운트 값(M)이 기준 클락 신호(CK_REF)의 주기가 반복되는 횟수(N)보다 클수록 저주파수 범위라고 판단할 수 있고, 카운트 값(M)이 기준 클락 신호(CK_REF)의 주기가 반복되는 횟수(N)보다 작을수록 고주파수 범위라고 판단할 수 있다.
전압 제어 발진기(VCO)는 주파수 검출부(240)로부터 기준 클락 신호(CK_REF)의 주파수 범위(FB)를 수신할 수 있다. 예컨대, 도 10에 도시된 바와 같이 주파수 범위(FB)가 제2 주파수 범위(FB1)일 때, 전압 제어 발진기(VCO)는 0.90GHz ~ 1.80GHz 범위의 중간값인 1.35GHz의 주파수를 갖는 제2 내부 클락 신호(CK_VCO2)를 출력할 수 있다.
다시 도 7을 참조하면, 카운터(220)는 VCO(150)로부터 기준 클락 신호(CK_REF)의 주파수 범위(FB)에 응답하여 생성된 제2 내부 클락 신호(CK_VCO2)를 수신할 수 있다. 카운터(220)는 타이밍 컨트롤러(TC)로부터 출력된 기준 클락 신호(CK_REF)의 주파수와 제2 내부 클락 신호(CK_VCO2)의 주파수를 비교할 수 있다. 일례로, 카운터(220)는 제2 내부 클락 신호(CK_VCO2)의 주파수가 기준 클락 신호(CK_REF)의 주파수보다 작으면 로직 “1”을 출력할 수 있다(MSB = 1). 반대로, 카운터(220)는 제2 내부 클락 신호(CK_VCO2)의 주파수가 기준 클락 신호(CK_REF)의 주파수보다 크면 로직 “0”을 출력할 수 있다(MSB = 0).
연속 근사부(230)는 타이밍 컨트롤러(210)로부터 인에이블 신호(AFC_START)와 출력 타이밍 신호(AFC BAND)를 수신할 수 있다. 연속 근사부(230)는 인에이블 신호(AFC START)에 응답하여 인에이블 될 수 있다. 인에이블 된 연속 근사부(230)는 카운터(220)로부터 최상위 비트(MSB)를 수신할 수 있다.
연속 근사부(230)는 최상위 비트(MSB)에 기초하여 기준 클락 신호(CK_REF)의 주파수와 제2 내부 클락 신호(CK_VCO2)의 주파수 사이의 차이에 상응하는 제어코드(CODE)를 생성할 수 있다. 예컨대, 최상위 비트(MSB)가 로직 “1”이면, 제2 내부 클락 신호(CK_VCO2)의 주파수를 증가시킬 수 있다. 반대로, 최상위 비트(MSB)가 로직 “0”이면, 제2 내부 클락 신호(CK_VCO2)의 주파수를 감소시킬 수 있다. 연속 근사부(230)는 제2 내부 클락 신호(CK_VCO2)의 주파수가 기준 클락 신호(CK_REF)의 주파수와 동일해질 때까지 제2 내부 클락 신호(CK_VCO2)의 주파수를 증가 또는 감소시킬 수 있다. 연속 근사부(230)는 제2 내부 클락 신호(CK_VCO2)의 주파수를 증가 또는 감소시키는 동작을 통해 기준 클락 신호(CK_REF)의 주파수와 제2 내부 클락 신호(CK_VCO2)의 주파수의 차이에 상응하는 제어 코드(CODE)를 출력할 수 있다.
연속 근사부(230)는 출력 타이밍 신호(AFC BAND)에 응답하여 제어 코드(CODE)를 출력할 수 있다. 연속 근사부(230)는 제어 코드(CODE)와 함께 종료 신호(AFC_END)를 출력할 수 있다. 연속 근사부(230)는 종료 신호(AFC_END)를 타이밍 컨트롤러(210)로 출력할 수 있다. 종료 신호(AFC_END) 제2 내부 클락 신호(CK_VCO2)의 주파수가 기준 클락 신호(CK_REF)의 주파수에 맞춰졌음을 나타내는 신호일 수 있다.
전압 제어 발진기(VCO)는 연속 근사부(230)로부터 제어 코드(CODE)를 수신할 수 있다. 예컨대, 도 10에 도시된 바와 같이 주파수 범위(FB)가 제2 주파수 범위(FB1)이고, 제어 코드(CODE)가 제2 제어 코드(CODE2)일 때, 전압 제어 발진기는 제2 제어 코드(CODE2)와 제어 전압을 이용하여 파인 튜닝을 수행하고 제3 내부 클락 신호(CK_VCO3)를 출력할 수 있다.
본 발명의 일 실시 예에 따르면 CDR 회로는 기준 클락 신호(CK_REF)의 주파수 범위(FB)를 결정할 수 있다. 기준 클락 신호(CK_REF)의 주파수 범위(FB) 별로 적절한 지터와 안정도를 갖도록 CDR 회로의 파라미터를 조절할 수 있다. 따라서, 고속 동작 영역에 최적화된 CDR 회로는 저속 동작 영역에서도 지터 특성을 유지할 수 있다.
도 11은 본 발명의 일 실시 예에 따른 루프 필터의 파라미터를 조절하는 방법을 설명하기 위한 도면이다.
도 11을 참조하면, 루프 필터(LF)는 기준 클락 신호의 주파수 범위(FB)를 이용하여 코스 튜닝을 수행할 수 있다. 코스 튜닝 된 루프 필터(LF)는 전압 제어 발진기(VCO)로 제어 전압(VC)을 출력할 수 있다. 전압 제어 발진기(VCO)는 루프 필터(LF)로부터 제어 전압(VC)을 수신할 수 있고, 자동 주파수 조절 조절기(AFC)로부터 제어 코드(CODE)를 수신할 수 있다. 전압 제어 발진기(VCO)는 제어 코드(CODE)와 제어 전압(VC)을 이용하여 파인 튜닝을 수행하여 기준 클락 신호를 추종하는 내부 클락 신호를 출력할 수 있다.
이하, 루프 필터(LF)의 파라미터를 조절하는 방법을 설명하기로 한다.
루프 필터(LF)는 저항(RLF)과 제1 내지 제3 커패시터들(CLF1~CLF3)을 포함할 수 있다. 제1 내지 제3 커패시터들(CLF1~CLF3)은 서로 병렬로 연결될 수 있다. 병렬로 연결된 제1 내지 제3 커패시터들(CLF1~CLF3)은 제1 노드(ND1)에서 저항과 직렬로 연결될 수 있다. 제2 커패시터(CLF2)와 제1 노드 사이에 제1 스위치(SW1)가 연결될 수 있고, 제3 커패시터(CLF3)와 제1 노드 사이에 제2 스위치(SW2)가 연결될 수 있다. 제3 커패시터(CLF3)의 커패시턴스는 제2 커패시터(CLF2)의 커패시턴스보다 클 수 있다.
제1 주파수 범위(FB0)에서 제4 주파수 범위(FB3)로 갈수록 기준 클락 신호의 주파수 범위(FB)는 작을 수 있다. 기준 클락 신호의 주파수 범위(FB)가 감소하면 루프 필터(LF)의 커패시턴스는 증가할 수 있다. 루프 필터(LF)의 커패시턴스가 증가할수록 CDR 회로의 안정도는 증가할 수 있다.
예컨대, 주파수 범위(FB)가 제1 주파수 범위(FB0=00)일 때, 제1 스위치(SW1)는 주파수 범위(FB[0]=0)에 응답하여 턴-오프 될 수 있고, 제2 스위치(SW2)는 주파수 범위(FB[1]=0)에 응답하여 턴-오프 될 수 있다. 따라서, 루프 필터(LF)의 커패시턴스는 제1 커패시터(CLF1)의 커패시턴스에 해당하는 값일 수 있다.
예컨대, 주파수 범위(FB)가 제2 주파수 범위(FB1=01)일 때, 제1 스위치(SW1)는 주파수 범위(FB[0]=1)에 응답하여 턴-온 될 수 있고, 제2 스위치(SW2)는 주파수 범위(FB[1]=0)에 응답하여 턴-오프 될 수 있다. 따라서, 루프 필터(LF)의 커패시턴스는 제1 커패시터(CLF1)의 커패시턴스와 제2 커패시터(CLF2)의 커패시턴스의 합에 해당하는 값을 가질 수 있다.
예컨대, 주파수 범위(FB)가 제3 주파수 범위(FB2=10)일 때, 제1 스위치(SW1)는 주파수 범위(FB[0]=0)에 응답하여 턴-오프 될 수 있고, 2 스위치(SW2)는 주파수 범위(FB[1]=1)에 응답하여 턴-온 될 수 있다. 따라서, 루프 필터(LF)의 커패시턴스는 제1 커패시터(CLF1)의 커패시턴스와 제3 커패시터(CLF3)의 커패시턴스의 합에 해당하는 값을 가질 수 있다.
예컨대, 주파수 범위(FB)가 제4 주파수 범위(FB3=11)일 때, 제1 스위치(SW1)는 주파수 범위(FB[0]=1)에 응답하여 턴-온 될 수 있고, 제2 스위치(SW2)는 주파수 범위(FB[1]=1)에 응답하여 턴-온 될 수 있다. 따라서, 루프 필터(LF)의 커패시턴스는 제1 커패시터(CLF1)의 커패시턴스, 제2 커패시터(CLF2)의 커패시턴스, 및 제3 커패시터(CLF3)의 커패시턴스의 합에 해당하는 값을 가질 수 있다.
도 12는 본 발명의 일 실시 예에 따른 루프 필터의 파라미터를 조절하는 방법을 설명하기 위한 도면이다. 도 12는 도 11의 루프 필터(LF)에서 저항(RLF)을 구체적으로 도시한 도면이다.
도 12를 참조하면, 루프 필터(LF)는 제1 내지 제3 저항(RLF1~RLF3)을 포함할 수 있다. 제1 내지 제3 저항(RLF1~RLF3)은 제2 노드(ND2)와 제3 노드(ND3) 사이에 서로 병렬로 연결될 수 있다. 제2 저항(RLF2)과 제2 노드(ND2) 사이에 제1 스위치(SW1)가 연결될 수 있고, 제3 저항(RLF3)과 제2 노드(ND2) 사이에 제2 스위치가(SW2) 연결될 수 있다. 제2 저항(RLF2)은 제3 저항(RLF3)보다 클 수 있다.
제1 주파수 범위(FB0)에서 제4 주파수 범위(FB3)로 갈수록 기준 클락 신호의 주파수 범위(FB)는 작을 수 있다. 기준 클락 신호의 주파수 범위(FB)가 감소하면 루프 필터(LF)의 저항은 증가할 수 있다.
예컨대, 주파수 범위(FB)가 제1 주파수 범위(FB0=00)일 때, 제1 스위치(SW1)는 주파수 범위(FB[0]=0)에 응답하여 턴-온 될 수 있고, 제2 스위치(SW2)는 주파수 범위(FB[1]=0)에 응답하여 턴-온 될 수 있다. 따라서, 루프 필터(LF)의 저항은 제1 저항(RLF1), 제2 저항(RLF2), 및 제3 저항(RLF3)의 합성저항에 해당하는 값일 수 있다.
예컨대, 주파수 범위(FB)가 제2 주파수 범위(FB1=01)일 때, 제1 스위치(SW1)는 주파수 범위(FB[0]=1)에 응답하여 턴-오프 될 수 있고, 제2 스위치(SW2)는 주파수 범위(FB[1]=0)에 응답하여 턴-온 될 수 있다. 따라서, 루프 필터(LF)의 저항은 제1 저항(RLF1)의 저항과 제3 저항(RLF3)의 합성저항에 해당하는 값일 수 있다.
예컨대, 주파수 범위(FB)가 제3 주파수 범위(FB2=10)일 때, 제1 스위치(SW1)는 주파수 범위(FB[0]=0)에 응답하여 턴-온 될 수 있고, 제2 스위치(SW2)는 주파수 범위(FB[1]=1)에 응답하여 턴-오프 될 수 있다. 따라서, 루프 필터(LF)의 저항은 제1 저항(RLF1)의 저항과 제2 저항(RLF2)의 합성저항에 해당하는 값일 수 있다.
예컨대, 주파수 범위(FB)가 제4 주파수 범위(FB3=11)일 때, 제1 스위치(SW1)는 주파수 범위(FB[0]=1)에 응답하여 턴-오프 될 수 와 제2 스위치(SW2)는 주파수 범위(FB[1]=1)에 응답하여 턴-오프 될 수 있다. 따라서, 루프 필터(LF)의 저항은 제1 저항(RLF1)에 해당하는 값일 수 있다.
도 13은 본 발명의 일 실시 예에 따른 전압 제어 발진기의 파라미터를 조절하는 방법을 설명하기 위한 도면이다. 도 13에서는 인버터 결합을 이용한 3단의 링 발진기인 전압 제어 발진기(VCO)를 도시하였다. 하나의 인버터를 확대한 확대도를 참조하면, 전압 제어 발진기(VCO)는 제1 로딩 커패시터(CL1)와 제2 로딩 커패시터(CL2)를 포함할 수 있다. 제1 로딩 커패시터(CL1)와 제2 로딩 커패시터(CL2)가 전압 제어 발진기(VCO)의 출력부에 연결되면, 전압 제어 발진기(VCO)의 로딩 커패시턴스는 증가할 수 있다. 제1 로딩 커패시터(CL1)의 일단과 제2 로딩 커패시터(CL2)의 일단은 인버터의 제1 출력 단자(OUTN)에 연결될 수 있고, 제1 로딩 커패시터(CL1)의 타단과 제2 로딩 커패시터(CL2)의 타단은 인버터의 제2 출력 단자(OUTP)에 연결될 수 있다.
제1 로딩 커패시터(CL1)의 일단과 제1 출력 단자(OUTN) 사이에 제1 스위치(SW1)가 연결될 수 있고, 제1 로딩 커패시터(CL1)의 타단과 제2 출력 단자(OUTP) 사이에 제2 스위치(SW2)가 연결될 수 있다. 제2 로딩 커패시터(CL2)의 일단과 제1 출력 단자(OUTN) 사이에 제3 스위치(SW3)가 연결될 수 있고, 제2 로딩 커패시터(CL2)의 타단과 제2 출력 단자(OUTP) 사이에 제4 스위치(SW4)가 연결될 수 있다.
제1 주파수 범위(FB0)에서 제4 주파수 범위(FB3)로 갈수록 기준 클락 신호의 주파수 범위(FB)는 작을 수 있다. 기준 클락 신호의 주파수 범위(FB)가 감소하면 전압 제어 발진기(VCO)의 로딩 커패시턴스는 증가할 수 있다. 제1 로딩 커패시터(CL1)의 커패시턴스는 제1 로딩 커패시턴스일 수 있고, 제2 로딩 커패시터(CL2)의 커패시턴스는 제2 로딩 커패시턴스일 수 있다. 제2 로딩 커패시턴스는 제1 로딩 커패시턴스보다 클 수 있다.
예컨대, 주파수 범위(FB)가 제1 주파수 범위(FB0=00)일 때, 제1 스위치(SW1)와 제2 스위치(SW2)는 주파수 범위(FB[0]=0)에 응답하여 턴-오프 될 수 있고, 제3 스위치(SW3)와 제4 스위치(SW4)는 주파수 범위(FB[1]=0)에 응답하여 턴-오프 될 수 있다. 따라서, 로딩 커패시턴스의 증가량은 0일 수 있다.
예컨대, 주파수 범위(FB)가 제2 주파수 범위(FB1=01)일 때, 제1 스위치(SW1)와 제2 스위치(SW2)는 주파수 범위(FB[0]=1)에 응답하여 턴-온 될 수 있고, 제3 스위치(SW3)와 제4 스위치(SW4)는 주파수 범위(FB[1]=0)에 응답하여 턴-오프 될 수 있다. 따라서, 로딩 커패시턴스의 증가량은 제1 로딩 커패시턴스에 해당하는 값일 수 있다.
예컨대, 주파수 범위(FB)가 제3 주파수 범위(FB2=10)일 때, 제1 스위치(SW1)와 제2 스위치(SW2)는 주파수 범위(FB[0]=0)에 응답하여 턴-오프 될 수 있고, 제3 스위치(SW3)와 제4 스위치(SW4)는 주파수 범위(FB[1]=1)에 응답하여 턴-온 될 수 있다. 따라서, 로딩 커패시턴스의 증가량은 제2 로딩 커패시턴스에 해당하는 값일 수 있다.
예컨대, 주파수 범위(FB)가 제4 주파수 범위(FB3=11)일 때, 제1 스위치(SW1)와 제2 스위치(SW2)는 주파수 범위(FB[0]=1)에 응답하여 턴-온 될 수 있고, 제3 스위치(SW3)와 제4 스위치(SW4)는 주파수 범위(FB[1]=1)에 응답하여 턴-온 될 수 있다. 따라서, 로딩 커패시턴스의 증가량은 제1 로딩 커패시턴스와 제2 로딩 커패시턴스의 합에 해당하는 값일 수 있다.
도 14는 본 발명의 일 실시 예에 따른 전하 펌프의 파라미터를 조절하는 방법을 설명하기 위한 도면이다. 도 14를 참조하면, 전하 펌프(CP)는 제1 내지 제3 전류원(ICP1~ICP3)을 포함할 수 있다. 제1 내지 제3 전류원(ICP1~ICP3)는 제4 노드(ND4)와 제5 노드(ND5) 사이에 병렬로 연결될 수 있다. 제1 내지 제3 전류원(ICP1~ICP3) 각각의 전류는 제4 노드(ND4)로부터 제5 노드(ND5)로 흐르는 방향일 수 있다. 제2 전류원(ICP2)과 제5 노드(ND5) 사이에 제1 스위치(SW1)가 연결될 수 있고, 제3 전류원(ICP3)과 제5 노드(ND5) 사이에 제2 스위치(SW2)가 연결될 수 있다. 제3 전류원(ICP3)에 흐르는 전류는 제2 전류원((ICP2)에 흐르는 전류보다 클 수 있다.
제1 주파수 범위(FB0)에서 제4 주파수 범위(FB3)로 갈수록 기준 클락 신호의 주파수 범위(FB)는 작을 수 있다. 기준 클락 신호의 주파수 범위(FB)가 감소하면 전하 펌프(CP)로부터 흐르는 전류량이 감소할 수 있다.
예컨대, 주파수 범위(FB)가 제1 주파수 범위(FB0=00)일 때, 제1 스위치(SW1)는 주파수 범위(FB[0]=0)에 응답하여 턴-온 될 수 있고, 제2 스위치(SW2)는 주파수 범위(FB[1]=0)에 응답하여 턴-온 될 수 있다. 따라서, 전하 펌프(CP)로부터 흐르는 전류량은 제1 전류원(ICP1)으로부터 흐르는 전류량, 제2 전류원((ICP2)으로부터 흐르는 전류량, 및 제3 전류원(ICP3)으로부터 흐르는 전류량의 합에 해당하는 값일 수 있다.
예컨대, 주파수 범위(FB)가 제2 주파수 범위(FB1=01)일 때, 제1 스위치(SW1)는 주파수 범위(FB[0]=1)에 응답하여 턴-오프 될 수 있고, 제2 스위치(SW2)는 주파수 범위(FB[1]=0)에 응답하여 턴-온 될 수 있다. 따라서, 전하 펌프(CP)로부터 흐르는 전류량은 제1 전류원(ICP1)으로부터 흐르는 전류량과 제3 전류원(ICP2)으로부터 흐르는 전류량의 합에 해당하는 값일 수 있다.
예컨대, 주파수 범위(FB)가 제3 주파수 범위(FB2=10)일 때, 제1 스위치(SW1)는 주파수 범위(FB[0]=0)에 응답하여 턴-온 될 수 있고, 제2 스위치(SW2)는 주파수 범위(FB[1]=1)에 응답하여 턴-오프 될 수 있다. 따라서, 전하 펌프(CP)로부터 흐르는 전류량은 제1 전류원(ICP1)으로부터 흐르는 전류량과 제2 전류원(ICP3)으로부터 흐르는 전류량의 합에 해당하는 값일 수 있다.
예컨대, 주파수 범위(FB)가 제4 주파수 범위(FB3=11)일 때, 제1 스위치(SW1)는 주파수 범위(FB[0]=1)에 응답하여 턴-오프 될 수 있고, 제2 스위치(SW2)는 주파수 범위(FB[1]=1)에 응답하여 턴-오프 될 수 있다. 따라서, 전하 펌프(CP)로부터 흐르는 전류량은 제1 전류원(ICP1)으로부터 흐르는 전류량에 해당하는 값일 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1; 디스플레이 시스템
2; 외부 장치
3; 어플리케이션 프로세서(AP)
4, 20; 타이밍 컨트롤러
5, 10; 디스플레이 장치
30; 데이터 구동부
40; 디스플레이 패널
100; CDR 회로
110; 자동 주파수 조절기(AFC)
120; 위상 검출기(PD)
130; 전하 펌프(CP)
140; 루프 필터(LF)
150; 전압 제어 발진기(VCO)
160; 병렬화기(DES)

Claims (20)

  1. 기준 클락 신호 및, 데이터 신호에 클럭 신호가 임베딩된 데이터 패킷을 출력하는 타이밍 컨트롤러;
    상기 기준 클락 신호와 상기 데이터 패킷을 수신하는 클락 데이터 복원 회로를; 및
    상기 수신된 데이터 패킷에 기초한 화상을 표시하는 디스플레이 패널;을 포함하고,
    상기 클락 데이터 복원 회로가 상기 타이밍 컨트롤러로부터 상기 기준 클락 신호를 수신할 때, 제1 내부 클락 신호를 이용하여 상기 수신된 기준 클락 신호의 주파수 범위를 검출하고, 상기 검출된 주파수 범위에 따라 상기 클락 데이터 복원 회로의 지터 특성을 결정하는 파라미터를 조절하며, 상기 제1 내부 클락 신호의 주파수를 조절하여 제2 내부 클락 신호를 출력하고,
    상기 클락 데이터 복원 회로가 상기 타이밍 컨트롤러로부터 상기 데이터 패킷을 수신할 때, 상기 데이터 패킷으로부터 상기 데이터 신호와 상기 데이터 신호에 동기된 클락 신호를 복원하는 디스플레이 장치.
  2. 제1항에 있어서, 상기 클락 데이터 복원 회로는,
    상기 제2 내부 클락 신호에 기초하여 상기 기준 클락 신호를 추종하는 제3 내부 클락 신호를 생성하는 디스플레이 장치.
  3. 제1항에 있어서, 상기 클락 데이터 복원 회로는,
    상기 기준 클락 신호의 주기가 N번 반복되는 동안 상기 제1 내부 클락 신호의 상승 에지의 개수를 카운트하고, 카운트 값과 상기 N을 비교하고, 비교의 결과에 따라 상기 기준 클락 신호의 주파수 범위를 검출하는 디스플레이 장치.
  4. 제2항에 있어서, 상기 클락 데이터 복원 회로는,
    상기 기준 클락 신호의 주파수와 상기 제2 내부 클락 신호의 주파수의 차이에 상응하는 제어 코드를 생성하고, 상기 제어 코드를 이용하여 파인 튜닝(fine tuning)을 수행하여 제3 내부 클락 신호를 출력하는 디스플레이 장치.
  5. 제4항에 있어서,
    상기 파라미터는 상기 제어 코드와 제어 전압에 기초하여 상기 제3 내부 클락 신호를 출력하는 전압 제어 발진기의 이득인 디스플레이 장치.
  6. 제5항에 있어서,
    상기 파라미터는 전하 펌프가 상기 기준 클락 신호와 상기 제2 내부 클락 신호 사이의 위상 차이에 상응하는 위상 제어 신호에 응답하여 출력하는 전류랑인 디스플레이 장치.
  7. 제6항에 있어서,
    상기 파라미터는 상기 전하 펌프로부터 출력되는 전류에 기초하여 상기 제어 전압을 상기 전압 제어 발진기로 출력하는 루프 필터의 커패시턴스인 디스플레이 장치.
  8. 제6항에 있어서,
    상기 파라미터는 상기 전하 펌프로부터 출력되는 전류에 기초하여 상기 제어 전압을 상기 전압 제어 발진기로 출력하는 루프 필터의 저항인 디스플레이 장치.
  9. 기준 클락 신호와 제1 궤환 클락 신호를 수신하고, 상기 기준 클락 신호의 주기가 N번 반복되는 동안 상기 제1 궤환 클락 신호의 상승 에지의 개수를 카운트하며, 상기 카운트 결과에 기초하여 상기 제1 궤환 클락 신호의 주파수 범위를 검출하고, 상기 주파수 범위에 의해 상기 제1 궤환 클락 신호의 주파수가 조절된 제2 궤환 클락 신호를 수신하며, 상기 기준 클락 신호의 주파수와 상기 제2 궤환 클락 신호의 주파수의 차이에 상응하는 제어 코드를 출력하는 자동 주파수 조절기; 및
    상기 자동 주파수 조절기로부터 상기 제어 코드와 상기 주파수 범위를 수신하고, 상기 주파수 범위를 이용하여 코스 튜닝(coarse tuning)을 수행하여 상기 제2 퀘환 클락 신호를 출력하고, 상기 제어 코드와 제어 전압을 이용하여 파인 튜닝(fine tuning)을 수행하여 상기 기준 클락 신호를 추종하는 제3 궤환 클락 신호를 출력하는 전압 제어 발진기;를 포함하는 클락 데이터 복원 회로.
  10. 제9항에 있어서,
    상기 기준 클락 신호와 상기 제2 궤환 클락 신호를 수신하고, 상기 기준 클락 신호와 상기 제2 궤환 클락 신호 사이의 위상 차이에 상응하는 위상 제어 신호를 출력하는 위상 검출기;
    상기 위상 제어 신호에 응답하여 전류를 출력하는 전하 펌프; 및
    상기 전하 펌프로부터 출력되는 전류에 기초하여 상기 제어 전압을 생성하고, 상기 제어 전압을 상기 전압 제어 발진기로 출력하는 루프 필터;를 더 포함하는 클락 데이터 복원 회로.
  11. 제10항에 있어서,
    상기 전하 펌프는 상기 자동 주파수 조절기로부터 상기 주파수 범위를 수신하고, 상기 주파수 범위를 이용하여 코스 튜닝을 수행하는 클락 데이터 복원 회로.
  12. 제10항에 있어서,
    상기 루프 필터는 상기 자동 주파수 조절기로부터 상기 주파수 범위를 수신하고, 상기 주파수 범위를 이용하여 코스 튜닝을 수행하는 클락 데이터 복원 회로.
  13. 제9항에 있어서, 상기 자동 주파수 조절기는,
    상기 기준 클락 신호와 상기 제2 궤환 클락 신호를 수신하고, 상기 기준 클락 신호의 주파수와 상기 제2 궤환 클락 신호의 주파수를 비교하고, 비교의 결과에 따라 최상위 비트를 출력하는 카운터; 및
    상기 최상위 비트에 기초하여 상기 기준 클락 신호의 주파수와 상기 제2 궤환 클락 신호의 주파수의 차이에 상응하는 상기 제어 코드를 출력하는 연속 근사부;를 포함하는 클락 데이터 복원 회로.
  14. 제13항에 있어서, 상기 자동 주파수 조절기는,
    상기 기준 클락 신호의 주기가 N번 반복되는 시간을 결정하는 타이밍 컨트롤러; 및
    카운트 수에 기초하여 상기 기준 클락 신호의 상기 주파수 범위를 검출하는 주파수 검출부;를 더 포함하고,
    상기 카운터는 상기 타이밍 컨트롤러에 의해 결정된 시간 동안 상기 제1 궤환 클락 신호의 상승 에지를 카운트하고, 카운트 결과를 상기 카운트 수로서 상기 주파수 검출부로 출력하는 클락 데이터 복원 회로.
  15. 제14항에 있어서,
    상기 주파수 검출부는 상기 카운트 수와 상기 N을 비교하고, 비교의 결과에 기초하여 상기 기준 클락 신호의 상기 주파수 범위를 검출하는 클락 데이터 복원 회로.
  16. 클락 데이터 복원 회로에 있어서,
    상기 클락 데이터 복원 회로가 기준 클락 신호를 수신할 때, 제1 내부 클락 신호를 이용하여 상기 수신된 기준 클락 신호의 주파수 범위를 검출하는 자동 주파수 조절기;
    상기 주파수 범위에 따라 제2 내부 클락 신호를 출력하고, 제어 전압에 기초하여 상기 기준 클락 신호를 추종하는 제3 내부 클락 신호를 출력하는 전압 제어 발진기;
    상기 기준 클락 신호와 상기 제2 내부 클락 신호 사이의 위상 차이에 대응하는 위상 제어 신호에 응답하여 출력하는 전류의 전류량을 결정하는 전하 펌프; 및
    상기 전하 펌프로부터 출력되는 전류에 기초하여 상기 제어 전압을 상기 전압 제어 발진기로 출력하는 루프 필터;를 포함하고,
    상기 검출된 주파수 범위에 따라 상기 클락 데이터 복원 회로의 지터 특성을 결정하는 파라미터를 조절하는 클락 데이터 복원 회로.
  17. 제16항에 있어서,
    상기 검출된 주파수 범위가 작을수록 상기 전압 제어 발진기의 이득은 감소하는 클락 데이터 복원 회로.
  18. 제16항에 있어서,
    상기 검출된 주파수 범위가 작을수록 상기 전하 펌프로부터 흐르는 전류량이 감소하는 클락 데이터 복원 회로.
  19. 제16항에 있어서,
    상기 검출된 주파수 범위가 작을수록 상기 루프 필터의 저항은 증가하는 클락 데이터 복원 회로.
  20. 제16항에 있어서,
    상기 검출된 주파수 범위가 작을수록 상기 루프 필터의 커패시턴스는 증가하는 클락 데이터 복원 회로.
KR1020200033117A 2019-09-03 2020-03-18 클락 데이터 복원 회로와 이를 포함하는 디스플레이 장치 KR20210028057A (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
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WO2024088320A1 (zh) * 2022-10-25 2024-05-02 摩星半导体(广东)有限公司 一种驱动电路以及显示装置

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