JP2021040304A - クロックデータ復元回路及びこれを含むディスプレイ装置 - Google Patents

クロックデータ復元回路及びこれを含むディスプレイ装置 Download PDF

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Abstract

【課題】広い動作周波数範囲を有するクロックデータ復元回路及びこれを含むディスプレイ装置を提供する。
【解決手段】システムは、基準クロック信号とデータ信号にクロック信号が埋め込まれたデータパケットを出力するタイミングコントローラと、タイミングコントローラから基準クロック信号ＣＫ＿ＲＥＦ及びデータパケットを受信するクロックデータ復元（ＣＤＲ）回路１００と、受信したデータパケットに基づいて画像を表示するディスプレイパネルとを備える。ＣＤＲ回路は、ＣＫ＿ＲＥＦを受信すると、第１内部クロック信号ＣＫ＿ＶＣＯ１を用いてＣＫ＿ＲＥＦの周波数範囲を検出し、それに基づいてクロックデータ復元回路のジッタ特性を決定するパラメータを調整し、ＣＫ＿ＶＣＯ１の周波数を調整して第２内部クロック信号ＣＫ＿ＶＣＯ２を出力し、データパケットを受信するとデータパケットからデータ信号及びデータ信号に同期したクロック信号を復元する。
【選択図】図３

Description

本発明は、クロックデータ復元回路及びこれを含むディスプレイ装置に関する。
ディスプレイ装置は、タイミングコントローラからデータパケットを受信し、データパケットを用いて画像表現に関連する各種信号を発生させるディスプレイ駆動回路（ｄｉｓｐｌａｙ ｄｒｉｖｉｎｇ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ：ＤＤＩ）を含む。ディスプレイ装置は、各種信号を用いることにより、ディスプレイパネルに画像を具現する。
最近、ディスプレイ装置が高解像度化するにつれて、タイミングコントローラとＤＤＩとの間にデータパケットをより効率的且つ安定的に提供するインタフェースが求められている。
特に、クロック信号及びデータ信号を復元するクロックデータ復元回路に対する必要性が増大しつつある。
特開２０１３−１７９６５９号公報
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、広い動作周波数範囲を有するクロックデータ復元回路及びこれを含むディスプレイ装置を提供することにある。
上記目的を達成するためになされた本発明の一態様によるディスプレイ装置は、基準クロック信号とデータ信号にクロック信号が埋め込まれたデータパケットとを出力するタイミングコントローラと、前記タイミングコントローラから前記基準クロック信号及び前記データパケットを受信するクロックデータ復元回路と、前記受信されたデータパケットに基づいて画像を表示するディスプレイパネルと、を備え、前記クロックデータ復元回路は、前記タイミングコントローラから前記基準クロック信号を受信すると、第１内部クロック信号を用いて前記受信された基準クロック信号の周波数範囲を検出し、前記検出された周波数範囲に基づいて前記クロックデータ復元回路のジッタ特性を決定するパラメータを調整し、前記第１内部クロック信号の周波数を調整して第２内部クロック信号を出力し、前記クロックデータ復元回路は、前記タイミングコントローラから前記データパケットを受信すると、前記データパケットから前記データ信号及び前記データ信号に同期したクロック信号を復元する。
上記目的を達成するためになされた本発明の一態様によるクロックデータ復元回路は、基準クロック信号及び第１フィードバッククロック信号を受信し、前記基準クロック信号の周期がＮ回繰り返される間に前記第１フィードバッククロック信号の立ち上がりエッジの数をカウントし、前記カウントされた結果に基づいて前記第１フィードバッククロック信号の周波数範囲を検出し、前記周波数範囲によって前記第１フィードバッククロック信号の周波数が調整された第２フィードバッククロック信号を受信し、且つ前記基準クロック信号の周波数と前記第２フィードバッククロック信号の周波数との差に対応する制御コードを出力する自動周波数調整器と、前記自動周波数調整器から前記制御コード及び前記周波数範囲を受信し、前記周波数範囲を用いて粗調整（ｃｏａｒｓｅ ｔｕｎｉｎｇ）を行うことで前記第２フィードバッククロック信号を出力し、前記制御コード及び制御電圧を用いて微調整（ｆｉｎｅ ｔｕｎｉｎｇ）を行うことで前記基準クロック信号に追従する第３フィードバッククロック信号を出力する電圧制御発振器と、を備える。
上記目的を達成するためになされた本発明他の態様によるクロックデータ復元回路は、前記クロックデータ復元回路が基準クロック信号を受信すると、第１内部クロック信号を用いて前記受信された基準クロック信号の周波数範囲を検出する自動周波数調整器と、前記周波数範囲に基づいて第２内部クロック信号を出力し、制御電圧に基づいて前記基準クロック信号に追従する第３内部クロック信号を出力する電圧制御発振器と、前記基準クロック信号と前記第２内部クロック信号との間の位相差に相当する位相制御信号に応答して出力する電流の電流量を決定する電荷ポンプと、前記電荷ポンプから出力される電流に基づいて前記制御電圧を前記電圧制御発振器に出力するループフィルタと、を備え、前記検出された周波数範囲に基づいて前記クロックデータ復元回路のジッタ特性を決定するパラメータを調整する。
本発明によると、クロックデータ復元回路は、タイミングコントローラから受信された基準クロック信号の周波数範囲を決定し、決定された周波数範囲毎に適切なジッタ（ｊｉｔｔｅｒ）及び安定度（ｓｔａｂｉｌｉｔｙ）を有するようにクロックデータ復元回路のパラメータを調整する。これにより、高速動作領域に最適化されたクロックデータ復元回路は、低速動作領域でもジッタ特性を維持することができるため、広い動作周波数範囲を有するクロックデータ復元回路を提供することができるという効果がある。
本発明の多様でありながらも有意義な利点及び効果は、上述した内容に限定されず、本発明の具体的な実施形態を説明する過程でより簡単に理解することができる。
本発明の一実施形態によるディスプレイシステムを説明するためのブロック図である。 本発明の一実施形態によるディスプレイ装置を説明するためのブロック図である。 本発明の一実施形態によるＣＤＲ回路を説明するためのブロック図である。 （ａ）及び（ｂ）は本発明の一実施形態による位相検出器の動作を説明するためのタイミング図である。 本発明の一実施形態による電圧制御発振器の周波数を調整する方法を説明するための図である。 本発明の一実施形態による位相検出器及び直並列変換器の動作を説明するための図である。 本発明の一実施形態による自動周波数調整器を説明するためのブロック図である。 本発明の一実施形態によるカウンタの動作を説明するためのグラフである。 本発明の一実施形態による周波数検出部の動作を説明するためのグラフである。 本発明の一実施形態による電圧制御発振器の周波数を調整する方法を説明するための図である。 本発明の一実施形態によるループフィルタのパラメータを調整する方法の一例を説明するための図である。 本発明の一実施形態によるループフィルタのパラメータを調整する方法の他の例を説明するための図である。 本発明の一実施形態による電圧制御発振器のパラメータを調整する方法を説明するための図である。 本発明の一実施形態による電荷ポンプのパラメータを調整する方法を説明するための図である。
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。
図１は、本発明の一実施形態によるディスプレイシステムを説明するためのブロック図である。
図１を参照すると、ディスプレイシステム１は、ＴＶ、タブレット（ｔａｂｌｅｔ）、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）などで具現される。ディスプレイシステム１は、外部装置２、アプリケーションプロセッサ（ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｃｅｓｓｏｒ：ＡＰ）３、タイミングコントローラ４、及びディスプレイ装置５を含む。
外部装置２は、セットトップボックス（ｓｅｔ−ｔｏｐ ｂｏｘ）、コンピュータ（ＰＣ）、ラップトップ（ｌａｐｔｏｐ）などを含む。外部装置２は、アプリケーションプロセッサ（ＡＰ）３に連結され、中央サーバから映像信号などの情報を受信してアプリケーションプロセッサ（ＡＰ）３に伝達する役割を果たす。
タイミングコントローラ４は、アプリケーションプロセッサ（ＡＰ）３から映像信号及び制御信号の入力を受ける。タイミングコントローラ４は、映像信号及び制御信号を用いてデータパケットを生成する。データパケットでは、データ信号にクロック信号が埋め込まれる（ｅｍｂｅｄｄｅｄ）。タイミングコントローラ４は、データパケットをディスプレイ装置５に提供する。
ディスプレイ装置５は、例えば有機発光表示装置（ｏｒｇａｎｉｃ ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ ｄｉｓｐｌａｙ：ＯＬＥＤ）又は液晶表示装置（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ：ＬＣＤ）であるが、これに限定されるものではない。
ディスプレイ装置５は、タイミングコントローラ４からデータパケットを受信する。ディスプレイ装置５は、データパケットを用いることにより、画像表現に関連する各種信号を発生させる。ディスプレイ装置５は、ディスプレイパネルに画像を具現する。
本明細書では、タイミングコントローラ４とディスプレイ装置５とが別々に分離されるように図示且つ説明しているが、ディスプレイ装置５にタイミングコントローラ４が含まれるようにすることもできる。
本実施形態によると、タイミングコントローラ４から出力されるデータパケットは、広範囲の周波数を有する。ディスプレイ装置５は、データパケットを受信するクロックデータ復元回路を含む。クロックデータ復元回路は、データパケットからデータ信号及びクロック信号を復元する。データパケットが広範囲の周波数を有する場合、クロックデータ復元回路によって復元されたクロック信号のジッタ特性を維持することが難しくなる。本発明では、クロックデータ復元回路に入力データの周波数範囲を検出する周波数検出部を追加する。これにより、本発明のクロックデータ復元回路は、外部信号がなくても、広い入力周波数範囲でジッタ特性を均一に維持することができる。
図２は、本発明の一実施形態によるディスプレイ装置を説明するためのブロック図である。
図２を参照すると、ディスプレイ装置１０は、タイミングコントローラ２０、データ駆動部３０、及びディスプレイパネル４０を含む。データ駆動部３０は、複数のＤＤＩ１〜ＤＤＩ４（ｄｉｓｐｌａｙ ｄｒｉｖｉｎｇ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ：ＤＤＩ）を含む。例えば、ディスプレイパネル４０は、４個未満の領域又は４個以上の領域に区分される。データ駆動部３０は、ディスプレイパネル４０に用いられるガラス基板上に直接付着されるか、又はディスプレイパネル３０にフレキシブルフィルムがパッチ付着される。
実施形態によって、タイミングコントローラ２０は、複数のＤＤＩ１〜ＤＤＩ４（ＤＤＩ）のそれぞれに含まれる。
タイミングコントローラ２０は、初期トレーニングモードで、基準クロック信号をデータ駆動部３０に提供する。データ駆動部３０は、内部クロック信号と基準クロック信号との位相を同期させることで、位相同期ループ（ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ：ＰＬＬ）回路をロック（ｌｏｃｋ）させる。
タイミングコントローラ２０がデータ駆動部３０からＰＬＬ回路がロックされたことを示す信号を受信すると、タイミングコントローラ２０は、データパケットをデータ駆動部３０に提供する。データパケットでは、データ信号にクロック信号が埋め込まれる。
ディスプレイパネル４０は、複数の領域（Ｒ１〜Ｒ４）に区分される。説明の便宜上、図２には、ディスプレイパネル４０が４個の領域（Ｒ１〜Ｒ４）に区分されるように示しているが、これに限定されるものではない。複数のＤＤＩ１〜ＤＤＩ４（ＤＤＩ）は、それぞれディスプレイパネル４０の４個の領域（Ｒ１〜Ｒ４）のうちの対応する領域を制御する。また、複数のＤＤＩ１〜ＤＤＩ４（ＤＤＩ）は、それぞれデータパケットに基づいてディスプレイパネル４０のうちの対応する領域（Ｒ１〜Ｒ４）に画像を表示する。
尚、複数のＤＤＩ１〜ＤＤＩ４（ＤＤＩ）は、それぞれ受信回路（ＲＸ１〜ＲＸ４）を含む。各受信回路（ＲＸ１〜ＲＸ４）は、クロックデータ復元（ｃｌｏｃｋ ａｎｄ ｄａｔａ ｒｅｃｏｖｅｒｙ：ＣＤＲ）回路を含む。ＣＤＲ回路は、タイミングコントローラ２０から基準クロック信号を受信すると、内部クロック信号と基準クロック信号との位相を同期させ、ＰＬＬ回路をロックさせる。
タイミングコントローラ２０がＣＤＲ回路からＰＬＬ回路がロックされたことを示す信号を受信すると、タイミングコントローラ２０は、データパケットをＣＤＲ回路に提供する。ＣＤＲ回路は、タイミングコントローラ２０からデータパケットを受信すると、受信されたデータパケットからデータ信号とデータ信号に同期したクロック信号とを復元する。ＣＤＲ回路は、復元されたデータ信号及びクロック信号をＤＤＩに含まれるロジック回路に送信する。
一般に、ＣＤＲ回路は、高速動作領域に最適化される。ディスプレイの解像度やフレームレート（ｆｒａｍｅ ｒａｔｅ）などにより、タイミングコントローラがＣＤＲ回路に送信するデータ量が異なる。例えば、解像度が高いほどデータ量が増加するため、ＣＤＲ回路は高速動作領域で動作する。従来、高速動作領域で最適化されたＣＤＲ回路は、低速動作領域において大きいジッタを誘発する可能性があった。そのため、ＣＤＲ回路は、データを復元するときにエラーを発生させる虞があった。
本実施形態によるＣＤＲ回路は、入力されるデータからデータの周波数範囲を検出し、検出された周波数範囲を用いることでＣＤＲ回路のパラメータを周波数範囲に合わせて変更する。ＣＤＲ回路は、入力される周波数範囲に基づいてパラメータが調整されるため、受信したデータが広い周波数範囲を有しても、復元されるクロック信号のジッタを最小限に抑えることができる。これにより、ＣＤＲ回路は、広い動作周波数範囲を有することができる。
図３は、本発明の一実施形態によるＣＤＲ回路を説明するためのブロック図であり、図４（ａ）及び（ｂ）は、本発明の一実施形態による位相検出器の動作を説明するためのタイミング図であり、図５は、本発明の一実施形態による電圧制御発振器の周波数を調整する方法を説明するための図であり、図６は、本発明の一実施形態による位相検出器及び直並列変換器の動作を説明するための図である。
図３を参照すると、ＣＤＲ回路１００は、自動周波数調整器１１０（ａｕｔｏｍａｔｉｃ ｆｒｅｑｕｅｎｃｙ ｃｏｎｔｒｏｌｌｅｒ：ＡＦＣ）、位相検出器１２０（ｐｈａｓｅ ｄｅｔｅｃｔｏｒ：ＰＤ）、電荷ポンプ１３０（ｃｈａｒｇｅ ｐｕｍｐ：ＣＰ）、ループフィルタ１４０（ｌｏｏｐ ｆｉｌｔｅｒ：ＬＦ）、電圧制御発振器１５０（ｖｏｌｔａｇｅ ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ：ＶＣＯ）、及び直並列変換器１６０（ｄｅｓｅｒｉａｌｉｚｅｒ：ＤＥＳ）を含む。ＰＬＬ回路は、ＰＤ１２０、ＣＰ１３０、ＬＦ１４０、及びＶＣＯ１５０を含む。即ち、ＣＤＲ回路１００は、ＰＬＬ回路を含む。
ＣＤＲ回路１００は、初期トレーニングモードで、タイミングコントローラＴＣから基準クロック信号ＣＫ＿ＲＥＦを受信する。ＣＤＲ回路１００は、基準クロック信号ＣＫ＿ＲＥＦと内部クロック信号（ＣＫ＿ＶＣＯ１〜ＣＫ＿ＶＣＯ３）との位相を同期させる。クロック信号ＣＫ＿ＲＥＦと内部クロック信号（ＣＫ＿ＶＣＯ１〜ＣＫ＿ＶＣＯ３）との位相が同期すると、ＰＬＬ回路がロックされる。
ＰＬＬ回路がロックされると、ＣＤＲ回路１００は、タイミングコントローラＴＣからデータパケットを受信する。データパケットでは、データ信号にクロック信号が埋め込まれる。ＣＤＲ回路１００は、通常の動作モードで、データパケットからデータ信号とデータ信号に同期したクロック信号とを復元する。
本明細書では、ＣＤＲ回路１００が、初期トレーニングモードで、タイミングコントローラＴＣから基準クロック信号ＣＫ＿ＲＥＦを受信すると、基準クロック信号ＣＫ＿ＲＥＦの周波数範囲を検出し、検出された周波数範囲に合わせてＣＤＲ回路１００のパラメータを変更する動作を中心に説明する。ＣＤＲ回路１００は、変更されたパラメータに基づいて基準クロック信号ＣＫ＿ＲＥＦに追従する内部クロック信号を生成する。
ＡＦＣ１１０は、タイミングコントローラＴＣから出力された基準クロック信号ＣＫ＿ＲＥＦ、及びＶＣＯ１５０から出力された第１内部クロック信号ＣＫ＿ＶＣＯ１を受信する。ＡＦＣ１１０は、第１内部クロック信号ＣＫ＿ＶＣＯ１を用いることにより、基準クロック信号ＣＫ＿ＲＥＦの周波数範囲ＦＢを決定する。ＡＦＣ１１０は、基準クロック信号ＣＫ＿ＲＥＦの周波数範囲ＦＢをＣＰ１３０、ＬＦ１４０、及びＶＣＯ１５０に出力する。
これにより、ＣＤＲ回路１００は、基準クロック信号ＣＫ＿ＲＥＦの周波数範囲ＦＢを用いて、ＣＰ１３０、ＬＦ１４０、及びＶＣＯ１５０のそれぞれのパラメータを制御する。例えば、パラメータは、ＣＰ１３０から出力される電流の量ＩＣＰ、ＬＦ１４０の抵抗値（ＲＬＦ）、ＬＦ１４０のキャパシタンス（ＣＬＦ）、及びＶＣＯ１５０の利得ＫＶＣＯを含む。即ち、ＣＤＲ回路１００は、基準クロック信号ＣＫ＿ＲＥＦの周波数範囲ＦＢを用いることで、粗調整（ｃｏａｒｓｅ ｔｕｎｉｎｇ）を行う。ＶＣＯ１５０は、基準クロック信号ＣＫ＿ＲＥＦの周波数範囲ＦＢに応答して第２内部クロック信号ＣＫ＿ＶＣＯ２を出力する。ＶＣＯ１５０が周波数範囲ＦＢに応答して第２内部クロック信号ＣＫ＿ＶＣＯ２を決定する方法は、図９を参照して詳細に説明する。
ＰＤ１２０は、タイミングコントローラＴＣから出力された基準クロック信号ＣＫ＿ＲＥＦ、及びＶＣＯ１５０から出力された第２内部クロック信号ＣＫ＿ＶＣＯ２を受信する。ＰＤ１２０は、基準クロック信号ＣＫ＿ＲＥＦと第２内部クロック信号ＣＫ＿ＶＣＯ２との間の位相差に相当する位相制御信号（ＵＰ、ＤＯＷＮ）を出力する。
図４（ａ）に示すように、第２内部クロック信号ＣＫ＿ＶＣＯ２の位相が基準クロック信号ＣＫ＿ＲＥＦよりも遅いと、ＰＤ１２０は、基準クロック信号ＣＫ＿ＲＥＦの位相を早めるためのアップ（ＵＰ）パルス信号を発生させる。アップ（ＵＰ）パルス信号は、基準クロック信号ＣＫ＿ＲＥＦの立ち上がりエッジと第２内部クロック信号ＣＫ＿ＶＣＯ２の立ち上がりエッジとの間に示される。
図４（ｂ）に示すように、第２内部クロック信号ＣＫ＿ＶＣＯ２の位相が基準クロック信号ＣＫ＿ＲＥＦよりも早いと、ＰＤ１２０は、基準クロック信号ＣＫ＿ＲＥＦの位相を遅延させるためのダウン（ＤＯＷＮ）パルス信号を発生させる。ダウン（ＤＯＷＮ）パルス信号は、第２内部クロック信号ＣＫ＿ＶＣＯ２の立ち上がりエッジと基準クロック信号ＣＫ＿ＲＥＦの立ち上がりエッジとの間に示される。
再び図３を参照すると、ＣＰ１３０は、第１位相制御信号ＵＰに応答して所定の電流（又は電荷）をＬＦ１４０のキャパシタＣＬＦに充電する。ＣＰ１３０は、第２位相制御信号ＤＯＷＮに応答してＬＦ１４０のキャパシタＣＬＦに保存された電流（又は電荷）を放電する。ＬＦ１４０は、ＣＰ１３０から出力される電流の電流量に応じてＶＣＯ１５０に出力される制御電圧ＶＣを可変させる。
ＡＦＣ１１０は、タイミングコントローラＴＣから出力された基準クロック信号ＣＫ＿ＲＥＦ、及びＶＣＯ１５０から出力された第２内部クロック信号ＣＫ＿ＶＣＯ２を受信する。ＡＦＣ１１０は、基準クロック信号ＣＫ＿ＲＥＦの周波数と第２内部クロック信号ＣＫ＿ＶＣＯ２の周波数との差に対応する制御コードＣＯＤＥを出力する。制御コードＣＯＤＥは、ｎ個のビットで構成される。
ＶＣＯ１５０はＡＦＣ１１０から制御コードＣＯＤＥを受信し、ＬＦ１４０から制御電圧ＶＣを受信する。ＶＣＯ１５０は、制御コードＣＯＤＥ及び制御電圧ＶＣに応答して基準クロック信号ＣＫ＿ＲＥＦに追従する第３内部クロック信号ＣＫ＿ＶＣＯ３を出力する。即ち、ＶＣＯ１５０は、制御コードＣＯＤＥ及び制御電圧ＶＣを用いて微調整（ｆｉｎｅ ｔｕｎｉｎｇ）を行うことで、第３内部クロック信号ＣＫ＿ＶＣＯ３を出力する。
図３及び図５を参照すると、ＶＣＯ１５０は、ＡＦＣ１１０から制御コードＣＯＤＥを受信し、ＬＦ１４０から制御電圧ＶＣを受信する。一例として、制御コードＣＯＤＥは第２制御コードＣＯＤＥ２であり、制御電圧ＶＣは第１制御電圧Ｖ１である。ＶＣＯ１５０は、第２制御コードＣＯＤＥ２及び第１制御電圧Ｖ１に応答して第１周波数ｆ１を有する第３内部クロック信号ＣＫ＿ＶＣＯ３を出力する。
実施形態によって、ＰＤ１２０の位相制御信号（ＵＰ、ＤＯＷＮ）に応じて制御電圧ＶＣが変化する。例えば、第２内部クロック信号ＣＫ＿ＶＣＯ２の位相が基準クロック信号ＣＫ＿ＲＥＦよりも遅い場合、即ちＰＤ１２０が第１位相制御信号ＵＰを出力すると、制御電圧ＶＣは第２制御電圧Ｖ２に変化する。ＶＣＯ１５０は、第２制御コードＣＯＤＥ２及び第２制御電圧Ｖ２に応答して第２周波数ｆ２を有する第３内部クロック信号ＣＫ＿ＶＣＯ３を出力する。
逆に、第２内部クロック信号ＣＫ＿ＶＣＯ２の位相が基準クロック信号ＣＫ＿ＲＥＦよりも早い場合、即ちＰＤ１２０が第２位相制御信号ＤＯＷＮを出力すると、制御電圧ＶＣは第３制御電圧Ｖ３に変化する。ＶＣＯ１５０は、第２制御コードＣＯＤＥ２及び第３制御電圧Ｖ３に応答して第３周波数ｆ３を有する第３内部クロック信号ＣＫ＿ＶＣＯ３を出力する。
再び図３を参照すると、基準クロック信号ＣＫ＿ＲＥＦの周波数と第３内部クロック信号ＣＫ＿ＶＣＯ３の周波数とが同一である場合、第３内部クロック信号ＣＫ＿ＶＣＯ３の周波数は、基準クロック信号ＣＫ＿ＲＥＦの周波数にロック（ｌｏｃｋ）される。
ＣＤＲ回路１００が、第３内部クロック信号ＣＫ＿ＶＣＯ３の周波数が基準クロック信号ＣＫ＿ＲＥＦの周波数にロック（ｌｏｃｋ）されたことをタイミングコントローラＴＣに告げると、タイミングコントローラＴＣは、データパケットをＣＤＲ回路１００に送信する。
ＰＤ１２０は、タイミングコントローラＴＣからデータパケットを受信する。また、ＰＤ１２０は、ＶＣＯ１５０から第３内部クロック信号ＣＫ＿ＶＣＯ３を受信する。尚、ＰＤ１２０は、第３内部クロック信号ＣＫ＿ＶＣＯ３を用いることにより、データパケットからデータ信号をサンプリングする。更に、ＰＤ１２０は、サンプリングされたデータ信号ＳＤＡＴＡ及び第３内部クロック信号ＣＫ＿ＶＣＯ３をＤＥＳ１６０に出力する。
ＤＥＳ１６０は、サンプリングされたデータ信号ＳＤＡＴＡ及び第３内部クロック信号ＣＫ＿ＶＣＯ３を用いることにより、データ信号及びクロック信号を復元する。ＤＥＳ１６０は、復元されたデータ信号及び復元されたクロック信号をＤＤＩのロジックに出力する。図６に示した実施形態で、復元されたデータ信号をＲＤＡＴＡとして示し、復元されたクロック信号をＲＣＫとして示す。
図３及び図６を共に参照すると、電圧制御発振器ＶＣＯは、インバータ結合を用いた５段のリング発振器である。各段から出力されるクロック信号は、同一の位相差を有する。ＰＤ１２０は、各段から出力されたクロック信号に応答してデータパケットからデータ信号をサンプリングする。
ＤＥＳ１６０はＰＤ１２０からサンプリングされたデータ信号ＳＤＡＴＡ及び第３内部クロック信号ＣＫ＿ＶＣＯ３を受信する。ＤＥＳ１６０は、サンプリングされたデータ信号ＳＤＡＴＡを並列化する。ＤＥＳ１６０は、並列化されたデータ信号ＲＤＡＴＡ、及びデータ信号ＲＤＡＴＡに同期したクロック信号ＲＣＫを生成する。ＤＥＳ１６０は、復元されたデータ信号ＲＤＡＴＡ及びクロック信号ＲＣＫをＤＤＩのロジックに出力する。
本実施形態によると、ＡＦＣ１１０は、第１内部クロック信号ＣＫ＿ＶＣＯ１を用いることにより、基準クロック信号ＣＫ＿ＲＥＦの周波数範囲ＦＢを決定する。ＡＦＣ１１０は、基準クロック信号ＣＫ＿ＲＥＦの周波数範囲ＦＢをＣＰ１３０、ＬＦ１４０、及びＶＣＯ１５０に出力する。これにより、ＣＤＲ回路１００は、基準クロック信号ＣＫ＿ＲＥＦの周波数範囲ＦＢを用いて、ＣＰ１３０、ＬＦ１４０、及びＶＣＯ１５０のそれぞれのパラメータを制御する。基準クロック信号ＣＫ＿ＲＥＦの周波数範囲ＦＢに基づいてＣＤＲ回路１００のパラメータが調整されるため、ＣＤＲ回路１００は、受信されたデータが広い周波数範囲を有しても、復元されるクロック信号のジッタを最小限に抑えることができる。これにより、復元されたクロック信号は安定し、ＣＤＲ回路１００は広い動作周波数範囲を有することができる。
図７は、本発明の一実施形態による自動周波数調整器を説明するためのブロック図であり、図８は、本発明の一実施形態によるカウンタの動作を説明するためのグラフであり、図９、は本発明の一実施形態による周波数検出部の動作を説明するためのグラフであり、図１０は、本発明の一実施形態による電圧制御発振器の周波数を調整する方法を説明するための図である。
図７を参照すると、自動周波数調整器２００は、コントローラ２１０、カウンタ２２０、連続近似部２３０、及び周波数検出部２４０を含む。
図７及び図８を参照すると、コントローラ２１０は、タイミングコントローラＴＣから基準クロック信号ＣＫ＿ＲＥＦを受信する。コントローラ２１０は、基準クロック信号ＣＫ＿ＲＥＦの周期がＮ回繰り返される時間Ｔを決定する。コントローラ２１０は、基準クロック信号ＣＫ＿ＲＥＦの周期がＮ回繰り返される時間Ｔに基づいてパルス幅Ｔを有するパルスＣＮＴ＿ＥＮを出力する。例えば、基準クロック信号ＣＫ＿ＲＥＦの周期が１ｓ、Ｎ＝１００である場合、コントローラ２１０は、基準クロック信号ＣＫ＿ＲＥＦの周期が１００回繰り返される時間（Ｔ＝１００ｓ）を決定する。コントローラ２１０は、１００ｓのパルス幅Ｔを有するパルスＣＮＴ＿ＥＮを出力する。
カウンタ２２０は、コントローラ２１０からカウンタリセット信号ＣＮＴ＿Ｒｂを受信する。カウンタ２２０は、カウンタリセット信号ＣＮＴ＿Ｒｂに応答してリセットされる。カウンタ２２０は、電圧制御発振器ＶＣＯから第１内部クロック信号ＣＫ＿ＶＣＯ１を受信する。カウンタ２２０は、Ｔ時間の間に入力される第１内部クロック信号ＣＫ＿ＶＣＯ１の立ち上がりエッジの数をカウントし、且つカウント値ＣＮＴを出力する。例えば、第１内部クロック信号ＣＫ＿ＶＣＯ１の周期が２ｓである場合、カウンタ２２０は、１００ｓの間に入力される第１内部クロック信号ＣＫ＿ＶＣＯ１の立ち上がりエッジのカウント値（Ｍ＝５０）を出力する。
図７及び図９を参照すると、周波数検出部２４０は、コントローラ２１０から周波数検出クロック信号ＣＫ＿ＦＤを受信する。周波数検出部２４０は、周波数検出クロック信号ＣＫ＿ＦＤに応答してカウンタ２２０からカウント値ＣＮＴを受信する。周波数検出部２４０は、カウント値Ｍに基づいて基準クロック信号ＣＫ＿ＲＥＦの周波数範囲ＦＢ（ｆｒｅｑｕｅｎｃｙ ｂａｎｄ）を検出する。
例えば、カウント値Ｍが、基準クロック信号ＣＫ＿ＲＥＦの周期が繰り返される回数の半分（Ｎ／２）よりも小さい場合、周波数検出部２４０は、周波数範囲ＦＢを１．３５ＧＨｚ以上の第１周波数範囲ＦＢ０と判断する。
カウント値Ｍが、基準クロック信号ＣＫ＿ＲＥＦの周波数が繰り返される回数の半分（Ｎ／２）よりも大きく、基準クロック信号ＣＫ＿ＲＥＦの周期が繰り返される回数Ｎよりも小さい場合、周波数検出部２４０は、周波数範囲ＦＢを０．９０ＧＨｚ〜１．８０ＧＨｚの範囲の第２周波数範囲ＦＢ１と判断する。
カウント値Ｍが、基準クロック信号ＣＫ＿ＲＥＦの周期が繰り返される回数Ｎよりも大きく、基準クロック信号ＣＫ＿ＲＥＦの周期が繰り返される回数の２倍２Ｎよりも小さい場合、周波数検出部２４０は、周波数範囲ＦＢを０．４５ＧＨｚ〜１．３５ＧＨｚの範囲の第３周波数範囲ＦＢ２と判断する。
カウント値Ｍが、基準クロック信号ＣＫ＿ＲＥＦの周期が繰り返される回数の２倍２Ｎよりも大きい場合、周波数検出部２４０は、周波数範囲ＦＢを０．１ＧＨｚ〜０．９０ＧＨｚの範囲の第４周波数範囲ＦＢ３と判断する。
カウント値Ｍが、基準クロック信号ＣＫ＿ＲＥＦの周期が繰り返される回数Ｎよりも大きいほど低周波範囲であると判断し、カウント値Ｍが基準クロック信号ＣＫ＿ＲＥＦの周期が繰り返される回数Ｎよりも小さいほど高周波数範囲であると判断する。
電圧制御発振器ＶＣＯは、周波数検出部２４０から基準クロック信号ＣＫ＿ＲＥＦの周波数範囲ＦＢを受信する。例えば、図１０に示すように、周波数範囲ＦＢが第２周波数範囲ＦＢ１である場合、電圧制御発振器ＶＣＯは０．９０ＧＨｚ〜１．８０ＧＨｚの範囲の中間値である１．３５ＧＨｚの周波数を有する第２内部クロック信号ＣＫ＿ＶＣＯ２を出力する。
再び図７を参照すると、カウンタ２２０は、ＶＣＯ１５０から基準クロック信号ＣＫ＿ＲＥＦの周波数範囲ＦＢに応答して生成された第２内部クロック信号ＣＫ＿ＶＣＯ２を受信する。カウンタ２２０は、タイミングコントローラＴＣから出力された基準クロック信号ＣＫ＿ＲＥＦの周波数と第２内部クロック信号ＣＫ＿ＶＣＯ２の周波数とを比較する。一例として、カウンタ２２０は、第２内部クロック信号ＣＫ＿ＶＣＯ２の周波数が基準クロック信号ＣＫ＿ＲＥＦの周波数よりも小さい場合、ロジック「１」を出力する（ＭＳＢ＝１）。逆に、カウンタ２２０は、第２内部クロック信号ＣＫ＿ＶＣＯ２の周波数が基準クロック信号ＣＫ＿ＲＥＦの周波数よりも大きい場合、ロジック「０」を出力する（ＭＳＢ＝０）。
連続近似部２３０は、コントローラ２１０からイネーブル信号ＡＦＣ＿ＳＴＡＲＴ及び出力タイミング信号ＡＦＣ＿ＢＡＮＤを受信する。連続近似部２３０は、イネーブル信号ＡＦＣ＿ＳＴＡＲＴに応答してイネーブルされる。イネーブルされた連続近似部２３０は、カウンタ２２０から最上位ビットＭＳＢを受信する。
連続近似部２３０は、最上位ビットＭＳＢに基づいて基準クロック信号ＣＫ＿ＲＥＦの周波数と第２内部クロック信号ＣＫ＿ＶＣＯ２の周波数との間の差に対応する制御コードＣＯＤＥを生成する。例えば、最上位ビットＭＳＢがロジック「１」である場合、第２内部クロック信号ＣＫ＿ＶＣＯ２の周波数を増加させる。逆に、最上位ビットＭＳＢがロジック「０」である場合、第２内部クロック信号ＣＫ＿ＶＣＯ２の周波数を減少させる。連続近似部２３０は、第２内部クロック信号ＣＫ＿ＶＣＯ２の周波数が基準クロック信号ＣＫ＿ＲＥＦの周波数と同一になるまで第２内部クロック信号ＣＫ＿ＶＣＯ２の周波数を増加又は減少させる。連続近似部２３０は、第２内部クロック信号ＣＫ＿ＶＣＯ２の周波数を増加又は減少させる動作を介して基準クロック信号ＣＫ＿ＲＥＦの周波数と第２内部クロック信号ＣＫ＿ＶＣＯ２の周波数との差に対応する制御コードＣＯＤＥを出力する。
連続近似部２３０は、出力タイミング信号ＡＦＣ＿ＢＡＮＤに応答して制御コードＣＯＤＥを出力する。連続近似部２３０は、制御コードＣＯＤＥ及び終了信号ＡＦＣ＿ＥＮＤを出力する。連続近似部２３０は、終了信号ＡＦＣ＿ＥＮＤをコントローラ２１０に出力する。終了信号ＡＦＣ＿ＥＮＤは、第２内部クロック信号ＣＫ＿ＶＣＯ２の周波数が基準クロック信号ＣＫ＿ＲＥＦの周波数に合わせられたことを示す信号である。
電圧制御発振器ＶＣＯは、連続近似部２３０から制御コードＣＯＤＥを受信する。例えば、図１０に示すように、周波数範囲ＦＢが第２周波数範囲ＦＢ１、制御コードＣＯＤＥが第２制御コードＣＯＤＥ２である場合、電圧制御発振器は、第２制御コードＣＯＤＥ２及び制御電圧を用いて微調整を行うと共に、第３内部クロック信号ＣＫ＿ＶＣＯ３を出力する。
本実施形態によると、ＣＤＲ回路は、基準クロック信号ＣＫ＿ＲＥＦの周波数範囲ＦＢを決定する。また、基準クロック信号ＣＫ＿ＲＥＦの周波数範囲ＦＢ毎に適切なジッタ及び安定度を有するように、ＣＤＲ回路のパラメータを調整する。これにより、高速動作領域に最適化されたＣＤＲ回路は、低速動作領域でもジッタ特性を維持することができる。
図１１は、本発明の一実施形態によるループフィルタのパラメータを調整する方法の一例を説明するための図である。
図１１を参照すると、ループフィルタＬＦは、基準クロック信号の周波数範囲ＦＢを用いることにより粗調整を行う。粗調整されたループフィルタＬＦは、制御電圧ＶＣを電圧制御発振器ＶＣＯに出力する。電圧制御発振器ＶＣＯは、ループフィルタＬＦから制御電圧ＶＣを受信し、自動周波数調整器ＡＦＣから制御コードＣＯＤＥを受信する。電圧制御発振器ＶＣＯは、制御コードＣＯＤＥ及び制御電圧ＶＣを用いて微調整を行うことで、基準クロック信号に追従する内部クロック信号を出力する。
以下、ループフィルタＬＦのパラメータを調整する方法を説明する。
ループフィルタＬＦは、抵抗ＲＬＦ及び第１〜第３キャパシタ（ＣＬＦ１〜ＣＬＦ３）を含む。第１〜第３キャパシタ（ＣＬＦ１〜ＣＬＦ３）はそれぞれ並列に連結される。並列に連結された第１〜第３キャパシタ（ＣＬＦ１〜ＣＬＦ３）は、第１ノードＮＤ１で抵抗に直列に連結される。第２キャパシタＣＬＦ２と第１ノードとの間に第１スイッチＳＷ１が連結され、第３キャパシタＣＬＦ３と第１ノードとの間に第２スイッチＳＷ２が連結される。第３キャパシタＣＬＦ３のキャパシタンスは、第２キャパシタＣＬＦ２のキャパシタンスよりも大きい。
第１周波数範囲ＦＢ０から第４周波数範囲ＦＢ３に行くほど基準クロック信号の周波数範囲ＦＢは低くなる。基準クロック信号の周波数範囲ＦＢが低くなると、ループフィルタＬＦのキャパシタンスは増加する。ループフィルタＬＦのキャパシタンスが増加するほどＣＤＲ回路の安定度は増加する。
例えば、周波数範囲ＦＢが第１周波数範囲（ＦＢ０＝００）である場合、第１スイッチＳＷ１は周波数範囲（ＦＢ［０］＝０）に応答してターンオフされ、第２スイッチＳＷ２は周波数範囲（ＦＢ［１］＝０）に応答してターンオフされる。これにより、ループフィルタＬＦのキャパシタンスは、第１キャパシタＣＬＦ１のキャパシタンスに該当する値である。
周波数範囲ＦＢが第２周波数範囲（ＦＢ１＝０１）である場合、第１スイッチＳＷ１は周波数範囲（ＦＢ［０］＝１）に応答してターンオンされ、第２スイッチＳＷ２は周波数範囲（ＦＢ［１］＝０）に応答してターンオフされる。これにより、ループフィルタＬＦのキャパシタンスは、第１キャパシタＣＬＦ１のキャパシタンスと第２キャパシタＣＬＦ２のキャパシタンスとの合計に該当する値である。
周波数範囲ＦＢが第３周波数範囲（ＦＢ２＝１０）である場合、第１スイッチＳＷ１は周波数範囲（ＦＢ［０］＝０）に応答してターンオフされ、第２スイッチＳＷ２は周波数範囲（ＦＢ［１］＝１）に応答してターンオンされる。これにより、ループフィルタＬＦのキャパシタンスは、第１キャパシタＣＬＦ１のキャパシタンスと第３キャパシタＣＬＦ３のキャパシタンスとの合計に該当する値である。
周波数範囲ＦＢが第４周波数範囲（ＦＢ３＝１１）である場合、第１スイッチＳＷ１は周波数範囲（ＦＢ［０］＝１）に応答してターンオンされ、第２スイッチＳＷ２は周波数範囲（ＦＢ［１］＝１）に応答してターンオンされる。これにより、ループフィルタＬＦのキャパシタンスは、第１キャパシタＣＬＦ１のキャパシタンス、第２キャパシタＣＬＦ２のキャパシタンス、及び第３キャパシタＣＬＦ３のキャパシタンスの合計に該当する値である。
図１２は、本発明の一実施形態によるループフィルタのパラメータを調整する方法の他の例を説明するための図である。図１２は、図１１のループフィルタＬＦにおける抵抗ＲＬＦを具体的に示す図である。
図１２を参照すると、ループフィルタＬＦは、第１〜第３抵抗（ＲＬＦ１〜ＲＬＦ３）を含む。第１〜第３抵抗（ＲＬＦ１〜ＲＬＦ３）は、第２ノードＮＤ２と第３ノードＮＤ３との間にそれぞれ並列に連結される。第２抵抗ＲＬＦ２と第２ノードＮＤ２との間に第１スイッチＳＷ１が連結され、第３抵抗ＲＬＦ３と第２ノードＮＤ２との間に第２スイッチＳＷ２が連結される。第２抵抗ＲＬＦ２の抵抗値は、第３抵抗ＲＬＦ３の抵抗値よりも大きい。
第１周波数範囲ＦＢ０から第４周波数範囲ＦＢ３に行くほど基準クロック信号の周波数範囲ＦＢは低くなる。基準クロック信号の周波数範囲ＦＢが低くなると、ループフィルタＬＦの抵抗値は増加する。
例えば、周波数範囲ＦＢが第１周波数範囲（ＦＢ０＝００）である場合、第１スイッチＳＷ１は周波数範囲（ＦＢ［０］＝０）に応答してターンオンされ、第２スイッチＳＷ２は周波数範囲（ＦＢ［１］＝０）に応答してターンオンされる。これにより、ループフィルタＬＦの抵抗値は、第１抵抗ＲＬＦ１、第２抵抗ＲＬＦ２、及び第３抵抗ＲＬＦ３の合成抵抗に該当する値である。
周波数範囲ＦＢが第２周波数範囲（ＦＢ１＝０１）である場合、第１スイッチＳＷ１は周波数範囲（ＦＢ［０］＝１）に応答してターンオフされ、第２スイッチＳＷ２は周波数範囲（ＦＢ［１］＝０）に応答してターンオンされる。これにより、ループフィルタＬＦの抵抗値は、第１抵抗ＲＬＦ１と第３抵抗ＲＬＦ３との合成抵抗に該当する値である。
周波数範囲ＦＢが第３周波数範囲（ＦＢ２＝１０）である場合、第１スイッチＳＷ１は周波数範囲（ＦＢ［０］＝０）に応答してターンオンされ、第２スイッチＳＷ２は周波数範囲（ＦＢ［１］＝１）に応答してターンオフされる。これにより、ループフィルタＬＦの抵抗値は、第１抵抗ＲＬＦ１と第２抵抗ＲＬＦ２との合成抵抗に該当する値である。
周波数範囲ＦＢが第４周波数範囲（ＦＢ３＝１１）である場合、第１スイッチＳＷ１は周波数範囲（ＦＢ［０］＝１）に応答してターンオフされ、第２スイッチＳＷ２は周波数範囲（ＦＢ［１］＝１）に応答してターンオフされる。これにより、ループフィルタＬＦの抵抗値は、第１抵抗ＲＬＦ１に該当する値である。
図１３は、本発明の一実施形態による電圧制御発振器のパラメータを調整する方法を説明するための図である。図１３には、インバータ結合を用いた３段のリング発振器である電圧制御発振器ＶＣＯを示す。一つのインバータを拡大した拡大図を参照すると、電圧制御発振器ＶＣＯは、第１ロードキャパシタＣＬ１及び第２ロードキャパシタＣＬ２を含む。第１ロードキャパシタＣＬ１及び第２ロードキャパシタＣＬ２が電圧制御発振器ＶＣＯの出力部に連結されると、電圧制御発振器ＶＣＯのローディングキャパシタンスは増加する。第１ロードキャパシタＣＬ１の一端及び第２ロードキャパシタＣＬ２の一端はインバータの第１出力端子ＯＵＴＮに連結され、第１ロードキャパシタＣＬ１の他端及び第２ロードキャパシタＣＬ２の他端はインバータの第２出力端子ＯＵＴＰに連結される。
第１ロードキャパシタＣＬ１の一端と第１出力端子ＯＵＴＮとの間に第１スイッチＳＷ１が連結され、第１ロードキャパシタＣＬ１の他端と第２出力端子ＯＵＴＰとの間に第２スイッチＳＷ２が連結される。第２ロードキャパシタＣＬ２の一端と第１出力端子ＯＵＴＮとの間に第３スイッチＳＷ３が連結され、第２ロードキャパシタＣＬ２の他端と第２出力端子ＯＵＴＰとの間に第４スイッチＳＷ４が連結される。
第１周波数範囲ＦＢ０から第４周波数範囲ＦＢ３に行くほど基準クロック信号の周波数範囲ＦＢは低くなる。基準クロック信号の周波数範囲ＦＢが低くなると、電圧制御発振器ＶＣＯのローディングキャパシタンスは増加する。第１ロードキャパシタＣＬ１のキャパシタンスは第１ローディングキャパシタンスであり、第２ロードキャパシタＣＬ２のキャパシタンスは第２ローディングキャパシタンスである。第２ローディングキャパシタンスは第１ローディングキャパシタンスよりも大きい。
例えば、周波数範囲ＦＢが第１周波数範囲（ＦＢ０＝００）である場合、第１スイッチＳＷ１及び第２スイッチＳＷ２は周波数範囲（ＦＢ［０］＝０）に応答してターンオフされ、第３スイッチＳＷ３及び第４スイッチＳＷ４は周波数範囲（ＦＢ［１］＝０）に応答してターンオフされる。これにより、ローディングキャパシタンスの増加量は０である。
周波数範囲ＦＢが第２周波数範囲（ＦＢ１＝０１）である場合、第１スイッチＳＷ１及び第２スイッチＳＷ２は周波数範囲（ＦＢ［０］＝１）に応答してターンオンされ、第３スイッチＳＷ３及び第４スイッチＳＷ４は周波数範囲（ＦＢ［１］＝０）に応答してターンオフされる。これにより、ローディングキャパシタンスの増加量は、第１ローディングキャパシタンスに該当する値である。
周波数範囲ＦＢが第３周波数範囲（ＦＢ２＝１０）である場合、第１スイッチＳＷ１及び第２スイッチＳＷ２は周波数範囲（ＦＢ［０］＝０）に応答してターンオフされ、第３スイッチＳＷ３及び第４スイッチＳＷ４は周波数範囲（ＦＢ［１］＝１）に応答してターンオンされる。これにより、ローディングキャパシタンスの増加量は、第２ローディングキャパシタンスに該当する値である。
周波数範囲ＦＢが第４周波数範囲（ＦＢ３＝１１）である場合、第１スイッチＳＷ１及び第２スイッチＳＷ２は周波数範囲（ＦＢ［０］＝１）に応答してターンオンされ、第３スイッチＳＷ３及び第４スイッチＳＷ４は周波数範囲（ＦＢ［１］＝１）に応答してターンオンされる。これにより、ローディングキャパシタンスの増加量は、第１ローディングキャパシタンスと第２ローディングキャパシタンスとの合計に該当する値である。
図１４は、本発明の一実施形態による電荷ポンプのパラメータを調整する方法を説明するための図である。図１４を参照すると、電荷ポンプＣＰは、第１〜第３電流源（ＩＣＰ１〜ＩＣＰ３）を含む。第１〜第３電流源（ＩＣＰ１〜ＩＣＰ３）は、第４ノードＮＤ４と第５ノードＮＤ５との間に並列に連結される。第１〜第３電流源（ＩＣＰ１〜ＩＣＰ３）のそれぞれの電流は、第４ノードＮＤ４から第５ノードＮＤ５に流れる方向である。第２電流源ＩＣＰ２と第５ノードＮＤ５との間に第１スイッチＳＷ１が連結され、第３電流源ＩＣＰ３と第５ノードＮＤ５との間に第２スイッチＳＷ２が連結される。第３電流源ＩＣＰ３に流れる電流は、第２電流源ＩＣＰ２に流れる電流よりも大きい。
第１周波数範囲ＦＢ０から第４周波数範囲ＦＢ３に行くほど基準クロック信号の周波数範囲ＦＢは低くなる。基準クロック信号の周波数範囲ＦＢが低くなると、電荷ポンプＣＰから流れる電流量が減少する。
例えば、周波数範囲ＦＢが第１周波数範囲（ＦＢ０＝００）である場合、第１スイッチＳＷ１は周波数範囲（ＦＢ［０］＝０）に応答してターンオンされ、第２スイッチＳＷ２は周波数範囲（ＦＢ［１］＝０）に応答してターンオンされる。これにより、電荷ポンプＣＰから流れる電流量は、第１電流源ＩＣＰ１から流れる電流量、第２電流源ＩＣＰ２から流れる電流量、及び第３電流源ＩＣＰ３から流れる電流量の合計に該当する値である。
周波数範囲ＦＢが第２周波数範囲（ＦＢ１＝０１）である場合、第１スイッチＳＷ１は周波数範囲（ＦＢ［０］＝１）に応答してターンオフされ、第２スイッチＳＷ２は周波数範囲（ＦＢ［１］＝０）に応答してターンオンされる。これにより、電荷ポンプＣＰから流れる電流量は、第１電流源ＩＣＰ１から流れる電流量及び第３電流源ＩＣＰ２から流れる電流量の合計に該当する値である。
周波数範囲ＦＢが第３周波数範囲（ＦＢ２＝１０）である場合、第１スイッチＳＷ１は周波数範囲（ＦＢ［０］＝０）に応答してターンオンされ、第２スイッチＳＷ２は周波数範囲（ＦＢ［１］＝１）に応答してターンオフされる。これにより、電荷ポンプＣＰから流れる電流量は、第１電流源ＩＣＰ１から流れる電流量及び第２電流源ＩＣＰ３から流れる電流量の合計に該当する値である。
周波数範囲ＦＢが第４周波数範囲（ＦＢ３＝１１）である場合、第１スイッチＳＷ１は周波数範囲（ＦＢ［０］＝１）に応答してターンオフされ、第２スイッチＳＷ２は周波数範囲（ＦＢ［１］＝１）に応答してターンオフされる。これにより、電荷ポンプＣＰから流れる電流量は、第１電流源ＩＣＰ１から流れる電流量に該当する値である。
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更実施することが可能である。
１ ディスプレイシステム
２ 外部装置
３ アプリケーションプロセッサ（ＡＰ）
４、２０ タイミングコントローラ
５、１０ ディスプレイ装置
３０ データ駆動部
４０ ディスプレイパネル
１００ ＣＤＲ回路
１１０、２００ 自動周波数調整器（ＡＦＣ）
１２０ 位相検出器（ＰＤ）
１３０ 電荷ポンプ（ＣＰ）
１４０ ループフィルタ（ＬＦ）
１５０ 電圧制御発振器（ＶＣＯ）
１６０ 直並列変換器（ＤＥＳ）
２１０ コントローラ
２２０ カウンタ
２３０ 連続近似部
２４０ 周波数検出部

Claims (20)

  1. 基準クロック信号とデータ信号にクロック信号が埋め込まれたデータパケットとを出力するタイミングコントローラと、
    前記タイミングコントローラから前記基準クロック信号及び前記データパケットを受信するクロックデータ復元回路と、
    前記受信されたデータパケットに基づいて画像を表示するディスプレイパネルと、を備え、
    前記クロックデータ復元回路は、前記タイミングコントローラから前記基準クロック信号を受信すると、第１内部クロック信号を用いて前記受信された基準クロック信号の周波数範囲を検出し、前記検出された周波数範囲に基づいて前記クロックデータ復元回路のジッタ特性を決定するパラメータを調整し、前記第１内部クロック信号の周波数を調整して第２内部クロック信号を出力し、
    前記クロックデータ復元回路は、前記タイミングコントローラから前記データパケットを受信すると、前記データパケットから前記データ信号及び前記データ信号に同期したクロック信号を復元することを特徴とするディスプレイ装置。
  2. 前記クロックデータ復元回路は、前記第２内部クロック信号に基づいて前記基準クロック信号に追従する第３内部クロック信号を生成することを特徴とする請求項１に記載のディスプレイ装置。
  3. 前記クロックデータ復元回路は、前記基準クロック信号の周期がＮ回繰り返される間に前記第１内部クロック信号の立ち上がりエッジの数をカウントし、カウント値と前記Ｎとを比較し、比較の結果に基づいて前記基準クロック信号の周波数範囲を検出することを特徴とする請求項１に記載のディスプレイ装置。
  4. 前記クロックデータ復元回路は、前記基準クロック信号の周波数と前記第２内部クロック信号の周波数との差に対応する制御コードを生成し、前記制御コードを用いて微調整（ｆｉｎｅ ｔｕｎｉｎｇ）を行うことで第３内部クロック信号を出力することを特徴とする請求項２に記載のディスプレイ装置。
  5. 前記パラメータは、前記制御コード及び制御電圧に基づいて前記第３内部クロック信号を出力する電圧制御発振器の利得を含むことを特徴とする請求項４に記載のディスプレイ装置。
  6. 前記パラメータは、電荷ポンプが前記基準クロック信号と前記第２内部クロック信号との間の位相差に相当する位相制御信号に応答して出力する電流量を含むことを特徴とする請求項５に記載のディスプレイ装置。
  7. 前記パラメータは、前記電荷ポンプから出力される電流に基づいて前記制御電圧を前記電圧制御発振器に出力するループフィルタのキャパシタンスを含むことを特徴とする請求項６に記載のディスプレイ装置。
  8. 前記パラメータは、前記電荷ポンプから出力される電流に基づいて前記制御電圧を前記電圧制御発振器に出力するループフィルタの抵抗値を含むことを特徴とする請求項６に記載のディスプレイ装置。
  9. 基準クロック信号及び第１フィードバッククロック信号を受信し、前記基準クロック信号の周期がＮ回繰り返される間に前記第１フィードバッククロック信号の立ち上がりエッジの数をカウントし、前記カウントされた結果に基づいて前記第１フィードバッククロック信号の周波数範囲を検出し、前記周波数範囲によって前記第１フィードバッククロック信号の周波数が調整された第２フィードバッククロック信号を受信し、且つ前記基準クロック信号の周波数と前記第２フィードバッククロック信号の周波数との差に対応する制御コードを出力する自動周波数調整器と、
    前記自動周波数調整器から前記制御コード及び前記周波数範囲を受信し、前記周波数範囲を用いて粗調整（ｃｏａｒｓｅ ｔｕｎｉｎｇ）を行うことで前記第２フィードバッククロック信号を出力し、前記制御コード及び制御電圧を用いて微調整（ｆｉｎｅ ｔｕｎｉｎｇ）を行うことで前記基準クロック信号に追従する第３フィードバッククロック信号を出力する電圧制御発振器と、を備えることを特徴とするクロックデータ復元回路。
  10. 前記基準クロック信号及び前記第２フィードバッククロック信号を受信し、且つ前記基準クロック信号と前記第２フィードバッククロック信号との間の位相差に相当する位相制御信号を出力する位相検出器と、
    前記位相制御信号に応答して電流を出力する電荷ポンプと、
    前記電荷ポンプから出力される電流に基づいて前記制御電圧を生成し、前記制御電圧を前記電圧制御発振器に出力するループフィルタと、を更に含むことを特徴とする請求項９に記載のクロックデータ復元回路。
  11. 前記電荷ポンプは、前記自動周波数調整器から前記周波数範囲を受信し、前記周波数範囲を用いて粗調整を行うことを特徴とする請求項１０に記載のクロックデータ復元回路。
  12. 前記ループフィルタは、前記自動周波数調整器から前記周波数範囲を受信し、前記周波数範囲を用いて粗調整を行うことを特徴とする請求項１０に記載のクロックデータ復元回路。
  13. 前記自動周波数調整器は、
    前記基準クロック信号及び前記第２フィードバッククロック信号を受信し、前記基準クロック信号の周波数と前記第２フィードバッククロック信号の周波数とを比較し、比較の結果に基づいて最上位ビットを出力するカウンタと、
    前記最上位ビットに基づいて、前記基準クロック信号の周波数と前記第２フィードバッククロック信号の周波数との差に対応する制御コードを出力する連続近似部と、を含むことを特徴とする請求項９に記載のクロックデータ復元回路。
  14. 前記自動周波数調整器は、
    前記基準クロック信号の周期がＮ回繰り返される時間を決定するコントローラと、
    カウント数に基づいて前記基準クロック信号の前記周波数範囲を検出する周波数検出部と、を更に含み、
    前記カウンタは、前記コントローラによって決定された時間の間に、前記第１フィードバッククロック信号の立ち上がりエッジをカウントし、カウントされた結果を前記カウント数として前記周波数検出部に出力することを特徴とする請求項１３に記載のクロックデータ復元回路。
  15. 前記周波数検出部は、前記カウント数と前記Ｎとを比較し、比較の結果に基づいて前記基準クロック信号の前記周波数範囲を検出することを特徴とする請求項１４に記載のクロックデータ復元回路。
  16. クロックデータ復元回路であって、
    前記クロックデータ復元回路が基準クロック信号を受信すると、第１内部クロック信号を用いて前記受信された基準クロック信号の周波数範囲を検出する自動周波数調整器と、
    前記周波数範囲に基づいて第２内部クロック信号を出力し、制御電圧に基づいて前記基準クロック信号に追従する第３内部クロック信号を出力する電圧制御発振器と、
    前記基準クロック信号と前記第２内部クロック信号との間の位相差に相当する位相制御信号に応答して出力する電流の電流量を決定する電荷ポンプと、
    前記電荷ポンプから出力される電流に基づいて前記制御電圧を前記電圧制御発振器に出力するループフィルタと、を備え、
    前記クロックデータ復元回路は、前記検出された周波数範囲に基づいて前記クロックデータ復元回路のジッタ特性を決定するパラメータを調整することを特徴とするクロックデータ復元回路。
  17. 前記電圧制御発振器の利得は、前記検出された周波数範囲が低いほど減少することを特徴とする請求項１６に記載のクロックデータ復元回路。
  18. 前記電荷ポンプから流れる電流量は、前記検出された周波数範囲が低いほど減少することを特徴とする請求項１６に記載のクロックデータ復元回路。
  19. 前記ループフィルタの抵抗値は、前記検出された周波数範囲が低いほど増加することを特徴とする請求項１６に記載のクロックデータ復元回路。
  20. 前記ループフィルタのキャパシタンスは、前記検出された周波数範囲が低いほど増加することを特徴とする請求項１６に記載のクロックデータ復元回路。

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