CN112669791A - 流时钟生成器及包括该流时钟生成器的嵌入式DisplayPort系统 - Google Patents

流时钟生成器及包括该流时钟生成器的嵌入式DisplayPort系统 Download PDF

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CN112669791A CN202011094120.4A CN202011094120A CN112669791A CN 112669791 A CN112669791 A CN 112669791A CN 202011094120 A CN202011094120 A CN 202011094120A CN 112669791 A CN112669791 A CN 112669791A
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Abstract

提供了一种能够在面板自刷新模式中生成与正常模式中的频率具有相同频率的流时钟的装置以及包括该装置的嵌入式DisplayPort系统。嵌入式DisplayPort系统包括流时钟生成器。流时钟生成器可包括：内部振荡器，其配置为振荡内部时钟；频率调节器，其配置为比较内部时钟和链路符号时钟的频率，生成控制信号，并使用控制信号调节内部时钟的频率，其中，链路符号时钟从嵌入式DisplayPort系统的流数据重构；以及锁相环路，其配置为使用内部时钟生成流时钟，并将流时钟的相位锁定到内部时钟的相位。

Description

流时钟生成器及包括该流时钟生成器的嵌入式DisplayPort 系统
技术领域
本公开涉及一种嵌入式DisplayPort系统，更具体地，涉及一种能够生成与面板自刷新模式之前的正常模式中的流时钟具有相同频率的流时钟的装置，以及一种包括该装置的嵌入式DisplayPort系统。
背景技术
嵌入式DisplayPort是依赖于具有数字通信形式的分组化数据的传输的显示接口。嵌入式DisplayPort的协议基于数据分组执行通信，并且可具有嵌入在流数据中的时钟信号。
视频电子标准协会(VESA)提出了嵌入式DisplayPort标准版本中的面板自刷新模式。面板自刷新模式是一种降低系统级功耗的方法。
当要显示的图像在多个显示帧期间具有静态状态时，嵌入式DisplayPort执行面板自刷新模式。
在面板自刷新模式中，嵌入式DisplayPort不接收其中嵌入有时钟的流数据，并且使用存储在内部帧缓冲器中的图像数据来显示相同的图像。
嵌入式DisplayPort需要时钟生成电路，用于生成与面板自刷新模式之前的正常模式中的流时钟具有相同频率的流时钟，因为嵌入式DisplayPort在面板自刷新模式中不接收时钟。
发明内容
各种实施方式旨在提供一种能够生成与面板自刷新模式之前的正常模式中的流时钟具有相同频率的流时钟的装置以及包括该装置的嵌入式DisplayPort系统。
在实施方式中，流时钟生成器可包括：内部振荡器，其配置为振荡内部时钟；频率调节器，其配置为比较内部时钟和链路符号时钟的频率，生成控制信号，并且使用控制信号调节内部时钟的频率，其中，链路符号时钟是从嵌入式DisplayPort系统的流数据重构的；以及锁相环路，其配置为使用内部时钟生成流时钟，并且将流时钟的相位锁定到内部时钟的相位。
在实施方式中，嵌入式DisplayPort系统可包括源设备和接收设备，源设备配置为在正常模式下提供流数据，接收设备配置为在正常模式下从流数据重构链路符号时钟，振荡内部时钟，比较内部时钟和链路符号时钟的频率，并调节内部时钟的频率，以及配置成在面板自刷新模式下使用内部时钟生成具有恒定频率的流时钟，以及使用流时钟将存储在帧缓冲器中的图像数据显示在显示面板上。
在实施方式中，嵌入式DisplayPort系统可包括接收器和时序控制器，接收器配置成从接收的流数据重构链路符号时钟，时序控制器配置成控制待振荡的内部时钟、待比较的内部时钟和链路符号时钟的频率、待调节的内部时钟的频率、待使用内部时钟生成的具有恒定频率的流时钟、以及存储在帧缓冲器中的待使用流时钟显示在显示面板上的图像数据。
附图说明
图1是根据实施方式的嵌入式DisplayPort系统的框图。
图2是根据实施方式的流时钟生成器的框图。
图3是示出根据实施方式的根据内部振荡器的控制信号的值的内部振荡器的输出频率特性的曲线图。
图4是根据实施方式的用于描述当内部振荡器进入面板自刷新模式时内部振荡器的操作的时序图。
具体实施方式
下面将参考附图更详细地描述示例性实施方式。然而，本公开可以以不同的形式实施，并且不应构造为限于本文中所述的实施方式。相反，提供这些实施方式使得本公开将是彻底的和完整的，并且将本公开的范围完全传达给本领域技术人员。在整个公开中，在本公开的各个附图和实施方式中，相同的附图标记表示相同的部件。
实施方式提供了一种能够生成与面板自刷新模式之前的正常模式中的流时钟具有相同频率的流时钟的装置，以及一种包括该装置的嵌入式DisplayPort系统。
正常模式可限定为由接收设备重构由嵌入式DisplayPort系统的源设备传送的图像数据并在显示面板上显示该图像数据的操作。
此外，面板自刷新模式是源设备与接收设备之间的可选功能，用于降低嵌入式DisplayPort系统的功耗。面板自刷新模式可限定为在当待显示的图像数据是静态图像时源设备关闭且接收设备未关闭的状态下，使用存储在帧缓冲器中的图像数据在显示面板上显示静态图像的操作。
图1是根据实施方式的嵌入式DisplayPort系统的框图。
参照图1，DisplayPort系统可包括源设备100和接收设备200。
源设备100向接收设备200提供流数据STR_DATA。在这种情况下，流数据STR_DATA可具有嵌入其中的图像数据和链路符号时钟。
源设备100可在正常模式下向接收设备200提供流数据STR_DATA。当待显示的图像具有静态状态时，源设备100可向接收设备200传送面板自刷新模式的进入信号，并且可被关闭。
源设备100可包括帧缓冲器110、帧缓冲器(FB)控制器120和发射器(TX)130。
帧缓冲器110存储要以帧为单位传送的图像数据。FB控制器120控制帧缓冲器110中的图像数据以帧为单位存储，并且控制存储在帧缓冲器110中的图像数据以帧为单位输出至发射器130。发射器130将存储在帧缓冲器110中的图像数据转换为根据嵌入式显示端口的协议限定的信号形式，并将其中嵌入了图像数据和链路符号时钟的流数据STR_DATA传送至接收设备200。
接收设备200从源设备100接收流数据STR_DATA，从流数据STR_DATA重构图像数据和链路符号时钟，使用链路符号时钟生成流时钟，并且使用流时钟在显示面板上显示图像数据。
接收设备200可包括接收器(RX)210、时序控制器(TCON)220、远程帧缓冲器(RFB)和RFB控制器230、以及显示面板(LCD)240。
接收器210从由源设备100传送的流数据STR_DATA重构图像数据和链路符号时钟，并将图像数据提供给RFB和RFB控制器230。RFB和RFB控制器230以帧为单位存储图像数据，并以帧为单位将图像数据提供给时序控制器220。时序控制器220控制将在显示面板240上显示的图像。
更具体地，如果待显示的图像是静态图像，则源设备100可将面板自刷新模式的活动信号或进入信号作为数据包传送至接收设备200。
接收设备200检测活动信号或进入信号，并控制存储在RFB 230中的图像数据显示在显示面板240上，直到从源设备100接收到面板自刷新模式的非活动信号。在这种情况下，接收设备200可生成与面板自刷新模式之前的流时钟具有相同频率的流时钟，并且可使用流时钟在显示面板240上显示存储在RFB 230中的图像数据。
此外，接收设备200可在面板自刷新模式下跟踪源设备100在面板自刷新模式下的状态信号，并且当从源设备100接收到面板自刷新模式的非活动信号时，可与由源设备100提供的时序同步地在显示面板240上显示图像数据。
图2是根据实施方式的流时钟生成器30的框图。
参照图2，流时钟生成器30可包括内部振荡器32、频率调节器34和锁相环路(PLL)36。
内部振荡器32振荡内部时钟OSC_CLK。可基于控制信号OSC_CON<9:0>的值来调节内部时钟OSC_CLK的频率。
频率调节器34可接收内部时钟OSC_CLK和链路符号时钟LS_CLK，可比较内部时钟OSC_CLK和链路符号时钟LS_CLK的频率，以及可生成控制信号OSC_CON<9:0>。链路符号时钟LS_CLK可限定为从由源设备100传送的流数据STR_DATA重构的信号。
频率调节器34使用控制信号OSC_CON<9:0>来调节内部时钟OSC_CLK的频率。频率调节器34可比较内部时钟OSC_CLK和链路符号时钟LS_CLK的频率，并且可基于比较的结果来增大或减小控制信号OSC_CON<9:0>的值。例如，当从内部时钟OSC_CLK分频的分频时钟D_LS_CLK的频率大于内部时钟OSC_CLK的频率时，频率调节器34可增大控制信号OSC_CON<9:0>的值，以及当分频时钟D_LS_CLK的频率小于内部时钟OSC_CLK的频率时，频率调节器34可减小控制信号OSC_CON<9:0>的值。
频率调节器34在正常模式下使用控制信号OSC_CON<9:0>来调节内部时钟OSC_CLK的频率，并且在面板自刷新模式下保持控制信号OSC_CON<9:0>的值。
PLL 36可使用内部时钟OSC_CLK生成流时钟STR_CLK，并且可将流时钟STR_CLK的相位锁定到内部时钟OSC_CLK的相位。PLL36锁定流时钟STR_CLK的相位，使得流时钟STR_CLK的相位不摇动，并且允许输出具有恒定频率的流时钟STR_CLK。
PLL 36可包括：相位差检测器(PFD)(未示出)，用于比较内部时钟OSC_CLK和反馈流时钟STR_CLK的相位并检测相位差；低通环路滤波器(未示出)，用于确定PLL的高频分量和同步特性或响应特性；以及电压控制器(VCO)(未示出)，用于基于相位差调节延迟电路(未示出)的延迟量，已经将流时钟STR_CLK的相位锁定到内部时钟OSC_CLK的相位。在本文中省略了PLL 36的详细描述。
此外，频率调节器34可包括分频器341、计数器342和控制逻辑电路343。
分频器341可通过对链路符号时钟LS_CLK进行分频来提供分频时钟D_LS_CLK。计数器342可比较分频时钟D_LS_CLK和内部时钟OSC_CLK的频率，并且可基于比较的结果输出计数信号。控制逻辑电路343可响应于计数信号而增大或减小控制信号OSC_CON<9:0>的值。
例如，当从内部时钟OSC_CLK分频的分频时钟D_LS_CLK的频率大于内部时钟OSC_CLK的频率时，控制逻辑电路343可增大控制信号OSC_CON<9:0>的值，以及当分频时钟D_LS_CLK的频率小于内部时钟OSC_CLK的频率时，可减小控制信号OSC_CON<9:0>的值。
换言之，在嵌入式DisplayPort系统中，接收设备200的接收器210从以链路符号时钟LS_CLK的速度传送的流数据STR_DATA重构链路符号时钟LS_CLK和图像数据。在这种情况下，链路符号时钟LS_CLK在高比特率(HBR)模式中限定为270Mbps，而在降低比特率(RBR)模式中限定为162Mbps。为了减小取决于工艺、电压和温度(PVT)的芯片之间的内部振荡器32的频率偏差，接收设备200可包括频率调节器34，用于比较使用接收器210的时钟数据恢复(CRD)电路重构的链路符号时钟LS_CLK和在正常模式(即，面板刷新模式的非活动状态)下由内部振荡器32生成的内部时钟OSC_CLK，并且通过调节内部时钟OSC_CLK的频率来生成恒定流时钟STR_CLK。
频率调节器34在面板自刷新模式的活动状态下具有关闭状态，并且可保持恒定的频率，因为它在面板自刷新模式的非活动状态下具有控制信号OSC_CON<9:0>的值。
当接收设备200从源设备100接收到面板自刷新模式的非活动信号时，频率调节器34再次操作并连续地调节内部振荡器32的内部时钟OSC_CLK的频率。内部时钟OSC_CLK的频率根据芯片的特性而彼此不同，但是频率调节器34比较内部时钟OSC_CLK和从接收设备200的接收器210重构的链路符号时钟LS_CLK的频率，并生成新控制信号OSC_CON<9:0>的值。PLL使用新控制信号OSC_CON<9:0>的值来生成流时钟STR_CLK。因此，尽管内部时钟OSC_CLK的频率在芯片之间彼此不同，但是可应用上述实施方式。
在参照图2描述的实施方式中，已经描述了时序控制器220包括流时钟生成器30，但是本公开不限于此。流时钟生成器30可包括在接收器210中，或者可与接收器210和时序控制器220分开形成。
图3是示出根据实施方式的根据内部振荡器32的控制信号的值的内部振荡器32的输出频率特性的曲线图。
参照图3，根据控制信号OSC_CON<9:0>的值的内部振荡器32的内部时钟OSC_CLK的频率特性示出了不同的线性特性。尽管在芯片之间振荡器的频率是不同的，但是内部振荡器32可通过改变控制信号OSC_CON<9:0>的值来输出具有期望频率的内部时钟OSC_CLK。
例如，下面描述在HBR模式下调节内部振荡器32的频率的操作。例如，频率为27MHz的内部时钟OSC_CLK可基于频率为30kHz的分频时钟D_LS_CLK进行计数，该分频时钟D_LS_CLK是通过从频率为135MHz的链路符号时钟LS_CLK除以4500而获得的。通过增大或减小控制信号OSC_CON<9:0>的值直到计数值落在给定范围内(899<计数值<901)，可将内部时钟OSC_CLK的频率调节为与链路符号时钟LS_CLK的频率相对应。每当生成计数信号“1”时，用计数结果来更新控制信号OSC_CON<9:0>。在这种情况下，计数信号之间的间隔可以是33.33μs，即，分频时钟D_LS_CLK的一个周期。例如，当内部振荡器32的频率最初高于27MHz时，控制信号OSC_CON<9:0>的值可减小到十六进制(200->1ff->1fd->…->1f5)。当内部振荡器32的频率最初低于27MHz时，控制信号OSC_CON<9:0>的值可增大到十六进制(200->201->202->...>20C)。此外，其中控制信号OSC_CON<9:0>的值被增大或减小的比特间隔可设置为可选地调节。
图4是根据实施方式的用于描述当内部振荡器32进入面板自刷新模式时内部振荡器32的操作的时序图。
参照图4，PSR模式＝“0”指示正常模式(即，面板自刷新模式关闭)，而PSR模式＝“1”指示进入自刷新模式。当PSR模式信号为“0”时，频率调节器34基于计数信号继续更新控制信号OSC_CON<9:0>的值。当PSR模式信号为“1”时，频率调节器34保持PSR模式“0”中的控制信号OSC_CON<9:0>的值。因此，内部振荡器32输出与面板自刷新模式之前的正常模式中的频率相同的频率。
如上所述，根据实施方式，在面板自刷新模式下，可生成具有与正常模式中的频率相同的频率的流时钟STR_CLK。
此外，根据实施方式，比较内部时钟OSC_CLK和链路符号时钟LS_CLK的频率，并且调节内部时钟OSC_CLK的频率。因此，尽管源设备100在面板自刷新模式下关闭，但是可生成和保持与在面板自刷新模式之前的正常模式中的流时钟相同的流时钟STR_CLK。
此外，根据实施方式，尽管由于芯片之间的振荡器特性、外部功率或操作期间的芯片温度导致输出频率彼此不同，但是可生成具有恒定频率的流时钟STR_CLK。
虽然上面已经描述了各种实施方式，但是本领域技术人员将理解，所描述的实施方式仅是示例性的。因此，不应基于所描述的实施方式来限制本文中所描述的公开内容。

Claims (20)

1.一种流时钟生成器，包括：
内部振荡器，配置成振荡内部时钟；
频率调节器，配置成比较所述内部时钟和链路符号时钟的频率，生成控制信号，并使用所述控制信号来调节所述内部时钟的频率，其中，所述链路符号时钟从嵌入式DisplayPort系统的流数据进行重构；以及
锁相环路，配置成使用所述内部时钟生成流时钟，并将所述流时钟的相位锁定到所述内部时钟的相位。
2.如权利要求1所述的流时钟生成器，还包括接收器，所述接收器配置成从所述嵌入式DisplayPort系统的源设备接收所述流数据，并从所述流数据重构所述链路符号时钟。
3.如权利要求1所述的流时钟生成器，其中，所述频率调节器配置成：
比较所述内部时钟和所述链路符号时钟的频率；以及
基于所述比较的结果，增大或减小所述控制信号的值。
4.如权利要求3所述的流时钟生成器，其中，所述频率调节器配置成在正常模式下执行增大或减小所述控制信号的值的微调操作。
5.如权利要求4所述的流时钟生成器，其中，所述频率调节器配置成在面板自刷新模式下保持所述控制信号的值。
6.如权利要求1所述的流时钟生成器，其中，所述频率调节器包括：
分频器，配置成通过对所述链路符号时钟进行分频来提供分频时钟；
计数器，配置成比较所述分频时钟的频率和所述内部时钟的频率，并基于所述比较的结果输出计数信号；以及
控制逻辑电路，配置成响应于所述计数信号而增大或减小所述控制信号的值。
7.如权利要求6所述的流时钟生成器，其中，所述控制逻辑电路配置成：当所述分频时钟的频率大于所述内部时钟的频率时，增大所述控制信号的值。
8.如权利要求7所述的流时钟生成器，其中，所述控制逻辑电路配置成：当所述分频时钟的频率小于所述内部时钟的频率时，减小所述控制信号的值。
9.一种嵌入式DisplayPort系统，包括：
源设备，配置成在正常模式下提供流数据；以及
接收设备，配置成在正常模式下从所述流数据重构链路符号时钟，振荡内部时钟，比较所述内部时钟和所述链路符号时钟的频率，并调节所述内部时钟的频率，以及配置成在面板自刷新模式下使用所述内部时钟生成具有恒定频率的流时钟，并使用所述流时钟将存储在帧缓冲器中的图像数据显示在显示面板上。
10.如权利要求9所述的嵌入式DisplayPort系统，其中，所述接收设备包括：
接收器，配置成从所述流数据重构所述链路符号时钟；以及
流时钟生成器，配置成在所述正常模式下调节所述内部时钟的频率，以及在所述面板自刷新模式下使用所述内部时钟生成具有恒定频率的所述流时钟。
11.如权利要求10所述的嵌入式DisplayPort系统，其中，所述流时钟生成器包括：
内部振荡器，配置成振荡所述内部时钟；
频率调节器，配置成比较所述内部时钟和所述链路符号时钟的频率，生成控制信号，并使用所述控制信号调节所述内部时钟的频率；以及
锁相环路，配置成使用所述内部时钟生成流时钟，并将所述流时钟的相位锁定到所述内部时钟的相位。
12.如权利要求11所述的嵌入式DisplayPort系统，其中，所述频率调节器配置成：
在所述正常模式下比较所述内部时钟和所述链路符号时钟的频率，
基于所述比较的结果，增大或减小所述控制信号的值，以及
在所述面板自刷新模式下保持所述控制信号的值。
13.如权利要求11所述的嵌入式DisplayPort系统，其中，所述频率调节器包括：
分频器，配置成通过对所述链路符号时钟进行分频来提供分频时钟；
计数器，配置成比较所述分频时钟的频率和所述内部时钟的频率，并基于所述比较的结果输出计数信号；以及
控制逻辑电路，配置成响应于所述计数信号而增大或减小所述控制信号的值。
14.如权利要求10所述的嵌入式DisplayPort系统，其中，所述流时钟生成器包括在时序控制器中。
15.如权利要求9所述的嵌入式DisplayPort系统，其中，所述源设备配置成：在待显示的图像具有静态状态时，将所述面板自刷新模式的进入信号传送至所述接收设备且被关闭。
16.一种嵌入式DisplayPort系统，包括：
接收器，配置成从接收的流数据重构链路符号时钟；以及
时序控制器，配置成控制待振荡的内部时钟、待比较的所述内部时钟和所述链路符号时钟的频率、待调节的所述内部时钟的频率、待使用所述内部时钟生成的具有恒定频率的流时钟、以及存储在帧缓冲器中的待使用所述流时钟显示在显示面板上的图像数据。
17.如权利要求16所述的嵌入式DisplayPort系统，其中：
所述时序控制器包括流时钟生成器，所述流时钟生成器配置成生成所述流时钟，以及
所述流时钟生成器包括：
内部振荡器，配置成振荡所述内部时钟；
频率调节器，配置成比较所述内部时钟和所述链路符号时钟的频率，生成控制信号，并使用所述控制信号调节所述内部时钟的频率；以及
锁相环路，配置成使用所述内部时钟生成所述流时钟，并将所述流时钟的相位锁定到所述内部时钟的相位。
18.如权利要求17所述的嵌入式DisplayPort系统，其中，所述频率调节器配置成：
在正常模式下比较所述内部时钟和所述链路符号时钟的频率，以及
基于所述比较的结果，增大或减小所述控制信号的值。
19.如权利要求18所述的嵌入式DisplayPort系统，其中，所述频率调节器配置成在面板自刷新模式中保持所述控制信号的值。
20.如权利要求17所述的嵌入式DisplayPort系统，其中，所述频率调节器包括：
分频器，配置成通过对所述链路符号时钟进行分频来提供分频时钟；
计数器，配置成比较所述分频时钟的频率和所述内部时钟的频率，并基于所述比较的结果输出计数信号；以及
控制逻辑电路，配置成响应于所述计数信号而增大或减小所述控制信号的值。
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