KR102619488B1 - 연결 상태의 변화에 따른 화면 배열의 불안정과 메인 링크의 재설정으로 인한 지연이 방지되는 디스플레이 포트용 광 링크 - Google Patents

연결 상태의 변화에 따른 화면 배열의 불안정과 메인 링크의 재설정으로 인한 지연이 방지되는 디스플레이 포트용 광 링크 Download PDF

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Abstract

본 발명에서는 광 링크가 개시된다. 상기 광 링크는, 디스플레이 포트 시스템을 형성하는 디스플레이 소스 및 디스플레이 싱크 사이에 연결되어 영상 정보를 포함하는 주 데이터를 전송하는 메인 링크와, 디스플레이 싱크의 랜더링 관련 보조 데이터 및 메인 링크의 설정과 관련된 보조 데이터를 전송하는 보조 채널과, 디스플레이 싱크로부터의 핫 플러그 신호를 전송하기 위한 HPD 라인을 형성하는 광 링크로서, 광 링크는 디스플레이 싱크의 랜더링 관련 보조 데이터 및 메인 링크의 설정과 관련된 보조 데이터를 저장하고 있다가 디스플레이 싱크의 연결 상태에 따른 핫 플러그 신호의 변화 후에 디스플레이 싱크의 정상적인 재연결에 따라 핫 플러그 신호가 복귀되면, 저장되어 있던 디스플레이 싱크의 랜더링 관련 보조 데이터 및 메인 링크의 설정과 관련된 보조 데이터를, 디스플레이 소스 또는 디스플레이 싱크로 전송할 수 있다.
본 발명의 광 링크에 의하면, 하나의 디스플레이 소스에 다수의 디스플레이 싱크가 연결된 일 대 다의 멀티-디스플레이에서, 어느 하나의 디스플레이 싱크의 연결 상태의 변화에 따라 다수의 화면 배열이 흐트러지거나 또는 불안정해지는 것을 방지할 수 있으며, 정상적인 연결 상태로의 복귀 이후에, 메인 링크의 재설정을 위하여 영상 출력이 지연되는 것을 방지할 수 있다.

Description

연결 상태의 변화에 따른 화면 배열의 불안정과 메인 링크의 재설정으로 인한 지연이 방지되는 디스플레이 포트용 광 링크{Optical link for display port preventing unstable arrangement of screens and delay for main link re-setup due to connection status change}
본 발명은 디스플레이 포트를 지원하는 광 링크에 관한 것으로, 보다 구체적으로, 디스플레이 소스의 연결 상태의 변화에 따른 화면 배열의 불안정과 메인 링크의 재설정으로 인한 지연이 방지되는 광 링크에 관한 것이다.
광 링크는, 영상 신호를 생성하는 소스 기기와 소스 기기의 영상 신호로부터 영상 이미지를 구현하기 위한 싱크 기기 사이에서 광 통신을 위한 인터페이스를 제공하는 것으로, 영상 데이터를 전송하는 영상 신호 라인과, 영상 데이터 외에, 소스 기기 또는 싱크 기기의 구성 정보 등에 관한 보조 데이터를 전송하는 보조 신호 라인을 포함할 수 있다.
본 발명의 일 실시형태는, 디스플레이 싱크의 연결 상태의 변화에 따라, 화면 배열이 흐트러지거나 또는 불안정해지는 것을 방지할 수 있으며, 정상적인 연결로 복귀된 이후에 메인 링크의 재설정을 위하여 영상 출력이 지연되는 것을 방지할 수 있는 광 링크를 포함할 수 있다.
상기와 같은 목적 및 그 밖의 목적을 달성하기 위하여, 본 발명의 광 링크는,
디스플레이 포트 시스템을 형성하는 디스플레이 소스 및 디스플레이 싱크 사이에 연결되어 영상 정보를 포함하는 주 데이터를 전송하는 메인 링크와, 상기 디스플레이 싱크의 랜더링 관련 보조 데이터 및 메인 링크의 설정과 관련된 보조 데이터를 전송하는 보조 채널과, 디스플레이 싱크로부터의 핫 플러그 신호를 전송하기 위한 HPD 라인을 형성하는 광 링크로서,
상기 광 링크는,
상기 디스플레이 싱크의 랜더링 관련 보조 데이터 및 메인 링크의 설정과 관련된 보조 데이터를 저장하고 있다가 상기 디스플레이 싱크의 연결 상태에 따른 핫 플러그 신호의 변화 후에 디스플레이 싱크의 정상적인 재연결에 따라 핫 플러그 신호가 복귀되면, 저장되어 있던 디스플레이 싱크의 랜더링 관련 보조 데이터 및 메인 링크의 설정과 관련된 보조 데이터를, 디스플레이 소스 또는 디스플레이 싱크로 전송한다.
예를 들어, 상기 핫 플러그 신호가 복귀되면, 상기 광 링크는,
상기 디스플레이 소스로부터의 읽기 요청에 대한 디스플레이 싱크의 응답으로 저장된 보조 데이터를 디스플레이 소스로 전송하거나,
상기 디스플레이 소스로부터의 쓰기 요청으로, 저장된 보조 데이터를 디스플레이 싱크로 전송할 수 있다.
예를 들어, 상기 디스플레이 소스 및 디스플레이 싱크 사이의 핸드 쉐이킹(hand shaking)에서, 상기 광 링크는,
상기 디스플레이 소스로부터의 읽기 요청에 대한 디스플레이 싱크의 응답에 포함된 EDID 데이터를 저장할 수 있다.
예를 들어, 상기 메인 링크의 설정을 위한 링크 트레이닝에서, 상기 광 링크는,
상기 디스플레이 소스로부터의 읽기 요청에 대한 디스플레이 싱크의 응답에 포함된 메인 링크의 제1 설정 정보를 저장하고,
상기 디스플레이 소스로부터의 쓰기 요청에 포함된 메인 링크의 제2 설정 정보를 저장할 수 있다.
예를 들어, 상기 디스플레이 소스로부터의 쓰기 요청은, 상기 디스플레이 싱크의 DPCD(Display Port Configuration Data) 레지스터의 제1 어드레스에 대한 쓰기 요청에 해당되며,
상기 디스플레이 소스로부터의 읽기 요청은, 상기 디스플레이 싱크의 DPCD(Display Port Configuration Data) 레지스터의 제2 어드레스에 대한 읽기 요청에 해당될 수 있다.
예를 들어, 상기 광 링크는,
상기 디스플레이 소스에 인접하게 연결되어, 제2 설정 정보를 저장하는 제1 제어 로직 회로; 및
상기 디스플레이 싱크에 인접하게 연결되어, 제1 설정 정보를 저장하는 제2 제어 로직 회로;를 포함할 수 있다.
예를 들어, 상기 제1 설정 정보 및 제2 설정 정보는, 상기 메인 링크의 설정에 관한 서로 다른 데이터를 포함할 수 있다.
예를 들어, 상기 제1 설정 정보 및 제2 설정 정보는, 디스플레이 소스로부터 디스플레이 싱크로 전송되는 트레이닝 패턴의 피크 투 피크 전압(peak-to-peak voltage)과 관련된 스윙 레벨(swing level) 및 채널 이퀄라이제이션(channel equalization)과 관련된 프리 엠퍼시스 레벨(Pre Emphasis level)의 데이터를 각각 포함할 수 있다.
예를 들어, 상기 제1 설정 정보 및 제2 설정 정보는, 각각 서로 다른 스윙 레벨(swing level)의 데이터 및 프리 앰퍼시스 레벨(Pre Emphasis level)의 데이터를 포함할 수 있다.
예를 들어, 상기 광 링크는,
상기 디스플레이 소스로부터의 읽기 요청에 대한 디스플레이 싱크의 응답에 포함된 메인 링크의 제1 설정 정보를 제1 설정 정보와 다른 제2 설정 정보로 변경하여 디스플레이 소스로 전송하고,
상기 디스플레이 소스로부터의 쓰기 요청에 포함된 메인 링크의 제2 설정 정보를 제1 설정 정보로 변경하여 디스플레이 싱크로 전송할 수 있다.
예를 들어, 상기 제2 설정 정보는,
i)제1 설정 정보의 프리 엠퍼시스 레벨(Pre Emphasis level)이 0으로 조정되면서, ii)제1 설정 정보의 스윙 레벨(swing level)이 1단계 높게 조정될 수 있다.
예를 들어, 상기 광 링크는,
디스플레이 소스와 인접하게 연결된 제1 제어 로직 회로 및 디스플레이 싱크와 인접하게 연결된 제2 제어 로직 회로를 포함하고,
상기 디스플레이 싱크의 정상적인 재연결로 핫 플러그 신호가 복귀됨에 따라, 상기 메인 링크의 재설정을 위한 링크 트레이닝에서,
상기 제1 제어 로직 회로는 저장된 제2 설정 정보를 이용하여, 디스플레이 소스로부터의 읽기 요청에 대한 디스플레이 싱크의 응답으로, 디스플레이 소스로 전송하고,
상기 제2 제어 로직 회로는 저장된 제1 설정 정보를 이용하여, 디스플레이 소스로부터의 쓰기 요청으로, 디스플레이 싱크에 전송할 수 있다.
예를 들어, 상기 디스플레이 싱크의 랜더링 관련 보조 데이터 및 메인 링크의 설정과 관련된 보조 데이터의 저장은,
링크 트레이닝을 통하여 설정된 메인 링크를 통하여 첫 번째 영상 프레임에 관한 주 데이터가 전송된 이후에 이루어질 수 있다.
예를 들어, 상기 광 링크는,
상기 디스플레이 싱크의 랜더링 관련 보조 데이터 및 메인 링크의 설정과 관련된 보조 데이터에 선행하는 예비 충전 패턴을 이용하여 클럭 신호를 복원하고,
복원된 클럭 신호에 매칭시켜서 상기 보조 데이터를 인식 가능한 이진화 데이터로 양자화시킬 수 있다.
한편, 본 발명의 다른 측면에 따른 광 링크는,
디스플레이 포트 시스템을 형성하는 디스플레이 소스 및 디스플레이 싱크 사이에 연결되어 영상 정보를 포함하는 주 데이터를 전송하는 메인 링크와, 상기 디스플레이 싱크의 랜더링 관련 보조 데이터 및 메인 링크의 설정과 관련된 보조 데이터를 전송하는 보조 채널과, 디스플레이 싱크로부터의 핫 플러그 신호를 전송하기 위한 HPD 라인을 형성하는 광 링크로서,
상기 디스플레이 싱크의 연결 상태에 따른 핫 플러그 신호의 변화에도 불구하고 상기 핫 플러그 신호를 정상적인 연결 상태에 해당되는 핫 플러그 신호로 변경하여 디스플레이 소스로 전송할 수 있다.
예를 들어, 상기 광 링크를 통하여 상기 디스플레이 소스 측 핫 플러그 신호와, 디스플레이 싱크 측 핫 플러그 신호는 서로 다르게 형성될 수 있다.
예를 들어, 상기 디스플레이 싱크의 연결 상태의 변경에 따라 상기 디스플레이 싱크 측 핫 플러그 신호는 하이(high) 신호에서 로우(low) 신호로 천이되고, 상기 디스플레이 소스 측 핫 플러그 신호는 하이(high) 신호로 유지될 수 있다.
예를 들어, 상기 광 링크는, 하나의 디스플레이 소스와 다수의 디스플레이 싱크 사이에서 메인 링크, 보조 채널 및 HPD 라인을 형성할 수 있다.
예를 들어, 상기 디스플레이 싱크의 연결 상태에 따른 핫 플러그 신호의 변화 후에 디스플레이 싱크의 정상적인 재연결에 따라 핫 플러그 신호가 복귀되더라도,
상기 디스플레이 소스는 상기 디스플레이 싱크에 대한 EDID 데이터의 요청을 포함하는 핸드 쉐이킹 및 DPCD 데이터의 요청을 포함하는 링크 트레이닝을 개시하지 않을 수 있다.
예를 들어, 상기 디스플레이 소스는 핫 플러그 신호의 변화 이전의 EDID 데이터 및 DPCD 데이터에 따라 디스플레이 싱크의 재연결 직후에 영상 정보를 포함하는 주 데이터를 전송할 수 있다.
본 발명의 광 링크에 의하면, 하나의 디스플레이 소스에 다수의 디스플레이 싱크가 연결된 일 대 다의 멀티-디스플레이에서, 어느 하나의 디스플레이 싱크의 연결 상태의 변화에 따라 다수의 화면 배열이 흐트러지거나 또는 불안정해지는 것을 방지할 수 있으며, 정상적인 연결 상태로의 복귀 이후에, 메인 링크의 재설정을 위하여 영상 출력이 지연되는 것을 방지할 수 있다.
도 1에는 디스플레이 포트 시스템을 형성하는 디스플레이 소스(Display Source) 측의 구성을 보여주는 블록 다이어그램이 도시되어 있다.
도 2에는 디스플레이 포트 시스템을 형성하는 디스플레이 싱크(Display Sink) 측의 구성을 보여주는 블록 다이어그램이 도시되어 있다.
도 3에는 디스플레이 소스(Display Source)와 디스플레이 싱크(Display Sink) 사이에서 신호 전송을 매개하는 광 링크의 구성을 보여주는 도면이 도시되어 있다.
도 4에는 본 발명의 일 실시형태에 따른 이퀄라이저(equalizer)의 일 구현 형태로서, FIR(Finite Impulse Response) 필터를 개략적으로 보여주는 도면이 도시되어 있다.
도 5에는 본 발명의 일 실시형태에 따른 이퀄라이저(equalizer)를 통하여 심볼의 전후로 형성된 프리 엠퍼시스(Pre Emphasis) 또는 디 엠퍼시스(De Emphasis)를 개략적으로 보여주는 도면이 도시되어 있다.
도 6 및 도 7에는 각각 본 발명의 일 실시형태에서, 차동 신호 송신부(differential driver) 및 차동 신호 수신부(differential receiver)의 일 구현 형태가 도시되어 있다.
도 8에는 본 발명의 일 실시형태에서, CDR(Clock and Data Recovery)의 일 구현 형태가 도시되어 있다.
도 9에는 보조 채널(AUX channel)의 일 구현 형태를 보여주는 도면이 도시되어 있다.
도 10에는 도 9에 도시된 차동 신호 송신부(differential driver) 및 차동 신호 수신부(differential receiver)의 일 구현 형태를 보여주는 도면이 도시되어 있다.
도 11 및 도 12에는 본 발명의 일 실시형태에 따른 보조 채널의 일 구현 형태를 보여주는 도면으로, 각각 디스플레이 소스 측의 구성 및 디스플레이 싱크 측의 구성이 도시되어 있다.
도 13에는 디스플레이 소스(Display Source)와 디스플레이 싱크(Display Sink) 사이의 핸드 쉐이킹(hand shaking)의 프로세스를 도시한 플로우 차트가 도시되어 있다.
도 14 및 도 15에는 메인 링크의 설정을 위한 링크 트레이닝에서 진행되는 클럭 회복 시퀀스(clock recovery sequence)와 채널 이퀄라이제이션 시퀀스(channel equalization sequence)의 프로세스를 도시한 플로우 차트가 도시되어 있다.
도 16에는 각각 모듈레이터(modulator)에 적용 가능한 발광 소자로서, VCSEL과 EEL에서 발광 소자의 주입 전류에 따른 광 파워의 변화를 보여주는 도면이 도시되어 있다.
도 17 및 도 18에는 각각 모듈레이터(modulator)에 적용 가능한 발광 소자로서, 각각 VCSEL과 EEL에서 서로 다른 온도 마다 주입 전류에 대한 광 파워의 변화를 보여주는 도면이 도시되어 있다.
도 19 및 도 20에는 디스플레이 소스와 디스플레이 싱크 사이에 개입하여, 메인 링크의 설정에 관한 DPCD 데이터를 광 링크에 최적화된 설정으로 변경하는 프로세스를 보여주는 도면으로, 각각 채널 이퀄라이제이션의 n차 실패시와 n+1차 실패시에 이루어지는 트레이닝 패턴의 설정 변경을 위한 프로세스를 각각 도시한 도면이 도시되어 있다.
도 21은, 본 발명의 일 실시형태에서 완전 이중화(full-duplex)를 지원하기 위한 보조 채널(AUX channel)의 구성을 보여주는 도면이 도시되어 있다.
도 22에는 본 발명의 일 실시형태에서, 제1, 제2 FPGA 회로 내의 연산 처리부 내지는 FPGA 칩(FPGA chip)에서 제1, 제2 전송 라인을 통하여 전송되는 신호의 처리를 개략적으로 도시한 도면이 도시되어 있다.
도 23에는, 본 발명의 일 실시형태에서, 보조 채널을 통하여 전송되는 보조 신호의 데이터 프레임을 개략적으로 보여주는 도면이 도시되어 있다.
도 24에는 본 발명의 일 실시형태에서, 링크 트레이닝에서 디스플레이 소스와 디스플레이 싱크 사이에서 메인 링크의 설정을 위하여, DPCD 레지스터의 제1, 제2 어드레스의 정보에 대한 요청 및 응답이 이루어지는 프로세스를 보여주는 도면이 도시되어 있다.
도 25에는 본 발명의 일 실시형태에서, 디스플레이 소스와 디스플레이 싱크 사이에서 전달되는 EDID 정보 및 DPCD 정보를 저장하는 광 링크의 프로세스를 개략적으로 보여주는 도면이 도시되어 있다.
도 26에는 디스플레이 소스와 디스플레이 싱크 사이에서 EDID 정보 및 DPCD 정보의 요청 및 전송의 흐름을 개략적으로 보여주는 도면이 도시되어 있다.
도 27에는 디스플레이 소스와 디스플레이 싱크 사이에서 EDID 정보 및 DPCD 정보의 요청 및 전송에 대해 제1, 제2 FPGA 회로의 관련 데이터 저장 및 전송을 통하여 신속한 전송이 이루어지는 것을 개략적으로 보여주는 도면이 도시되어 있다.
이하, 본 명세서에 첨부된 도면들을 참조하여, 본 발명의 일 실시형태에 따른 광 링크에 대해 설명하기로 한다.
도 1에는 디스플레이 포트 시스템을 형성하는 디스플레이 소스(Display Source) 측의 구성을 보여주는 블록 다이어그램이 도시되어 있다. 도 2에는 디스플레이 포트 시스템을 형성하는 디스플레이 싱크(Display Sink) 측의 구성을 보여주는 블록 다이어그램이 도시되어 있다. 도 3에는 디스플레이 소스(Display Source)와 디스플레이 싱크(Display Sink) 사이에서 신호 전송을 매개하는 광 링크의 구성을 보여주는 도면이 도시되어 있다.
도 1 내지 도 3을 참조하면, 상기 디스플레이 포트 시스템은 광 링크를 통하여 서로 연결되어 주 데이터 및 보조 데이터를 송수신하는 디스플레이 소스(Display Source)와 디스플레이 싱크(Display Sink)를 포함할 수 있다.
도 1을 참조하면, 상기 디스플레이 소스(Display Source)는, 그래픽 컨트롤러(Graphic Controller)로부터 주 데이터를 수신하는 입력 레지스터(input register)와, 병렬 클럭 신호에 따라 입력 레지스터(input register)로부터 출력되는 주 데이터를 인코딩하는 인코더(encoder)와, 병렬 클럭 신호에 따라 입력되는 주 데이터의 병렬 신호를 직렬 클럭 신호에 따라 직렬 신호로 출력하는 쉬프트 레지스터(또는 시리얼라이저, serializer, parallel to serial)를 포함할 수 있다. 상기 인코더(encoder)는 주 데이터를 라인 인코딩(line encoding) 및 블록 인코딩(block encoding)할 수 있으며, 직류 성분(DC component)으로 인한 신호 왜곡이 발생하지 않도록 양전압과 음전압이 균형(DC balance)을 이루도록 하고, 디스플레이 소스(Display Source)와 디스플레이 싱크(Display Sink) 사이의 동기화를 고려하여 적정의 라인 인코딩(line encoding)을 수행할 수 있다. 또한, 상기 인코더(encoder)는 블록 인코딩(block encoding)을 통하여, 예를 들어, 8비트의 입력을 10비트의 출력으로 변환할 수 있으며, 블록 인코딩(block encoding)을 통하여 양전압 및 음전압이 균형(DC balance)을 이루도록 하고, 데이터의 전송 오류(비트 오류)를 확인할 수 있다. 예를 들어, 상기 입력 레지스터(input register), 인코더(encoder) 및 쉬프트 레지스터(parallel to serial)는 병렬 클럭을 입력으로 하여 서로 동기화될 수 있으며, 상기 병렬 클럭은 기준 클럭(ref clock)을 입력으로 하는 주파기 체배기(multiplier) 또는 PLL(Phase Lock Loop)을 통하여 출력될 수 있다. 상기 쉬프트 레지스터(parallel to serial)는 기준 클럭(ref clock)을 입력으로 하는 주파기 체배기(multiplier) 또는 PLL(Phase Lock Loop)을 통하여 출력되는 고주파수의 직렬 클럭을 입력으로 하여 직렬 신호의 주 데이터를 출력할 수 있다. 예를 들어, 상기 직렬 클럭은 병렬 클럭의 배수에 해당되는 비트 레이트(bit rate)로 출력될 수 있다.
상기 디스플레이 소스(Display Source)는 그래픽 컨트롤러(Graphic Controller)의 후단에 연결된 패키타이저(Packetizer) 또는 스크램블러(scrambler)를 포함할 수 있는데, 예를 들어, 상기 패키타이저(Packetizer)는 주 데이터를 수신하는 디스플레이 싱크(Display Sink)의 주소 정보를 포함하는 헤더를 생성하기 위한 구성일 수 있으며, 상기 스크램블러(scrambler)는 디스플레이 싱크(Display Sink) 측에서 동기를 잃지 않도록 로우 신호와 하이 신호가 연속적으로 오지 않도록 하고, 양전압과 음전압이 균형(DC balance)을 이루도록 할 수 있다.
도 4에는 본 발명의 일 실시형태에 따른 이퀄라이저(equalizer)의 일 구현 형태로서, FIR(Finite Impulse Response) 필터를 개략적으로 보여주는 도면이 도시되어 있다.
도 5에는 본 발명의 일 실시형태에 따른 이퀄라이저(equalizer)를 통하여 심볼의 전후로 형성된 프리 엠퍼시스(Pre Emphasis) 또는 디 엠퍼시스(De Emphasis)를 개략적으로 보여주는 도면이 도시되어 있다.
상기 디스플레이 소스(Display Source)는 쉬프트 레지스터(또는 시리얼라이저, serializer, parallel to serial)의 후단에 연결된 이퀄라이저(equalizer, FFE, Feed Forward Equalization)를 포함할 수 있다. 상기 이퀄라이저(equalizer, FFE, Feed Forward Equalization)는 프리 엠퍼시스(Pre Emphasis) 또는 디 엠퍼시스(De Emphasis)라고도 하며, 전송 신호의 왜곡, ISI(심볼 간 간섭, Inter Symbol Interference), 지연 분산, 임피던스의 불일치로 인하여 신호의 피크가 감쇄되고 신호의 폭이 넓게 퍼지면서 수신 측에서 신호의 감지가 어려워지는 고속 직렬 링크의 문제를 해소하기 위한 것으로, 입력 신호를 1UI(Unit Interval) 지연시키고 반전시킨 후 가중 값(C-1, C0, C+1)을 적용하여 다시 원 입력 신호와 더하는 방식으로 펄스 폭의 퍼짐을 고려한 것이다. 예를 들어, 본 발명의 일 실시형태에서, 상기 이퀄라이저는 각각 프리-커서 ISI, 포스트-커서 ISI 및 현재-커서 ISI를 처리하는 프리-커서 탭(C-1), 포스트-커서 탭(C+1) 및 현재-커서 탭(C0)의 3탭 FIR(Finite Impulse Response) 필터를 포함할 수 있다. 상기 이퀄라이저(equalizer)는 고속 링크에서 발생되는 손실을 예측하여 적절한 양의 프리 엠퍼시스(Pre Emphasis) 또는 디 엠퍼시스(De Emphasis)를 포함하도록 고의적으로 왜곡 신호를 발생할 수 있다.
도 6 및 도 7에는 각각 본 발명의 일 실시형태에서, 차동 신호 송신부(differential driver) 및 차동 신호 수신부(differential receiver)의 일 구현 형태가 도시되어 있다.
도 1 및 도 6을 참조하면, 상기 이퀄라이저(equalizer, FFE)의 후단에는 차동 신호 송신부(differential driver)가 연결될 수 있다. 상기 차동 신호 송신부(differential driver)는 싱글 엔드 신호(single ended signal)를 입력으로 하여 차동 신호로 출력해주는 것으로, 메인 링크(Lane)를 통하여 전달되는 주 데이터를 차동 신호로 전송함으로써 주 데이터 신호에 개입되는 노이즈를 공통 모드 전압(common mode voltage)으로 상쇄시킬 수 있다. 본 발명의 일 실시형태에서, 상기 차동 신호 송신부(differential driver)는, 서로 병렬 연결된 차동 쌍, 예를 들어, 오픈 컬렉터의 BJT 또는 오픈 드레인의 FET와 풀업 저항 사이의 직렬 연결이나 서로 병렬 연결된 푸시-풀의 쌍(push pull pair)을 포함할 수 있으며, 공통 모드 전압(common mode voltage)의 영향을 상쇄한 일정한 차동 출력을 위하여 전류원의 직렬 연결을 포함할 수 있다.
도 2 및 도 7을 참조하면, 상기 디스플레이 싱크(Display Sink)는, 메인 링크(Lane)를 경유하여 수신된 차동 신호의 주 데이터를 입력으로 하여, 싱글 엔드 신호(single ended signal)의 주 데이터를 출력하는 차동 신호 수신부(differential receiver)를 포함할 수 있다. 본 발명의 일 실시형태에서, 상기 차동 신호 수신부(differential receiver)는 차동 증폭기를 포함할 수 있으며, 메인 링크(Lane)를 통하여 전달되는 차동 신호의 주 데이터를 싱글 엔드 신호(single ended signal)의 주 데이터로 출력할 수 있다.
도 2를 참조하면, 상기 차동 신호 수신부(differential receiver)의 후단에는 이퀄라이저(equalizer)가 연결될 수 있으며, 본 발명의 일 실시형태에서 로우 패스 필터의 이퀄라이저(equalizer)가 연결될 수 있고, CTLE(Continuous Time Linear Equalization)와 같은 선형 로우 패스 필터가 적용되어 주 데이터의 고주파 성분을 증폭할 수 있다.
도 8에는 본 발명의 일 실시형태에서, CDR(Clock and Data Recovery)의 일 구현 형태가 도시되어 있다.
도 2 및 도 8을 참조하면, 이퀄라이저(equalizer)의 후단에는 CDR(Clock and Data Recovery)이 연결될 수 있으며, 상기 CDR은 주 데이터의 주파수와 VCO(Oscillator, Voltage Controlled Oscillator)로부터 출력되는 주파수 사이의 차이에 해당되는 오차 성분을 검출하도록 XOR 게이트 등을 포함하는 PFD(Phase Frequency Detector)와 FPD로부터 출력되는 주파수의 차이에 해당되는 오차 성분을 입력으로 제어 신호를 출력하는 PI 컨트롤러(Proportional integral controller)와 상기 PI 컨트롤러로부터 출력되는 제어 신호에 따라 증감되는 주파수의 신호를 출력하는 VCO(Oscillator, Voltage Controlled Oscillator)를 포함할 수 있다. 예를 들어, 상기 VCO(Oscillator, Voltage Controlled Oscillator)는 PI 컨트롤러로부터 입력되는 제어 신호에 해당되는 전압에 비례하는 주파수를 출력해줄 수 있다. 상기 CDR(Clock and Data Recovery)은 입력된 주 데이터의 주파수와 VCO로부터 발생된 주파수 사이의 차이가 감소하도록 PI 피드백 제어됨으로써, VCO로부터 주 데이터와 매칭된 주파수를 갖고 안정적인 클럭 신호를 생성할 수 있다.
도 2를 참조하면, 상기 CDR(Clock and Data Recovery)의 후단에는 회복된 클럭 신호를 이용하여 주 데이터의 신호를 로우 신호와 하이 신호의 이진화된 데이터로 양자화시키는 샘플러(sampler)가 연결될 수 있다.
상기 디스플레이 싱크(Display Sink)는 상기 샘플러(sampler)의 후단에 연결되어 직렬 클럭에 따라 주 데이터의 직렬 신호를 순차로 입력 받고 병렬 클럭에 따라 주 데이터의 병렬 신호를 출력하는 쉬프트 레지스터(또는 디시리얼라이저, Deserializer, serial to parallel)와 쉬프트 레지스터(serial to parallel)로부터 출력되는 주 데이터를 디코딩하는 디코더(decoder)와, 디코딩된 주 데이터를 병렬 클럭에 따라 디스플레이 컨트롤러(Display Controller)로 출력해주는 출력 레지스터(output register)를 포함할 수 있다. 상기 디코더(decoder)는 송신 측의 인코더(encoder)와 매칭되어 인코더(encoder)에 의한 라인 인코딩(line encoding) 및 블록 인코딩(block encoding) 등의 역 변환을 수행하여 예를 들어, 10비트의 주 데이터를 8비트의 주 데이터로 변환할 수 있다. 예를 들어, 상기 쉬프트 레지스터(serial to parallel)는 CDR에 의해 회복된 클럭 신호를 직렬 클럭으로 하거나 또는 상기 CDR에 의해 회복된 클럭 신호를 입력으로 하여 PLL(Phase Lock Loop)로부터 출력되는 클럭 신호를 직렬 클럭으로 하여 주 데이터를 순차로 입력 받을 수 있고, 상기 쉬프트 레지스터(serial to parallel), 디코더(decoder) 및 출력 레지스터(output register)는 병렬 클럭을 입력으로 하여 서로 동기화될 수 있으며, 예를 들어, CDR에 의해 회복된 클럭 신호를 이용하여 병렬 클럭 및 직렬 클럭을 생성할 수 있고, PLL(Phase Lock Loop) 등과 같은 주파수 변환을 위한 회로를 통하여 병렬 클럭 및 직렬 클럭을 생성할 수 있다. 한편, 본 발명의 다양한 실시형태에서, 상기 디스플레이 싱크(Display Sink)는 디스플레이 소스(Display Source) 측의 스크램블러(scrambler)과 매칭을 이루는 디스크램블러(descramble)를 더 포함할 수 있다.
도 3을 참조하면, 상기 디스플레이 소스(Display Source)와 디스플레이 싱크(Display Sink) 사이에 연결된 메인 링크(Lane)는 주 데이터를 전송할 수 있으며, 본 발명의 일 실시형태에서 메인 링크(Lane)를 통하여 전송되는 주 데이터는 비디오 신호 및 오디오 신호를 포함할 수 있으며, 이외에 수평 동기 신호와 수직 동기 신호 등을 포함할 수 있다. 다만 후술하는 바와 같이, 상기 주 데이터가 비디오 신호 및 오디오 신호를 전송한다는 것이, 이들 비디오 신호 및 오디오 신호가 메인 링크(Lane)를 형성하는 각각 별도의 메인 레인(Lane 0~3)을 통하여 전송된다는 것을 의미하지 않고, 예를 들어, 디스플레이 포트에서는 이들 비디오 신호 및 오디오 신호를 패킷 형태로 가공하여 메인 링크(Lane)를 형성하는 메인 레인(Lane 0~3)에 배분할 수 있다. 메인 링크(Lane) 및 메인 링크(Lane)를 통하여 전송되는 주 데이터에 관한 보다 구체적인 사항은 후술하기로 한다.
도 9에는 보조 채널(AUX channel)의 일 구현 형태를 보여주는 도면이 도시되어 있다.
도 10에는 도 9에 도시된 차동 신호 송신부(differential driver) 및 차동 신호 수신부(differential receiver)의 일 구현 형태를 보여주는 도면이 도시되어 있다.
상기 디스플레이 소스(Display Source) 및 디스플레이 싱크(Display Sink) 사이에는 메인 링크(Lane)의 설정이나 관리 등을 위한 보조 데이터의 전송을 위한 보조 채널(AUX channel)이 연결될 수 있다. 앞서 설명된 디스플레이 소스(Display Source) 및 디스플레이 싱크(Display Sink)의 구성은 주 데이터를 전송하는 메인 링크(Lane)와 연결된 구성이며, 이하에서는 보조 데이터가 전송되는 보조 채널(AUX channel)과 연결된 디스플레이 소스(Display Source) 및 디스플레이 싱크(Display Sink)의 구성에 대해 설명하기로 한다.
상기 디스플레이 소스(Display Source)는 그래픽 컨트롤러(Graphic Controller) 또는 그래픽 컨트롤러(Graphic Controller) 외의 다른 제어 구성으로부터 입력된 싱글 엔드 신호(single ended signal)의 보조 데이터를 차동 신호로 출력해주는 차동 신호 송신부(differential driver)를 포함할 수 있다. 상기 차동 신호 송신부(differential driver)는 서로 병렬 연결된 차동 쌍, 예를 들어, 오픈 컬렉터의 BJT 또는 오픈 드레인의 FET와 풀업 저항 사이의 직렬 연결이나 서로 병렬 연결된 푸시-풀의 쌍(push pull pair)를 포함할 수 있으며, 공통 모드 전압(common mode voltage)의 영향을 상쇄한 일정한 차동 출력을 위하여 전류원의 직렬 연결을 포함할 수 있다.
상기 디스플레이 소스(Display Source)는 상기 차동 신호 송신부(differential driver)와 함께 보조 채널(AUX channel) 상에 연결된 차동 신호 수신부(differential receiver)를 포함할 수 있으며, 본 발명의 일 실시형태에서, 상기 차동 신호 수신부(differential receiver)는 차동 증폭기를 포함할 수 있으며, 보조 채널(AUX channel)을 통하여 달되는 차동 신호의 보조 데이터를 싱글 엔드 신호(single ended signal)의 보조 데이터로 출력할 수 있다. 예를 들어, 상기 차동 신호 송신부(differential driver)와 차동 신호 수신부(differential receiver)는 함께 차동 신호 처리부를 형성할 수 있다. 상기 차동 신호 처리부는 보조 채널(AUX channel)을 통하여 전송되는 보조 데이터에 대해, 싱글 엔드 신호를 입력으로 하여 차동 신호로 출력하거나 또는 차동 신호를 입력으로 하여 싱글 엔드 신호를 출력할 수 있으며, 예를 들어, 본 발명의 일 실시형태에서, 상기 차동 신호 송신부(differential driver)와 차동 신호 수신부(differential receiver)는 전환 스위치를 경유하여 보조 채널(AUX channel)과 연결될 수 있으며, 상기 전환 스위치는 제어 신호에 따라 선택적으로 차동 신호 송신부(differential driver) 및 차동 신호 수신부(differential receiver) 중에서 어느 하나를 보조 채널(AUX channel)과 연결해줄 수 있다. 상기 전환 스위치에 입력되는 제어 신호는 그래픽 컨트롤러(Graphic Controller) 또는 다른 제어 구성으로부터 출력될 수 있으며, 전환 스위치에 입력되는 제어 신호를 통하여 상기 디스플레이 소스(Display Source)를 송신 측으로 하여 보조 데이터를 송신하도록 하거나 또는 상기 디스플레이 소스(Display Source)를 수신 측으로 하여 보조 데이터를 수신하도록 할 수 있으며, 상기 전환 스위치에 입력되는 제어 신호의 입력을 통하여 상기 디스플레이 기기(디스플레이 소스 및 디스플레이 싱크)를 송신 측과 수신 측 사이에서 전환시킬 수 있다.
상기 보조 채널(AUX channel)은 메인 링크(Lane)와 달리, 디스플레이 소스(Display Source) 및 디스플레이 싱크(Display Sink) 사이에서 양방향으로 보조 데이터를 전송할 수 있으며, 이에 따라 상기 보조 채널(AUX channel)과 연결된 디스플레이 소스(Display Source) 및 디스플레이 싱크(Display Sink)는 각각이 모두 송신 측으로 기능하거나 또는 수신 측으로 기능할 수 있으므로, 메인 링크(Lane)에서와 달리, 본 발명의 일 실시형태에서 상기 보조 채널(AUX channel)과 연결된 디스플레이 소스(Display Source) 및 디스플레이 싱크(Display Sink)는 각각이 차동 신호 송신부(differential driver)와 차동 신호 수신부(differential receiver)를 포함하는 차동 신호 처리부를 포함할 수 있다.
도 3을 참조하면, 본 발명의 일 실시형태에서 상기 메인 링크(Lane)는 디스플레이 소스(Display Source) 및 디스플레이 싱크(Display Sink) 사이에서 단방향으로 주 데이터를 전송할 수 있으며, 즉, 디스플레이 소스(Display Source)로부터 디스플레이 싱크(Display Sink)를 향하는 단방향으로 주 데이터를 전송할 수 있다. 이에 따라 상기 메인 링크(Lane)와 연결된 디스플레이 소스(Display Source) 및 디스플레이 싱크(Display Sink)는 각각 송신 측 및 수신 측으로 기능할 수 있다.
이와 같이, 본 발명의 일 실시형태에서, 상기 보조 채널(AUX channel)과 연결된 디스플레이 소스(Display Source) 및 디스플레이 싱크(Display Sink)는 각각 보조 데이터를 송신하는 송신 측과 보조 데이터를 수신하는 수신 측으로 기능하므로, 실질적으로 유사한 구성을 가질 수 있다.
예를 들어, 본 발명의 일 실시형태에서 상기 디스플레이 싱크(Display Sink)는 디스플레이 컨트롤러(Display Controller) 또는 디스플레이 컨트롤러(Display Controller) 외의 다른 제어 구성으로부터 입력된 싱글 엔드 신호(single ended signal)의 보조 데이터를 차동 신호로 출력해주는 차동 신호 송신부(differential driver)와, 역으로 보조 채널(AUX channel)을 통하여 전달되는 차동 신호의 보조 데이터를 싱글 엔드 신호(single ended signal)의 보조 데이터로 출력해주는 차동 신호 수신부(differential receiver)를 포함할 수 있으며, 이들은 전환 스위치를 경유하여 보조 채널(AUX channel) 상에 연결될 수 있다. 그리고, 상기 전환 스위치는 전환 스위치에 입력되는 제어 신호에 따라 선택적으로 차동 신호 송신부(differential driver) 및 차동 신호 수신부(differential receiver) 중에서 어느 하나를 보조 채널(AUX channel)과 연결해줄 수 있다. 예를 들어, 이들 차동 신호 송신부(differential driver) 및 차동 신호 수신부(differential receiver)는 함께 차동 신호 처리부를 형성할 수 있다. 보조 채널(AUX channel) 및 보조 채널(AUX channel)을 통하여 전송되는 보조 데이터에 관한 보다 구체적인 사항은 후술하기로 한다.
도 3을 참조하면, 상기 디스플레이 포트는 데이터 전송을 위한 메인 링크(Lane, main link)와 링크 및 기기의 제어/관리를 위한 보조 채널(AUX channel, Auxiliary Channel)를 포함할 수 있으며, 상기 메인 링크(Lane)와 보조 채널(AUX channel) 이외에, 핫 플러그 기능 지원을 위한 HPD(Hot Plug Detection) 라인을 더 포함할 수 있다.
상기 메인 링크(Lane)는 비디오 신호와 오디오 신호와 같은 주 데이터를 전송할 수 있으며, 상기 디스플레이 포트는 HDMI와 같이 디스플레이 인터페이스이면서, HDMI와 달리, 디스플레이 소스(Display Source)와 디스플레이 싱크(Display Sink) 사이에서 일정한 전송 속도로 끊임 없이 연속적인 데이터 흐름을 통하여 데이터를 전달하지 않고 특정한 포멧을 갖는 패킷 형태로 데이터를 전송할 수 있다. 이와 같이, 상기 디스플레이 포트는 패킷 형태로 데이터를 전송하기 때문에, 다수의 디스플레이 싱크(Display Sink, 디스플레이 장치)가 연결된 멀티-디스플레이를 지원하기 용이하며, 멀티-디스플레이 환경에서 다수의 디스플레이 싱크(Display Sink)로 전송되는 다수의 데이터 신호가 혼재된 상태에서 전달될 수 있으며, 패킷 내의 주소 정보, 예를 들어, 패킷 헤더의 어드레스 정보를 참조하여 중간의 허브가 각각의 패킷 내에 포함된 어드레스 정보를 참조하여 주소 정보와 연계된 디스플레이 싱크(Display Sink)를 향하여 각각의 패킷을 전송할 수 있다.
디스플레이 포트의 메인 링크(Lane)는 HDMI와 같이 각각의 메인 레인(Lane 0~3)이 R 데이터, G 데이터, B 데이터, 픽셀 클럭 데이터와 같이, 할당된 데이터의 전송을 담당하지 않고, 패킷 형태로 데이터를 전달하며, 예를 들어, 구체적인 구현 형태에 따라, 상기 메인 레인(Lane 0~3)의 개수는 1개, 2개 또는 4개 중에서 선택될 수 있다. 본 발명의 일 실시형태에서, 상기 디스플레이 포트의 메인 링크(Lane)는 메인 레인 0(Lane 0), 메인 레인 1(Lane 1), 메인 레인 2(Lane 2), 메인 레인 3(Lane 3)을 포함하여 모두 4개의 메인 레인을 포함할 수 있으며, 비디오 신호, 오디오 신호 등은 패킷 형태로 가공되어 4개의 메인 레인(Lane 0~3)으로 균등하게 배분되어 전송될 수 있다. 즉, 예를 들어, R 데이터, G 데이터, B 데이터는 4개의 메인 레인(Lane 0~3) 전부를 통하여 전송될 수 있다. 예를 들어, 상기 주 데이터는 R 데이터, G 데이터, B 데이터와 같은 영상 데이터가 패킷 대부분의 구간을 차지할 수 있으며, 영상 데이터가 없는 수직 동기화 구간 동안에 오디오 데이터가 전송될 수 있다. 이와 같이, 본 발명의 일 실시형태에서, 상기 디스플레이 포트는 클럭 신호를 전송하기 위한 별도의 메인 레인(Lane 0~3)을 포함하지 않고, 디스플레이 소스(Display Source)와 디스플레이 싱크(Display Sink) 사이의 동기화를 위한 클럭 신호는 주 데이터로부터 디스플레이 싱크(Display Sink) 측의 CDR(Clock and Data Recovery)을 통하여 복원될 수 있다.
상기 메인 링크(Lane)는 디스플레이 소스(Display Source)로부터 디스플레이 싱크(Display Sink)를 향하는 단방향으로 주 데이터를 전송할 수 있으며, 차동 신호를 이용하여 데이터를 전송하지만, HMDI에서와 같은 TMDS(Transition Minimized Differential Signaling) 신호를 이용하거나 또는 LVDS(Low Voltage Differential Signaling) 신호를 이용하지 않을 수 있다.
상기 보조 채널(AUX channel, Auxiliary Channel)은 링크 및 기기의 제어/관리를 위한 보조 데이터를 전송하며, 디스플레이 소스(Display Source)와 디스플레이 싱크(Display Sink) 사이에서 양방향으로 보조 데이터를 전송할 수 있다. 예를 들어, 상기 보조 채널(AUX channel)은 반-이중화(half duplex) 방식으로 양방향의 보조 데이터를 전송할 수 있다. 상기 보조 채널(AUX channel)은 I2C(Inter Integrated Circuit) 방식으로 통신하지 않으며, 차동 신호를 이용하여 통신할 수 있다. 앞서 설명된 바와 같이, 상기 디스플레이 소스(Display Source) 및 디스플레이 싱크(Display Sink)는 각각 차동 신호 송신부(differential driver)와 차동 신호 수신부(differential receiver)를 포함하는 차동 신호 처리부를 포함할 수 있으며, 입력된 싱글 엔드 신호를 차동 신호로 출력하거나 역으로 입력된 차동 신호를 싱글 엔드 신호로 출력할 수 있다.
도 9에 도시된 바와 같이, 상기 보조 채널(AUX channel)은 AUX+ 신호 라인과 AUX- 신호 라인을 포함하고 피크 투 피크 전압(AUX differential peak to peak voltage)이 일정하게 유지되는 차동 신호를 전송할 수 있으며, AUX+ 신호 라인과 AUX- 신호 라인은 단일 종단 저항(termination resistance)을 포함하는 LVDS(Low Voltage Differential Signaling)와 달리, 두 개의 종단 저항(termination resistance, 50Ohm)을 포함할 수 있다. 본 발명의 일 실시형태에서, 디스플레이 소스(Display Source) 측(송신 측, transmitter, TX)에서 차동 전압을 형성하는 AUX+ 신호 라인과 AUX- 신호 라인 사이의 바이어스 전압(Vbias Tx)과 디스플레이 싱크(Display Sink) 측(수신 측, Receiver, RX)에서 차동 전압을 형성하는 AUX+ 신호 라인과 AUX- 신호 라인 사이의 바이어스 전압(Vbias Rx)은 서로 다르게 형성될 수 있다. 이때, 상기 AUX+ 신호 라인과 AUX- 신호 라인 상에는 송신 측과 수신 측 사이의 서로 다른 바이어스 전압 또는 서로 다른 공통 모드 전압(common mode voltage) 사이를 연결하도록 두 개의 종단 저항 사이에서 AC-coupling을 제공하는 디커플링 커패시터(decoupling capacitor, C_AUX)가 연결될 수 있으며, 상기 디커플링 커패시터(C_AUX)는 보조 채널(AUX channel) 상에서 DC 성분의 노이즈를 제거할 수 있다.
상기 보조 채널(AUX channel)을 통하여 디스플레이 싱크(Display Sink)의 EDID(Extended Display Identification Data) 정보를 입수하여 디스플레이 싱크(Display Sink)의 해상도 및 주사율과 같은 랜더링 데이터를 확인할 수 있으며, HDCP(High bandwidth Digital Content Protection) 키를 교환하여 비디오 컨텐츠 보호 관련 기능을 확인할 수 있고, DPCD(Display Port Configuration Data) 레지스터 값을 입수하여 메인 링크(Lane) 설정과 관련된 정보를 확인할 수 있다. 예를 들어, 디스플레이 포트에서는 케이블이 연결되고 핫 플러그 라인(HPD line)을 통하여 디스플레이 싱크(Display Sink)로부터 연결의 감지가 확인되면, 보조 채널(AUX channel)을 통하여 EDID 및 DPCD 값을 보조 채널(AUX channel)을 통하여 읽게 되고, 이러한 정보에 근거하여 디스플레이 소스(Display Source)에서 적정한 메인 링크(Lane)를 설정함과 동시에, 트레이닝 패턴을 메인 링크(Lane)를 통하여 전송하고 디스플레이 싱크(Display Sink) 측에서 잘 수신하였는지를 확인하는 프로세스인 링크 트레이닝(link training)을 수행하게 된다. 이러한 링크 트레이닝(link training)을 통하여 디스플레이 소스(Display Source)는 최적의 전송 방식을 결정할 수 있으며, 링크 트레이닝(link training)이 종료되면 이어서 메인 링크(Lane)를 통하여 비디오 신호와 오디오 신호와 같은 주 데이터를 전송할 수 있다.
상기 HPD 라인(HPD line)은 디스플레이 싱크(Display Sink)로부터 디스플레이 소스(Display Source)를 향하는 단방향으로 핫 플러그 신호(HPD 신호, Hot Plug Detection signal)를 전송할 수 있으며, 디스플레이 싱크(Display Sink)가 케이블의 연결을 감지하였음을 알리는 신호와 디스플레이 싱크(Display Sink)의 상태가 변경되었거나 또는 데이터의 수신이 제대로 이루어지지 않을 때 처음으로 되돌아 가서 링크의 설정을 다시 요청하는 인터럽트 신호(interrupt request) 등을 포괄하는 핫 플러그 신호를 전송할 수 있다.
도 11 및 도 12에는 본 발명의 일 실시형태에 따른 보조 채널의 일 구현 형태를 보여주는 도면으로, 각각 디스플레이 소스 측의 구성 및 디스플레이 싱크 측의 구성이 도시되어 있다.
도 3 및 도 11을 참조하면, 본 발명의 일 실시형태에서, 상기 디스플레이 소스(Display Source)와 디스플레이 싱크(Display Sink) 사이에는 이들 사이의 데이터 통신을 중계하는 광 링크를 포함할 수 있다. 상기 광 링크는 디스플레이 소스(Display Source)와 디스플레이 싱크(Display Sink) 사이에서 메인 링크(Lane)와 보조 채널(AUX channel)을 형성할 수 있으며, 주 데이터와 보조 데이터를 전송해주는 광 케이블(optical fiber)을 포함하여 디스플레이 소스(Display Source)와 디스플레이 싱크(Display Sink) 사이의 광 통신을 제공할 수 있다. 상기 광 링크는 전기적 신호를 입력으로 하여 광 신호를 출력해주는 모듈레이터(modulator)와 역으로 광 신호를 입력으로 하여 전기적 신호를 출력해주는 디모듈레이터(demodulator)를 포함하는 광전 변환부를 양단으로 하고, 광전 변환부를 연결해주는 광 케이블(optical fiber)을 포함할 수 있다. 여기서, 상기 광전 변환부는 각각 디스플레이 소스(Display Source) 및 디스플레이 싱크(Display Sink)와 인접한 위치에 형성된 제1, 제2 광전 변환부(modulator, demodulator)를 포함할 수 있으며, 제1 광전 변환부(modulator)는 디스플레이 소스(Display Source)와 인접한 위치에서 디스플레이 소스(Display Source)와 도전 라인을 통하여 연결될 수 있으며, 제2 광전 변환부(demodulator)는 디스플레이 싱크(Display Sink)와 인접한 위치에서 디스플레이 싱크(Display Sink)와 도전 라인을 통하여 연결될 수 있다.
메인 링크(Lane)를 통하여 전송되는 주 데이터는 제1 광전 변환부(modulator)를 통하여 광 신호로 변환된 후, 광 케이블(optical fiber)을 통하여 전송될 수 있으며, 제2 광전 변환부(demodulator)를 통하여 다시 전기적 신호로 변환될 수 있다. 유사하게, 보조 채널(AUX channel)을 통하여 전송되는 보조 데이터도 제1 광전 변환부(modulator)를 통하여 광 신호로 변환된 후, 광 케이블(optical fiber)을 통하여 전송될 수 있으며, 제2 광전 변환부(demodulator)를 통하여 다시 전기적 신호로 변환될 수 있다.
본 발명의 일 실시형태에서, 상기 광 링크의 보조 채널(AUX channel) 상에는 FPGA 회로가 연결될 수 있다. 본 발명의 일 실시형태에서, 상기 FPGA 회로는 메인 링크(Lane) 상에는 연결되지 않을 수 있으며, 보조 채널(AUX channel) 상에만 선택적으로 연결될 수 있다. 상기 FPGA 회로는 디스플레이 소스(Display Source) 측에 인접하게 연결된 제1 FPGA 회로와 디스플레이 싱크(Display Sink) 측에 인접하게 연결된 제2 FPGA 회로를 포함할 수 있으며, 상기 메인 링크(Lane)는 상기 FPGA 회로를 우회하여 FPGA 회로를 경유하지 않고 디스플레이 소스(Display Source)로부터 디스플레이 싱크(Display Sink)로 전송될 수 있다.
상기 FPGA 회로는 메인 링크(Lane)의 설정을 위한 링크 트레이닝(link training)에 관여하여 메인 링크(Lane)의 설정을 광 링크에 최적화되도록 변경하거나, 또는 디스플레이 싱크의 연결 환경의 변화에 따른 HPD 신호의 변화에도 불구하고 디스플레이 싱크의 정상적인 연결 환경에 해당되는 HPD 신호를 전송하여, 디스플레이 소스로 하여금 EDID 정보의 요청 및 그에 따른 전송을 포함하는 핸드 쉐이킹(hand shaking)이나 DPCD 정보의 요청 및 그에 따른 전송을 포함하는 링크 트레이닝(link training)을 다시 개재하지 않도록 할 수 있으며, 또한, 디스플레이 싱크의 정상적인 연결 상황으로의 복귀에 따라 핸드 쉐이킹(hand shaking)이나 링크 트레이닝(link training)을 개재하더라도, 상기 FPGA 회로는 EDID 정보 및 DPCD 정보와 같은 관련 데이터를 저장하고 있다가 저장된 관련 데이터를 전송해주는 등과 같은, 메인 링크(Lane)의 설정이나 관리에 직접 관여할 수 있다. 이와 같이, 본 발명의 일 실시형태에서, 상기 FPGA 회로는 디스플레이 소스(Display Source)와 디스플레이 싱크(Display Sink) 사이에서 전송되는 보조 데이터를 읽어내고 보조 데이터의 내용을 저장하거나 보조 데이터의 일부를 교체할 필요가 있으며, 이를 위해, 상기 광 링크는 FPGA 회로를 전후로 하여 전단 신호 처리부와 후단 신호 처리부를 포함할 수 있다. 본 발명의 일 실시형태에서, "전단"이나 "후단"의 의미는 신호 전달 방향을 따르는 것이며, "전방" "후방"과 같이 FPGA 회로를 기준으로 전후 방향을 의미하는 것이며, 특히 신호 처리부의 연결 위치를 한정하지 않을 수 있다. 예를 들어, 상기 광 링크는 디스플레이 소스(Display Source)와 인접하게 연결된 구성으로, 디스플레이 소스(Display Source) 측으로부터 전송되는 요청 신호의 방향을 따라 전단 신호 처리부, 제1 FPGA 회로, 후단 신호 처리부를 포함할 수 있으며, 유사하게, 상기 디스플레이 싱크(Display Sink) 측에 인접하게 연결된 구성으로, 상기 디스플레이 소스(Display Source) 측으로부터 전송되는 요청 신호의 방향을 따라 전단 신호 처리부, 제2 FPGA 회로, 후단 신호 처리부를 포함할 수 있다. 도 11 및 도 12에는 디스플레이 소스(Display Source) 측으로부터 전송되는 요청 신호의 처리를 위한 구성이 도시되어 있으며, 디스플레이 싱크(Display Sink) 측으로부터 전송되는 응답 신호의 처리를 위한 구성은, 도 11 및 도 12에 도시된 바와 역순으로 연결될 수 있다.
본 발명의 일 실시형태에서, 상기 전단 신호 처리부는 디스플레이 소스(Display Source) 또는 디스플레이 싱크(Display Sink)로부터 전송되는 차동 신호의 보조 데이터를 입력으로 하여, 싱글 엔드 신호의 보조 데이터를 출력하기 위한 차동 신호 수신부(differential receiver)를 포함할 수 있으며, 예를 들어, 본 발명의 일 실시형태에서, 상기 차동 신호 수신부(differential receiver)는 차동 증폭기를 포함할 수 있다.
상기 차동 신호 수신부(differential receiver)의 후단에는 보조 데이터를 전송하는 디스플레이 소스(Display Source) 또는 디스플레이 싱크(Display Sink)와의 동기화를 위하여 클럭 신호를 복원하기 위한 CDR(Clock and Data Recovery)이 연결될 수 있으며, 상기 CDR은 보조 데이터의 주파수와 VCO(Voltage Controlled Oscillator)로부터 출력되는 주파수 사이의 차이에 해당되는 오차 성분을 검출하도록 XOR 게이트 등을 포함하는 PFD(Phase Frequency Detector)와 FPD로부터 출력되는 주파수의 차이에 해당되는 오차 성분을 입력으로 제어 신호를 출력하는 PI 컨트롤러(Proportional integral controller)와 상기 PI 컨트롤러로부터 출력되는 제어 신호에 따라 증감되는 주파수의 신호를 출력하는 VCO를 포함할 수 있다. 그리고 상기 CDR(Clock and Data Recovery)의 후단에는 회복된 클럭 신호를 이용하여 보조 데이터의 신호를 로우 신호와 하이 신호의 이진화된 데이터로 양자화시키는 샘플러(sampler)가 연결될 수 있다. 이와 같이, 로우 신호와 하이 신호의 이진화된 보조 데이터는 FPGA 회로를 통하여 인식될 수 있으며, 예를 들어, 해당되는 보조 데이터의 부류, 즉, "request"/"reply"(디스플레이 소스로부터의 요청/디스플레이 싱크로부터의 응답) 및 "read"/"write"(디스플레이 소스로부터의 읽기 요청/디스플레이 소스로부터의 쓰기 요청)의 서로 다른 부류의 보조 데이터를 구분하여 인식할 수 있으며, 보조 데이터에 포함된 데이터를 읽어낼 수 있다.
상기 전단 신호 처리부는 상기 샘플러(sampler)의 후단에 연결되어 직렬 클럭에 따라 보조 데이터의 직렬 신호를 순차로 입력 받고 병렬 클럭에 따라 보조 데이터의 병렬 신호를 출력하는 쉬프트 레지스터(또는 디시리얼라이저, Deserializer, serial to parallel)를 포함할 수 있으며, 예를 들어, 상기 쉬프트 레지스터(serial to parallel)는 CDR에 의해 회복된 클럭 신호를 직렬 클럭으로 하거나 또는 CDR에 의해 회복된 클럭 신호를 입력으로 하여 PLL(Phase Lock Loop)로부터 출력되는 클럭 신호를 직렬 클럭으로 하여 보조 데이터를 순차로 입력 받을 수 있고, CDR에 의해 회복된 클럭 신호를 이용하여 병렬 클럭을 생성할 수 있으며, PLL(Phase Lock Loop) 등과 같은 주파수 변환을 위한 회로를 통하여 병렬 클럭을 생성할 수 있다. 상기 FPGA 회로는 상기 쉬프트 레지스터(serial to parallel)로부터 출력되는 병렬 신호의 보조 데이터를 읽어내고 디스플레이 소스(Display Source)로부터의 요청("request")과 디스플레이 싱크(Display Sink)로부터의 응답("reply")을 구분하여 인식할 수 있으며, 또한, 디스플레이 소스(Display Source)부터의 요청("request") 중에서 "읽기(Read)" 요청과 "쓰기(write)" 요청을 구분하여 인식할 수 있고, 각각의 디스플레이 소스(Display Source)로부터의 요청("request")과 디스플레이 싱크(Display Sink)로부터의 응답("reply")에 해당되는 데이터를 인식할 수 있다. 후술하는 바와 같이, 상기 FPGA 회로는 메인 링크(Lane)를 최적으로 설정하기 위한 링크 트레이닝에서 디스플레이 소스(Display Source)로부터의 요청과 디스플레이 싱크(Display Sink)로부터의 응답을 읽어내고 디스플레이 소스(Display Source)로부터 "읽기(read)" 요청에 대한 응답으로 디스플레이 싱크(Display Sink)로부터 전송된 DPCD 레지스터의 정보(트레이닝 패턴의 설정에 관한 디스플레이 싱크 측의 요청)를 광 링크의 최적화를 위한 데이터로 교체할 수 있으며, 디스플레이 소스(Display Source)로부터 "쓰기(write)" 요청된 DPCD 레지스터의 정보를 당초 디스플레이 싱크(Display Sink) 측으로부터 요청된 정보로 교체할 수 있다. 또한, 본 발명의 일 실시형태에서, 상기 연산 처리부는 상기 보조 데이터를 분석하여 디스플레이 소스(Display Source)로부터의 요청과 디스플레이 싱크(Display Sink)로부터의 응답의 두 부류를 구분하고 각각의 요청 또는 응답에 따라 통신의 상대방에게 해당되는 보조 데이터의 수신을 위한 제1, 제2 제어 신호를 전송하여 보조 채널(AUX channel)을 반 이중화(half-duplex)가 아닌 완전 이중화(full-duplex)시킬 수 있다. 이러한 기술적 구성들에 대한 보다 구체적인 내용은 후술하기로 한다.
상기 FPGA 회로의 후단에는 후단 신호 처리부가 연결될 수 있다. 상기 후단 신호 처리부는 병렬 클럭에 따라 입력되는 보조 데이터의 병렬 신호를 직렬 클럭에 따라 직렬 신호로 출력하는 쉬프트 레지스터(또는 시리얼라이저, serializer, parallel to serial)를 포함할 수 있으며, 쉬프트 레지스터(또는 시리얼라이저, parallel to serial)의 후단에 연결된 차동 신호 송신부(differential driver)를 포함할 수 있다. 상기 차동 신호 송신부(differential driver)는 싱글 엔드 신호(single ended signal)를 입력으로 하여 차동 신호로 출력해주는 것으로, 상기 차동 신호 송신부(differential driver)는, 서로 병렬 연결된 차동 쌍, 예를 들어, 오픈 컬렉터의 BJT 또는 오픈 드레인의 FET와 풀업 저항 사이의 직렬 연결이나 서로 병렬 연결된 푸시-풀의 쌍(push pull pair)을 포함할 수 있으며, 공통 모드 전압(common mode voltage)의 영향을 상쇄한 일정한 차동 출력을 위하여 전류원의 직렬 연결을 포함할 수 있다.
도 13에는 디스플레이 소스(Display Source)와 디스플레이 싱크(Display Sink) 사이의 핸드 쉐이킹(hand shaking)의 프로세스를 도시한 플로우 차트가 도시되어 있다. 도 14 및 도 15에는 메인 링크의 설정을 위한 링크 트레이닝에서 진행되는 클럭 회복 시퀀스(clock recovery sequence)와 채널 이퀄라이제이션 시퀀스(channel equalization sequence)의 프로세스를 도시한 플로우 차트가 도시되어 있다.
도 13을 참조하면, 본 발명의 일 실시형태에서, 상기 디스플레이 소스(Display Source)와 디스플레이 싱크(Display Sink) 사이의 첫 연결(initial operation)에서 HPD 신호를 통하여 디스플레이 싱크(Display Sink)가 디스플레이 소스(Display Source)의 연결을 감지하였고, EDID와 같은 랜더링 관련 데이터의 요청에 응답할 준비가 되었음을 알려오면, 상기 디스플레이 소스(Display Source)는 EDID 정보를 요청하고, 이에 응답하여 상기 디스플레이 싱크(Display Sink)는 해상도, 주사율과 같은 랜더링 관련 EDID 데이터를 디스플레이 소스(Display Source)로 전송해주며, DPCD 레지스터 값을 요청하고, 이에 응답하여 상기 디스플레이 싱크(Display Sink)는 메인 링크(Lane)의 설정과 관련된 DPCD 레지스터 값을 전송해주는 핸드 쉐이킹(hand shaking)이 이루어질 수 있으며, 보조 채널(AUX channel)을 통하여 EDID 및 DPCD의 요청과 EDID 및 DPCD 전송이 이루어질 수 있다. 핸드 쉐이킹(hand shaking) 이후에는 도 14 및 도 15에 도시된 바와 같이, 상기 디스플레이 소스(Display Source)와 디스플레이 싱크(Display Sink) 사이에서 메인 링크(Lane)의 설정을 위한 링크 트레이닝(Link training)이 이루어질 수 있다.
본 명세서를 통하여 메인 링크(Lane)의 설정이란, 차동 신호의 피크 투 피크 전압(differential peak to peak voltage, Vp-p) 및 채널 이퀄라이제이션(Channel equalization) 관련하여 프리 엠퍼시스(Pre Emphasis, 또는 디 엠퍼시스 De Emphasis)의 설정을 포함할 수 있다. 다시 말하면, 본 명세서를 통하여 메인 링크(Lane)의 설정에 관한 정보나 후술하는 트레이닝 패턴의 설정에 관한 정보는, 차동 신호의 피크 투 피크 전압(differential peak to peak voltage, Vp-p) 및 프리 엠퍼시스(Pre Emphasis, 또는 디 엠퍼시스 De Emphasis)에 관한 정보를 포함할 수 있다. 예를 들어, 메인 링크(Lane)의 설정 관련하여 링크 트레이닝을 통하여 특별히 설정된 바가 없는 기본 설정은, 디스플레이 싱크(Display Sink) 측에서 차동 신호의 피크 투 피크 전압은 400mV 그리고, 프리 엠퍼시스(또는 디 엠퍼시스)는 0dB 이고, 링크 트레이닝에서 디스플레이 싱크(Display Sink)의 요청에 따라 차동 신호의 피크 투 피크 전압 및 프리 엠퍼시스(또는 디 엠퍼시스)를 높일 수 있다.
예를 들어, 링크 트레이닝에서 디스플레이 소스(Display Source)는 클럭 회복 시퀀스(clock recovery sequence)와 채널 이퀄라이제이션(channel equalization sequence) 시퀀스를 순차로 수행할 수 있으며, 도 14에 도시된 바와 같이, 상기 클럭 회복(clock recovery) 시퀀스에서 상기 디스플레이 소스(Display Source)는 메인 링크(Lane)의 기본 설정을 반영한 제1 트레이닝 패턴을 디스플레이 싱크(Display Sink)로 전송하고, 디스플레이 싱크(Display Sink)에 의해 클럭 회복(clock recovery)이 이루어졌는지를 판단하게 된다. 이때, 상기 디스플레이 소스(Display Source)는, 보조 채널(AUX channel)을 통하여 제1 트레이닝 패턴의 설정에 관한 정보에 대해, DPCD 레지스터의 제1 어드레스에 "write(쓰기)"를 요청할 수 있으며, 디스플레이 싱크(Display Sink)의 클럭 회복의 여부에 따라, 상기 디스플레이 소스(Display Source)는 클럭 회복 시퀀스(clock recovery sequence)를 종료하고 채널 이퀄라이제이션 시퀀스(channel equalization sequence)를 시작할 수 있다. 이때, 상기 디스플레이 소스(Display Source)는 클럭 회복이 실패할 경우 디스플레이 싱크(Display Sink)의 요청에 따라 피크 투 피크 전압 및/또는 프리 엠퍼시스(또는 디 엠퍼시스)를 변경한 새로운 제1 트레이닝 패턴을 디스플레이 싱크(Display Sink)로 전송할 수 있다. 이때, 상기 디스플레이 소스(Display Source)는 디스플레이 싱크(Display Sink)에 대해 DPCD 레지스터의 제2 어드레스로부터 "Read(읽기)"를 요청하고, 이에 응답하여 디스플레이 싱크(Display Sink)는 DPCD 레지스터의 제2 어드레스에 저장된 정보를 전송할 수 있으며, 상기 디스플레이 소스(Display Source)는 수신된 DPCD 레지스터의 제2 어드레스의 정보를 반영하여 피크 투 피크 전압 및/또는 프리 엠퍼시스(또는 디 엠퍼시스)를 변경한 새로운 제1 트레이닝 패턴을 디스플레이 싱크(Display Sink)로 전송할 수 있다. 이때 상기 디스플레이 소스(Display Source)는, 변경된 제1 트레이닝 패턴의 설정에 관한 정보에 대해, DPCD 레지스터의 제1 어드레스에 "write(쓰기)"를 요청할 수 있다. 이와 같이, 디스플레이 싱크(Display Sink) 측의 DPCD 레지스터의 제1 어드레스에는 디스플레이 소스(Display Source) 측에서 전송하는 제1 트레이닝 패턴의 설정에 관한 정보가 저장되고, DPCD 레지스터의 제2 어드레스에는 디스플레이 싱크(Display Sink) 측에서 요청하는 제1 트레이닝 패턴의 설정에 관한 정보가 저장될 수 있으며, 디스플레이 싱크(Display Sink)의 요청에 따른 제1 트레이닝 패턴의 설정 변경이 5회 이상 이루어져도 클럭 회복에 실패할 경우, 비트 레이트를 줄이고 클럭 회복 시퀀스를 처음부터 다시 시작할 수 있다.
이하의 표 1 및 표 2에는 DPCD 레지스터의 제1 어드레스(00103h, 00104h, 00105h, 00106h) 및 제2 어드레스(00206h, 00207h)에 저장되는 정보의 예시가 기재되어 있다. 예를 들어, 본 발명의 일 실시형태에서, 상기 제1, 제2 어드레스에는 각각 디스플레이 소스로부터 전송되는 트레이닝 패턴의 설정에 관한 정보와, 디스플레이 싱크로부터 요청되는 트레이닝 패턴에 관한 설정 정보가 저장될 수 있으며, 각각의 제1, 제2 어드레스의 구체적인 레지스터의 주소와 각각의 구체적인 어드레스 주소에 저장되는 정보는 이하와 같이 예시될 수 있다.
DPCD Address Definition
 Read/
Write
00103h TRAINING_LANE0_SET : Link Training Control_Lane0
Bits 1:0 = VOLTAGE SWING SET
00 = level 0 / 01 = level 1 / 10 = level 2 / 11 = level 03
Bit 2 = MAX_SWING_REACHED
Bit 4:3 = PRE-EMPHASIS_SET
00 = level 0 / 01 = level 1 / 10 = level 2 / 11 = level 03
Bit 5 = MAX_PRE-EMPHASIS_REACHED
Bits 7:6 = RESERVED. Read all 0s.
 Wrtie/Read
00104h
 TRAINING_LANE1_SET
(Bit definition identical to that of TRAINING_LANE0_SET.)
 Wrtie/Read
00105h
 TRAINING_LANE2_SET
(Bit definition identical to that of TRAINING_LANE0_SET.)
 Wrtie/Read
00106h
 TRAINING_LANE3_SET
(Bit definition identical to that of TRAINING_LANE0_SET.)		 Wrtie/Read
DPCD Address
Definition
Read/
Write
00206h
 ADJUST_REQUEST_LANE0_1 : Voltage Swing and Equalization
Setting Adjust Request for Lane0 and Lane1
Bits 1:0 = VOLTAGE_SWING_LANE0
00 = Level 0 / 01 = Level 1 / 10 = Level 2 / 11 = Level 3
Bits 3:2 = PRE-EMPHASIS_LANE0
00 = Level 0 / 01 = Level 1 / 10 = Level 2 / 11 = Level 3
Bits 5:4 = VOLTAGE_SWING_LANE1
00 = Level 0 / 01 = Level 1 / 10 = Level 2 / 11 = Level 3
Bits 7:6 = PRE-EMPHASIS_LANE1
00 = Level 0 / 01 = Level 1 / 10 = Level 2 / 11 = Level 3		 Read Only
00207h
 ADJUST_REQUEST_LANE2_3
(Bit definitions as in ADJUST_REQUEST_LANE0_1)
 Read Only
도 14를 참조하면, 상기 채널 이퀄라이제이션 시퀀스에서, 상기 디스플레이 소스(Display Source)는 메인 링크(Lane)의 기본 설정이 아닌, 보다 복잡한 패턴을 가진 제2 트레이닝 패턴을 메인 링크(Lane)를 통하여 전송하고, 클럭 회복 및 채널 이퀄라이제이션이 이루어졌는지를 판단하게 된다. 이때, 상기 디스플레이 소스(Display Source)는, 보조 채널(AUX channel)을 통하여 제2 트레이닝 패턴의 설정에 관한 정보, 즉, 차동 신호의 피크 투 피크 전압 및 프리 엠퍼시스(또는 디 엠퍼시스)의 정보에 대해, DPCD 레지스터의 제1 어드레스에 "write(쓰기)"를 요청할 수 있으며, 디스플레이 싱크(Display Sink)의 클럭 회복 및 채널 이퀄라이제이션의 여부에 따라, 상기 디스플레이 소스(Display Source)는 채널 이퀄라이제이션 시퀀스를 포함하는 링크 트레이닝을 종료하고, 링크 트레이닝을 통하여 최적화된 메인 링크(Lane)의 설정으로 주 데이터를 전송할 수 있다. 이때, 상기 디스플레이 소스(Display Source)는 클럭 회복이 실패할 경우, 클럭 회복 시퀀스를 재개할 수 있으며, 클럭 회복이 이루어졌으나, 채널 이퀄라이제이션에 실패한 경우, 디스플레이 싱크(Display Sink)의 요청에 따라 피크 투 피크 전압 및/또는 프리 엠퍼시스(또는 디 엠퍼시스)를 변경한 새로운 제2 트레이닝 패턴을 디스플레이 싱크(Display Sink)로 전송할 수 있다. 이때, 상기 디스플레이 소스(Display Source)는 디스플레이 싱크(Display Sink)에 대해 DPCD 레지스터의 제2 어드레스로부터 "Read(읽기)"를 요청하고, 이에 응답하여 디스플레이 싱크(Display Sink)는 DPCD 레지스터의 제2 어드레스에 저장된 정보를 전송할 수 있으며, 상기 디스플레이 소스(Display Source)는 수신된 DPCD 레지스터의 제2 어드레스의 정보를 반영하여 피크 투 피크 전압 및/또는 프리 엠퍼시스(또는 디 엠퍼시스)를 변경한 새로운 제2 트레이닝 패턴을 디스플레이 싱크(Display Sink)로 전송할 수 있다. 이때, 상기 디스플레이 소스(Display Source)는, 변경된 제2 트레이닝 패턴의 피크 투 피크 전압 및/또는 프리 엠퍼시스(또는 디 엠퍼시스)의 정보에 대해, DPCD 레지스터의 제1 어드레스에 "write(쓰기)"를 요청할 수 있다. 이와 같이, 디스플레이 싱크(Display Sink) 측의 DPCD 레지스터의 제1 어드레스에는 디스플레이 소스(Display Source) 측에서 전송하는 제2 트레이닝 패턴의 설정에 관한 정보가 저장되고, DPCD 레지스터의 제2 어드레스에는 디스플레이 싱크(Display Sink) 측에서 요청하는 제2 트레이닝 패턴의 설정에 관한 정보가 저장될 수 있으며, 디스플레이 싱크(Display Sink)의 요청에 따른 제2 트레이닝 패턴의 설정 변경이 5회 이상 이루어져도 채널 이퀄라이제이션에 실패할 경우, 비트 레이트를 줄이고 다시 클럭 회복 시퀀스 또는 채널 이퀄라이션 시퀀스를 재개할 수 있다.
이와 같이, 링크 트레이닝에서는 클럭 회복이나 채널 이퀄라이제이션이 실패할 경우, 디스플레이 싱크(Display Sink)의 요청에 따라 트레이닝 패턴의 설정에 관한 정보, 즉, 피크 투 피크 전압 및/또는 프리 엠퍼시스(또는 디 엠퍼시스)의 조정이 이루어지게 되는데, 이러한 트레이닝 패턴의 조정을 살펴보면, 먼저 디스플레이 소스(Display Source)는 DPCD 레지스터의 제2 어드레스로부터 "읽기(Read)"를 요청하고, 이에 응답하여 디스플레이 싱크(Display Sink)는 DPCD 레지스터의 제2 어드레스로부터 디스플레이 싱크(Display Sink) 측에서 요청하는 트레이닝 패턴의 설정에 관한 정보를 전송해줄 수 있으며, 상기 디스플레이 소스(Display Source)는 수신된 DPCD 레지스터의 제2 어드레스의 정보를 반영하여 피크 투 피크 전압 및/또는 프리 엠퍼시스(또는 디 엠퍼시스)를 변경한 새로운 제1, 제2 트레이닝 패턴을 디스플레이 싱크(Display Sink)로 전송할 수 있다. 이때, 상기 디스플레이 소스(Display Source)는, 변경된 제1, 제2 트레이닝 패턴의 피크 투 피크 전압 및/또는 프리 엠퍼시스(또는 디 엠퍼시스)의 정보에 대해, DPCD 레지스터의 제1 어드레스에 "write(쓰기)"를 요청할 수 있다.
본 발명의 일 실시형태에서, 상기 디스플레이 소스(Display Source)와 디스플레이 싱크(Display Sink) 간의 광 통신을 중계하는 광 링크는, 링크 트레이닝에 직접 관여하여, 디스플레이 싱크(Display Sink) 측에서 요청하는 트레이닝 패턴의 설정에 관한 정보를 변경하고, 광 링크에 최적화된 설정으로 변경함으로써, 광 링크에 의한 전송 신호의 왜곡을 방지하고 오류가 없는 데이터 전송(data transfer)을 구현할 수 있다.
도 16에는 각각 모듈레이터(modulator)에 적용 가능한 발광 소자로서, VCSEL과 EEL에서 발광 소자의 주입 전류에 따른 광 파워의 변화를 보여주는 도면이 도시되어 있다. 도 17 및 도 18에는 각각 모듈레이터(modulator)에 적용 가능한 발광 소자로서, 각각 VCSEL과 EEL에서 서로 다른 온도 마다 주입 전류에 대한 광 파워의 변화를 보여주는 도면이 도시되어 있다.
본 발명의 일 실시형태에서, 상기 광 링크는 각각 디스플레이 소스(Display Source) 측 및 디스플레이 싱크(Display Sink) 측에 연결된 제1, 제2 광전 변환부(modulator, demodulator)를 통하여 전기적 신호와 광 신호 사이의 모듈레이션(modulation)과 디모듈레이션(demodulation)을 수행하게 된다. 예를 들어, 본 발명의 일 실시형태에서, 모듈레이션(modulation)을 수행하는 발광 소자는 주입 전류에 대한 광 파워가 대체로 선형적으로 변화하는 거동을 갖지만, 온도의 변화에 따라 발광 소자의 선형적인 거동이 상이하게 변화되며, 또한, 주입 전류의 크기가 증가함에 따라 선형성을 벗어나 수렴하는 형태의 비선형적인 거동을 보이게 되면서, 전체적으로, 온도의 변화와 주입 전류의 변화에 따라 일정한 기울기의 선형성을 보이기 보다는, 선형성을 벗어난 비선형적인 거동을 취할 수 있다. 예를 들어, 본 발명의 일 실시형태에서, 모듈레이션(modulation)을 수행하는 발광 소자는 주입 전류를 입력으로 하고 광 파워를 출력으로 하는 입출력 관계에서 선형성을 갖기 보다는, 주입 전류의 변화와 온도 변화에 따리 비선형적인 거동을 보일 수 있으며, 유사하게, 디모듈레이션(demodulation)을 수행하는 수광 소자도 선형적인 입출력 관계를 갖는다기 보다는, 비선형적인 입출력 관계를 가질 수 있다.
상기와 같은 전기적 신호와 광 신호 사이의 모듈레이션(modulation)과 디모듈레이션(demodulation)에서, 광전 소자의 거동에 따른 입력과 출력 사이의 비선형성에 따라 전송 신호의 왜곡이 일어나게 되며, 고속 링크의 신호 왜곡이나 손실을 고려하여 사전에 의도적인 신호 왜곡을 일으키는 이퀄라이제이션(equalization)과 관련하여, 모듈레이션(modulation)과 디모듈레이션(demodulation)을 적용하는 광 링크에서는 입출력 사이의 비선형적일 수 있는 모듈레이션(modulation)과 디모듈레이션(demodulation)을 거치면서 야기되는 신호의 왜곡이나 신호의 지연 또는 심볼 간 간섭(ISI)으로 인하여 데이터 전송의 오류가 발생될 수 있다. 예를 들어, 상기 이퀄라이제이션(equalization)에서는 전송 신호의 심볼을 전후하여 프리 엠퍼시스(Pre emphasis) 또는 디 엠퍼시스(De emphasis)를 형성하는데, 이퀄라이제이션으로부터 사전에 왜곡된 신호는 더 이상의 변환을 거치지 않는 전송 라인(L1,L2)에서는 유효할 수 있으나, 추가적으로 광전 변환을 위한 모듈레이션(modulation)과 디모듈레이션(demodulation)을 적용하는 광 링크에서는 오히려 데이터 전송의 오류를 초래할 수 있다. 이에, 본 발명의 일 실시형태에서는 광 링크의 FPGA 회로를 통하여 트레이닝 패턴의 설정에 관한 정보의 교신에 관여하여, 디스플레이 싱크(Display Sink) 측에서 요청하는 트레이닝 패턴의 설정에 관한 정보를 변경하고, 광 링크에 최적화된 설정으로 변경할 수 있다.
본 발명의 일 실시형태에서, 상기 링크 트레이닝에서는 클럭 회복이나 채널 이퀄라이제이션이 실패할 경우, 디스플레이 싱크(Display Sink)의 요청에 따라 트레이닝 패턴의 설정에 관한 정보, 즉, 피크 투 피크 전압 및/또는 프리 엠퍼시스(또는 디 엠퍼시스)를 조정하는데, 먼저 디스플레이 소스(Display Source)는 DPCD 레지스터 제2 어드레스로부터 디스플레이 싱크(Display Sink) 측에서 요청하는 트레이닝 패턴의 설정에 관한 정보를 전송해줄 것을 요청할 수 있으며, 보다 구체적으로, DPCD 레지스터의 제2 어드레스로부터 "읽기(Read)"를 요청할 수 있다. 그리고, 상기 디스플레이 싱크(Display Sink)는 디스플레이 소스(Display Source) 측의 "읽기(Read)" 요청에 응답하여 제2 어드레스로부터 디스플레이 싱크(Display Sink) 측에서 요청하는 트레이닝 패턴의 설정에 관한 정보를 전송해줄 수 있다.
본 발명의 일 실시형태에서, 상기 메인 링크(Lane)의 설정과 관련하여, 차동 신호의 피크 투 피크(differential peak to peak voltage, Vp-p) 및 채널 이퀄라이제이션(Channel equalization) 관련한 설정은 이하와 같은 표 3의 Swing level 및 Pre-emphasis level로 설정될 수 있다.
출력 신호 Pre-emphasis Level 0: 0dB 출력 신호 Pre-emphasis Level 1: 3.5dB 출력 신호 Pre-emphasis Level 2: 6.0dB 출력 신호 Pre-emphasis Level 3: 9.5dB
출력 신호 swing level0: Vpp 400mV Required Required Required Optional
출력 신호 swing level1:Vpp 600mV Required Required Required Not Allowed
출력 신호 swing level2:Vpp 800mV Required Required Not Allowed
 Not Allowed
출력 신호 swing level3:Vpp 1200mV Optional
 Not Allowed
 Not Allowed
 Not Allowed
도 19 및 도 20에는 디스플레이 소스와 디스플레이 싱크 사이에 개입하여, 메인 링크의 설정에 관한 DPCD 데이터를 광 링크에 최적화된 설정으로 변경하는 프로세스를 보여주는 도면으로, 각각 채널 이퀄라이제이션의 n차 실패시와 n+1차 실패시에 이루어지는 트레이닝 패턴의 설정 변경을 위한 프로세스를 각각 도시한 도면이 도시되어 있다.
도 19를 참조하면, 상기 디스플레이 싱크(Display Sink)는 피크 투 피크 전압에 대해 Swing level 1, 프리 엠퍼시스(또는 디 엠퍼시스)에 대해 Pre-emphasis level 2(청구범위의 제1 설정 정보에 해당됨)를 요청할 수 있으나, 광 링크의 FPGA 회로는 이러한 디스플레이 싱크(Display Sink) 측의 트레이닝 패턴의 설정에 관한 요청을 변경하여 광 링크에 최적화된 다른 설정으로 변경할 수 있고, 예를 들어, 피크 투 피크 전압에 대해 Swing level 2, 프리 엠퍼시스(또는 디 엠퍼시스)에 대해 Pre-emphasis level 0(청구범위의 제2 설정 정보에 해당됨)로 변경할 수 있다. 즉, 상기 광 링크의 FPGA 회로는 디스플레이 소스(Display Source) 측의 "읽기(Read)" 요청에 따른 응답으로서 디스플레이 싱크(Display Sink) 측의 트레이닝 패턴의 설정에 관한 변경(제2 어드레스의 정보)를 그대로 전달하지 않고, 예를 들어, 제2 어드레스 정보인 Swing level 1 및 Pre-emphasis level 2(제1 설정 정보)를 광 링크에 최적화된 설정인 Swing level 2 및 Pre-emphasis level 0(제2 설정 정보)으로 변경하여 디스플레이 소스(Display Source) 측에 제2 어드레스 정보로서 광 링크에 최적화된 설정인 Swing level 2 및 Pre-emphasis level 0(제2 설정 정보)로 변경하여 전송할 수 있다. 이에, 상기 디스플레이 소스(Display Source)로서는 디스플레이 싱크(Display Sink)의 요청을 당초의 요청 내용과는 다르게 광 링크에 최적화된 설정인 Swing level 2 및 Pre-emphasis level 0(제2 설정 정보)으로 인식하고, 트레이닝 패턴을 광 링크에 최적화된 설정으로 변경하여 전송하게 되며, 당초의 요청 내용(제1 설정 정보)과 다른 광 링크에 최적화된 설정(제2 설정 정보, Swing level 2 및 Pre-emphasis level 0)에 대해, DPCD 레지스터의 제1 어드레스에 "write(쓰기)" 요청을 할 수 있다. 이때, 상기 광 링크의 FPGA 회로는 다시 개입하여, 디스플레이 소스(Display Source) 측의 "write(쓰기)" 요청(제2 설정 정보)의 내용과 다르게 당초의 디스플레이 싱크(Display Sink) 측의 요청 내용(제1 설정 정보, Swing level 1 및 Pre-emphasis level 2) 대로 디스플레이 싱크(Display Sink) 측에 전달할 수 있다. 이와 같이, 상기 광 링크의 FPGA 회로는 디스플레이 소스(Display Source) 측의 제2 어드레스에 대한 "읽기(Read)" 요청에 따른 응답에 개입하여 제2 어드레스 정보(제1 설정 정보)를 광 링크에 최적화된 설정(제2 설정 정보)으로 변경하여 디스플레이 소스(Display Source)에 전달하고, 디스플레이 싱크(Display Sink) 측의 제1 어드레스에 대한 "write(쓰기)" 요청에 개입하여, 디스플레이 소스로부터 "write(쓰기)" 요청된 제2 설정 정보를, 당초 디스플레이 싱크가 요청한 제1 설정 정보로 변경하여, 디스플레이 싱크(Display Sink)로 전달함으로써, 디스플레이 싱크(Display Sink)로서는 자신의 요청이 반영된 설정(제1 설정 정보)대로 트레이닝 패턴이 변경되는 것으로 인식하게 되므로, 즉, 자신이 요청한 트레이닝 패턴의 설정이 저장된 제2 어드레스의 정보(제1 설정 정보)와 디스플레이 소스(Display Source) 측에서 전송되는 트레이닝 패턴의 설정이 저장된 제1 어드레스의 정보(제1 설정 정보)가 서로 일치하게 되므로, 별 다른 이상을 감지하지 못하고, 디스플레이 소스(Display Source)로서도 디스플레이 싱크(Display Sink)가 요청한 설정대로 트레이닝 패턴을 변경하여 전송한 것이므로, 별 다른 이상을 감지하게 못하게 된다.
본 발명의 일 실시형태에서, 상기 디스플레이 소스(Display Source)와 디스플레이 싱크(Display Sink) 간의 트레이닝 패턴의 설정에 관한 통신은, 링크 트레이닝에서 클럭 회복이나 채널 이퀄라이제이션이 실패할 경우에 이루어지는 것이므로, 광 링크의 적극적인 개입을 통하여 메인 링크(Lane)의 설정을 최적화시킬 필요가 있고, 불필요한 링크 트레이닝의 지연이나 실패를 방지할 필요가 있다. 예를 들어, 본 발명의 일 실시형태에서, 클럭 회복이나 채널 이퀄라이제이션이 트레이닝 패턴의 재설정에도 불구하고 5회 이상 실패할 경우, 비트 레이트를 줄이기 때문에, 메인 링크(Lane)의 전송 속도가 떨어지지 않도록 광 링크의 적극적인 개입이 요구될 수 있다.
예를 들어, 링크 트레이닝에서 클럭 회복이나 채널 이퀄라이제이션이 실패할 경우 프리 엠퍼시스의 레벨을 높이기 위한 디스플레이 싱크(Display Sink)의 요청에도 불구하고 프리 엠퍼시스의 레벨을 높이는 것은, 광전 변환을 위한 모듈레이션과 디모듈레이션을 적용하는 광 링크에서는 오히려 데이터 전송의 오류를 초래할 수 있다는 점에서, 광 링크에 최적화된 설정에서, 프리 엠퍼시스는 프리 엠퍼시스가 없는 Pre-emphasis level 0으로 조정될 수 있고, 프리 엠퍼시스의 레벨이 당초 요청과 달리 Pre-emphasis level 0으로 조정되는 경우에, 피크 투 피크 전압에 대해서는 디스플레이 싱크(Display Sink)로부터 요청된 레벨 보다 한 단계 높은 Swing level로 조정될 수 있다. 피크 투 피크 전압을 한 단계 높이는 것은, 고속의 광 링크에서 야기될 수 있는 신호의 왜곡이나 신호의 지연 또는 심볼 간 간섭(ISI) 등을 고려한 것이다. 예를 들어, 앞서 설명된 바와 같이, 디스플레이 싱크(Display Sink)로부터 요청된 Swing level 1 및 Pre-emphasis level 2(제1 설정 정보)는 광 링크의 FPGA 회로를 통하여 Swing level 2 및 Pre-emphasis level 0(제2 설정 정보)으로 조정될 수 있다.
링크 트레이닝에서는 클럭 회복이나 채널 이퀄라이제이션이 실패할 경우 최대 5번의 조정을 허용할 수 있으므로, 트레이닝 패턴의 재설정은 클럭 회복이나 채널 이퀄라이제이션이 실패할 때 마다 이전의 설정을 변경하기 위하여 이루어질 수 있으며, 예를 들어, 디스플레이 싱크(Display Sink)로서는 클럭 회복 및 채널 이퀄라이제이션을 위하여, 피크 투 피크 전압 및 프리 엠퍼시스의 레벨을 이전의 설정 보다 높게 요청할 개연성이 있다.
도 19에 도시된 바와 같이, 채널 이퀄라이제이션의 n차 실패시에 트레이닝 패턴의 재설정을 위하여, 프리 엠퍼시스의 레벨이 당초 요청(Pre-emphasis level 2)과 달리 Pre-emphasis level 0으로 조정될 수 있으며, 프리 엠퍼시스의 레벨이 조정되는 경우에 피크 투 피크 전압에 대해서는 디스플레이 싱크(Display Sink)로부터 요청된 레벨(Swing level 1) 보다 한 단계 높은 Swing level 2로 조정할 수 있다(n차 실패시, 제1 설정 정보를 제2 설정 정보로 변경).
도 20을 참조하면, 도 19에서와 같은 조정에도 불구하고 클럭 회복이나 채널 이퀄라이제이션이 실패할 경우, 즉, n+1차 실패시에 트레이닝 패턴의 재설정을 위하여, 프리 엠퍼시스의 레벨(Pre-emphasis level 3: 제3 설정 정보)이 직전의 요청(Pre-emphasis level 2: 제1 설정 정보) 보다 높게 요청되었고, 피크 투 피크 전압(Swing level 1: 제3 설정 정보)에 대해서는 직전의 요청과 동일한 레벨(Swing level 1: 제1 설정 정보)로 요청되었다면, 이 경우에도 Pre-emphasis level 0으로 조정될 수 있으며, 프리 엠퍼시스의 레벨이 조정되는 경우이므로 피크 투 피크 전압에 대해서는 디스플레이 싱크(Display Sink)로부터 요청된 레벨(Swing level 1) 보다 한 단계 높은 Swing level 2로 조정될 수 있으나, 이 경우, 이전의 설정과 동일하게 Swing level 2, Pre-emphasis level 0(제2 설정 정보)으로 조정되므로, 이전의 조정에도 불구하고 클럭 회복이나 채널 이퀄라이제이션이 실패하였다는 점을 감안하여, 피크 투 피크 전압에 대해 두 단계가 높은 Swing level 3, Pre-emphasis level 0(제4 설정 정보)으로 조정될 수 있으며, 이러한 피크 투 피크 전압의 조정은 최대 전압에 이르기까지 이루어질 수 있다. 예를 들어, 이후의 n+2차 실패시에 트레이닝 패턴의 재설정을 위하여, 디스플레이 싱크(Display Sink)의 요청과 달리 프리 엠퍼시스의 레벨이 조정되는 경우라도, 피크 투 피크 전압은 더 이상 올릴 수 없는 최대 전압(Swing level 3 - Pre-emphasis level 0에서 허용되는 최대 전압)에 도달하였으므로, 이전의 설정인 Swing level 3, Pre-emphasis level 0(제4 설정 정보)을 유지할 수 있다. 예를 들어, 본 발명에 의하면, 디스플레이 싱크(Display Sink)로서는 광 링크에 의해 조정된 설정과 다른 자신이 요청한 설정이 반영된 것으로 판단하여 현재의 설정(Swing level 3)이 최대 전압임에도 불구하고, 피크 투 피크 전압을 더 올려달라는 요청을 할 수 있으나, 광 링크의 조정을 통하여 이미 최대 전압(Swing level 3)에 도달할 상태이므로, 더 이상의 조정은 허용될 수 없다.
본 발명에 의하면, 광 링크는 프리 엠퍼시스의 레벨을 Pre-emphasis level 0으로 조정하므로, Pre-emphasis level에 따른 서로 다른 최대 전압의 제한을 받지 않고, 예를 들어, 최대 전압을 Swing level 3까지 올릴 수 있다. 상기와 같은 의미에서, 본 발명에서 광 링크에 최적화된 설정이란 피크 투 피크 전압 및 프리 엠퍼시스가 일정한 레벨로 정해진 것이라기 보다는 디스플레이 싱크(Display Sink)의 요청에 따라 가변적으로 변화될 수 있는 것으로 이해될 수 있으며, 다만 광 링크에 최적화된 프리 엠퍼시스의 설정은 Pre-emphasis level 0으로 정해진 것으로 이해될 수 있고, 광 링크에 최적화된 피크 투 피크 전압은 디스플레이 싱크(Display Sink)의 요청에 따라 최대 전압까지 상승할 수 있는 것으로 이해될 수 있다.
예를 들어 본 발명의 일 실시형태에서, 상기 피크 투 피크 전압은 프리 엠퍼시스의 레벨에 따라 서로 다른 레벨로 차등적으로 제한될 수 있으며(표 3 참조), 예를 들어, 프리 엠퍼시스의 레벨이 상승함에 따라 피크 투 피크 전압은 점진적으로 낮은 전압 레벨로 제한될 수 있으며, 가장 낮은 프리 엠퍼시스 레벨인 Pre-emphasis level 0에서 최대 전압은 Swing level 3까지 허용될 수 있다. 본 발명의 일 실시형태에서, 상기 광 링크의 FPGA 회로는 디스플레이 싱크(Display Sink)의 요청과는 다른 광 링크에 최적화된 설정으로, 프리 엠퍼시스의 설정을 Pre-emphasis level 0으로 조정하므로, 피크 투 피크 전압은 Swing level 3의 최대 전압까지 올릴 수 있다.
도 21은, 본 발명의 일 실시형태에서 완전 이중화(full-duplex)를 지원하기 위한 보조 채널(AUX channel)의 구성을 보여주는 도면이 도시되어 있다.
본 발명의 일 실시형태에서, 상기 FPGA 회로는 FPGA 전단에 연결된 전단 신호 처리부(도 11 및 도 12 참조)를 통하여 보조 채널(AUX channel)을 통하여 전송되는 보조 데이터를 읽어낼 수 있으며, 예를 들어, 차동 신호의 보조 데이터를 싱글 엔드 신호로 변환하고(차동 신호 수신부 differential receiver), CDR을 통하여 클럭 신호를 회복하며, 회복된 클럭 신호를 이용하여 보조 데이터를 이진화된 데이터로 변환함으로써(샘플러, sampler), 보조 데이터의 내용을 읽어 들일 수 있다. 그리고, 상기 FPGA 회로는 보조 채널(AUX channel)을 통하여 전송되는 보조 데이터를 분석하여, 보조 데이터의 내용에 따라 디스플레이 소스(Display Source)로부터의 요청과 디스플레이 싱크(Display Sink)로부터의 응답이라는 두 부류로 보조 데이터를 인식함으로써, 보조 채널(AUX channel)을 반 이중화(half-duplex)가 아닌 완전 이중화(full-duplex)시킬 수 있다. 예를 들어, 보조 채널(AUX channel)을 형성하는 광 케이블(optical fiber)은 반 이중화에서 단일의 전송 라인(L1,L2, 단일의 광 섬유)을 포함할 수 있으나, 완전 이중화를 위하여 서로 반대되는 전송 방향으로 할당된 2개의 전송 라인(L1,L2)을 포함할 수 있으며, 상기 2개의 전송 라인(L1,L2)은 디스플레이 소스(Display Source)로부터 디스플레이 싱크(Display Sink)를 향하는 보조 데이터(디스플레이 소스로부터의 요청)의 전송을 위한 제1 전송 라인(L1)과 디스플레이 싱크(Display Sink)로부터 디스플레이 소스(Display Source)를 향하는 보조 데이터(디스플레이 싱크로부터의 응답)의 전송을 위한 제2 전송 라인(L2)을 포함할 수 있다.
상기 디스플레이 소스(Display Source), 보다 구체적으로, 디스플레이 소스(Display Source)의 AUX 단자는 제1, 제2 전송 라인(L1,L2)과 제1 멀티플렉서(MUX1)를 통하여 연결될 수 있으며, 제1 멀티플렉서(MUX1)에 인가되는 제1 제어 신호의 유무에 따라 제1, 제2 전송 라인(L1,L2) 중에서 어느 하나의 전송 라인(L1,L2)과 선택적으로 연결될 수 있다. 예를 들어, 상기 제1 멀티플렉서(MUX1)는 제1 제어 신호가 인가되지 않은 상태에서는 제1 전송 라인(L1)과 연결되어 디스플레이 소스(Display Source)로부터의 출력, 그러니까, 디스플레이 소스(Display Source)로부터의 요청을 제1 전송 라인(L1)을 통하여 전송할 수 있으며, 제1 제어 신호가 인가됨에 따라 제1 전송 라인(L1)과의 연결을 끊고 제2 전송 라인(L2)과 연결됨으로써, 제2 전송 라인(L2)을 통하여 디스플레이 싱크(Display Sink)로부터의 응답을 수신할 수 있다.
상기 디스플레이 싱크(Display Sink), 보다 구체적으로, 디스플레이 싱크(Display Sink)의 AUX 단자는 제1, 제2 전송 라인(L1,L2)과 제2 멀티플렉서(MUX2)를 통하여 연결될 수 있으며, 제2 멀티플렉서(MUX2)에 인가되는 제2 제어 신호의 유무에 따라 제1, 제2 전송 라인(L1,L2) 중에서 어느 하나의 전송 라인(L1,L2)과 선택적으로 연결될 수 있다. 예를 들어, 상기 제2 멀티플렉서(MUX2)는 제2 제어 신호가 인가되지 않은 상태에서는 제2 전송 라인(L2)과 연결되어 디스플레이 싱크(Display Sink)의 출력, 그러니까, 디스플레이 싱크(Display Sink)로부터의 응답을 제2 전송 라인(L2)을 통하여 전송할 수 있으며, 제2 제어 신호가 인가됨에 따라 제2 전송 라인(L2)과의 연결을 끊고 제1 전송 라인(L1)과 연결됨으로써, 제1 전송 라인(L1)을 통하여 디스플레이 소스(Display Source)로부터의 요청을 수신할 수 있다.
이와 같이, 상기 디스플레이 소스(Display Source) 및 디스플레이 싱크(Display Sink)는 각각 제1, 제2 멀티플렉서(MUX1, MUX2)에 별도의 제어 신호가 인가되지 않은 상태에서, 디스플레이 소스(Display Source)로부터의 요청과 디스플레이 싱크(Display Sink)로부터의 응답을 보낼 수 있도록, 제1, 제2 전송 라인(L1,L2)과 연결될 수 있으며, FPGA 회로의 데이터 분석에 따라 발생되는 제1, 제2 제어 신호에 따라 제1, 제2 멀티플렉서(MUX1, MUX2)의 연결 상태가 전환되면서 상대방의 응답과 요청을 수신할 수 있다. 본 발명의 일 실시형태에서, 상기 제1, 제2 제어 신호는 보조 데이터에 선행하도록 전송될 수 있으며, 예를 들어, 보조 데이터를 지연시키고 보조 데이터를 먼저 전송할 수 있으며, 보조 데이터를 FPGA 회로의 레지스터에 저장하고 클럭 타이밍을 조절하는 방식으로, 보조 데이터를 지연시키면서 제1, 제2 제어 신호를 보조 데이터에 앞서 전송함으로써, 해당되는 보조 데이터가 수신될 수 있도록 제1, 제2 멀티플렉서(MUX1, MUX2)에 제1, 제2 제어 신호를 인가하여 연결 상태를 전환시킨 다음에, 보조 데이터가 수신될 수 있도록 할 수 있다.
보다 구체적으로, 디스플레이 소스(Display Source)로부터의 요청에 대해, 디스플레이 소스(Display Source)와 인접한 제1 FPGA 회로는 보조 데이터를 분석하여 디스플레이 소스(Display Source)로부터의 요청임을 확인할 수 있고, 해당되는 보조 데이터를 지연시키면서 보조 데이터에 앞서서 제2 제어 신호를 먼저 송신하여, 제2 제어 신호를 수신한 디스플레이 싱크(Display Sink) 측의 제2 FPGA 회로로 하여금 제2 제어 신호를 제2 멀티플렉서(MUX2)로 인가하도록 하고, 제2 제어 신호가 인가된 제2 멀티플렉서(MUX2)는 제2 전송 라인(L2)과의 연결을 끊고 제1 전송 라인(L1)과 연결되도록 연결 상태를 전환할 수 있으며, 이에 따라, 제1 전송 라인(L1)을 통하여 수신되는 보조 데이터(디스플레이 소스로부터의 요청)가 디스플레이 싱크(Display Sink)로 전달될 수 있다.
반대로, 디스플레이 싱크(Display Sink)로부터의 응답에 대해, 디스플레이 싱크(Display Sink)와 인접한 제2 FPGA 회로는 보조 데이터를 분석하여 디스플레이 싱크(Display Sink)로부터의 응답임을 확인할 수 있고, 해당되는 보조 데이터를 지연시키면서 보조 데이터에 앞서서 제1 제어 신호를 먼저 송신하여 제1 제어 신호를 수신한 디스플레이 싱크(Display Sink) 측의 제1 FPGA 회로로 하여금 제1 제어 신호를 제1 멀티플렉서(MUX1)로 인가하도록 하고, 제1 제어 신호가 인가된 제1 멀티플렉서(MUX1)는 제1 전송 라인(L1)과의 연결을 끊고 제2 전송 라인(L2)과 연결되도록 연결 상태를 전환할 수 있으며, 이에 따라, 제2 전송 라인(L2)을 통하여 수신되는 보조 데이터(디스플레이 싱크로부터의 응답)가 디스플레이 소스(Display Source)로 전달될 수 있다.
본 발명의 일 실시형태에서, 상기 보조 데이터가 전송되는 제1, 제2 전송 라인(L1,L2)을 따라 내측 위치에는 제1, 제2 FPGA 회로가 연결될 수 있으며, 상기 제1, 제2 FPGA 회로의 외측 위치에 제1, 제2 멀티플렉서(MUX1,MUX2)가 연결될 수 있다. 상기 제1, 제2 전송 라인(L1,L2)을 따라 내측 위치에, 제1, 제2 FPGA 회로가 연결됨으로써, 제1, 제2 전송 라인(L1,L2)을 따라 전송되는 제1, 제2 제어 신호를 분석하고 연결 상태를 전환시키기 위한 제1, 제2 제어 신호를 후단의 제1, 제2 멀티플렉서(MUX1,MUX2)로 인가해줄 수 있다.
예를 들어, 상기 제1 FPGA 회로는 제1 멀티플렉서(MUX1) 보다 내측 위치에 연결되면서 제1 멀티플렉서(MUX1)의 연결 상태와 무관하게 항시 제1, 제2 전송 라인(L1,L2)과 연결될 수 있으며, 제1, 제2 전송 라인(L1,L2)을 통하여 전송되는 보조 데이터를 모두 확인할 수 있고, 다시 말하면, 제1 전송 라인(L1,L2)을 통하여 전송되는 디스플레이 소스(Display Source)로부터의 요청을 분석하여 제2 멀티플렉서(MUX2)의 연결 상태를 전환하도록 제2 제어 신호를 전송할 수 있으며, 또한, 제2 전송 라인(L2)을 통하여 전송되는 제1 제어 신호에 따라 제1 멀티플렉서(MUX1)의 연결 상태를 전환하도록 제1 제어 신호를 인가할 수 있다.
예를 들어, 상기 제1 멀티플렉서(MUX1)는 디스플레이 소스(Display Source)와 제1 FPGA 회로의 사이에 개재되어, 디스플레이 소스(Display Source)로부터의 요청을 가로막지 않도록 제1 제어 신호가 인가되지 않는 상태에서는 디스플레이 소스(Display Source)로부터의 요청이 제1 FPGA 회로로 전달될 수 있도록 제1 전송 라인(L1)과의 연결 상태를 유지할 수 있다.
본 발명의 일 실시형태에서, 상기 제1 FPGA 회로는 디스플레이 소스(Display Source)로부터의 요청이 제1 전송 라인(L1)을 통하여 전송되는 도중에, 제2 전송 라인(L2)을 통하여 제1 제어 신호가 수신되면, 제1 제어 신호를 무시하고 제1 멀티플렉서(MUX1)에 대해 제1 제어 신호를 인가하지 않을 수 있다. 즉, 제1 FPGA 회로로서는 디스플레이 소스(Display Source)로부터의 요청을 우선시하여 디스플레이 소스(Display Source)로부터의 요청이 우선적으로 디스플레이 싱크(Display Sink)로 전달될 수 있도록 할 수 있으며, 예를 들어, 상기 디스플레이 소스(Display Source)로서는 디스플레이 싱크(Display Sink)로부터의 응답을 수신하지 못하면, 예를 들어, ACK 신호를 수신하지 못할 경우, 디스플레이 싱크(Display Sink)에 대해 응답을 재요청할 수 있다(예를 들어, 디스플레이 싱크에 대한 요청을 재전송함). 다만, 본 발명의 일 실시형태에서, 디스플레이 소스(Display Source)로부터의 요청과 이러한 요청에 응하는 디스플레이 싱크(Display Sink)로부터의 응답은 순차적으로 이루어질 수 있으므로, 상기와 같이, 디스플레이 소스(Display Source)로부터의 요청과 디스플레이 싱크(Display Sink)로부터의 응답이 동시적으로 이루어지는 케이스는 많지 않을 수 있다. 예를 들어, 앞서 설명된 링크 트레이닝에서 디스플레이 소스(Display Source)로부터의 요청, 즉 DPCD 레지스터에 대한 "읽기(read)" 및 "쓰기(write)" 요청과 이에 응하는 디스플레이 싱크(Display Sink)로부터의 응답은 순차적으로 이루어질 수 있다.
상기 제1 FPGA 회로와 유사하게, 상기 제2 FPGA 회로는 제2 멀티플렉서(MUX2) 보다 내측 위치에 연결되면서 제2 멀티플렉서(MUX2)의 연결 상태와 무관하게 항시 제1, 제2 전송 라인(L1,L2)과 연결될 수 있으며, 제1, 제2 전송 라인(L1,L2)을 통하여 전송되는 보조 데이터를 모두 확인할 수 있고, 다시 말하면, 제2 전송 라인(L2)을 통하여 전송되는 디스플레이 싱크(Display Sink)로부터의 응답을 분석하여 제1 멀티플렉서(MUX1)의 연결 상태를 전환하도록 제1 제어 신호를 전송할 수 있으며, 또한, 제1 전송 라인(L1)을 통하여 전송되는 제2 제어 신호에 따라 제2 멀티플렉서(MUX2)의 연결 상태를 전환하도록 제2 제어 신호를 인가할 수 있다.
예를 들어, 상기 제2 멀티플렉서(MUX2)는 디스플레이 싱크(Display Sink)와 제2 FPGA 회로의 사이에 개재되어, 디스플레이 싱크(Display Sink)로부터의 응답을 가로막지 않도록 제2 제어 신호가 인가되지 않는 상태에서는 디스플레이 싱크(Display Sink)로부터의 응답이 제2 FPGA 회로로 전달될 수 있도록 제2 전송 라인(L2)과의 연결 상태를 유지할 수 있다. 한편, 상기 제2 FPGA 회로는 디스플레이 싱크(Display Sink)로부터의 응답이 제2 전송 라인(L2)을 통하여 전송되는 도중에, 제1 전송 라인(L1)을 통하여 제2 제어 신호가 수신되면, 제2 멀티플렉서(MUX2)에 대해 제2 제어 신호를 인가하고 디스플레이 싱크(Display Sink)로부터의 응답을 차단할 수 있다. 즉, 제2 FPGA 회로로서는 디스플레이 소스(Display Source)로부터의 요청을 우선시하여 디스플레이 소스(Display Source)로부터의 요청이 디스플레이 싱크(Display Sink)로부터의 응답에 우선하도록 디스플레이 싱크(Display Sink)로부터의 응답을 차단하고(제2 전송 라인 L2과의 연결을 끊음), 디스플레이 소스(Display Source)로부터의 요청을 수신하도록 제2 멀티플렉서(MUX2)의 연결 상태를 전환할 수 있으며(제2 제어 신호의 인가), 예를 들어, 상기 디스플레이 소스(Display Source)로서는 디스플레이 싱크(Display Sink)로부터의 응답을 수신하지 못하면, 예를 들어, ACK 신호를 수신하지 못할 경우, 디스플레이 싱크(Display Sink)에 대해 응답을 재요청할 수 있다(예를 들어, 디스플레이 싱크에 대한 요청을 재전송함). 다만, 앞서 설명된 바와 같이, 디스플레이 소스(Display Source)로부터의 요청과 이러한 요청에 응하는 디스플레이 싱크(Display Sink)로부터의 응답은 순차적으로 이루어질 수 있으므로, 상기와 같이, 디스플레이 소스(Display Source)로부터의 요청과 디스플레이 싱크(Display Sink)로부터의 응답이 동시적으로 이루어지는 케이스는 많지 않을 수 있다.
도 22에는 본 발명의 일 실시형태에서, 제1, 제2 FPGA 회로 내의 연산 처리부 내지는 FPGA 칩(FPGA chip)에서 제1, 제2 전송 라인을 통하여 전송되는 신호의 처리를 개략적으로 도시한 도면이 도시되어 있다.
본 발명의 다양한 실시형태에서, 상기 제1, 제2 FPGA 회로는 제1, 제2 전송 라인(L1,L2)과 모두 연결될 수 있으며, 예를 들어, 제1 FPGA 회로는 제1, 제2 전송 라인(L1,L2) 상에 연결된 전단 신호 처리부 및 후단 신호 처리부를 각각 포함할 수 있으며, 예를 들어, 제1 FPGA 회로의 연산 처리부 내지는 FPGA 칩(FPGA chip)은 제1 전송 라인(L1)에 대한 입력 핀과 출력 핀과, 제2 전송 라인(L2)에 대한 입력 핀과 출력 핀을 통하여 제1, 제2 전송 라인(L1,L2)의 보조 데이터를 병렬적으로 처리할 수 있다. 유사하게, 제2 FPGA 회로는 제1, 제2 전송 라인(L1,L2) 상에 연결된 전단 신호 처리부 및 후단 신호 처리부를 각각 포함할 수 있으며, 예를 들어, 제2 FPGA 회로의 연산 처리부 내지는 FPGA 칩(FPGA chip)은 제1 전송 라인(L1)에 대한 입력 핀과 출력 핀과, 제2 전송 라인(L2)에 대한 입력 핀과 출력 핀을 통하여 제1, 제2 전송 라인(L1,L2)의 보조 데이터를 병렬적으로 처리할 수 있다.
본 발명의 일 실시형태에서, 상기 FPGA 회로는 제1, 제2 전송 라인(L1,L2)의 보조 데이터를 병렬적으로 처리하는 연산 처리부 내지는 FPGA 칩(FPGA chip)을 포함할 수 있고, 연산 처리부(또는 FPGA 칩, FPGA chip)의 전후로 연결된 전단 신호 처리부 및 후단 신호 처리부를 포함할 수 있는데, 이때, 상기 연산 처리부(FPGA 칩, FPGA chip)는 전단 및 후단 신호 처리부의 디지털 신호 처리를 함께 담당할 수 있으므로, 예를 들어, 상기 전단 및 후단 신호 처리부 중에서 아날로그 신호를 처리하는 차동 신호 수신부(differential receiver), CDR, 샘플러, 차동 신호 송신부(differential driver)는 전단 및 후단 신호 처리부에 포함되어, 각각의 제1, 제2 전송 라인(L1,L2)에 연결될 수 있고, 다만, 디지털 신호 처리를 담당하는 쉬프트 레지스터(시리얼라이저 및 디시리얼라이저, serial to parallel, parallel to serial)는 제1, 제2 전송 라인(L1,L2)으로 전송되는 보조 데이터를 병렬적으로 처리하는 연산 처리부(또는 FPGA 칩, FPGA chip)이 담당할 수도 있다.
이하에서는 보조 데이터에 대한 FPGA 회로의 분석, 즉, 디스플레이 소스(Display Source)로부터의 요청과 디스플레이 싱크(Display Sink)로부터의 응답에 대한 FPGA 회로의 분석에 대해 설명하기로 한다.
도 23에는, 본 발명의 일 실시형태에서, 보조 채널을 통하여 전송되는 보조 신호의 데이터 프레임을 개략적으로 보여주는 도면이 도시되어 있다. 본 발명의 일 실시형태에서 보조 데이터를 포함하는 보조 신호는, 데이터에 앞서서 예비 충전 패턴(Pre-charge)을 포함할 수 있다. 본 발명의 일 실시형태에서, 상기 보조 채널(AUX channel)을 통하여 전송되는 보조 신호는 맨체스터 II(manchester II) 코드로 코딩될 수 있으며, 예를 들어, 맨체스터 II 코드에서는 로우 신호를 비트 열의 상승 에지(rinsing edge)로 코딩하고 하이 신호를 비트 열의 하강 에지(falling edge)로 코딩할 수 있다. 예를 들어, 상기 예비 충전 패턴(Pre-charge)으로서 로우 신호(비트 0)를 10~16개 출력할 수 있으며, 예를 들어, 맨체스터 II 코드가 적용되는 보조 데이터에서 로우 신호는 비트 열의 상승 에지(rinsing edge)로 코딩되어 서로 교번되게 반복되는 비트 열의 상승과 하강을 포함하는 예비 충전 패턴(Pre-charge)을 출력할 수 있고, 싱글 엔드 신호(single ended signal)의 형태로 출력되는 예비 충전 패턴(Pre-charge)은 보조 채널(AUX channel) 상에서 차동 신호로 변환될 수 있으며, 차동 신호로 변환된 예비 충전 패턴(Pre-charge)은 일정한 DC 전압으로 바이어스된 차동 신호에 해당될 수 있고, 예비 충전 패턴(Pre-charge)을 통하여 보조 채널(AUX channel) 상의 디커플링 커패시터(decoupling capacitor, C_AUX, 도 9)를 충전하여, 예를 들어, 송신 측과 수신 측에서 차동 전압을 형성하는 AUX+ 신호 라인과 AUX- 신호 라인 사이의 서로 다른 바이어스 전압(Vbias TX, Vbias RX)의 차이를 형성해줄 수 있다. 다시 말하면, 상기 예비 충전 패턴(Pre-charge)은 송신 측과 수신 측 사이에서 서로 다른 공통 모드 전압(common mode voltage)을 형성하도록 보조 채널(AUX channel) 상의 디커플링 커패시터(decoupling capacitor, C_AUX, 도 9)를 충전해줄 수 있다.
본 발명의 일 실시형태에서는, 상기 광 링크는 상기 예비 충전 패턴(Pre-charge)을 이용하여 송신 측에 해당되는 디스플레이 소스(Display Source) 또는 디스플레이 싱크(Display Sink)와의 동기화를 위한 클럭 신호를 복원할 수 있으며, 상기 예비 충전 패턴(Pre-charge)을 입력으로 하여 예비 충전 패턴(Pre-charge)에 내재된 클럭 신호를 복원하도록 CDR을 가동할 수 있다. 예를 들어, 상기 CDR은 입력된 예비 충전 패턴(Pre-charge)의 주파수와 VCO로부터 출력되는 주파수가 서로 매칭되도록 PI 피드백 제어를 수행하여, 예비 충전 패턴(Pre-charge)과 같은 주파수의 클럭 신호를 복원할 수 있으며, 복원된 클럭 신호에 따라 보조 데이터를 이진화된 데이터로 출력할 수 있다(샘플러, sampler).
상기 보조 신호는 예비 충전 패턴(Pre-charge)에 이어서, 송신 측과 수신 측 사이의 동기화를 위한 싱크 패턴(SYNC)을 포함할 수 있으며, 상기 싱크 패턴(SYNC)으로 맨체스터 II 코드로 로우 신호를 16개 출력해줄 수 있다. 그리고, 상기 보조 데이터는 싱크 패턴(SYNC)의 종료를 알리는 싱크 종료 패턴(SYNC End)을 포함할 수 있으며, 싱크 종료 패턴(SYNC End)은 맨체스터 II 코드가 아닌 정해진 일정 시간 동안 하이 신호를 유지한 후 정해진 일정 시간 동안 로우 신호를 유지하며, 싱크 종료 패턴(SYNC End) 이후에, 보조 신호의 데이터(DATA)가 이어질 수 있고, 예를 들어, DPCD 레지스터의 제1, 제2 어드레스에 대한 "읽기(read)" 요청, "쓰기(write)" 요청, 이러한 요청에 응하여 DPCD 레지스터의 제1, 제2 어드레스의 정보를 포함하는 응답 등과 같은 데이터가 포함될 수 있으며, 이후에 싱크 종료 패턴(SYNC End)과 동일한 데이터 종료 패턴이 이어질 수 있다.
본 발명의 일 실시형태에서는, 디스플레이 소스(Display Source)와 디스플레이 싱크(Display Sink) 사이의 보조 채널(AUX channel)을 완전 이중화하도록 이들 사이에서 전송되는 보조 데이터를 분석하는데, 이를 위해 상기 FPGA 회로는 보조 데이터를 포함하는 보조 신호의 프리엠블(preamble)에 해당되는 예비 충전 패턴(Pre-charge)을 이용하여 동기화를 위한 클럭 신호를 복원함으로써, 예비 충전 패턴(Pre-charge)과 실질적으로 동일한 싱크 패턴(SYNC)과 마찬가지로 같은 클럭 신호를 복원할 수 있으며(맨체스터 II 코드로 로우 신호), 싱크 패턴(SYNC)과 같거나 짧게 유지되는 예비 충전 패턴(Pre-charge)을 통하여 클럭 신호를 복원할 수 있으며, 예를 들어, 광 링크의 모듈레이션과 디모듈레이션을 통하여 발생될 수 있는 신호 왜곡 이전에, 그러니까, 광 링크의 광 케이블(optical fiber) 이전의 송신 측에 해당되는 디스플레이 소스(Display Source) 또는 디스플레이 싱크(Display Sink)와 인접한 위치에 연결된 광 링크(전단 신호 처리부)를 통하여 클럭 신호를 복원함으로써, 예비 충전 패턴(Pre-charge)의 왜곡 가능성(예를 들어, 보조 채널의 디커플링 커패시터 C_AUX의 충전)에도 불구하고, 보조 신호의 싱크 패턴(SYNC)이 아닌, 보조 신호의 싱크 패턴(SYNC)과 같거나 짧게 유지되는 예비 충전 패턴(Pre-charge)을 통하여 클럭 신호를 복원할 수 있다.
도 24에는 본 발명의 일 실시형태에서, 링크 트레이닝에서 디스플레이 소스와 디스플레이 싱크 사이에서 메인 링크의 설정을 위하여, DPCD 레지스터의 제1, 제2 어드레스의 정보에 대한 요청 및 응답이 이루어지는 프로세스를 보여주는 도면이 도시되어 있다.
도 25에는 본 발명의 일 실시형태에서, 디스플레이 소스와 디스플레이 싱크 사이에서 전달되는 EDID 정보 및 DPCD 정보를 저장하는 광 링크의 프로세스를 개략적으로 보여주는 도면이 도시되어 있다.
도 26에는 디스플레이 소스와 디스플레이 싱크 사이에서 EDID 정보 및 DPCD 정보의 요청 및 전송의 흐름을 개략적으로 보여주는 도면이 도시되어 있다.
도 27에는 디스플레이 소스와 디스플레이 싱크 사이에서 EDID 정보 및 DPCD 정보의 요청 및 전송에 대해 제1, 제2 FPGA 회로의 관련 데이터 저장 및 전송을 통하여 신속한 전송이 이루어지는 것을 개략적으로 보여주는 도면이 도시되어 있다.
상기 FPGA 회로는 디스플레이 싱크(Display Sink)의 랜더링 관련 EDID 정보 및 메인 링크(Lane)의 설정과 관련된 DPCD 데이터를 저장하고 있다가, 디스플레이 싱크(Display Sink) 측의 환경 변화에도 불구하고 저장하고 있던 랜더링 데이터(EDID 정보) 및 메인 링크(Lane)의 설정과 관련된 데이터(DPCD 레지스터의 정보)에 근거하여 다시 처음부터 EDID 정보를 위한 핸드 쉐이킹(hand shaking)이나 메인 링크(Lane)의 설정을 위한 링크 트레이닝을 거치지 않고 디스플레이 싱크(Display Sink) 측의 환경이 정상화됨에 따라 곧바로 영상 정보를 포함하는 주 데이터가 전송될 수 있도록 할 수 있다.
예를 들어, 상기 FPGA 회로는 디스플레이 소스(Display Source)와 디스플레이 싱크(Display Sink) 사이의 첫 연결(initial operation)에서 디스플레이 싱크(Display Sink)로부터 제공되는 EDID 정보와 링크 트레이닝에서 디스플레이 소스(Display Source)와 디스플레이 싱크(Display Sink) 사이의 트레이닝 패턴의 설정에 관하여 교환된 정보(DPCD 레지스터의 정보)를 저장해둘 수 있으며, 본 발명의 일 실시형태에서, 상기 FPGA 회로는 HPD(Hot Plug Detection) 라인으로부터 전송되는 디스플레이 싱크(Display Sink) 측의 환경 변화에 대한 핫 플러그 신호, 예를 들어, 디스플레이 소스(Display Source)와의 연결이 끊어지거나 또는 메인 링크(Lane)의 설정을 재요청하는 인터럽트 신호에 해당되는 핫 플러그 신호를 무시하고 정상적인 연결 상태에 해당되는 페이크된 핫 플러그 신호(faked HPD signal)를 전송함으로써, 디스플레이 소스(Display Source)는 디스플레이 싱크(Display Sink) 측의 환경 변화를 감지하지 못할 수 있고, 페이크된 핫 플러그 신호에 따라 디스플레이 싱크(Display Sink) 측의 환경 변화에도 불구하고 다시 첫 연결 상태로 돌아가서 EDID 정보 및 메인 링크(Lane)의 설정을 위한 링크 트레이닝을 재개하지 않을 수 있다.
예를 들어, 디스플레이 포트에서는 연속적인 데이터 흐름이 아닌 각각의 패킷 별로 어드레스 정보가 부여되는 패킷 방식으로 주 데이터를 전송하므로, 하나의 디스플레이 소스(Display Source)와 다수의 디스플레이 싱크(Display Sink)가 연결되는 일 대 다 연결의 멀티-디스플레이를 지원할 수 있으며, 디스플레이 소스(Display Source)와 디스플레이 싱크(Display Sink) 사이에서 중간의 허브가 패킷의 헤더에 포함된 어드레스 정보를 참조하여 각각의 디스플레이 싱크(Display Sink)로 패킷 형태의 주 데이터를 배분할 수 있다. 본 발명의 다양한 실시형태에서, 하나의 디스플레이 소스(Display Source)에 다수의 메인 링크(Lane) 및 보조 채널(AUX channel)이 연결될 수 있도록 다수의 단자가 마련되면서 하나의 디스플레이 소스(Display Source)가 중복적으로 각각의 디스플레이 싱크(Display Sink)와 쌍을 이루는 다수의 디스플레이 포트 시스템 내지는 다수의 디스플레이 포트 시스템을 포함하는 멀티-디스플레이 포트 시스템 또는 멀티-디스플레이를 형성할 수 있다.
이러한 일 대 다의 멀티-디스플레이에서, 하나의 디스플레이 소스(Display Source)에 연결된 여러 개의 디스플레이 싱크(Display Sink) 중에서 어느 하나의 디스플레이 싱크(Display Sink)로부터의 환경 변화에 따른 핫 플러그 신호가 수신되면, 전체 디스플레이 싱크(Display Sink)에 관하여 사용자가 구성한 설정이 흐트러지면서 전체 디스플레이 싱크(Display Sink)에 대한 영상 출력이 영향을 받을 수 있다. 이에, 본 발명의 일 실시형태에서는, 디스플레이 싱크(Display Sink)로부터 수신되는 핫 플러그 신호의 변화, 예를 들어, 하이 신호에서 로우 신호로의 천이를 무시하고, 핫 플러그 신호를 강제로 하이 신호로 유지하는 페이크된 핫 플러그 신호를 생성하고 디스플레이 소스(Display Source)로 전송함으로써, 디스플레이 소스(Display Source)로 하여금 디스플레이 싱크(Display Sink)의 환경 변화를 감지하지 못하도록 하고, 이에 따라, 종전의 EDID 정보 및 DPCD 정보에 근거하여 주 데이터를 전송하도록 할 수 있으며, 다수의 디스플레이 소스(Display Source) 중에서 환경 변화가 야기된 하나의 디스플레이 싱크(Display Sink)를 제외한 나머지 다른 디스플레이 싱크(Display Sink)의 영상 출력은, 상기 하나의 디스플레이 싱크(Display Sink)의 연결 상태의 변화에 영향을 받지 않고, 정상적으로 이루어지도록 할 수 있다.
본 발명의 일 실시형태에서는, 하나의 디스플레이 소스(Display Source)와 하나의 디스플레이 싱크(Display Sink) 간의 일 대 일 연결에서도, 환경 변화가 야기된 디스플레이 싱크(Display Sink)로부터의 핫 플러그 신호를 무시하고 페이크된 핫 플러그 신호를 생성하여 종전의 EDID 정보 및 DPCD 정보에 근거하여 메인 링크(Lane)의 설정을 그대로 유지함으로써, 디스플레이 싱크(Display Sink)의 재연결시에, EDID 정보 및 DPCD 정보의 설정을 위한 핸드 쉐이킹이나 링크 트레이닝이 다시 시작되지 않도록 할 수 있다.
본 발명의 일 실시형태에서, 상기 FPGA 회로는 보조 채널(AUX channel)을 통하여 교신되는 보조 데이터를 확인하고, 핸드 쉐이킹에서 디스플레이 싱크(Display Sink)로부터 전송된 EDID 정보와 링크 트레이닝에서 디스플레이 소스(Display Source) 및 디스플레이 싱크(Display Sink) 사이에서 DPCD 레지스터의 메인 링크(Lane)의 설정에 관한 보조 데이터의 정보를 저장해둘 수 있으며, 디스플레이 싱크(Display Sink)로부터 환경 변화에 관한 핫 플러그 신호를 대체하여 페이크된 핫 플러그 신호(핫 플러그 신호를 강제로 하이 신호로 유지)를 생성하여 디스플레이 소스(Display Source)에 전송할 수 있다.
예를 들어, 본 발명의 일 실시형태에서, 해상도 및 주사율과 같은 디스플레이 싱크(Display Sink)의 랜더링 관련 EDID 정보와 메인 링크(Lane)의 설정에 관한 DPCD 레지스터의 정보는, 디스플레이 소스(Display Source) 측의 제1 FPGA 회로와 디스플레이 소스(Display Source) 측의 제2 FPGA 회로에 모두 저장될 수 있다.
본 발명의 다양한 실시형태에서, 상기 FPGA 회로는 디스플레이 싱크(Display Sink)의 환경 변화에 관한 핫 플러그 신호를, 종전과 같이 강제로 하이 신호로 유지하는 페이크된 핫 플러그 신호로 대체하여 디스플레이 소스(Display Source)로 전달하여 종전의 EDID 정보 및 종전의 DPCD 정보에 따라 메인 링크(Lane)를 유지함으로써, 정상적인 환경으로 재연결된 디스플레이 싱크(Display Sink)에 대해, 상기 디스플레이 소스(Display Source)로 하여금 핸드 쉐이킹이나 링크 트레이닝을 요청하지 않고 주 데이터를 전송하도록 할 수 있다.
이와 같이, 본 발명의 일 실시형태에서, 상기 디스플레이 소스 측의 핫 플러그 신호와 상기 디스플레이 싱크 측의 핫 플러그 신호는 광 링크를 통하여 서로 다른 신호로 형성될 수 있다. 본 발명의 일 실시형태에서 상기 디스플레이 소스 및 디스플레이 싱크는 광 링크를 통하여 광 커플링될 수 있으며, 예를 들어, 디스플레이 소스 및 디스플레이 싱크가 동일한 전압 레벨을 공유하는 금속 도전선을 통하여 도전성 연결을 형성하지 않기 때문에, 광 링크가 적용된 본 발명에서는 광 링크를 통하여 광 커플링된 디스플레이 소스 측의 핫 플러그 신호와 디스플레이 싱크 측의 핫 플러그 신호가 서로 다른 신호로 형성될 수 있다.
이와 같이, 디스플레이 싱크 측의 핫 플러그 신호와 디스플레이 소스 측의 핫 플러그 신호를 서로 다르게 유지함으로써, 디스플레이 싱크의 환경 변화에도 불구하고, 디스플레이 소스 측은 강제로 연결 상태를 유지하도록 하더라도(재연결시 메인 링크의 설정을 다시 하지 않음), 상기 FPGA 회로는 종전의 EDID 정보 및 종전의 DPCD 정보를 저장할 수 있으며, 저장된 EDID 정보 및 DPCD 정보를 이용하여, 재연결된 디스플레이 싱크(Display Sink)나 디스플레이 소스(Display Source) 측의 요청을 상대방인 디스플레이 싱크 또는 디스플레이 소스로 전달할 필요가 없이, 예를 들어, 디스플레이 소스(Display Source)의 요청에 대해 이러한 요청을 디스플레이 싱크(Display Sink)로 전달할 필요가 없이, 디스플레이 소스(Display Source)에 인접하게 연결된 제1 FPGA 회로가 저장된 EDID 정보 및 DPCD 정보를 디스플레이 소스(Display Source)로 신속하게 전달해줄 수 있고, 유사하게, 디스플레이 싱크(Display Sink)의 요청에 대해 이러한 요청을 디스플레이 소스(Display Source)로 전달하지 않고 디스플레이 싱크(Display Sink)에 인접하게 연결된 제2 FPGA 회로가 저장된 EDID 정보 및 DPCD 정보를 디스플레이 싱크(Display Sink)로 신속하게 전달해줄 수 있다(예를 들어, 디스플레이 소스로부터 DPCD 제1 어드레스에 대한 쓰기 요청에 대해, 제2 FPGA 회로는 디스플레이 소스를 대신하여 저장된 DPCD 정보를 이용하여 디스플레이 싱크에 대해 쓰기 요청함).
본 발명의 다양한 실시형태에서, 상기 FPGA 회로는 디스플레이 싱크(Display Sink)의 환경 변화에 관한 핫 플러그 신호는 그대로 디스플레이 소스(Display Source)에 전달하되, 정상적인 환경으로 재연결된 디스플레이 싱크(Display Sink)에 대해, 상기 디스플레이 소스(Display Source)에 의해 재개된 핸드 쉐이킹이나 링크 트레이닝에서 저장되어 있던 종전의 EDID 정보 및 종전의 DPCD 정보를 이용하여, 디스플레이 소스(Display Source)의 요청을 디스플레이 싱크(Display Sink)로 전달할 필요 없이, 저장되어 있던 종전의 EDID 정보 및 종전의 DPCD 정보를 신속하게 디스플레이 소스(Display Source)로 전달해줄 수 있으며, 예를 들어, 디스플레이 소스(Display Source)와 인접하게 연결된 제1 FPGA 회로에 저장된 관련 정보를 디스플레이 소스(Display Source)의 요청에 응하여 전달해주고, 또한, 디스플레이 싱크(Display Sink)와 인접하게 연결된 제2 FPGA 회로에 저장된 관련 정보를 디스플레이 싱크(Display Sink)의 요청에 응하여 전달해줌으로써, 광 링크의 광 케이블(optical fiber)을 통한 데이터 전송이 없이 관련된 정보의 교환이 신속하게 이루어질 수 있다.
예를 들어, 상기 링크 트레이닝에서, 상기 FPGA 회로는 당초 디스플레이 싱크(Display Sink)로부터 요청된 트레이닝 패턴의 설정에 관한 정보(제1 설정 정보/DPCD 레지스터의 제2 어드레스에 대한 읽기)를 광 링크에 최적화된 정보(제2 설정 정보)로 교체하면서 디스플레이 싱크(Display Sink)의 요청에 부합하는 설정(제1 설정 정보)을 디스플레이 싱크(Display Sink)의 DCPD 레지스터(DPCD 레지스터의 제1 어드레스에 대한 쓰기)에 기입하도록 할 수 있다. 즉, 디스플레이 소스(Display Source) 측에서 인지하는 트레이닝 패턴의 설정(메인 링크의 설정)에 관한 정보(제2 설정 정보)는, 광 링크에 최적화된 설정인 반면에, 디스플레이 싱크(Display Sink) 측에서 인지하는 트레이닝 패턴의 설정에 관한 정보(제1 설정 정보)는 자신이 요청한 설정이므로, 디스플레이 소스(Display Source) 측과 디스플레이 싱크(Display Sink) 측에서 서로 인지하는 메인 링크(Lane)의 설정 정보 내지는 DPCD 레지스터의 정보에 불일치가 발생하게 된다(서로 다른 제1, 제2 설정 정보). 이때, 환경 변화와 관련된 디스플레이 싱크(Display Sink)의 핫 플러그 신호가 발생하였을 때, 상기 디스플레이 소스(Display Source) 측에 인접하게 연결된 제1 FPGA 회로부는 디스플레이 소스(Display Source) 측에서 인식한 메인 링크(Lane)의 설정에 관한 정보(제2 설정 정보)로서, 광 링크에 최적화된 설정을 저장할 수 있고, 이와 달리, 상기 디스플레이 싱크(Display Sink) 측에 인접하게 연결된 제2 FPGA 회로부는 디스플레이 싱크(Display Sink) 측에서 인식한 메인 링크(Lane)의 설정에 관한 정보(제1 설정 정보)로서, 자신이 요청한 메인 링크(Lane)의 설정에 관한 정보 내지는 DPCD 레지스터의 정보를 저장할 수 있으며, 디스플레이 싱크(Display Sink)가 정상적인 환경으로 재연결됨에 따라, 디스플레이 소스(Display Source) 측의 요청에 따라 이와 인접하게 연결된 제1 FPGA 회로부가 이에 응하여 저장된 정보(제2 설정 정보)를 디스플레이 소스(Display Source) 측으로 전달할 수 있고, 또한, 디스플레이 싱크(Display Sink) 측의 요청에 따라 이와 인접하게 연결된 제2 FPGA 회로부가 이에 응하여 저장된 정보(제1 설정 정보)를 디스플레이 싱크(Display Sink) 측으로 전달할 수 있다.
본 발명의 일 실시형태에서, 상기 FPGA 회로부는 디스플레이 소스(Display Source)와 디스플레이 싱크(Display Sink)의 첫 연결로부터 핸드 쉐이킹 및 링크 트레이닝을 통하여 정해진 EDID 정보 및 DPCD 정보에 따라 메인 링크(Lane)가 설정되어 주 데이터가 전송된 이후, 그러니까, 첫 번째 영상 프레임이 출력된 이후 또는 첫 번째 영상 프레임에 관한 주 데이터가 수신된 이후에, 상기 EDID 정보 및 DPCD 정보를 저장할 수 있으며, 주 데이터의 전송이 이루어져 메인 링크(Lane)의 설정이 확정된 EDID 정보 및 DPCD 정보를 저장해둘 수 있다.
다만, 해상도 및 주사율과 같이, 디스플레이 랜더링 관련 EDID 데이터는, 메인 링크(Lane)의 설정과 관련된 DPCD 정보 내지는 DPCD 레지스터의 정보와 달리, 사용자의 설정에 따라 사용자의 취향 내지 선호도를 반영하여 변경될 수 있으므로, 상기 FPGA 회로부는 첫 번째 영상 프레임이 출력된 이후 또는 첫 번째 영상 프레임에 관한 주 데이터가 수신된 이후에 EDID 데이터를 저장하였더라도, 이후의 사용자의 설정에 따라 EDID 데이터가 변경되면, 변경된 EDID 데이터로 갱신 저장할 수 있다.
참고로, 본 명세서에서 예시된 FPGA(field programmable gate array) 회로, 제1 FPGA 회로, 제2 FPGA 회로는, 디스플레이 소스(Display Source) 및 디스플레이 싱크(Display Sink) 사이에서 보조 데이터를 전송하는 보조 채널을 형성하는 광 링크의 제어 로직 회로의 일 예시로서, 예를 들어, 보조 데이터의 내용을 읽어 들이고, 필요한 제어 신호를 생성하거나 필요한 보조 데이터를 저장하며, 보조 데이터의 일부 내용을 변경하는 등과 같이 광 링크의 전반적인 제어를 총괄하는 제어 로직 회로의 일 예시로서, 본 명세서의 기술적 범위는 예시된 바와 같은 FPGA 회로, 제1 FPGA 회로, 제2 FPGA 회로에 의해 제한되지 않으며, 광 링크의 제어를 총괄하는 여하의 구성이라면, 본 명세서에 예시된 FPGA 회로, 제1 FPGA 회로, 제2 FPGA 회로에 해당될 수 있고, 이런 의미에서, FPGA 회로, 제1 FPGA 회로, 제2 FPGA 회로는, 각각 제어 로직 회로, 제1 제어 로직 회로, 제2 제어 로직 회로로 포괄적으로 이해될 수 있으며, 청구범위에 기재된 제어 로직 회로, 제1 제어 로직 회로, 제2 제어 로직 회로는, 각각 명세서에 기재된 FPGA 회로, 제1 FPGA 회로, 제2 FPGA 회로를 포함할 수 있다. 유사하게, 제1, 제2 FPGA 칩은, 제1, 제2 제어 로직 회로 내지는 제1, 제2 제어 로직 칩으로 이해될 수 있으며, 청구범위에 기재된 제1, 제2 제어 로직 칩은, 제1, 제2 FPGA 회로 내지는 제1, 제2 FPGA 칩을 포함할 수 있다.
본 발명은 첨부된 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다.
Lane 0~3: 메인 링크(메인 레인)
AUX Channel: 보조 채널 HPD line: 핫 플러그 라인
MUX1: 제1 멀티플렉서 MUX2: 제2 멀티플렉서
L1: 제1 전송 라인 L2: 제2 전송 라인

Claims (20)

  1. 디스플레이 포트 시스템을 형성하는 디스플레이 소스 및 디스플레이 싱크 사이에 연결되어 영상 정보를 포함하는 주 데이터를 전송하는 메인 링크와, 상기 디스플레이 싱크의 랜더링 관련 보조 데이터 및 메인 링크의 설정과 관련된 보조 데이터를 전송하는 보조 채널과, 디스플레이 싱크로부터의 핫 플러그 신호를 전송하기 위한 HPD 라인을 형성하는 광 링크로서,
    상기 디스플레이 싱크의 랜더링 관련 보조 데이터 및 메인 링크의 설정과 관련된 보조 데이터를 저장하고 있다가 상기 디스플레이 싱크의 연결 상태에 따른 핫 플러그 신호의 변화 후에 디스플레이 싱크의 정상적인 재연결에 따라 핫 플러그 신호가 복귀되면, 저장되어 있던 디스플레이 싱크의 랜더링 관련 보조 데이터 및 메인 링크의 설정과 관련된 보조 데이터를, 디스플레이 소스 또는 디스플레이 싱크로 전송하는 것을 특징으로 하는 광 링크.
  2. 제1항에 있어서,
    상기 핫 플러그 신호가 복귀되면,
    상기 디스플레이 소스로부터의 읽기 요청에 대한 디스플레이 싱크의 응답으로 저장된 보조 데이터를 디스플레이 소스로 전송하거나,
    상기 디스플레이 소스로부터의 쓰기 요청으로, 저장된 보조 데이터를 디스플레이 싱크로 전송하는 것을 특징으로 하는 광 링크.
  3. 제1항에 있어서,
    상기 디스플레이 소스 및 디스플레이 싱크 사이의 핸드 쉐이킹(hand shaking)에서,
    상기 디스플레이 소스로부터의 읽기 요청에 대한 디스플레이 싱크의 응답에 포함된 EDID 데이터를 저장하는 것을 특징으로 하는 광 링크.
  4. 제1항에 있어서,
    상기 메인 링크의 설정을 위한 링크 트레이닝에서,
    상기 디스플레이 소스로부터의 읽기 요청에 대한 디스플레이 싱크의 응답에 포함된 메인 링크의 제1 설정 정보를 저장하고,
    상기 디스플레이 소스로부터의 쓰기 요청에 포함된 메인 링크의 제2 설정 정보를 저장하는 것을 특징으로 하는 광 링크.
  5. 제4항에 있어서,
    상기 디스플레이 소스로부터의 쓰기 요청은, 상기 디스플레이 싱크의 DPCD(Display Port Configuration Data) 레지스터의 제1 어드레스에 대한 쓰기 요청에 해당되며,
    상기 디스플레이 소스로부터의 읽기 요청은, 상기 디스플레이 싱크의 DPCD(Display Port Configuration Data) 레지스터의 제2 어드레스에 대한 읽기 요청에 해당되는 것을 특징으로 하는 광 링크.
  6. 제4항에 있어서,
    상기 디스플레이 소스에 인접하게 연결되어, 제2 설정 정보를 저장하는 제1 제어 로직 회로; 및
    상기 디스플레이 싱크에 인접하게 연결되어, 제1 설정 정보를 저장하는 제2 제어 로직 회로;를 포함하는 것을 특징으로 하는 광 링크.
  7. 제4항에 있어서,
    상기 제1 설정 정보 및 제2 설정 정보는, 상기 메인 링크의 설정에 관한 서로 다른 데이터를 포함하는 것을 특징으로 하는 광 링크.
  8. 제7항에 있어서,
    상기 제1 설정 정보 및 제2 설정 정보는, 디스플레이 소스로부터 디스플레이 싱크로 전송되는 트레이닝 패턴의 피크 투 피크 전압(peak-to-peak voltage)과 관련된 스윙 레벨(swing level) 및 채널 이퀄라이제이션(channel equalization)과 관련된 프리 엠퍼시스 레벨(Pre Emphasis level)의 데이터를 각각 포함하는 것을 특징으로 하는 광 링크.
  9. 제8항에 있어서,
    상기 제1 설정 정보 및 제2 설정 정보는, 각각 서로 다른 스윙 레벨(swing level)의 데이터 및 프리 앰퍼시스 레벨(Pre Emphasis level)의 데이터를 포함하는 것을 특징으로 하는 광 링크.
  10. 제4항에 있어서,
    상기 디스플레이 소스로부터의 읽기 요청에 대한 디스플레이 싱크의 응답에 포함된 메인 링크의 제1 설정 정보를 제1 설정 정보와 다른 제2 설정 정보로 변경하여 디스플레이 소스로 전송하고,
    상기 디스플레이 소스로부터의 쓰기 요청에 포함된 메인 링크의 제2 설정 정보를 제1 설정 정보로 변경하여 디스플레이 싱크로 전송하는 것을 특징으로 하는 광 링크.
  11. 제10항에 있어서,
    상기 제2 설정 정보는,
    i)제1 설정 정보의 프리 엠퍼시스 레벨(Pre Emphasis level)이 0으로 조정되면서, ii)제1 설정 정보의 스윙 레벨(swing level)이 1단계 높게 조정된 것을 특징으로 하는 광 링크.
  12. 제4항에 있어서,
    상기 광 링크는, 디스플레이 소스와 인접하게 연결된 제1 제어 로직 회로 및 디스플레이 싱크와 인접하게 연결된 제2 제어 로직 회로를 포함하고,
    상기 디스플레이 싱크의 정상적인 재연결로 핫 플러그 신호가 복귀됨에 따라, 상기 메인 링크의 재설정을 위한 링크 트레이닝에서,
    상기 제1 제어 로직 회로는 저장된 제2 설정 정보를 이용하여, 디스플레이 소스로부터의 읽기 요청에 대한 디스플레이 싱크의 응답으로, 디스플레이 소스로 전송하고,
    상기 제2 제어 로직 회로는 저장된 제1 설정 정보를 이용하여, 디스플레이 소스로부터의 쓰기 요청으로, 디스플레이 싱크로 전송하는 것을 특징으로 하는 광 링크.
  13. 제1항에 있어서,
    상기 디스플레이 싱크의 랜더링 관련 보조 데이터 및 메인 링크의 설정과 관련된 보조 데이터의 저장은,
    링크 트레이닝을 통하여 설정된 메인 링크를 통하여 첫 번째 영상 프레임에 관한 주 데이터가 전송된 이후에 이루어지는 것을 특징으로 하는 광 링크.
  14. 제1항에 있어서,
    상기 디스플레이 싱크의 랜더링 관련 보조 데이터 및 메인 링크의 설정과 관련된 보조 데이터에 선행하는 예비 충전 패턴을 이용하여 클럭 신호를 복원하고,
    복원된 클럭 신호에 매칭시켜서 상기 보조 데이터를 인식 가능한 이진화 데이터로 양자화시키는 것을 특징으로 하는 광 링크.
  15. 디스플레이 포트 시스템을 형성하는 디스플레이 소스 및 디스플레이 싱크 사이에 연결되어 영상 정보를 포함하는 주 데이터를 전송하는 메인 링크와, 상기 디스플레이 싱크의 랜더링 관련 보조 데이터 및 메인 링크의 설정과 관련된 보조 데이터를 전송하는 보조 채널과, 디스플레이 싱크로부터의 핫 플러그 신호를 전송하기 위한 HPD 라인을 형성하는 광 링크로서,
    상기 디스플레이 싱크의 연결 상태에 따른 핫 플러그 신호의 변화에도 불구하고 상기 핫 플러그 신호를 정상적인 연결 상태에 해당되는 핫 플러그 신호로 변경하여 디스플레이 소스로 전송하는 광 링크.
  16. 제15항에 있어서,
    상기 광 링크를 통하여 상기 디스플레이 소스 측 핫 플러그 신호와, 디스플레이 싱크 측 핫 플러그 신호는 서로 다르게 형성되는 것을 특징으로 하는 광 링크.
  17. 제15항에 있어서,
    상기 디스플레이 싱크의 연결 상태의 변경에 따라 상기 디스플레이 싱크 측 핫 플러그 신호는 하이(high) 신호에서 로우(low) 신호로 천이되고, 상기 디스플레이 소스 측 핫 플러그 신호는 하이(high) 신호로 유지되는 것을 특징으로 하는 광 링크.
  18. 제15항에 있어서,
    하나의 디스플레이 소스와 다수의 디스플레이 싱크 사이에서 메인 링크, 보조 채널 및 HPD 라인을 형성하는 것을 특징으로 하는 광 링크.
  19. 제15항에 있어서,
    상기 디스플레이 싱크의 연결 상태에 따른 핫 플러그 신호의 변화 후에 디스플레이 싱크의 정상적인 재연결에 따라 핫 플러그 신호가 복귀되더라도,
    상기 디스플레이 소스는 상기 디스플레이 싱크에 대한 EDID 데이터의 요청을 포함하는 핸드 쉐이킹 및 DPCD 데이터의 요청을 포함하는 링크 트레이닝을 개시하지 않는 것을 특징으로 하는 광 링크.
  20. 제19항에 있어서,
    상기 디스플레이 소스는 핫 플러그 신호의 변화 이전의 EDID 데이터 및 DPCD 데이터에 따라 디스플레이 싱크의 재연결 직후에 영상 정보를 포함하는 주 데이터를 전송하는 것을 특징으로 하는 광 링크.
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