TWI608465B - 嵌入式顯示埠系統及控制面板自刷新模式的方法 - Google Patents

嵌入式顯示埠系統及控制面板自刷新模式的方法 Download PDF

Info

Publication number
TWI608465B
TWI608465B TW102114372A TW102114372A TWI608465B TW I608465 B TWI608465 B TW I608465B TW 102114372 A TW102114372 A TW 102114372A TW 102114372 A TW102114372 A TW 102114372A TW I608465 B TWI608465 B TW I608465B
Authority
TW
Taiwan
Prior art keywords
clock
stream data
stored
stream
data
Prior art date
Application number
TW102114372A
Other languages
English (en)
Other versions
TW201346868A (zh
Inventor
文龍煥
梁洪準
金相鎬
金容祐
Original Assignee
矽工廠股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 矽工廠股份有限公司 filed Critical 矽工廠股份有限公司
Publication of TW201346868A publication Critical patent/TW201346868A/zh
Application granted granted Critical
Publication of TWI608465B publication Critical patent/TWI608465B/zh

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3618—Control of matrices with row and column drivers with automatic refresh of the display panel using sense/write circuits
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G5/006—Details of the interface to the display terminal
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00—Aspects of data communication
    • G09G2370/12—Use of DVI or HDMI protocol in interfaces along the display data pipeline
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00—Aspects of data communication
    • G09G2370/14—Use of low voltage differential signaling [LVDS] for display data communication

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

嵌入式顯示埠系統及控制面板自刷新模式的方法
本發明涉及一種嵌入式顯示埠系統，且更具體地，涉及一種能夠實施面板自刷新模式的嵌入式顯示埠系統及用於控制面板自刷新模式的方法。
根據顯示面板的最近發展趨勢，低電壓差分訊號(LVDS)與時序控制器之間的連接已經被嵌入式顯示埠取代。
視頻電子標準協會(VESA)已於2010年5月10日建議平板電視中嵌入式顯示埠的標準，並且已公開VESA嵌入式顯示埠標準版本1.3。
VESA嵌入式顯示埠標準版本1.3已提出面板自刷新技術，並且該面板自刷新(以下稱為「PSR」)技術提出一種用於降低系統級功率消耗的方法。
根據PSR技術，在複數個顯示框期間，螢幕上顯示的影像為靜態時，該靜態影像被儲存在遠端框緩衝器中，並在傳輸該影像的嵌入式顯示埠(以下稱為「eDP」)系統的源裝置被關閉和該eDP系統的接收裝置(顯示面板裝置)未被關閉的狀態下被連續地顯示。
在該PSR模式中，該eDP系統的源裝置被切換至關閉狀態。因此，系統層級的耗電量可能與關閉該源裝置減少的一樣多。
由於該eDP系統的源裝置在PSR模式中被關閉，因此該源裝 置不將資料傳輸至該接收裝置。
因此，直至該PSR模式結束前，該接收裝置需要產生具有與 該PSR模式先前相同頻率的串流時脈，以便顯示儲存於遠端框緩衝器中的影像時脈。
當該源裝置傳輸資料至該接收裝置時，該eDP系統使用鏈結 符號時脈LS_CLK。
例如，該鏈結符號時脈LS_CLK在高位元率(以下稱為 「HBR」)模式及降低位元率(以下稱為「RBR」)模式中，根據一個通道，時脈分別具有270M位元組/秒及162M位元組/秒的傳輸速率。這裏，各270M位元組/秒及162M位元組/秒係用於該源裝置與該接收裝置之間資料傳輸的時脈的速度。
傳統eDP系統的接收裝置接收自該源裝置傳輸的鏈結符號 時脈LS_CLK以及在一般模式中由一源極產生的串流資料M和N，其於一般模式中在該螢幕上顯示的影像不是靜態的，並利用鏈結符號時脈LS_CLK及由該源極產生的串流資料M和N恢復用於顯示影像所需的串流時脈。
然而，在PSR模式中，該eDP系統的接收裝置不自源裝置接 收鏈結符號時脈LS_CLK及串流資料M和N，因為該源裝置係關閉的。
因此，需要提供一種接收裝置連續恢復具有與PSR模式先前 相同頻率的串流時脈之方法，以便在PSR模式中顯示靜態影像。
為了該接收裝置能在PSR模式中連續恢復具有相同頻率的 串流時脈，一種晶片間無頻率差的內部或外部振盪器可用在該源裝置及接收裝置中。
該eDP系統可以鏈結符號時脈LS_CLK在HBR模式中具有 270MHz的頻率以及在RBR模式中具有162MHz的頻率的方式下配置。
因此，當使用晶片間無頻率差的內部或外部振盪器時，該接 收裝置可利用通過該內部或外部振盪器產生的鏈結符號時脈LS_CLK或者對應於該鏈結符號時脈LS_CLK的時脈作為參考時脈來恢復串流時脈。
也就是說，當使用晶片間無頻率差的內部或外部振盪器時， 該接收裝置在一般模式中儲存自源裝置傳輸的串流資料。當進入PSR模式時，該接收裝置可利用該內部或外部振盪器的時脈恢復串流時脈。
然而，實際上很難製造晶片間無頻率差的內部振盪器。儘管 應用使用具有小頻率差的電感-電容(L-C)槽的振盪器，但是晶片之間還是存在頻率差。利用L-C槽的振盪器的缺點在於其具有較大的晶片尺寸。
此外，有額外需要一種用於調整內部振盪器的電路，其係在 一般模式中藉由比較通過時脈資料恢復電路所恢復的鏈結符號時脈與通過該內部振盪器所產生的時脈，以便降低晶片間頻率差。
儘管該內部振盪器的時脈係通過該調整電路調節時脈，但是 對該調整電路的解析度而言是有限制的。因此，對用於恢復具有與鏈結符號時脈LS_CLK相同頻率的串流時脈的該接收裝置是有困難的。
此外，雖然外部振盪器如晶體振盪器具有恒定頻率，但是較 為昂貴。
因此，傳統eDP系統需要一種能夠連續恢復具有與PSR模式 先前相同頻率的串流時脈的裝置，使得接收裝置顯示靜態影像，以回應該PSR模式。
此外，用於恢復串流時脈以回應PSR模式的裝置需要以低廉 的價格及簡單的配置來實現。
因此，本發明旨在解決現有技術中存在的問題，並且本發明的目的在於提供一種eDP系統，即使在對該eDP系統的PSR模式作出回應而關閉源裝置的條件下，該eDP系統也能夠提供串流時脈以連續顯示靜態螢幕。
本發明另一目的在於提供一種eDP系統，該eDP系統包括一個接收裝置，其能連續恢復具有與自刷新模式前相同頻率的串流時脈。
本發明的又一目的在於提供一種eDP系統，在該eDP系統 中，當源裝置進入PSR模式時，接收裝置根據一般模式中振盪器的時脈，利用所計算及儲存的串流資料產生串流時脈，從而即使在該源裝置被關閉的條件下，也可連續顯示靜態影像。
本發明的再一目的在於提供一種eDP系統，在該eDP系統 中，用於恢復回應於PSR模式之串流時脈的電路係廉價的且簡單地實施於接收裝置中。
為了實現上述目的，根據本發明的一態樣，提供一種嵌入式 顯示埠(eDP)系統，包括：一源裝置，被配置以當顯示的影像為靜態時，停止提供一鏈結符號時脈、具有一固定值的第一串流資料以及具有一反映該鏈結符號時脈的變化之非固定值的第二串流資料時脈，並且進入一面板自刷新(PSR)模式；以及一接收裝置，被配置以儲存一數值作為第一儲存式串流資料，該數值係當對應於該第一串流資料的數值計算出該鏈結符號時脈時，藉由計算嵌入式振盪器的振盪器時脈而得到的、儲存一數值作為第二儲存式串流資料，該數值係在將該振盪器時脈除以該第一儲存式串流資料而得到的分頻時脈的一個週期期間，藉由計算該串流時脈得到的、以及當進入該PSR模式時，利用該振盪器時脈以及第一和第二儲存式串流資料，恢復一串流時脈。
根據本發明的另一態樣，提供一種嵌入式顯示埠系統，包含 一時序控制器，其被配置以恢復一串流時脈。該時序控制器包括：一振盪器，被配置以提供一振盪器時脈；一串流資料再生塊，其在一般模式中，被配置以輸出自一源裝置傳輸的一鏈結符號時脈以及第一和第二串流資料作為一參考時脈以及第一和第二再生串流資料，根據PSR模式中的面板模式信號，儲存一數值作為第一儲存式串流資料，該數值係當對應於該第一串流資料的數值計算出該鏈結符號時脈時，通過計算該振盪器時脈而得到的、儲存一數值作為第二儲存式串流資料，該數值係在將該振盪時脈除以該第一儲存式串流資料而得到的分頻時脈的一個週期期間，通過計算該串流時脈而得到的、以及輸出該振盪器時脈以及第一和第二儲存式串流資料作為該參考時脈以及該第一和第二再生串流資料；以及一串流時脈恢復 塊，被配置以利用該參考時脈以及該第一和第二再生串流資料恢復該串流時脈。
根據本發明的又一態樣，提供一種eDP系統，包括一時序控 制器，被配置以產生用於恢復一串流時脈之一參考時脈。該時序控制器包括：一振盪器，被配置以提供一振盪器時脈；一第一儲存式串流資料產生器，被配置以當對應於自該源裝置傳輸的第一串流資料的數值計算出自一源裝置傳輸的一鏈結符號時脈時，根據通過計算該振盪器時脈所得到的數值，產生第一儲存式串流資料計算；一分頻器，被配置以將該振盪器時脈除以該第一儲存式串流資料；一第二儲存式串流資料產生器，被配置以在自該分頻器輸出的分頻時脈的一個週期期間，根據通過計算當前輸出的串流時脈所得到的數值，產生第二儲存式串流資料；一串流資料緩衝器，被配置以儲存該第一和第二儲存式串流資料並提供該第二儲存式串流資料至該分頻器；以及一選擇電路，被配置以在一般模式中，選擇並輸出該鏈結符號時脈以及第一和第二串流資料作為該參考時脈以及第一和第二再生串流資料，以及在PSR模式中，選擇並輸出該振盪器時脈以及儲存在該串流資料緩衝器中的第一和第二串流資料作為該參考時脈以及該第一和第二再生串流資料以回應一面板模式信號。
根據本發明的再一態樣，提供一種用於控制eDP系統的PSR 模式的方法，包括：在一般模式中，儲存一數值作為第一儲存式串流資料，該數值係當對應於具有一固定值的第一串流資料的數值計算出一鏈結符號時脈時，通過計算自一振盪器提供的一振盪器時脈而得到的；在一般模式中，儲存一數值作為第二儲存式串流資料，該數值係在將該振盪器時脈除以該第一儲存式串流資料而得到的分頻時脈的一個週期期間，通過計算一串流時脈而得到的；以及在PSR模式中，選擇該振盪器時脈以及第一和第二儲存式串流資料，並且提供所選擇的時脈和資料作為一參考時脈以及第一和第二再生串流資料用於恢復一串流時脈。
在閱讀以下詳細描述結合圖式之後，本發明的上述目的及其他特徵及優點將更顯而易見，其中：第1圖係說明根據本發明一實施例的eDP系統的方塊圖；第2圖係說明實施於第1圖的時序控制器中的電路的方塊圖；第3圖係第2圖的串流資料再生塊的詳細方塊圖；以及第4圖係第2圖的串流時脈恢復塊的詳細方塊圖。
現在將詳細參考本發明的較佳實施例，該實施例係以附圖方式說明。在可能的情況下，相同的參考數字對於所提到相同或相似的元件將用於整個圖式及說明書中。
參見第1圖，根據本發明實施例的嵌入式顯示埠(eDP)系統包括源裝置10和接收裝置12。
源裝置10可具有各種影像源以提供影像顯示，並且包括框緩衝器20、框緩衝控制器22以及傳送器24。
框緩衝器20用於儲存以框為單元而傳輸影像的一儲存位置。框緩衝控制器22配置以控制以框為單元將影像儲存在框緩衝器20的操作以及將儲存在框緩衝器20內的影像輸出至傳送器24的操作。傳送器24配置以將自框緩衝器20輸出的影像資料轉換為定義為一協定的信號形式。
接收裝置12為一顯示裝置，用於顯示自源裝置10傳輸的影像，並且包括接收器30、框緩衝器32、框緩衝控制器34、時序控制器36以及液晶面板(LCD)38。
接收器30配置以接收自源裝置所傳輸的影像並將所接收的影像傳輸至框緩衝器32。框緩衝器32為一儲存位置，用於以框為單元儲存通過接收器30所接收的影像。框緩衝控制器34配置以控制以框為單元將影像儲存在框緩衝器32的操作以及將儲存在框緩衝器32內的影像輸出至LCD 38的操作。時序控制器36配置以提供串流時脈STR_CLK，使得LCD 38顯示影像。LCD 38配置以顯示影像。
在上述配置中，當傳輸影像至接收裝置12時，源裝置10使用 鏈結符號時脈LS_CLK。
例如，鏈結符號時脈LS_CLK在HBR模式和RBR模式下，根 據一個通道，分別具有270M位元組/秒和162M位元組/秒的傳輸速率。根據鏈結符號時脈LS_CLK的傳輸速率，資料從源裝置10傳輸至接收裝置12。
將用於顯示影像的時脈定義為串流時脈STR_CLK。
源裝置10將第一串流資料N和第二串流資料M傳輸至接收 裝置12，使得接收裝置12利用鏈結符號時脈LS_CLK恢復串流時脈STR_CLK。
第一串流資料N和第二串流資料M係以VESA顯示埠標準版 本1.2定義，如以下述方程式1所示。
這裏的N係定義為(參考脈衝週期/t_LS_CLK)，M定義為(回饋脈衝週期/t_STR_CLK)，f_STR_CLK表示串流時脈STR_CLK的頻率，f_LS_CLK表示鏈結符號時脈LS_CLK的頻率，t_STR_CLK表示串流時脈週期，以及t_LS_CLK表示鏈結符號時脈LS_CLK的週期。
也就是說，源裝置10利用串流時脈STR_CLK，產生第一串流資料N和第二串流資料M，並傳輸影像資料、鏈結符號時脈LS_CLK以及第一和第二串流資料N和M至接收裝置12。然後，接收裝置12利用鏈結符號時脈LS_CLK以及第一和第二串流資料N和M，恢復用於顯示影像所需的串流時脈STR_CLK。
當顯示埠uPacket Tx和串流源共用相同的參考時脈時，該顯示埠標準明確規定第一和第二串流資料N和M的值保持恒定。
也就是說，當源裝置(串流源)10共用相同的參考時脈以產生鏈結符號時脈LS_CLK及串流時脈STR_CLK(同步時脈模式)時，源裝置10可使用具有固定且相對較小值的第一和第二串流資料N和M。例如，64或更小的值可用作第一和第二串流資料N和M的值。
當源裝置10中的串流時脈STR_CLK和鏈結符號時脈LS_CLK彼此非同步時，第二串流資料M的值隨時間變化。當透過串流時脈STR_CLK及鏈結符號時脈LS_CLK彼此非同步(非同步時脈模式)的方法，源裝置10產生串流時脈STR_CLK及鏈結符號時脈LS_CLK時，第二串流資料M的值隨時間變化，但是第一串流資料N保持在一固定值。通常，第一串流資料N的值在非同步時脈模式中為215或32768。
在上述非同步時脈模式中，當鏈結符號時脈LS_CLK被計算32768次時，通過計算串流時脈STR_CLK所得到的值係對應於該第一串流資料N的值，可被設定為第二串流資料M的值。
接收裝置12可利用自該源裝置10所傳輸的第一和第二串流資料N和M來恢復用於顯示影像之串流時脈STR_CLK。
本發明的實施例提供一種能夠實施提出於VESA嵌入式顯示埠標準版本1.3中的面板自刷新技術的eDP系統。因此，本發明的實施例提供一種採用面板自刷新模式的時序控制器及一種用於控制面板自刷新模式的方法。
根據本發明實施例之eDP系統進入面板自刷新模式，也就是PSR模式，以降低系統層級的耗電量，此時顯示於螢幕上的影像在複數個顯示框期間係靜態的。在PSR模式中，靜態影像在傳輸影像的eDP系統的源裝置10被關閉及eDP系統的接收裝置12未被關閉的狀態下，被儲存並持續顯示。
當進入PSR模式時，源裝置10既不傳輸影像資料至接收裝置 12，也不提供鏈結符號時脈LS_CLK及第一和第二串流資料N和M至接收裝置。
因此，本發明的實施例提供了一種在PSR模式中用於恢復顯 示影像的串流時脈STR_CLK的技術。為了與PSR模式作區別，將開啟源裝置10的狀態下傳輸非靜態影像的模式定義為一般模式。
根據本發明實施例的eDP系統，其以一般模式及PSR模式運 行，包括如第1圖所示之源裝置10及接收裝置12。
當顯示的影像為靜態時，源裝置10執行輸出面板模式信號 PMS用於進入PSR模式，然後在PSR模式中關閉源裝置10。
源裝置10利用串流時脈STR_CLK和鏈結符號時脈LS_CLK 產生具有固定值的第一串流資料N以及具有非固定值的第二串流資料，用於在一般模式中再生顯示影像的串流時脈STR_CLK，以及輸出鏈結符號時脈LS_CLK及該第一和第二串流資料N和M。源裝置10的操作可由單獨控制器(未圖示)控制，並且鏈結符號時脈LS_CLK及第一和第二串流資料N和M可被輸出，即由傳送器24傳輸。
接收裝置12在一般模式中，利用第一和第二串流資料N和M 以及鏈結符號時脈LS_CLK恢復串流時脈STR_CLK。
此外，當通過對應於第一串流資料N的數值計算出鏈結符號 時脈LS_CLK，作為第一儲存式串流資料N*時，接收裝置12儲存一數值，作為第一儲存式串流資料N*，該數值係通過計算如第2圖所示的嵌入式振盪器40的振盪時脈OSC_CLK而得到的，以及儲存一數值，作為第二儲存式串流資料M*，該數值係在通過將振盪時脈OSC_CLK除以第一儲存式串流資料N*所得到的分頻時脈(divided clock)的一個週期期間，藉由計算串流時脈STR_CLK而得到的。
此外，接收裝置12選擇振盪器時脈OSC_CLK及第一和第二 儲存式串流資料N*和M*，並恢復串流時脈STR_CLK，以回應在PSR模式下的面板模式信號PMS。
接收裝置12所述之上述操作於參閱第2圖至第4圖時會有更 詳細地描述。
本發明的實施例提供一種即使在PSR模式下源裝置10被關 閉，也能利用內部振盪器40恢復串流時脈STR_CLK以連續顯示影像的技術。
對於此操作，根據本發明實施例的時序控制器36可包括如第 2圖所示的電路。具體而言，該時序控制器36包括振盪器40、串流資料再生塊42以及串流時脈恢復塊44。
振盪器40產生並提供振盪器時脈OSC_CLK。
串流資料再生塊42可配置如第3圖所示。
在一般模式中，串流資料再生塊42輸出自源裝置10傳輸的鏈 結符號時脈LS_CLK以及第一和第二串流資料N和M，作為參考時脈REF_CLK及第一和第二再生串流資料N**和M**，當通過對應於第一串流資料N的數值計算出鏈結符號時脈LS_CLK時，儲存一數值，作為第一儲存式串流資料N*，該數值係通過計算振盪時脈OSC_CLK而得到的，以及儲存一數值，作為第二儲存式串流資料M*，該數值係在通過將振盪器時脈OSC_CLK除以第一儲存的串流資料N*而得到的分頻時脈(divided clock)的一個週期期間，藉由計算串流時脈STR_CLK而得到的。
在PSR模式中，串流資料再生塊42輸出振盪器時脈 OSC_CLK及第一和第二儲存式串流資料N*和M*作為參考時脈REF_CLK及第一和第二再生串流資料N**和M**，以回應面板模式信號PMS。
串流時脈恢復塊44可配置如第4圖所示。串流時脈恢復塊44 根據對比參考脈衝P_REF和回饋脈衝R_FD得到的結果來恢復串流時脈STR_CLK。參考脈衝P_REF可藉由將參考時脈REF_CLK除以第一再生串流資料N**而得到，以及回饋脈衝P_FD可藉由將輸出串流時脈STR_CLK除以該第二再生串流資料M**而得到。
在上述配置中，面板模式信號PMS係一控制PSR模式入口的 控制信號。
首先，參見第3圖，將詳細描述串流資料再生塊42的配置及運作。
串流資料再生塊42包括第一儲存式串流資料產生器50、分頻器52、第二儲存式串流資料產生器54、串流資料緩衝器56以及選擇電路。
在上述配置中，第一儲存式串流資料產生器50配置以產生第一儲存式串流資料N*。具體而言，當對應於第一串流資料N的數值計算出鏈結符號時脈LS_CLK時，第一儲存式串流資料產生器50根據通過計算振盪器時脈OSC_CLK所得到的一數值產生該第一儲存式串流資料N*。
分頻器52配置以將振盪器時脈OSC_CLK除以第一儲存式串流資料N*並輸出分頻時脈D_CLK。
第二儲存式串流資料產生器54在自分頻器52輸出的分頻時脈D_CLK的一個週期期間，根據通過計算當前輸出的串流時脈STR_CLK得到的數值配置，以產生第二儲存式串流資料M*。
串流資料緩衝器56配置以儲存並提供第一和第二儲存式串流資料N*和M*。
選擇電路包括多工器MUX1、MUX2和MUX3。
在一般模式中，選擇電路選擇鏈結符號時脈LS_CLK以及第一和第二串流資料N和M以恢復串流時脈STR_CLK，並輸出選擇的時脈和資料作為參考時脈REF_CLK以及第一和第二再生串流資料N**和M**。
在PSR模式中，選擇電路選擇振盪器時脈OSC_CLK以及儲存於串流資料緩衝器56中的第一和第二串流資料N*和M*以恢復回應面板模式信號PMS的串流時脈STR_CLK，並且輸出所選擇的時脈及資料作為參考時脈REF_CLK以及第一和第二再生串流資料N**和M**。
也就是說，多工器MUX1被配置以根據面板模式信號PMS，在一般模式中選擇並輸出鏈結符號時脈LS_CLK，並且在PSR模式中選擇並輸出振盪器時脈OSC_CLK。多工器MUX2被配置以根據面板模式信號PMS，在一般模式中選擇並輸出第一串流資料N，並且在PSR模式中選擇並 輸出第一儲存式串流資料N*。多工器MUX3被配置以根據面板模式信號PMS，在一般模式中選擇並輸出第二串流資料M，並且在PSR模式中選擇並輸出第二儲存式串流資料M*。
在上述配置中，第一和第二串流資料N和M、第一和第二儲 存式串流資料N*和M*以及第一和第二再生串流資料N**和M**可配置為24位元信號。
在一般模式中，第一儲存式串流資料產生器50利用鏈結符號 時脈LS_CLK、第一串流資料N、以及震盪器時脈OSC_CLK產生第一儲存式串流資料N*，並將第一儲存式串流資料N*儲存在串流資料緩衝器56中。分頻器52將振盪器時脈OSC_CLK除以儲存在串流資料緩衝器56內的第一儲存式串流資料N*，並產生分頻時脈D_CLK。第二儲存式串流資料產生器54利用通過串流時脈恢復塊44恢復的串流時脈STR_CLK以及自分頻器52輸出的分頻時脈D_CLK，產生第二儲存式串流資料M*，並將第二儲存式串流資料M*儲存在串流資料緩衝器56中。
在一般模式中，可重複進行第一和第二儲存式串流資料N* 和M*的產生，並且隨時將儲存於串流資料緩衝器56內的第一和第二儲存式串流資料N*和M*更新至最新值。
如上所述，儲存於一般模式中的第一和第二儲存式串流資料 N*和M*係用來恢復PSR模式中的串流時脈STR_CLK。
鏈結符號時脈LS_CLK、串流時脈STR_CLK、振盪器時脈 OSC_CLK、第一串流資料N、第二串流資料M、第一儲存式串流資料N*以及第二儲存式串流資料M*之間的關係可建立如下。首先，鏈結符號時脈LS_CLK及串流時脈STR_CLK之間的關係可如下方程式2和3所示。
這裏，f_STR_CLK表示串流時脈STR_CLK的頻率，以及f_LS_CLK表示鏈結符號時脈LS_CLK的頻率。
如上所述，顯示埠標準定義第一串流資料的值在非同步時脈模式中為32768。此外，顯示埠標準定義第一串流資料N的值在同步時脈模式中為64或更小的固定值。
大多數顯示系統以非同步時脈模式運行。因此，上述方程式在當前模式為非同步時脈模式的假定下描述時，第二串流資料M的值表示在對應於該第一串流資料的值N(32768)計算出鏈結符號時脈LS_CLK時，通過計算串流時脈STR_CLK所得到的數值。
鏈結符號時脈LS_CLK與振盪器時脈OSC_CLK之間的關係可如以下方程式4和5所示。
方程式4和5表示在對應於第一串流資料的值N(32768)計算出鏈結符號時脈LS_CLK時，通過計算振盪器時脈OSC_CLK所得到的數 值為第一儲存式串流資料N*。
振動器時脈OSC_CLK與串流時脈STR_CLK之間的關係可表示為方程式6和7。
方程式6和7表示在第一儲存式串流資料N*的值計算出振盪器時脈OSC_CLK時或在分頻時脈D_CLK的一個週期期間，第二儲存式串流資料M*的值為通過計算串流時脈STR_CLK所得到的數值。
通過上述方程式，得到方程式8。
根據方程式8，可得到以下結果，第二串流資料M的值等於第二儲存式串流資料M*的值。
然而，由於鏈結符號時脈LS_CLK與串流資料STR_CLK在非同步時脈模式的假定下，彼此間係非同步的，因此第二串流資料M的值隨著時間變化。
此外，由於振盪器時脈OSC_CLK與串流時脈STR_CLK彼此間也非同步，因此第二儲存式串流資料M*的值也隨著時間變化。
因此，第二串流資料M的值與第二儲存式串流資料M*的值可彼此不同。然而，兩者之差僅為±2，其為一極小的值。
根據本發明實施例的第一儲存式串流資料產生器50係根據方程式4和5運行。
也就是說，第一儲存式串流資料產生器50在通過第一串流資料N的值計算出鏈結符號時脈LS_CLK時，根據通過計算振盪時脈OSC_CLK所得到的數值，產生第一儲存式串流資料N*，並將第一儲存式串流資料N*儲存在串流資料緩衝器56中。
此外，根據本發明實施例的第二儲存式串流資料產生器54係根據方程式6和7運行。
也就是說，第二儲存式串流資料產生器54於通過第一儲存式串流資料N*的值或分頻時脈D_CLK的一個週期期間計算出振盪時脈OSC_CLK時，根據通過計算串流時脈STR_CLK所得到的數值，產生第二儲存式串流資料M*，並將第二儲存式串流資料M*儲存在串流資料緩衝器56中。
在一般模式中，儲存於串流資料緩衝器56中的第一和第二儲存式串流資料N*和M*的值隨時更新至新值。
因此，當第一和第二串流資料N和M在PSR模式中未自源裝置10傳輸時，串流資料再生塊42可提供振盪器40的振盪器時脈OSC_CLK以及第一和第二儲存式串流資料N*和M*作為參考時脈REF_CLK並且提供第一和第二再生串流資料N**和M**至串流時脈恢復塊44。
串流時脈恢復塊44即使在PSR模式中關閉源裝置10，仍可自串流資料再生塊42接收參考時脈REF_CLK及第一和第二再生串流資料N**和M**、連續恢復相同的串流時脈STR_CLK、以及提供所恢復的串流時脈STR_CLK以顯示一靜態影像。
參見第4圖，串流時脈恢復塊44包括分頻器60、串流塊恢復電路62以及分頻器64。
串流時脈恢復塊44的分頻器60藉由將參考時脈REF_CLK除以第一再生串流資料N**，產生參考脈衝P_REF。分頻器64藉由將輸出串流時脈STR_CLK除以第二再生串流資料M**，產生回饋脈衝P_FD。串流時脈恢復電路62對比參考脈衝P_REF和回饋脈衝P_FD並恢復及輸出串流時脈STR_CLK。
在PSR模式中，串流時脈恢復塊44使用提供作為第一再生串流資料N**的第一儲存式串流資料N*、提供作為第二再生串流資料N**的第二儲存式串流資料M*、以及提供作為參考時脈REF_CLK的振盪時脈OSC_CLK。因此，串流時脈STR_CLK可如方程式9和10所示恢復。
參見方程式9和10，可看出串流時脈STR_CLK係通過第一儲存式串流資料N*、第二儲存式串流資料M*以及振盪時脈OSC_CLK來恢復。
同時，當鏈結符號時脈LS_CLK的頻率為27.MHz且串流時脈STR_CLK的頻率為55.9973MHz時，第一和第二儲存式串流資料N*和M*可計算作為一實例。此時，第一串流資料N具有固定值32768。
首先，根據方程式3，第二串流資料M的值可計算如下：
M=6795.998245
這裏，由於鏈結符號時脈LS_CLK和串流時脈STR_CLK處於非同步時脈模式且第二串流資料M為整數值，因此第二串流資料M的值變為6796±1。
此時，假定振盪器時脈OSC_CLK的頻率為101.25MHz，則根據方程式4或5，第一儲存式串流資料產生器50可計算第一儲存式串流資料N*，如下所示。
N*=12288
由於鏈結符號時脈LS_CLK和振盪器時脈OSC_CLK處於非同步時脈模式且第一儲存式串流資料N*為整數值，所以第一儲存式串流資料N*變為12288±1。因此，第一儲存式串流資料N*成為12287、12288和12289的其中之一。
此外，當第一儲存式串流資料N*的值根據方程式6或7為12287時，第二儲存式串流資料產生器54可得到6795.445186作為第二儲存式串流資料M*的值。由於第二儲存式串流資料M*具有整數值，因此第二儲存式串流資料M*可變為6795±1。
此外，當第一儲存式串流資料N*的值為12288時，第二儲存 式串流資料產生器54可得到6795.998246作為第二儲存式串流資料M*的值。由於第二儲存式串流資料M*具有整數值，因此第二儲存式串流資料M*可變為6795±1。
再者，當第一儲存式串流資料N*的值為12289時，第二儲存 式串流資料產生器54可得到6796.551306作為第二儲存式串流資料M*的值。由於第二儲存式串流資料M*具有整數值，因此第二儲存式串流資料M*可變為6796±1。
也就是說，第二儲存式串流資料M*可變為6794、6795、6796 或6797。
如上所述，第一和第二儲存式串流資料N*和M*以及振盪器 時脈的值可用於選擇串流時脈STR_CLK的頻率。結果，儘管鏈結符號時脈及第一和第二串流資料在PSR模式中未自源裝置10提供，但是該接收裝置12可恢復串流時脈STR_CLK。
因此，內部振盪器在例如調整電路之附加元件被排除於eDP 系統的狀態下，可用於恢復回應於PSR模式的串流時脈。
此外，儘管晶片間的振盪器輸出頻率彼此不同，但是對應於 振盪器時脈OSC_CLK的第一和第二儲存式串流資料N*和M*可被產生並且在PSR模式中被用來恢復具有與一般模式相同狀態的串流時脈STR_CLK。
結果，儘管eDP系統的接收裝置進入PSR模式，eDP系統可 連續恢復具有與PSR模式先前時脈頻率相同的頻率的串流時脈。因此，即使源裝置係在PSR模式下關閉，eDP系統仍可連續顯示靜態螢幕。
此外，由於不包括例如調整電路之附加元件，恢復回應於 PSR模式之串流時脈的電路可在接收裝置中簡單實施，從而在eDP系統中支援面板自刷新模式。
根據本發明的實施例，儘管eDP系統的接收裝置進入PSR模 式，但是eDP系統可連續恢復具有與PSR模式前相同頻率的串流時脈。因此，即使在接收裝置進入PSR模式之後，eDP系統也可連續靜態螢幕。
此外，由於不包括例如調整電路之附加元件，恢復回應於PSR模式之串流時脈的電路可在接收裝置中簡單實施，從而在eDP系統中支援面板自刷新模式。
儘管為了說明目的已描述本發明的較佳實施例，但如所附申請專利範圍所揭露的，在不脫離本發明的範籌及精神下，熟悉本領域的人員應理解各種修飾、增加及替換是可能的。
10‧‧‧源裝置
12‧‧‧接收裝置
20‧‧‧框緩衝器
22‧‧‧框緩衝控制器
24‧‧‧傳送器
30‧‧‧接收器
32‧‧‧框緩衝器
34‧‧‧框緩衝控制器
36‧‧‧時序控制器
38‧‧‧液晶面板(LCD)
40‧‧‧振盪器
42‧‧‧串流資料再生塊
44‧‧‧串流時脈恢復塊
50‧‧‧第一儲存式串流資料產生器
52‧‧‧分頻器
54‧‧‧第二儲存式串流資料產生器
56‧‧‧串流資料緩衝器
60‧‧‧分頻器
62‧‧‧串流塊恢復電路
64‧‧‧分頻器
40‧‧‧振盪器
42‧‧‧串流資料再生塊
44‧‧‧串流時脈恢復塊

Claims (20)

  1. 一種嵌入式顯示埠(eDP)系統，包含：一源裝置，提供一鏈結符號時脈、具有一固定值的第一串流資料以及具有一非固定值的第二串流資料；以及一接收裝置，被配置以從該源裝置接收該鏈結符號時脈、該第一串流資料、和該第二串流資料，根據一振盪器時脈、該鏈結符號時脈、和該第一串流資料，儲存一數值，作為第一儲存式串流資料，根據一串流時脈、該振盪器時脈、和該第一儲存式串流資料，儲存一數值，作為第二儲存式串流資料，其中該源裝置在面板自刷新模式中被關閉，並且該接收裝置產生一恢復串流時脈，該接收裝置包括：一振盪器，被配置以提供該振盪器時脈；一串流資料再生塊，被配置以在該面板自刷新模式中，輸出該振盪器時脈、該第一儲存式串流資料、和該第二儲存式串流資料作為一參考時脈、輸出第一再生串流資料、和輸出第二再生串流資料；以及一串流時脈恢復塊，被配置以利用該參考時脈、該第一再生串流資料、和該第二再生串流資料以產生該恢復串流時脈來恢復該串流時脈。
  2. 依據申請專利範圍第1項所述的嵌入式顯示埠(eDP)系統，其中，當顯示的影像為靜態時，該源裝置提供一面板模式信號，告知該接收裝置進入該面板自刷新模式，然後該源裝置被關閉。
  3. 依據申請專利範圍第1項所述的嵌入式顯示埠(eDP)系統，其中，該串流資料再生塊被配置以在一般模式中輸出該鏈結符號時脈、該第一串流資料、和該第二串流資料作為該參考時脈、輸出該第一再生串流資料、和輸出該第二再生串流資料。
  4. 依據申請專利範圍第3項所述的嵌入式顯示埠(eDP)系統，其中，該串流資料再生塊包含：一第一儲存式串流資料產生器，被配置以產生該第一儲存式串流資料；一分頻器，被配置以將該振盪器時脈除以該第一儲存式串流資料；一第二儲存式串流資料產生器，被配置以產生該第二儲存式串流資料；一串流資料緩衝器，被配置以儲存該第一儲存式串流資料和該第二儲存式串流資料並提供該第二儲存式串流資料至該分頻器；以及一選擇電路，被配置以在一般模式中，選擇並輸出該鏈結符號時脈、該第一串流資料、和該第二串流資料作為該參考時脈、選擇並輸出該第一再生串流資料、和選擇並輸出該第二再生串流資料，以及在該面板自刷新模式中，根據該面板模式信號，選擇並輸出該振盪器時脈、儲存於該串流資料緩衝器中的該第一儲存式串流資料、和該第二儲存式串流資料作為該參考時脈、選擇並輸出該第一再生串流資料、和選擇並輸出該第二再生串流資料。
  5. 依據申請專利範圍第4項所述的嵌入式顯示埠(eDP)系統，其中，該第一儲存式串流資料產生器根據該鏈結符號時脈與該振盪器時脈之間的關係，產生該第一儲存式串流資料的值，其關係定義如下：以及 其中f_OSC_CLK表示該振盪器時脈的頻率，f_LS_CLK表示該鏈結符號時脈的頻率，N表示該第一串流資料，以及N*表示該第一儲存式串流資料。
  6. 依據申請專利範圍第4項所述的嵌入式顯示埠(eDP)系統，其中，根據該串流時脈與該振盪器時脈之間的關係，該第二儲存式串流資料產生器產生該第二儲存式串流資料的值，其關係定義如下：以及 其中f_STR_CLK表示該串流時脈的頻率，f_OSC_CLK表示該振盪器時脈的頻率，N*表示該第一儲存式串流資料，f_D_CLK表示分頻時脈的頻率，以及M*表示該第二儲存式串流資料。
  7. 依據申請專利範圍第3項所述的嵌入式顯示埠(eDP)系統，其中，該串流時脈恢復塊包含：一第一分頻器，被配置以藉由將該參考時脈除以該第一再生串流資料，產生一參考脈衝；一第二分頻器，被配置以藉由將該串流時脈除以該第二再生串流資料，產生一回饋脈衝；以及一串流時脈恢復電路，被配置以對比該第一分頻器的該參考脈衝及該第二分頻器的該回饋脈衝，並恢復及輸出該串流時脈。
  8. 依據申請專利範圍第3項所述的嵌入式顯示埠(eDP)系統，其中，該串流時脈恢復塊根據該串流時脈與該振盪器時脈之間的關係，在該面板自刷新模式中恢復該串流時脈，其關係定義如下： 其中f_STR_CLK表示該串流時脈的頻率，N*表示該第一儲存式串流資料，M*表示該第二儲存式串流資料，以及f_OSC_CLK表示該振盪器時脈的頻率。
  9. 一種包含時序控制器的嵌入式顯示埠系統，被配置以恢復一串流時脈，其中該時序控制器包含：一振盪器，被配置以提供一振盪器時脈；一串流資料再生塊，被配置以在面板自刷新模式中，根據面板模式信號，輸出自一源裝置傳輸的一鏈結符號時脈、第一串流資料、和第二串流資料，根據該振盪器時脈、該鏈結符號時脈、和該第一串流資料，儲存一數值，作為第一儲存式串流資料，根據該串流時脈、該振盪器時脈、和該第一儲存式串流資料，儲存一數值，作為第二儲存式串流資料，並輸出該振盪器時脈、該第一儲存式串流資料、和該第二儲存式串流資料作為一參考時脈、輸出第一再生串流資料、和輸出第二再生串流資料；以及一串流時脈恢復塊，被配置以利用該參考時脈、該第一再生串流資料、和該第二再生串流資料恢復該串流時脈。
  10. 依據申請專利範圍第9項所述的嵌入式顯示埠系統，其中，該串流資料再生塊被配置以在一般模式中輸出該鏈結符號時脈、該第一串流資料、和該第二串流資料作為該參考時脈、輸出該第一再生串流資料、和輸出該第二再生串流資料，該串流資料再生塊包含：一第一儲存式串流資料產生器，被配置以產生該第一儲存式串流資料；一分頻器，被配置以將該振盪器時脈除以該第一儲存式串流資料； 一第二儲存式串流資料產生器，被配置以產生該第二儲存式串流資料；一串流資料緩衝器，被配置以儲存該第一儲存式串流資料、和該第二儲存式串流資料並提供該第二儲存式串流資料至該分頻器；以及一選擇電路，被配置以在該一般模式中，選擇並輸出該鏈結符號時脈、該第一串流資料、和該第二串流資料作為該參考時脈、選擇並輸出該第一再生串流資料、和選擇並輸出該第二再生串流資料，以及在該面板自刷新模式中，根據該面板模式信號，選擇並輸出該振盪器時脈、儲存於該串流資料緩衝器中的該第一儲存式串流資料、和該第二儲存式串流資料作為該參考時脈、選擇並輸出該第一再生串流資料、和選擇並輸出該第二再生串流資料。
  11. 依據申請專利範圍第10項所述的嵌入式顯示埠系統，其中，該第一儲存式串流資料產生器根據該鏈結符號時脈與該振盪器時脈之間的關係產生該第一儲存式串流資料的值，其關係定義如下：以及 其中f_OSC_CLK表示該振盪器時脈的頻率，f_LS_CLK表示該鏈結符號時脈的頻率，N表示該第一串流資料，以及N*表示該第一儲存式串流資料。
  12. 依據申請專利範圍第10項所述的嵌入式顯示埠系統，其中，該第二儲存式串流資料產生器根據該串流時脈與該振盪器時脈之間的關係產生該第二儲存式串流資料的值，其關係定義如下：以及 其中f_STR_CLK表示該串流時脈的頻率，f_OSC_CLK表示該振盪器時脈的頻率，f_D_CLK表示分頻時脈的頻率，N*表示該第一儲存式串流資料，以及M*表示該第二儲存式串流資料。
  13. 依據申請專利範圍第9項所述的嵌入式顯示埠系統，其中，該串流時脈恢復塊包含：一第一分頻器，被配置以藉由將該參考時脈除以該第一再生串流資料，產生一參考脈衝；一第二分頻器，被配置以藉由將該串流時脈除以該第二再生串流資料，產生一回饋脈衝；以及一串流時脈恢復電路，被配置以對比該第一分頻器的該參考脈衝及該第二分頻器的該回饋脈衝，以及恢復及輸出該串流時脈。
  14. 依據申請專利範圍第9項所述的嵌入式顯示埠系統，其中，該串流時脈恢復塊根據該串流時脈與該振盪器時脈之間的關係，在該面板自刷新模式中，恢復該串流時脈，其關係定義如下： 其中f_STR_CLK表示該串流時脈的頻率，N*表示該第一儲存式串流資料，M*表示該第二儲存式串流資料，以及f_OSC_CLK表示該振盪器時脈的頻率。
  15. 一種包含時序控制器的嵌入式顯示埠系統，被配置以產生用於恢復一串 流時脈之一參考時脈，其中該時序控制器包含：一振盪器，被配置以提供一振盪器時脈；一第一儲存式串流資料產生器，被配置以根據該振盪器時脈、鏈結符號時脈、和自一源裝置傳輸的第一串流資料，產生第一儲存式串流資料；一分頻器，被配置以將該振盪器時脈除以該第一儲存式串流資料；一第二儲存式串流資料產生器，被配置以根據該串流時脈、和自該分頻器輸出的分頻時脈，產生第二儲存式串流資料；一串流資料緩衝器，被配置以儲存該第一儲存式串流資料和該第二儲存式串流資料並提供該第二儲存式串流資料至該分頻器；以及一選擇電路，被配置以在一般模式中，選擇並輸出該鏈結符號時脈、該第一串流資料、和第二串流資料作為該參考時脈、選擇並輸出第一再生串流資料、和選擇並輸出第二再生串流資料，以及在該面板自刷新模式中，選擇並輸出該振盪器時脈、儲存於該串流資料緩衝器中的該第一儲存式串流資料、和該第二儲存式串流資料作為該參考時脈、選擇並輸出該第一再生串流資料、和選擇並輸出該第二再生串流資料，以回應一面板模式信號。
  16. 依據申請專利範圍第15項所述的嵌入式顯示埠系統，其中，該第一儲存式串流資料產生器根據該串流時脈與該振盪器時脈之間的關係，產生該第一儲存式串流資料的值，其關係定義如下：以及 其中f_OSC_CLK表示該振盪器時脈的頻率，f_LS_CLK表示該鏈結符號 時脈的頻率，N表示該第一串流資料，以及N*表示該第一儲存式串流資料。
  17. 依據申請專利範圍第15項所述的嵌入式顯示埠系統，其中，該第二儲存式串流資料產生器根據該鏈結符號時脈與該振盪器時脈之間的關係，產生該第二儲存式串流資料的值，其關係定義如下：以及 其中f_STR_CLK表示該串流時脈的頻率，f_OSC_CLK表示該振盪器時脈的頻率，f_D_CLK表示分頻時脈的頻率，N*表示該第一儲存式串流資料，以及M*表示該第二儲存式串流資料。
  18. 一種控制嵌入式顯示埠系統的面板自刷新模式的方法，該方法包含：根據從振盪器提供的振盪器時脈、鏈結符號時脈、和具有一固定值的第一串流資料，儲存一數值，作為第一儲存式串流資料；根據串流時脈、該振盪器時脈、和該第一儲存式串流資料，儲存一數值，作為第二儲存式串流資料；輸出該振盪器時脈、該第一儲存式串流資料、和該第二儲存式串流資料作為一參考時脈、輸出第一再生串流資料、和輸出第二再生串流資料；以及利用該參考時脈、該第一再生串流資料、和該第二再生串流資料在該面板自刷新模式中恢復該串流時脈。
  19. 依據申請專利範圍第18項所述的方法，其中，該第一儲存式串流資料係根據該鏈結符號時脈與該振盪器時脈之間的關係來產生，其關係定義如下：以及 其中f_OSC_CLK表示該振盪器時脈的頻率，f_LS_CLK表示該鏈結符號時脈的頻率，N表示該第一串流資料，以及N*表示該第一儲存式串流資料。
  20. 依據申請專利範圍第18項所述的方法，其中，該第二儲存式串流資料係根據該串流時脈與該振盪器時脈之間的關係來產生，其關係定義如下：以及 其中f_STR_CLK表示該串流時脈的頻率，f_OSC_CLK表示該振盪器時脈的頻率，N*表示該第一儲存式串流資料，以及M*表示該第二儲存式串流資料。
TW102114372A 2012-04-24 2013-04-23 嵌入式顯示埠系統及控制面板自刷新模式的方法 TWI608465B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120042706A KR101315084B1 (ko) 2012-04-24 2012-04-24 임베디드 디스플레이포트 시스템과 그를 위한 패널 셀프 리프레시 모드를 채용한 타이밍 컨트롤러 및 패널 셀프 리프레시 모드 제어 방법

Publications (2)

Publication Number Publication Date
TW201346868A TW201346868A (zh) 2013-11-16
TWI608465B true TWI608465B (zh) 2017-12-11

Family

ID=49379670

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102114372A TWI608465B (zh) 2012-04-24 2013-04-23 嵌入式顯示埠系統及控制面板自刷新模式的方法

Country Status (3)

Country Link
US (1) US9286841B2 (zh)
KR (1) KR101315084B1 (zh)
TW (1) TWI608465B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102203345B1 (ko) * 2014-02-04 2021-01-18 삼성디스플레이 주식회사 표시장치 및 이의 구동방법
KR101556208B1 (ko) 2014-11-19 2015-10-01 서울대학교산학협력단 디스플레이포트 수신단에서의 비디오 클럭 주파수 보상 구조
JP6359435B2 (ja) * 2014-12-04 2018-07-18 株式会社メガチップス 画像表示システム
KR102174338B1 (ko) 2014-12-29 2020-11-04 삼성전자주식회사 멀티 임베디드 타이밍 컨트롤러, 디스플레이 패널, 그리고 이를 포함하는 컴퓨터 시스템
CN106371959B (zh) * 2016-08-30 2019-06-04 硅谷数模半导体（北京）有限公司 显示测试方法和装置
KR102527296B1 (ko) * 2018-05-04 2023-05-02 삼성디스플레이 주식회사 표시 시스템 및 이를 위한 프레임 구동 타이밍 동기 방법
CN109286839B (zh) * 2018-09-29 2021-04-16 深圳开立生物医疗科技股份有限公司 eDP接口驱动方法与FPGA主控芯片
US11062674B2 (en) * 2019-06-28 2021-07-13 Intel Corporation Combined panel self-refresh (PSR) and adaptive synchronization systems and methods
KR102655530B1 (ko) 2019-10-15 2024-04-08 주식회사 엘엑스세미콘 스트림 클럭 생성 장치 및 이를 포함하는 임베디드 디스플레이포트 시스템
CN114327344A (zh) * 2020-01-06 2022-04-12 Oppo广东移动通信有限公司 用于控制显示屏的显示频率的方法、装置及电子设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5778411A (en) * 1995-05-16 1998-07-07 Symbios, Inc. Method for virtual to physical mapping in a mapped compressed virtual storage subsystem
JP2004206138A (ja) * 2001-09-14 2004-07-22 Nec Corp 画像処理装置及び画像処理方法
TWI291831B (en) * 2004-12-30 2007-12-21 Intel Corp Method and apparatus for controlling display refresh
TW200832349A (en) * 2007-01-26 2008-08-01 Realtek Semiconductor Corp Apparatus and method for reducing output speed of video data
US20120093199A1 (en) * 2010-10-15 2012-04-19 Zhibing Liu Method and apparatus for de-spreading a spread-spectrum audio/video signal

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8059673B2 (en) * 2003-05-01 2011-11-15 Genesis Microchip Inc. Dynamic resource re-allocation in a packet based video display interface
US8274501B2 (en) * 2008-11-18 2012-09-25 Intel Corporation Techniques to control self refresh display functionality
KR101320075B1 (ko) * 2010-06-18 2013-10-18 엘지디스플레이 주식회사 ｉＤＰ 인터페이스 기반의 픽셀 클럭 복원 방법과 이를 이용한 표시장치
US8884977B2 (en) * 2012-08-24 2014-11-11 Analogix Semiconductor, Inc. Panel self refreshing with changing dynamic refresh rate

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5778411A (en) * 1995-05-16 1998-07-07 Symbios, Inc. Method for virtual to physical mapping in a mapped compressed virtual storage subsystem
JP2004206138A (ja) * 2001-09-14 2004-07-22 Nec Corp 画像処理装置及び画像処理方法
TWI291831B (en) * 2004-12-30 2007-12-21 Intel Corp Method and apparatus for controlling display refresh
TW200832349A (en) * 2007-01-26 2008-08-01 Realtek Semiconductor Corp Apparatus and method for reducing output speed of video data
US20120093199A1 (en) * 2010-10-15 2012-04-19 Zhibing Liu Method and apparatus for de-spreading a spread-spectrum audio/video signal

Also Published As

Publication number Publication date
US9286841B2 (en) 2016-03-15
TW201346868A (zh) 2013-11-16
US20130278591A1 (en) 2013-10-24
KR101315084B1 (ko) 2013-10-15

Similar Documents

Publication Publication Date Title
TWI608465B (zh) 嵌入式顯示埠系統及控制面板自刷新模式的方法
JP6422946B2 (ja) ビデオデータを表示するための装置および方法
US8624817B2 (en) Method of synchronizing a driving device and display apparatus for performing the method
JP4182124B2 (ja) 画像表示装置、ドットクロック位相調整回路及びクロック位相調整方法
CN102222457B (zh) 定时控制器及具有其的液晶显示器
TWI253611B (en) Liquid crystal display driving scaler capable of reducing electromagnetic interference
KR101859219B1 (ko) 표시 장치 및 그 구동 방법
US20120050613A1 (en) Method of synchronization, corresponding system and device
TW201519208A (zh) 顯示器驅動裝置及顯示器驅動方法
JPWO2012077392A1 (ja) マルチ画面表示システム
KR20180109250A (ko) 디스플레이 구동 장치
US11294418B2 (en) Stream clock generator and embedded DisplayPort system including the same
CN100527785C (zh) 数字广播接收机中的显示同步信号产生装置和解码器
CN102857723A (zh) 多媒体系统中的时钟产生方法和设备
CN102542993A (zh) 一种基于高帧率视频显示的信息隐藏技术
TW201503097A (zh) 攜帶型裝置的顯示系統以及應用處理器
TWI599998B (zh) 顯示裝置及其時序控制器的運作方法
US20020051511A1 (en) Video apparatus having serial receiver
US20050057690A1 (en) Display synchronization signal generator in digital broadcast receiver
JP2018173496A (ja) 画像処理装置
JP6359435B2 (ja) 画像表示システム
JP6634586B2 (ja) 信号送受信装置
CN105022600A (zh) 计算机集群拼接显示系统中的图形同步设备及同步方法
US20220210294A1 (en) Software-implemented genlock and framelock
JP2010119026A (ja) 画像表示装置および画像表示装置の垂直同期制御方法