KR20180109250A - 디스플레이 구동 장치 - Google Patents

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Abstract

본 발명의 실시 형태에 따른 디스플레이 구동 장치는, 제1 수직 주기를 갖는 제1 수직 동기 신호, 제1 수직 주기보다 짧은 제1 수평 주기를 갖는 제1 수평 동기 신호, 및 이미지 데이터를 입력받는 인터페이스부, 소정의 주파수를 갖는 클럭 신호를 생성하는 클럭 생성부, 상기 제1 수직 주기에 포함되는 포치 기간(porch period)이 소정의 기준보다 크면, 상기 제1 수직 동기 신호를 이용하여 제2 수직 동기 신호를 생성하고, 상기 클럭 신호를 이용하여 상기 제1 수평 주기와 다른 제2 수평 주기를 갖는 제2 수평 동기 신호를 생성하는 동기 신호 생성부, 및 상기 제2 수직 동기 신호와 상기 제2 수평 동기 신호를 입력받아 디스플레이 패널을 구동하는 타이밍 컨트롤러를 포함한다.

Description

디스플레이 구동 장치{DISPLAY CONTROLLER AND DISPLAY DRIVING APPARATUS INCLUDING THE SAME}
본 발명은 디스플레이 구동 장치에 관한 것이다.
TV, 랩톱 컴퓨터, 모니터 및 모바일 기기 등과 같은 영상을 표시하는 전자 장치에 이용되고 있는 평판 표시 장치로서 액정 표시 장치(LCD, Liquid Crystal Device), 유기발광 표시 장치(OLED, Organic Light Emitting Device) 등이 있다. 평판 표시 장치는 복수의 픽셀을 갖는 패널과, 복수의 픽셀에 전기 신호를 인가하기 위한 구동 장치를 포함할 수 있으며, 구동 장치가 복수의 픽셀에 제공하는 전기 신호에 의해 영상이 구현될 수 있다. 구동 장치는 자체적으로 생성한 타이밍 신호에 기초하여 패널을 구동하거나, 또는 다른 프로세서로부터 입력받는 타이밍 신호를 이용하여 패널을 구동할 수 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 디스플레이 장치에서 발생할 수 있는 밝기 변화를 최소화할 수 있는 디스플레이 구동 장치를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 디스플레이 컨트롤러는, 제1 수직 주기를 갖는 제1 수직 동기 신호, 제1 수직 주기보다 짧은 제1 수평 주기를 갖는 제1 수평 동기 신호, 및 이미지 데이터를 입력받는 인터페이스부, 소정의 주파수를 갖는 클럭 신호를 생성하는 클럭 생성부, 상기 제1 수직 주기에 포함되는 포치 기간(porch period)이 소정의 기준보다 크면, 상기 제1 수직 동기 신호를 이용하여 제2 수직 동기 신호를 생성하고, 상기 클럭 신호를 이용하여 상기 제1 수평 주기와 다른 제2 수평 주기를 갖는 제2 수평 동기 신호를 생성하는 동기 신호 생성부, 및 상기 제2 수직 동기 신호와 상기 제2 수평 동기 신호를 입력받아 디스플레이 패널을 구동하는 타이밍 컨트롤러를 포함한다.
본 발명의 일 실시예에 따른 디스플레이 구동 장치는, 제1 수직 주기를 갖는 제1 수직 동기 신호, 제1 수직 주기보다 짧은 제1 수평 주기를 갖는 제1 수평 동기 신호, 및 이미지 데이터를 입력받는 인터페이스부, 상기 제1 수직 주기를 갖는 제2 수직 동기 신호, 및 상기 제1 수평 주기보다 긴 제2 수평 주기를 갖는 제2 수평 동기 신호를 생성하는 동기 신호 생성부, 하나의 상기 제1 수직 주기의 액티브 기간(active period) 동안 상기 제2 수평 동기 신호에 응답하여 상기 이미지 데이터를 디스플레이 패널에 입력하는 타이밍 컨트롤러, 및 상기 액티브 기간 동안 상기 디스플레이 패널에 입력되지 않은 일부의 상기 이미지 데이터를 저장하는 버퍼를 포함한다.
본 발명의 일 실시예에 따른 디스플레이 구동 장치는, 동작 조건에 따라 외부 프로세서에서 입력받는 타이밍 신호와 다른 주기를 갖는 타이밍 신호를 생성하여 패널을 구동할 수 있다. 따라서, 패널에 포함되는 복수의 픽셀들 각각에 이미지 데이터를 입력하기 위해 필요한 시간을 충분히 확보할 수 있으며, 그로부터 패널의 밝기 편차를 최소화할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 구동 장치를 포함하는 디스플레이 시스템을 간단하게 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 구동 장치를 포함하는 디스플레이 장치를 간단하게 나타낸 블록도이다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 구동 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 4는 본 발명의 일 실시예에 따른 디스플레이 구동 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 5는 본 발명의 일 실시예에 따른 디스플레이 시스템을 간단하게 나타낸 블록도이다.
도 6 내지 도 8은 본 발명의 일 실시예에 따른 디스플레이 구동 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 9 내지 도 11은 본 발명의 일 실시예에 따른 디스플레이 구동 장치에 포함되는 동기 신호 생성부를 설명하기 위해 제공되는 도면들이다.
도 12 내지 도 14는 본 발명의 일 실시예에 따른 디스플레이 구동 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 15 및 도 16은 본 발명의 일 실시예에 따른 디스플레이 구동 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 17은 본 발명의 일 실시예에 따른 디스플레이 장치를 포함하는 전자 장치를 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 구동 장치를 포함하는 디스플레이 시스템을 간단하게 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 디스플레이 시스템(1)은 프로세서(10) 및 디스플레이 장치(20)를 포함할 수 있으며, 디스플레이 장치(20)는 디스플레이 구동 장치(30)와 디스플레이 패널(40)을 포함할 수 있다.
프로세서(10)는 모바일 기기의 경우 애플리케이션 프로세서(Application Processor, AP)일 수 있으며, 데스크톱이나 랩톱 컴퓨터의 경우 중앙 처리 장치(Central Processing Unit, CPU)일 수 있다. 즉, 프로세서(10)는 연산 기능을 보유한 처리 장치를 의미하는 것으로 해석될 수 있다. 프로세서(10)는 디스플레이 장치(20)를 통해 표시하고자 하는 이미지 데이터를 생성하거나 또는 메모리, 통신 모듈 등으로부터 입력받아 디스플레이 구동 장치(30)에 전송할 수 있다.
디스플레이 장치(20)는 디스플레이 구동 장치(30)와 디스플레이 패널(40)을 포함할 수 있다. 디스플레이 구동 장치(30)는 프로세서(10)가 전송하는 이미지 데이터를 디스플레이 패널(40)에 입력하기 위한 게이트 드라이버, 소스 드라이버를 포함하며, 게이트 드라이버와 소스 드라이버를 제어하는 타이밍 컨트롤러를 포함할 수 있다. 타이밍 컨트롤러는 수직 동기 신호와 수평 동기 신호에 따라 게이트 드라이버 및 소스 드라이버를 제어할 수 있다.
디스플레이 구동 장치(20)는 소정의 통신 인터페이스에 기초하여 프로세서(10)와 통신할 수 있다. 일 실시예에서, 디스플레이 구동 장치(20)는 MIPI(Mobile Industry Processor Interface) 등과 같은 고속의 직렬 인터페이스에 기초하여 프로세서(10)와 통신할 수 있다. MIPI에 따라 프로세서(10)와 디스플레이 구동 장치(20)가 통신하는 경우, 디스플레이 구동 장치(20)는 이미지 데이터만을 프로세서(10)로부터 수신하는 커맨드 모드(command mode)와, 이미지 데이터 및 타이밍 제어 신호를 프로세서(10)로부터 수신하는 비디오 모드(video mode) 중 어느 하나로 동작할 수 있다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 구동 장치를 포함하는 디스플레이 장치를 간단하게 나타낸 블록도이다.
도 2를 참조하면, 디스플레이 장치(50)는 디스플레이 구동 장치(60)와 디스플레이 패널(70)을 포함할 수 있다. 디스플레이 구동 장치(60)는 타이밍 컨트롤러(61), 게이트 드라이버(62), 및 소스 드라이버(63) 등을 포함할 수 있다. 디스플레이 패널(70)은 복수의 게이트 라인들(G1-Gm) 및 복수의 소스 라인들(S1-Sn)을 따라 배치되는 복수의 픽셀들(PX)을 포함할 수 있다.
일 실시예에서, 디스플레이 장치(50)는 프레임 단위로 이미지를 표시할 수 있다. 하나의 프레임을 표시하기 위해 필요한 시간은 수직 주기로 정의될 수 있으며, 수직 주기는 디스플레이 장치(50)의 주사율(scan rate)에 의해 결정될 수 있다. 일 실시예로, 디스플레이 장치(50)의 주사율이 60Hz인 경우, 수직 주기는 1/60초, 약 16.7msec 일 수 있다.
하나의 수직 주기 동안 게이트 드라이버(62)는 복수의 게이트 라인들(G1-Gm) 각각을 스캔할 수 있다. 게이트 드라이버(62)가 복수의 게이트 라인들(G1-Gm) 각각을 스캔하는 시간은 수평 주기로 정의될 수 있으며, 하나의 수평 주기 동안 소스 드라이버(63)는 픽셀들(PX)에 이미지 데이터를 입력할 수 있다.
수평 주기와 수직 주기는 타이밍 컨트롤러(61)에 의해 결정될 수 있다. 디스플레이 구동 장치(50)가 외부의 프로세서와 MIPI로 연결되는 경우, 커맨드 모드에서는 타이밍 컨트롤러(61)가 수평 주기와 수직 주기를 직접 결정할 수 있다. 반면, 비디오 모드에서는 프로세서가 생성하여 MIPI를 통해 전송하는 수평 주기 및 수직 주기가 타이밍 컨트롤러(61)에 의해 그대로 사용될 수 있다.
일 실시예에서, 비디오 모드에서 MIPI를 통해 전송되는 수평 주기는 디스플레이 패널(70)에 이미지 데이터를 표시하기 위해 필요한 수평 주기보다 짧을 수 있다. 특히 디스플레이 장치(50)가 유기전계발광표시장치(OLED)인 경우, 상대적으로 긴 수평 주기가 필요할 수 있다, 비디오 모드에서 MIPI를 통해 전송되는 수평 주기에 따라 디스플레이 구동 장치(60)가 동작할 경우, 충분한 수평 주기가 확보되지 않음으로써 디스플레이 장치(50)의 프레임마다 밝기 편차가 발생할 수 있다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 구동 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 3을 참조하면, 디스플레이 패널(80)은 수직 주기(VP)를 갖는 수직 동기 신호(Vsync) 및 수평 주기(HP)를 갖는 수평 동기 신호(Hsync)에 의해 동작할 수 있다. 수직 주기(VP)는 제1 수직 포치 기간(VBP), 수직 액티브 기간(VACT), 제2 수직 포치 기간(VFP)을 포함할 수 있으며, 제1 수직 포치 기간(VBP)은 수직 응답 기간(VSA, Vertical Speed Action)을 포함할 수 있다. 일 실시예에서, 제1 수직 포치 기간(VBP)은 수직 백 포치(Vertical Back Porch) 기간일 수 있으며, 제2 수직 포치 기간(VFP)은 수직 프론트 포치(Vertical Front Porch) 기간일 수 있다.
수평 주기(HP)는 제1 수평 포치 기간(HBP), 수평 액티브 기간(HACT), 제2 수평 포치 기간(HFP)을 포함할 수 있으며, 제1 수평 포치 기간(HBP)은 수평 응답 기간(HSA, Horizontal Speed Action)을 포함할 수 있다. 일 실시예에서, 제1 수평 포치 기간(HBP)은 수평 백 포치(Horizontal Back Porch) 기간일 수 있으며, 제2 수평 포치 기간(HFP)은 수평 프론트 포치(Horizontal Front Porch) 기간일 수 있다.
패널(80)에 포함되는 복수의 게이트 라인들에 대한 스캔 및 스캔한 게이트 라인과 연결된 픽셀에 대한 데이터 입력은 수직 및 수평 액티브 기간(VACT, HACT)에 실행될 수 있다. 즉, 수직 액티브 기간(VACT) 동안 게이트 라인들이 순차적으로 스캔되며, 스캔한 게이트 라인과 연결된 픽셀에 대한 데이터 입력은 수평 액티브 기간(HACT) 동안 실행될 수 있다.
일 실시예에서, 디스플레이 구동 장치는 외부의 프로세서로부터 전송받은 수직 동기 신호(Vsync) 및 수평 동기 신호(Hsync)를 이용하여 디스플레이 패널(80)을 구동할 수 있다. 따라서, 수평 동기 신호(Hsync)의 수평 액티브 기간(HACT)이, 디스플레이 패널(80)의 픽셀에 데이터를 입력하는 데에 필요한 최소 시간보다 짧을 경우, 디스플레이 패널(80)에서 밝기 편차가 발생할 수 있다. 본 발명의 다양한 실시예에 따른 디스플레이 구동 장치는, 외부의 프로세서로부터 전송받은 수직 동기 신호(Vsync) 및 수평 동기 신호(Hsync)를 이용하는 경우에도 동작 조건에 따라 새로운 수직 동기 신호(Vsync) 및 수평 동기 신호(Hsync)를 생성할 수 있다. 따라서, 디스플레이 패널(80)의 픽셀에 데이터를 입력하는 데에 필요한 시간을 충분히 확보함으로써 디스플레이 패널(80)의 밝기 편차를 최소화할 수 있다.
도 4는 본 발명의 일 실시예에 따른 디스플레이 구동 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 4를 참조하면, 수직 주기(VP)는 제1 수직 포치 기간(VBP), 수직 액티브 기간(VACT), 및 제2 수직 포치 기간(VFP)을 포함할 수 있다. 수직 주기(VP)들 사이에서, 수직 주기(VP)들을 서로 구분하기 위한 수직 동기 시작(Vertical Sync Start, VSS) 신호가 입력될 수 있다. 한편, 도 4에 도시한 실시예는, 디스플레이 구동 장치가 외부 프로세서로부터 이미지 데이터와 함께 수직 동기 신호 및 수평 동기 신호를 전송받아 디스플레이 패널을 구동하는 경우에 해당할 수 있다.
도 4를 참조하면, 프로세서가 디스플레이 구동 장치에 이미지 데이터를 전송하는 전송 속도(90)와, 디스플레이 구동 장치가 디스플레이 패널에 이미지 데이터를 입력하는 입력 속도(91)를 비교할 수 있다. 프로세서는, 프로세서와 디스플레이 구동 장치를 서로 연결하는 인터페이스, 예를 들어 MIPI에 의해 수직 액티브 기간(VACT) 동안 이미지 데이터를 전송할 수 있다. 디스플레이 구동 장치는, 프로세서로부터 전송받은 이미지 데이터(DDI DATA)를 디스플레이 패널의 픽셀들에 입력될 수 있다.
도 4에 도시한 실시예에서 디스플레이 패널은 m개(m은 2 이상의 자연수)의 게이트 라인들을 포함할 수 있으며, 디스플레이 구동 장치는 게이트 드라이버를 통해 수직 액티브 기간(VACT) 동안 m개의 게이트 라인들 각각을 스캔할 수 있다. m개의 게이트 라인들 각각이 스캔되는 시간은 수평 주기에 해당할 수 있다. 도 4를 참조하면, 프로세서는 수직 액티브 기간(VACT) 동안 디스플레이 구동 장치에 이미지 데이터 전송을 완료할 수 있다. 반면, 디스플레이 구동 장치는 수직 액티브 기간(VACT) 동안 이미지 데이터를 디스플레이 패널에 모두 입력하지 못할 수 있다.
이는, 프로세서의 수평 주기와 디스플레이 구동 장치의 수평 주기의 차이 때문일 수 있다. 즉, 프로세서는 한 프레임에 해당하는 이미지 데이터를 수직 액티브 기간(VACT) 동안 모두 전송하기 위한 값으로 수평 주기를 설정할 수 있으며, 디스플레이 구동 장치는 디스플레이 패널에 이미지 데이터를 입력하는 시간을 충분히 확보할 수 있는 값으로 수평 주기를 설정할 수 있다. 일 실시예에서, 디스플레이의 수평 주기는 프로세서의 수평 주기보다 길 수 있다. 도 4에 도시한 실시예를 참조하면, 디스플레이 구동 장치의 수평 주기와 프로세서의 수평 주기의 차이로 인해, k번째 게이트 라인부터 m번째 게이트 라인은 수직 액티브 기간(VACT) 내에 스캔되지 못 할 수 있다.
본 발명의 일 실시예에서는 상기와 같은 문제를 해결하기 위해, 디스플레이 구동 장치가 수평 주기의 차이를 보상하기 위한 동기 신호 생성부를 포함할 수 있다. 또한, 수직 액티브 기간(VACT) 내에 스캔되지 못 하는 게이트 라인들에 입력되어야 하는 이미지 데이터를 저장하기 위한 버퍼가 디스플레이 구동 장치에 포함될 수 있다.
일 실시예에서, 동기 신호 생성부는, 제1 수평 주기를 갖는 제1 수평 동기 신호를 프로세서로부터 입력받으며, 제1 수평 주기와 다른 제2 수평 주기를 갖는 제2 수평 동기 신호를 생성할 수 있다. 제2 수평 주기는 제1 수평 주기보다 길 수 있으며, 디스플레이 구동 장치가 디스플레이 패널에 이미지 데이터를 입력하는 시간을 충분히 확보할 수 있다. 따라서, 디스플레이 패널에서 발생할 수 있는 밝기 편차를 최소화할 수 있다.
도 5는 본 발명의 일 실시예에 따른 디스플레이 시스템을 간단하게 나타낸 블록도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 디스플레이 시스템(100)은 프로세서(110), 디스플레이 구동 장치(120), 및 디스플레이 패널(130)을 포함할 수 있다. 프로세서(110)와 디스플레이 구동 장치(120)는 소정의 인터페이스를 통해 서로 통신할 수 있으며, 일 실시예에서 MIPI와 같은 고속 직렬 인터페이스를 통해 서로 통신할 수 있다.
프로세서(110)는 디스플레이 구동 장치(120)에 이미지 데이터(DATA) 및 디스플레이 패널(130) 구동에 필요한 타이밍 신호 등을 전송할 수 있다. 타이밍 신호는 제1 수직 동기 신호(Vsync1)와 제1 수평 동기 신호(Hsync1)를 포함할 수 있으며, 제1 수직 동기 신호(Vsync1)는 제1 수직 주기를 갖고, 제1 수평 동기 신호(Hsync1)는 제1 수평 주기를 가질 수 있다. 이미지 데이터(DATA)와 제1 수직 동기 신호(Vsync1), 및 제1 수평 동기 신호(Hsync1)는 프로세서(110)의 송신 모듈(111)에서 디스플레이 구동 장치(120)의 수신 모듈(121)로 전송될 수 있다.
수신 모듈(121)은 이미지 데이터(DATA)와 제1 수직 동기 신호(Vsync1), 및 제1 수평 동기 신호(Hsync1)를 타이밍 컨트롤러(124)에 전송할 수 있다. 본 발명의 일 실시예에서, 이미지 데이터(DATA)는 버퍼(122)를 거쳐 타이밍 컨트롤러(124)에 입력될 수 있다. 또한, 제1 수직 동기 신호(Vsync1)와 제1 수평 동기 신호(Hsync1)는 동기 신호 생성부(123)에 입력되며, 동기 신호 생성부(123)는 제1 수직 동기 신호(Vsync1)와 제1 수평 동기 신호(Hsync1)를 이용하여 제2 수직 동기 신호(Vsync2) 및 제2 수평 동기 신호(Hsync2)를 생성할 수 있다.
타이밍 컨트롤러(124)는 게이트 드라이버(125) 및 소스 드라이버(126)을 제어함으로써, 이미지 데이터(DATA)를 디스플레이 패널(130)의 픽셀들에 입력할 수 있다. 일 실시예에서, 타이밍 컨트롤러(124)는 제2 수직 동기 신호(Vsync2) 및 제2 수평 동기 신호(Hsync2)을 이용하여 게이트 드라이버(125) 및 소스 드라이버(126)의 동작 타이밍을 제어할 수 있다. 제2 수직 동기 신호(Vsync2)는 제2 수직 주기를 가질 수 있으며, 제2 수평 동기 신호(Hsync2)는 제2 수평 주기를 가질 수 있다. 일 실시예에서, 제2 수평 주기는 제1 수평 주기보다 길 수 있으며, 그로부터 소스 드라이버(126)가 디스플레이 패널(130)의 픽셀들에 이미지 데이터(DATA)를 입력하는 시간을 충분히 확보할 수 있다. 따라서, 프레임에 따라 발생할 수 있는 디스플레이 패널(130)의 밝기 편차를 최소화할 수 있다.
송신 모듈(111)과 수신 모듈(121)은 MIPI 등의 인터페이스에 따라 서로 통신할 수 있다. 디스플레이 구동 장치(120)는 MIPI의 비디오 모드(video mode)로 동작할 때, 프로세서(110)가 송신하는 제1 수직 주기 신호(Vsync1) 및 제1 수평 주기 신호(Hsync1)에 따라 디스플레이 패널(130)의 픽셀들에 이미지 데이터(DATA)를 입력할 수 있다. 이때, 디스플레이 패널(130)의 특성에 따라 요구되는 수평 주기는, 제1 수평 주기 신호(Hysnc1)의 제1 수평 주기보다 길 수 있다. 따라서, 디스플레이 패널(130)의 픽셀들에 이미지 데이터(DATA)를 입력하는 시간이 충분히 확보되지 않을 수 있으며, 그로부터 밝기 편차가 발생할 수 있다.
본 발명의 일 실시예에서는, 디스플레이 구동 장치(120)가 MIPI의 비디오 모드로 동작하는 경우에도, 필요에 따라 자체적으로 생성한 제2 수직 주기 신호(Vsync2) 및 제2 수평 주기 신호(Hsync2)에 따라 디스플레이 패널(130)의 픽셀들에 이미지 데이터(DATA)를 입력할 수 있다. 일 실시예에서, 제2 수평 주기 신호(Hsync2)가 갖는 제2 수평 주기는, 제1 수평 주기 신호(Hsync1)의 제1 수평 주기보다 길 수 있다. 따라서, 디스플레이 구동 장치(120)가 디스플레이 패널(130)의 픽셀들에 이미지 데이터(DATA)를 입력하는 시간을 충분히 확보할 수 있고, 그로부터 밝기 편차 문제를 해결할 수 있다.
도 6 내지 도 8은 본 발명의 일 실시예에 따른 디스플레이 구동 장치의 동작을 설명하기 위해 제공되는 도면들이다.
먼저 도 6은 일반적인 디스플레이 구동 장치의 동작을 설명하기 위한 도면일 수 있다. 도 6을 참조하면, 프로세서는 제1 수직 주기(VP1)를 갖는 제1 수직 동기 신호(Vsync1)와, 제1 수평 주기(HP1)를 갖는 제1 수평 동기 신호(Hsync1)를 생성하여 이미지 데이터(DATA)와 함께 디스플레이 구동 장치에 전송할 수 있다. 프로세서는 소정의 제1 클럭 신호(CLK1)에 의해 동작할 수 있다.
일 실시예에서, 제1 수직 주기(VP1)는 제1 포치 기간, 액티브 기간, 및 제2 포치 기간을 포함할 수 있으며, 이미지 데이터(DATA)는 액티브 기간 동안 디스플레이 구동 장치로 전송될 수 있다. 액티브 기간이 종료한 후 시작되는 제2 포치 기간은, 필요에 따라 소정의 클럭 스탑 구간(CP)을 포함할 수 있다. 클럭 스탑 구간(CP)은, 노이즈 감소를 위하여 프로세서가 제1 클럭 신호(CLK1)의 주파수를 변경하는 등의 필요에 의해 확보되는 시간일 수 있다.
일례로, 제1 수평 주기(HP1)는 제1 포치 기간과 제2 포치 기간 및 디스플레이 패널의 주사율과 해상도를 고려하여 결정될 수 있다. 디스플레이 패널의 주사율이 60Hz인 경우, 제1 수직 주기(VP1)는 약 16.7msec 일 수 있다. 디스플레이 패널이 Full-HD 해상도를 지원하는 경우, 디스플레이 패널에 포함되는 게이트 라인들의 개수는 1920개일 수 있으며, 제1 수평 주기(HP1)는 약 6.0usec 로 결정될 수 있다. 상기 실시예에서 액티브 기간은 약 11.52msec 일 수 있으며, 제1 수직 주기(VP1)에 포함되는 제1 포치 기간과 제2 포치 기간의 합은 약 5msec 내외일 수 있다. 제1 포치 기간 또는 제2 포치 기간이 더 필요한 경우, 제1 수평 주기(HP1)는 더 짧아질 수 있다. 즉, 제1 수평 주기(HP1)는 아래의 수학식 1에 따라 결정될 수 있다.
Figure pat00001
디스플레이 구동 장치는 제2 수직 동기 신호(Vsync2) 및 제2 수평 동기 신호(Hsync2)를 이용하여 이미지 데이터(DATA)를 디스플레이 패널에 입력할 수 있다. 디스플레이 구동 장치는 제2 클럭 신호(CLK2)에 의해 동작할 수 있다. 일 실시예에서, 제2 수직 동기 신호(Vsync2) 및 제2 수평 동기 신호(Hsync2)는 제1 수직 동기 신호(Vsync1) 및 제1 수평 동기 신호(Hsync1)와 같은 신호일 수 있다. 즉, 제2 수직 주기(VP2)는 제1 수직 주기(VP1)와 같으며, 제2 수평 주기(HP2)는 제1 수평 주기(HP1)와 같을 수 있다.
일 실시예에서, 이미지 데이터(DATA)를 디스플레이 패널의 픽셀들에 입력하는 시간인 제2 수평 주기(HP2)는 제1 수평 주기(HP1)보다 긴 시간이 필요할 수 있다. 디스플레이 패널의 특성 및 동작 조건 등에 대한 고려 없이 제2 수평 주기(HP2)를 제1 수평 주기(HP1)와 같은 값으로 설정하는 경우, 이미지 데이터(DATA)가 디스플레이 패널의 픽셀들에 충분히 입력되지 않을 수 있으며, 이는 디스플레이 패널의 밝기 편차를 야기할 수 있다.
본 발명의 실시예들에서는 디스플레이 패널의 특성과 동작 조건 등에 따라 제2 수평 주기(HP2)가 제1 수평 주기(HP1)와 다르게 설정될 수 있다. 따라서, 상대적으로 긴 제2 수평 주기(HP2)가 필요한 경우에도 이미지 데이터(DATA)를 디스플레이 패널의 픽셀들에 안정적으로 입력할 수 있어 밝기 편차 문제를 해결할 수 있다. 이하, 도 7 및 도 8을 참조하여 설명하기로 한다.
먼저 도 7은 본 발명의 일 실시예에 따른 디스플레이 구동 장치의 동작을 설명하기 위한 도면으로, 제2 수평 주기(HP2)가 제1 수평 주기(HP1)보다 짧거나 같은 실시예에 해당할 수 있다. 프로세서는 제1 수직 동기 신호(Vsync1)와 제1 수평 동기 신호(Hsync1)를 생성하여 제1 이미지 데이터(DATA1)와 함께 디스플레이 구동 장치에 전송할 수 있다. 프로세서는 제1 클럭 신호(CLK1)에 따라 동작할 수 있다.
디스플레이 구동 장치는 제2 수직 동기 신호(Vsync2)와 제2 수평 동기 신호(Hsync2)에 따라 동작하는 게이트 드라이버 및 소스 드라이버를 포함하며, 제2 이미지 데이터(DATA2)를 디스플레이 패널의 픽셀들에 입력할 수 있다. 제2 이미지 데이터(DATA2)는 제1 이미지 데이터(DATA1)와 실질적으로 동일한 데이터를 포함할 수 있다. 또한, 제2 수직 주기(VP2)는 제1 수직 주기(VP1)와 실질적으로 동일하고, 제2 수평 주기(HP2)는 제1 수평 주기(HP1)와 실질적으로 동일할 수 있다. 제1 수평 주기(HP1)와 제2 수평 주기(HP2)가 실질적으로 동일하므로, 제1 수직 주기(VP1)와 제2 수직 주기(VP2) 각각의 액티브 기간 역시 서로 동일할 수 있다.
도 7에 도시한 실시예에서, 제1 수평 동기 신호(Hsync1)는 제1 클럭 신호(CLK1)의 클럭 스탑 기간(SP) 동안 비활성화될 수 있다. 클럭 스탑 기간(SP)은 노이즈 감소 등을 위해 프로세서가 제1 클럭 신호(CLK1)의 주파수 등을 변경하기 위한 시간일 수 있다. 반면, 디스플레이 구동 장치 내부에서 생성되는 제2 클럭 신호(CLK2)는 클럭 스탑 기간(SP)을 포함하지 않을 수 있으며, 따라서, 제2 수평 동기 신호(Hsync2)는 제1 수평 동기 신호(Hsync1)가 비활성화되는 동안에도 계속 활성화될 수 있다.
도 8은 본 발명의 일 실시예에 따른 디스플레이 구동 장치의 동작을 설명하기 위한 도면으로, 제2 수평 주기(HP2)가 제1 수평 주기(HP1)보다 긴 실시예에 해당할 수 있다. 프로세서는 제1 수직 동기 신호(Vsync1)와 제1 수평 동기 신호(Hsync1)를 생성하여 제1 이미지 데이터(DATA1)와 함께 디스플레이 구동 장치에 전송할 수 있다. 프로세서는 제1 클럭 신호(CLK1)에 따라 동작할 수 있다.
도 8에 도시한 실시예는 디스플레이 패널의 특성과 동작 조건 등에 의해, 디스플레이 구동 장치에서 필요로 하는 제2 수평 주기(HP2)가, 프로세서에서 송신하는 제1 수평 주기(HP1)보다 큰 경우에 해당할 수 있다. 따라서 디스플레이 구동 장치는 프로세서가 송신하는 제1 수직 동기 신호(Vsync1) 및 제1 수평 동기 신호(Hsync1)를 그대로 이용하지 않으며, 자체적으로 제2 수직 동기 신호(Vsync2)와 제2 수평 동기 신호(Hsync2)를 생성하여 디스플레이 패널을 구동할 수 있다. 제2 수직 동기 신호(Vsync2)와 제2 수평 동기 신호(Hsync2)는 디스플레이 패널의 해상도와 주사율, 프로세서가 송신하는 제1 수직 동기 신호(Vsync1)와 제1 수평 동기 신호, 및 디스플레이 구동 장치 내에서 생성되는 제2 클럭 신호(CLK2)를 이용하여 생성될 수 있다.
일 실시예로, 디스플레이 패널의 주사율은 60Hz일 수 있으며, 그에 따라 제1 수직 동기 신호(Vsync1)의 제1 수직 주기(VP1)와, 제2 수직 동기 신호(Vsync2)의 제2 수직 주기(VP2)는 모두 1/60초, 약 16.7msec 일 수 있다. 즉, 제1 수직 주기(VP1)와 제2 수직 주기(VP2)는 서로 같을 수 있으며, 디스플레이의 주사율에 따라 결정되는 값을 가질 수 있다. 한편, 일 실시예에서, 디스플레이 구동 장치는 제1 수직 동기 신호(Vsync1)를 소정의 지연 시간만큼 딜레이시켜 제2 수직 동기 신호(Vsync2)를 생성할 수도 있다.
제1 수평 주기(HP1)는 제1 수직 동기 신호(Vsync1)에 포함되는 포치 기간 및 액티브 기간, 그리고 디스플레이 패널의 해상도에 의해 결정될 수 있다. 디스플레이 패널의 해상도가 Full-HD이고 제1 수평 동기(HP1)는 6.0us 인 경우, 액티브 기간은 약 11.52msec 이상의 시간으로 설정될 수 있으며, 포치 기간은 5.18mesc 이하의 시간으로 설정될 수 있다.
도 8에 도시한 실시예에서, 디스플레이 구동 장치가 필요로 하는 제2 수평 주기(HP2)는 프로세서에 의해 결정된 제1 수평 주기(HP1)보다 클 수 있다. 디스플레이 구동 장치는, 디스플레이 구동 장치는 내부 클럭 신호인 제2 클럭 신호(CLK2)를 제2 수평 주기(HP2)의 시간동안 카운트함으로써 제2 수평 주기(HP2)를 갖는 제2 수평 동기 신호(Hsync2)를 생성할 수 있다. 일례로, 제2 수평 주기(HP2)가 6.6us 이고 제2 클럭 신호(CLK2)가 100MHz의 주파수를 갖는 경우, 디스플레이 구동 장치는 제2 클럭 신호(CLK2)의 한 주기를 660번 카운트하여 얻은 시간을 제2 수평 주기(HP2)로 판단하고 제2 수평 동기 신호(Hsync2)를 생성할 수 있다.
다만, 상기와 같은 방법은 디스플레이 구동 장치가 필요로 하는 제2 수평 주기(HP2)를 정확하게 계산하기에 적합하지 않을 수 있다. 디스플레이 구동 장치는 소모 전력 증가를 막기 위한 목적 등으로 인해 그 내부에 PLL(Phase Locked Loop) 방식 등을 이용하는 오실레이터를 포함하기가 어려울 수 있으며, 따라서 디스플레이 구동 장치 내에서 생성되는 제2 클럭 신호(CLK2)의 주파수는 상대적으로 큰 변동 폭을 가질 수 있다. 일례로, 제2 클럭 신호(CLK2)의 목표 주파수가 100MHz인 경우, 제2 클럭 신호(CLK2)의 주파수가 최대 ±5%까지 변동할 수도 있으며, 그로 인해 제2 수평 주기(HP2) 역시 최대 ±5%까지 변할 수 있다.
본 발명의 일 실시예에서는 상기와 같은 문제를 해결하기 위해, 제1 수직 주기(VP1)를 제1 수평 동기 신호(Hsync1)로 카운트하여 제1 값을 생성하고, 제2 수직 주기(VP2)를 제2 수평 동기 신호(Hsync2)로 카운트하여 제2 값을 생성할 수 있다. 제2 수직 주기(VP2)가 제1 수직 주기(VP1)와 같은 경우, 제1 수직 주기(VP1)를 제1 수평 동기 신호(Hsync1) 및 제2 수평 동기 신호(Hsync2) 각각으로 카운트하여 제1 값 및 제2 값을 생성할 수 있다. 또한, 디스플레이 구동 장치는 제1 수평 주기(HP1)를 제2 클럭 신호(CLK2)로 카운트하여 제3 값을 생성할 수 있다.
제1 수평 주기(HP1)는 프로세서가 송신한 제1 수평 동기 신호(Hsync1)로부터 알 수 있으며, 제2 수평 주기(HP2)는 디스플레이 패널의 특성과 동작 조건 등에 따라 이미 결정된 값일 수 있다. 예를 들어 제1 수직 주기(VP1)와 제2 수직 주기(VP2)가 모두 16.7msec이고 제1 수평 주기(HP1)가 6.0us, 제2 수평 주기(HP2)가 6.6us 인 경우, 제1 값은 2783일 수 있으며, 제2 값은 2530일 수 있다. 한편, 제2 클럭 신호(CLK2)를 100MHz로 가정하면, 제3 값은 6000일 수 있다. 디스플레이 구동 장치는, 제1 내지 제3 값을 아래의 수학식 2에 대입하여 제2 수평 주기(HP2)를 결정하기 위한 제4 값을 생성할 수 있다.
Figure pat00002
상기 예시에서 계산된 값을 수학식 2에 대입하면, 제4 값은 6600으로 계산될 수 있다. 즉, 디스플레이 구동 장치는 제2 클럭 신호(CLK2)의 주기가 6600 반복되는 시간을 제2 수평 주기(HP2)로 결정할 수 있다. 제2 클럭 신호(CLK2)의 주파수 변동에 따라 계산되는 제4 값은 아래의 표 1과 같을 수 있다.
주파수 주파수 변동 제1 값 제2 값 제3 값 제4 값
105MHz +5% 2783 2530 5714 6285
95MHz -5% 2783 2530 6315 6947
110MHz +10% 2783 2530 5455 6000
90MHz -10% 2783 2530 6667 7333
즉, 본 발명의 일 실시예에서는, 제2 클럭 신호(CLK2)의 주파수 변동이 연산 과정에서 제3 값에 미리 반영될 수 있다. 따라서, 제2 클럭 신호(CLK2)의 주파수 변동에도 불구하고 제2 수평 주기(HP2)를 목표 값인 6.6us로 생성하기 위한 제4 값을 정확히 생성할 수 있다. 제2 클럭 신호(CLK2)의 주파수가 증가하면, 디스플레이 구동 장치가 제2 수평 주기(HP2)를 결정하기 위해 제2 클럭 신호(CLK2)를 카운트하는 횟수인 제4 값이 감소할 수 있다. 반대로 제2 클럭 신호(CLK2)의 주파수가 감소하면, 디스플레이 구동 장치가 제2 수평 주기(HP2)를 결정하기 위해 제2 클럭 신호(CLK2)를 카운트하는 횟수인 제4 값이 증가할 수 있다.
본 발명과 달리 단순히 제2 클럭 신호(CLK2)를 미리 정해진 횟수만큼 카운트하여 제2 수평 주기(HP2)를 결정하는 경우, 제2 클럭 신호(CLK2)의 주파수 변동에 의해 제2 수평 주기(HP2)가 원하는 값으로 결정되지 못할 수 있다. 예를 들어, 디스플레이 구동 장치가 필요로 하는 제2 수평 주기(HP2)가 6.6us 이고 제2 클럭 신호(CLK2)의 주파수가 100MHz인 경우, 단순히 제2 클럭 신호(CLK2)를 6600번 카운트하여 제2 수평 주기(HP2)를 결정할 수 있다. 이때, 제2 클럭 신호(CLK2)의 주파수가 증가하면 제2 수평 주기(HP2)는 감소하고, 제2 클럭 신호(CLK2)의 주파수가 감소하면 제2 수평 주기(HP2)는 증가할 수 있다. 즉, 제2 클럭 신호(CLK2)의 주파수 변동에 의해 제2 수평 주기(HP2)가 함께 변동되어 정확한 목표 값으로 제2 수평 주기(HP2)를 생성하지 못할 수 있다.
본 발명의 일 실시예에서는, 제1 수직 주기(VP1)를 제1 및 제2 수평 동기 신호(Hsync1, Hsync2) 각각으로 카운트한 제1 값과 제2 값, 및 제1 수평 주기(HP1)를 제2 클럭 신호(CLK2)로 카운트한 제3 값을 이용하여, 제2 수평 주기(HP2)를 생성하는 데에 필요한 제2 클럭 신호(CLK2)의 카운트 횟수인 제4 값을 알아낼 수 있다. 제2 클럭 신호(CLK2)의 주파수 변동이 제3 값을 계산하는 과정에서 미리 반영될 수 있으므로, 제2 클럭 신호(CLK2)의 주파수가 변하는 경우에도 정확한 목표 값으로 제2 수평 주기(HP2)를 생성할 수 있다.
도 9 내지 도 11은 본 발명의 일 실시예에 따른 디스플레이 구동 장치에 포함되는 동기 신호 생성부를 설명하기 위해 제공되는 도면들이다.
우선 도 9를 참조하면, 본 발명의 일 실시예에 따른 동기 신호 생성부(200)는 연산부(210), 제1 신호 생성부(220), 제2 신호 생성부(230), 및 신호 선택부(240) 등을 포함할 수 있다. 동기 신호 생성부(200)는 외부의 프로세서로부터 제1 수직 동기 신호(Vsync1) 및 제1 수평 동기 신호(Hsync1)를 입력받을 수 있으며, 제2 수직 동기 신호(Vsync2) 및 제2 수평 동기 신호(Hsync2)를 생성할 수 있다.
연산부(210)는 외부의 프로세서로부터 제1 수직 동기 신호(Vsync1)와 제1 수평 동기 신호(Hsync1)를 입력받고, 소정의 주파수를 갖는 클럭 신호(CLK)를 입력받을 수 있다. 일 실시예에서, 연산부(210)에 입력되는 클럭 신호(CLK)는, 제1 수평 동기 신호(Hsync1)의 주기인 제1 수평 주기(HP1)를 카운트하기 위한 신호일 수 있다. 클럭 신호(CLK)는 디스플레이 구동 장치에 포함되는 내부 오실레이터에 의해 생성되는 신호일 수 있다. 일 실시예에서, 동기 신호 생성부(200)가 생성하고자 하는 제2 수평 주기 신호(Hsync2)의 주기, 즉 제2 수평 주기(HP2)가 연산부(210)에 입력될 수 있다.
제1 신호 생성부(220)와 제2 신호 생성부(230) 각각은 제1 인에이블 신호(EN1)와 제2 인에이블 신호(EN2)에 의해 동작할 수 있다. 예를 들어, 제1 인에이블 신호(EN1)는 제2 수평 주기(HP2)가 제1 수평 주기(HP1)보다 길 때 하이(high) 논리 값을 가질 수 있다. 또한, 제2 인에이블 신호(EN2)는 제2 수평 주기(HP2)가 제1 수평 주기(HP1)보다 짧거나 같을 때 하이 논리 값을 가질 수 있다.
연산부(210)는 제1 수직 동기 신호(Vsync1)의 주기인 제1 수직 주기(VP1)를 제1 수평 주기(HP1) 및 제2 수평 주기(HP2)로 각각 카운트하여 제1 값 및 제2 값을 생성할 수 있다. 또한, 연산부(210)는 제1 수평 주기(HP1)를 클럭 신호(CLK)로 카운트하여 제3 값을 생성할 수 있다. 일 실시예에서, 연산부는 제1 값 내지 제3 값을 이용하여 제4 값을 계산할 수 있으며, 제4 값은 제2 수평 주기(HP2)를 결정하기 위해 클럭 신호(CLK)를 카운트해야 하는 횟수일 수 있다.
연산부(210)는 제4 값을 제1 동기 신호 생성부(220)에 전송할 수 있다. 제1 동기 신호 생성부(220)는 제4 값만큼 클럭 신호(CLK)를 카운트하여 제2 수평 주기(HP2)를 결정하고, 제2 수평 주기(HP2)를 갖는 제2 수평 동기 신호(Hsync2)를 생성할 수 있다. 한편, 제1 동기 신호 생성부(220)는 필요에 따라 제1 수직 동기 신호(Vsync1)를 소정의 지연 시간만큼 딜레이시켜 제2 수직 동기 신호(Vsync2)를 생성할 수 있다.
일 실시예에서, 제1 동기 신호 생성부(220)는 제1 인에이블 신호(EN1)가 하이(high) 논리 값을 가질 때 제2 수직 동기 신호(Vsync2) 및 제2 수평 동기 신호(Hsync2)를 생성할 수 있다. 또한 제1 인에이블 신호(EN1)가 로우(low) 논리 값을 가지면, 제1 동기 신호 생성부(220)는 제1 수직 동기 신호(Vsync1) 및 제1 수평 동기 신호(Hsync1)를 그대로 바이패스(bypass)시킬 수 있다. 즉, 제1 인에이블 신호(EN1)가 로우(low) 논리 값을 가지면, 제1 동기 신호 생성부(220)가 생성하는 제2 수직 동기 신호(Vsync2) 및 제2 수평 동기 신호(Hsync2)는 제1 수직 동기 신호(Vsync1) 및 제1 수평 동기 신호(Hsync1)와 같을 수 있다. 예를 들어 제1 인에이블 신호(EN1)는, 제1 수직 주기(VP1)에 포함되는 포치 기간(porch period)이 소정의 기준 시간보다 길 때 하이 논리 값을 가질 수 있다.
제2 동기 신호 생성부(220)는 제2 인에이블 신호(EN2)가 하이 논리 값을 가질 때 제2 수직 동기 신호(Vsync2)와 제2 수평 동기 신호(Hsync2)를 생성할 수 있다. 일 실시예에서, 제2 수직 동기 신호(Vsync2)는 제1 수직 동기 신호(Vsync1)와 같을 수 있다. 한편, 제2 수평 동기 신호(Hsync2)의 제2 수평 주기(HP2)는, 제1 수평 동기 신호(Hsync1)의 제1 수평 주기(HP1)와 같거나 또는 그보다 작을 수 있다. 일 실시예에서, 제2 수평 동기 신호(Hsync2)는 도 7에 도시한 실시예에서와 같이 제1 수평 동기 신호(Hsync1)와 같은 주기를 갖고, 제1 수평 동기 신호(Hsync1)와 달리 클럭 스탑 기간(SP)에서도 계속 활성화되는 특징을 가질 수 있다.
신호 선택부(240)는 선택 신호(SEL)에 기초하여 제1 신호 생성부(220) 및 제2 신호 생성부(230) 중 어느 하나의 출력을 선택할 수 있다. 일 실시예에서, 선택 신호(SEL)가 제1 논리 값을 가질 때 제1 신호 생성부(220)의 출력이 선택되고, 선택 신호(SEL)가 제2 논리 값을 가질 때 제2 신호 생성부(230)의 출력이 선택될 수 있다. 선택 신호(SEL)는 제1 수직 주기(VP1)에 포함되는 포치 기간이 소정의 기준 시간보다 길 때 제1 논리 값을 갖고, 포치 기간이 상기 기준 시간보다 짧을 때 제2 논리 값을 가질 수 있다.
도 10은 본 발명의 일 실시예에서 동기 신호 생성부에 포함될 수 있는 연산부를 나타낸 도면일 수 있다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 연산부(300)는 제1 카운터(310), 제2 카운터(320), 제3 카운터(330) 및 곱셈기(340) 등을 포함할 수 있다. 제1 카운터(310)는 제1 수직 동기 신호(Vsync1)와 제1 수평 동기 신호(Hsync1)를 입력받으며, 제1 수직 주기(VP1)를 제1 수평 동기 신호(Hsync1)로 카운트하여 제1 값(CNT1)을 생성할 수 있다.
제2 카운터(320)는 제1 수직 동기 신호(Vsync1)와 목표 제2 수평 주기(REF HP2)를 입력받을 수 있다. 제2 카운터(320)는 제1 수직 주기(VP1)를 목표 제2 수평 주기(REF HP2)로 카운트하여 제2 값(CNT2)을 생성할 수 있다. 제3 카운터(330)는 제1 수평 동기 신호(Hsync1)와 소정의 주파수를 갖는 클럭 신호(CLK)를 입력받을 수 있으며, 클럭 신호(CLK)는 디스플레이 구동 장치의 내부 오실레이터에 의해 생성되는 신호일 수 있다. 제3 카운터(330)는 제1 수평 주기(HP1)를 클럭 신호(CLK)로 카운트하여 제3 값(CNT3)을 생성할 수 있다.
일 실시예에서 디스플레이 구동 장치는 제1 수평 주기(HP1)보다 긴 시간 동안, 디스플레이 패널의 픽셀들에 이미지 데이터를 입력할 수 있다. 이 경우, 디스플레이 구동 장치는 제1 수평 주기(HP1)보다 긴 제2 수평 주기(HP2)를 생성하여 픽셀들에 이미지 데이터를 입력하는 충분한 시간을 확보할 수 있다. 제2 수평 주기(HP2)는 곱셈기(340)가 출력하는 제4 값(CNT4)만큼 클럭 신호(CLK)를 카운트하여 결정될 수 있다. 곱셈기(340)는 제1 값 내지 제3 값(CNT1, CNT2, CNT3)을 수학식 2에 대입하여 제4 값(CNT4)을 계산할 수 있다.
일 실시예로 제1 수직 주기(VP1)와 제1 수평 주기(HP1)는 디스플레이 패널의 주사율과 해상도, 및 포치 기간의 길이 등에 의해 결정될 수 있다. 예를 들어 디스플레이 패널의 주사율이 120Hz일 경우, 제1 수직 주기(VP1)는 8.33mesc 일 수 있다. 디스플레이 패널의 해상도가 Full-HD이고 포치 기간이 2.0msec이면, 제1 수평 주기(HP1)는 약 3.3us 일 수 있다. 상기 예시와 함께 목표 제2 수평 주기(REF HP2)가 3.5us인 것을 가정하면, 제1 값(CNT1)은 2525일 수 있으며, 제2 값(CNT2)은 2380 일 수 있다. 한편, 클럭 신호(CLK)의 주파수가 100MHz인 것을 가정하면, 제3 값(CNT3)은 3300으로 계산될 수 있다.
곱셈기(340)는 수학식 2에 제1 값 내지 제3 값(CNT1, CNT2, CNT3)을 대입하여 제4 값(CNT4)을 계산할 수 있다. 수학식 2에 상기 예시에 따른 제1 값 내지 제3 값(CNT1, CNT2, CNT3)을 대입하면, 제4 값(CNT4)은 3501로 계산될 수 있다. 즉, 디스플레이 구동 장치는 클럭 신호(CLK)의 주기를 3501번 카운트하는 동안 경과하는 시간을 제2 수평 주기(HP2)로 결정할 수 있다.
본 발명의 일 실시예에 따르면, 클럭 신호(CLK)로 제1 수평 주기(HP1)를 카운트하여 생성한 제3 값(CNT3)을 이용하여, 제2 수평 주기(HP2)를 생성하기 위한 제4 값(CNT4)을 계산할 수 있다. 따라서, 클럭 신호(CLK)의 주파수 변동이 제4 값(CNT4)에 반영될 수 있으며, 목표 제2 수평 주기(REF HP2)와 실제로 생성되는 제2 수평 주기(HP2) 사이의 편차를 최소화할 수 있다.
도 11은 디스플레이 구동 장치에 포함되는 제3 카운터(400)를 간단하게 나타낸 도면일 수 있다. 제3 카운터(400)는 제1 수평 주기(HP1)를 클럭 신호(CLK)로 카운트하여 제3 값(CNT3)을 생성할 수 있다. 도 11을 참조하면, 제3 카운터(400)는 제1 수평 주기 카운터(410), 제1 필터(420), 제2 필터(430), 덧셈기(440), 지연부(450), 및 평균 계산부(460) 등을 포함할 수 있다.
제1 수평 주기 카운터(410)는 제1 수평 동기 신호(Hsync1) 및 클럭 신호(CLK)를 입력받을 수 있다. 제1 수평 동기 신호(Hsync1)는 디스플레이 구동 장치와 통신 가능하도록 연결되는 프로세서가 전송하는 신호일 수 있으며, 제1 수평 주기(HP1)를 가질 수 있다. 클럭 신호(CLK)는 디스플레이 구동 장치 내부의 오실레이터에 의해 생성되는 신호로서, 소정의 주파수를 가질 수 있다. 제1 수평 주기 카운터(410)는 제1 수평 주기(HP1)를 클럭 신호(CLK)로 카운트하여 카운트값(CNT)을 생성할 수 있다.
제1 필터(420) 및 제2 필터(430) 각각은 카운트값(CNT)을 소정의 제1 기준값 및 제2 기준값과 비교할 수 있다. 일 실시예에서, 제1 필터(420)는 상한 기준인 제1 기준값보다 큰 카운트값(CNT)을 필터링하고, 제2 필터(430)는 하한 기준인 제2 기준값보다 작은 카운트값(CNT)을 필터링할 수 있다. 덧셈기(440)와 지연부(450)는 제1 및 제2 필터(420, 430)를 통과한 카운트값(CNT)의 누적 합산을 계산할 수 있다. 평균 계산부(460)는 덧셈기(440)와 지연부(450)가 계산한 카운트값(CNT)의 누적 합산의 평균을 계산하고, 이를 제3 값(CNT3)으로 출력할 수 있다.
하나의 제1 수평 주기(HP1)만을 클럭 신호(CLK)로 카운트할 경우, 상대적으로 큰 오차가 발생할 수 있다. 본 발명의 일 실시예에 따른 제3 카운터(400)는, 복수 개의 제1 수평 주기(HP1)들을 클럭 신호(CLK)로 카운트하고, 이의 평균 값을 제3 값(CNT3)으로 이용할 수 있다. 또한, 복수 개의 제1 수평 주기(HP1)들을 클럭 신호(CLK)로 카운트하여 생성한 카운트값(CNT) 중에서 제1 기준값보다 크거나 제2 기준값보다 작은 값들을 필터링함으로써, 계산의 오차를 줄일 수 있다.
일 실시예에서, 제1 수평 주기 카운터(410)는 연속적으로 나타나는 1000개의 제1 수평 주기(HP1)들 각각을 클럭 신호(CLK)로 카운트하여 1000개의 카운트값(CNT)들을 생성할 수 있다. 제1 필터(420) 및 제2 필터(430)는 1000개의 카운트값(CNT)들 중에서 제1 기준값보다 크거나, 제2 기준값보다 작은 값들을 필터링할 수 있다. 예를 들어 제1 기준값보다 큰 카운트값(CNT)들이 10개 존재하고, 제2 기준값보다 작은 카운트값(CNT)들이 5개 존재하는 경우, 평균 계산부(460)는 제1 필터(420) 및 제2 필터(430)를 통과한 985개의 카운트값(CNT)들의 합의 평균을 제3 값(CNT3)으로 계산할 수 있다.
도 12 내지 도 14는 본 발명의 일 실시예에 따른 디스플레이 구동 장치의 동작을 설명하기 위해 제공되는 도면들이다. 도 12 내지 도 14에 도시한 실시예들에서, 디스플레이 구동 장치는 외부의 프로세서가 전송하는 제1 수평 동기 신호(Hsync1)와 다른 제2 수평 동기 신호(Hsync2)를 이용하여 디스플레이 패널을 구동할 수 있다. 제2 수평 주기(HP2)는 제1 수평 주기(HP1)보다 길 수 있으며, 따라서 디스플레이 패널의 밝기 편차가 최소화될 수 있다.
먼저 도 12를 참조하면, 디스플레이 구동 장치는 제2 수직 동기 신호(Vsync2)의 한 주기에 한 번씩 제2 수평 주기(HP2)를 계산하여 갱신할 수 있다. 즉 디스플레이 구동 장치는, 하나의 제2 수직 주기(VP2) 동안 수평 주기를 계산하고, 계산한 수평 주기를 다음 제2 수직 주기(VP2) 동안 제2 수평 주기(HP2)로 적용할 수 있다. 한편, 도 12에 도시한 일 실시예에서, 디스플레이 구동 장치의 내부 오실레이터가 생성하는 제2 클럭 신호(CLK2)의 주파수는, 일정하지 않을 수 있다.
도 12를 참조하면, t1과 t2 사이의 제1 연산 시간(501) 동안 계산된 수평 주기(H2)는, 다음 제2 수직 주기(VP2)가 시작되는 t2 이후에 제2 수평 주기(HP2)로 적용될 수 있다. 또한, t2와 t3 사이의 제2 연산 시간(502) 동안 계산된 수평 주기(H3)는, 다음 제2 수직 주기(VP2)가 시작되는 t3 이후에 제2 수평 주기(HP2)로 적용될 수 있다. 따라서, 도 12에 도시한 일 실시예에서는, 제2 수평 주기(HP2)가 갱신되는 시점이, 제2 수직 주기(VP2)의 시작 시점과 일치할 수 있다.
도 12에 도시한 일 실시예와 달리, 수평 주기 계산이 완료된 시점에 바로 제2 수평 주기(HP2)가 새로운 값으로 갱신될 수 있다. 도 13을 참조하면, 제1 연산 시간(503) 동안 계산된 수평 주기(H1)는, 제1 연산 시간(503)이 종료된 시점 t1부터 바로 제2 수평 주기(HP2)로 적용될 수 있다. 또한, 제2 연산 시간(504) 동안 계산된 수평 주기(H2)는 제2 연산 시간(504)이 종료된 시점 t2부터 제2 수평 주기(HP2)로 적용될 수 있다. 따라서, 도 13에 도시한 일 실시예에서는, 제2 수평 주기(HP2)가 갱신되는 시점이 제2 수직 주기(VP2)의 시작 시점과 일치하지 않을 수 있다.
한편 본 발명의 일 실시예에 따른 디스플레이 구동 장치는, 제2 수평 주기(HP2)를 실시간으로 계산할 수 있다. 도 14를 참조하면, 디스플레이 구동 장치는 제1 연산 시간(510) 동안 제2 수평 주기(HP2)를 계산할 수 있다. 제1 연산 시간(510)은 제1 내지 제5 구간들(511-515)을 포함할 수 있다. 제1 구간(511) 동안 계산된 수평 주기(H1-1)는, 제1 구간(511)이 종료됨과 동시에 바로 제2 수평 주기(HP2)로 적용될 수 있다. 마찬가지로 제2 내지 제5 구간(512-515) 각각에서 계산된 수평 주기들(H1-2, H1-3, H1-4, H1-5)은, 제2 내지 제5 구간(512-515) 각각이 종료됨과 동시에 바로 제2 수평 주기(HP2)로 적용될 수 있다. 제5 구간(515)에서 계산된 수평 주기(H1-5)는, 다음 연산 시간인 제2 연산 시간(520)이 시작될 때까지 계속 적용될 수 있다.
도 14에 도시한 일 실시예에 따르면, 도 12 및 도 13에 도시한 실시예들보다 디스플레이 구동 장치의 연산량이 늘어날 수 있다. 반면, 제2 수평 주기(HP2)를 실시간으로 갱신할 수 있으므로, 디스플레이 구동 장치의 내부 오실레이터가 생성하는 제2 클럭 신호(CLK2)의 주파수 변동이 제2 수평 주기(HP2)에 빠르게 반영될 수 있다. 따라서, 제2 클럭 신호(CLK2)의 주파수 변동에 다른 제2 수평 주기(HP2)의 오차를 최소화하고, 그로부터 디스플레이 패널의 밝기 편차를 줄일 수 있다.
도 15 및 도 16은 본 발명의 일 실시예에 따른 디스플레이 구동 장치의 동작을 설명하기 위해 제공되는 도면들이다.
우선 도 15를 참조하면, 프로세서는 제1 수직 주기(VP1)를 갖는 제1 수직 동기 신호(Vsync1)와, 제1 수평 주기(HP1)를 갖는 제1 수평 동기 신호(Hsync1)를 생성하여 제1 이미지 데이터(DATA1)와 함께 디스플레이 구동 장치에 전송할 수 있다. 한편, 디스플레이 구동 장치는 제2 수직 주기(VP2)를 갖는 제2 수직 동기 신호(Vsync2)와 제2 수평 주기(HP2)를 갖는 제2 수평 동기 신호(Hsync2)에 따라 제2 이미지 데이터(DATA2)를 디스플레이 패널의 픽셀들에 입력할 수 있다. 일 실시예에서, 제1 수직 주기(VP1)와 제2 수직 주기(VP2)는 서로 같을 수 있다. 제1 수평 주기(HP1)는 제2 수평 주기(HP2)보다 짧거나, 또는 제2 수평 주기(HP2)와 같을 수 있다.
도 16에 도시한 실시예에서, 제1 수직 주기(VP1)는 제1 수직 백 포치 기간(VBP1)과, 제1 수직 액티브 기간(VACT1) 및 제1 수직 프론트 포치 기간(VFP1)을 포함할 수 있다. 한편, 제2 수직 주기(VP2)는 제2 수직 백 포치 기간(VBP2)과, 제2 수직 액티브 기간(VACT2) 및 제2 수직 프론트 포치 기간(VFP2)을 포함할 수 있다. 제2 수직 백 포치 기간(VBP2)은 제1 수직 백 포치 기간(VBP1)과 같거나, 또는 제1 수직 백 포치 기간(VBP1)보다 길 수 있다. 따라서, 프로세서가 제1 이미지 데이터(DATA1)를 전송하기 시작하는 시점인 t4는, 디스플레이 구동 장치가 제2 이미지 데이터를 픽셀들에 입력하기 시작하는 시점인 t5와 같거나, 또는 t5보다 먼저 도래할 수 있다.
일 실시예에서, 프로세서가 제1 수직 백 포치 기간(VBP1)을 길게 설정하고자 하는 경우, 프로세서가 제1 이미지 데이터(DATA1)를 전송하기 시작하는 시점이, 디스플레이 구동 장치가 제2 이미지 데이터(DATA2)를 픽셀들에 입력하는 시점보다 늦을 수 있다. 이 경우, 정확한 이미지 표시를 위한 데이터가 픽셀들에 입력되지 못 할 수 있다. 따라서, 본 발명의 일 실시예에서, 제1 수직 백 포치 기간(VBP1)이 특정 기준 시간보다 길게 설정될 경우, 디스플레이 구동 장치는 제1 수직 동기 신호(Vsync1)를 소정의 시간만큼 지연시켜 수직 동기 신호로서 생성할 수 있다. 이하, 도 16을 참조하여 설명하기로 한다.
도 16에 도시한 일 실시예에서, 제1 수직 백 포치 기간(VBP1)은 도 15에 도시한 일 실시예보다 길 수 있다. 따라서, 도 15에 도시한 실시예와 마찬가지로, 제1 수직 동기 신호(Vsync1)를 그대로 제2 수직 동기 신호(Vsync2)로서 이용할 경우, 프로세서가 제1 이미지 데이터(DATA1)를 전송하기 시작하는 시점인 t4가, 디스플레이 구동 장치가 제2 이미지 데이터(DATA2)를 픽셀들에 입력하기 시작하는 시점인 t5보다 늦을 수 있다. 따라서, 원하는 이미지가 정확하게 디스플레이 장치에 표시되지 않을 수 있다.
도 16을 참조하면, 제1 수직 백 포치 기간(VBP1)이 소정의 기준 시간보다 긴 경우, 제1 수직 동기 신호(Vsync1)를 일정한 지연 시간 td 만큼 지연시켜 제3 수직 동기 신호(Vsync3)를 생성하고, 제3 수직 동기 신호(Vsync3)에 따라 제2 이미지 데이터(DATA2)를 픽셀들에 입력할 수 있다. 이때, 지연 시간 td와, 제3 수직 동기 신호(Vsync3)에 포함되는 제3 수직 백 포치 기간(VBP3)의 합은, 제1 수직 백 포치 기간(VBP1)보다 길 수 있다. 일 실시예에서, 지연 시간 td는 제1 수직 백 포치 기간(VBP1)과 같을 수도 있다.
일 실시예로 디스플레이 구동 장치는, 제1 수직 백 포치 기간(VBP1)이 디스플레이 구동 장치에서 필요로 하는 수직 백 포치 기간보다 길 때, 제1 수직 동기 신호(Vsync1)를 지연 시간 td 만큼 지연시켜 제3 수직 동기 신호(Vsync3)를 생성할 수 있다. 지연 시간 td를 제1 수직 동기 신호(Vsync1)에 반영하여 제3 수직 동기 신호(Vsync3)를 생성함으로써, 디스플레이 구동 장치가 제3 수직 동기 신호(Vsync3)에 따라 제2 이미지 데이터(DATA2)를 픽셀들에 입력하기 시작하는 시점인 t6은, 프로세서가 제1 이미지 데이터(DATA1)를 디스플레이 구동 장치에 전송하기 시작하는 시점인 t4보다 늦게 도래할 수 있다. 따라서, 프로세서가 제1 수직 백 포치 기간(VBP1)을 충분히 길게 가져가고자 하는 경우에, 디스플레이 장치에서 발생할 수 있는 이미지 표시 오류를 방지할 수 있다.
도 17은 본 발명의 일 실시예에 따른 디스플레이 장치를 포함하는 전자 장치를 나타낸 블록도이다.
도 17을 참조하면, 본 발명의 일 실시예에 따른 전자 장치(1000)는, 디스플레이(1010), 메모리(1020), 통신 모듈(1030), 센서 모듈(1040), 및 프로세서(1050) 등을 포함할 수 있다. 전자 장치(1000)는 스마트폰, 태블릿 PC, 랩톱 컴퓨터 등의 모바일 기기 외에, 텔레비전, 데스크톱 컴퓨터 등을 포함할 수 있다. 디스플레이(1010), 메모리(1020), 통신 모듈(1030), 센서 모듈(1040) 및 프로세서(1050) 등의 구성 요소는 버스(1060)를 통해 서로 통신할 수 있다.
디스플레이(1010)는 디스플레이 구동 장치 및 디스플레이 패널을 포함할 수 있다. 일 실시예에서, 디스플레이 구동 장치는 동작 모드에 따라 프로세서(1050)가 버스(1060)를 통해 전송하는 수직 동기 신호 및 수평 동기 신호를 이용하여 디스플레이 패널을 구동할 수 있다. 디스플레이 구동 장치는 프로세서(1050)가 전송하는 수평 동기 신호보다 긴 주기를 갖는 새로운 수평 동기 신호를 생성하고, 상기 새로운 수평 동기 신호를 이용하여 디스플레이 패널을 구동할 수 있다. 따라서, 이미지 데이터를 디스플레이 패널의 픽셀들에 입력하는 시간을 충분히 확보할 수 있으며, 그로부터 디스플레이(1010)의 밝기 편차를 최소화할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
Vsync1: 제1 수직 동기 신호
Vsync2: 제2 수직 동기 신호
Hsync1: 제1 수평 동기 신호
Hsync2: 제2 수평 동기 신호
VP1: 제1 수직 주기
VP2: 제2 수직 주기
HP1: 제1 수평 주기
HP2: 제1 수평 주기

Claims (10)

  1. 제1 수직 주기를 갖는 제1 수직 동기 신호, 제1 수직 주기보다 짧은 제1 수평 주기를 갖는 제1 수평 동기 신호, 및 이미지 데이터를 입력받는 인터페이스부;
    소정의 주파수를 갖는 클럭 신호를 생성하는 클럭 생성부;
    상기 제1 수직 주기에 포함되는 포치 기간(porch period)이 소정의 기준보다 크면, 상기 제1 수직 동기 신호를 이용하여 제2 수직 동기 신호를 생성하고, 상기 클럭 신호를 이용하여 상기 제1 수평 주기와 다른 제2 수평 주기를 갖는 제2 수평 동기 신호를 생성하는 동기 신호 생성부; 및
    상기 제2 수직 동기 신호와 상기 제2 수평 동기 신호를 입력받아 디스플레이 패널을 구동하는 타이밍 컨트롤러; 를 포함하는 디스플레이 구동 장치.
  2. 제1항에 있어서,
    상기 제1 수직 주기에 포함되는 상기 포치 기간이 상기 기준보다 작으면, 상기 제2 수평 동기 신호는 상기 제1 수평 주기를 갖는 디스플레이 구동 장치.
  3. 제1항에 있어서,
    상기 포치 기간 중 적어도 일부에서, 상기 제1 수평 동기 신호는 비활성화되고 상기 제2 수평 동기 신호는 활성화되는 디스플레이 구동 장치.
  4. 제1항에 있어서,
    상기 제2 수평 주기는 상기 제1 수평 주기보다 긴 디스플레이 구동 장치.
  5. 제1항에 있어서,
    상기 동기 신호 생성부는, 상기 제1 수직 주기를 상기 제1 수평 동기 신호로 카운트하여 제1 값을 생성하고, 상기 제1 수직 주기를 상기 제2 수평 동기 신호로 카운트하여 제2 값을 생성하며, 상기 제1 수평 주기를 상기 클럭 신호로 카운트하여 제3 값을 생성하고,
    상기 제1 내지 제3 값을 이용하여 제2 수평 주기를 결정하는 디스플레이 구동 장치.
  6. 제5항에 있어서,
    상기 동기 신호 생성부는, N개의 상기 제1 수평 주기들을 갖는 시간을 상기 클럭 신호로 카운트한 값을 상기 N으로 나눠서 상기 제3 값을 생성하는 디스플레이 구동 장치.
  7. 제5항에 있어서,
    상기 동기 신호 생성부는, 복수의 상기 제1 수평 주기들 각각을 상기 클럭 신호로 카운트하여 복수의 카운트 값들을 생성하고,
    상기 카운트 값들 중에서 제1 기준값보다 크거나 제2 기준값보다 작은 값들을 제외한 나머지 값들의 평균을 계산하여 상기 제3 값을 생성하는 디스플레이 구동 장치.
  8. 제1항에 있어서,
    상기 동기 신호 생성부는, 상기 제1 수직 동기 신호의 백 포치 기간(back porch period)이 소정의 기준 시간보다 길면, 상기 제1 수직 동기 신호를 소정의 지연 시간만큼 딜레이시켜 상기 제2 수직 동기 신호를 생성하는 디스플레이 구동 장치.
  9. 제1항에 있어서,
    상기 제1 수직 주기의 액티브 기간(active period) 동안 상기 디스플레이 패널에 입력되지 않은 일부의 상기 이미지 데이터를 저장하는 버퍼; 를 더 포함하는 디스플레이 구동 장치.
  10. 제1 수직 주기를 갖는 제1 수직 동기 신호, 제1 수직 주기보다 짧은 제1 수평 주기를 갖는 제1 수평 동기 신호, 및 이미지 데이터를 입력받는 인터페이스부;
    상기 제1 수직 주기를 갖는 제2 수직 동기 신호, 및 상기 제1 수평 주기보다 긴 제2 수평 주기를 갖는 제2 수평 동기 신호를 생성하는 동기 신호 생성부;
    하나의 상기 제1 수직 주기의 액티브 기간(active period) 동안 상기 제2 수평 동기 신호에 응답하여 상기 이미지 데이터를 디스플레이 패널에 입력하는 타이밍 컨트롤러; 및
    상기 액티브 기간 동안 상기 디스플레이 패널에 입력되지 않은 일부의 상기 이미지 데이터를 저장하는 버퍼; 를 포함하는 디스플레이 구동 장치.

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