CN107767826B - 显示驱动器以及显示装置 - Google Patents

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Abstract

本发明涉及显示驱动器以及显示装置。对起因于同步的失败的显示混乱的产生进行抑制。对显示面板进行驱动的显示驱动器具备：同步提取电路，以对从该显示驱动器的外部被供给并且指示垂直同步期间的开始的垂直同步期间开始指示进行响应而生成垂直同步源极信号的方式构成；定时生成电路，对垂直同步源极信号进行响应而生成内部垂直同步信号；以及驱动电路，与内部垂直同步信号同步地对显示面板进行驱动。定时生成电路以对垂直同步源极信号的有效进行响应而使内部垂直同步信号有效的方式构成。同步提取电路以在检测到垂直同步期间开始指示时使垂直同步源极信号有效的方式构成，并且，以如下方式构成：在垂直同步源极信号的前次的有效之后，根据规定时间的经过，使垂直同步源极信号有效。

Description

显示驱动器以及显示装置
技术领域
本发明涉及显示驱动器以及显示装置，特别是涉及显示驱动器以及显示装置的同步（例如，垂直同步和水平同步）用的技术。
背景技术
在显示装置（例如，液晶显示装置、OLED（organic light emitting diode：有机发光二极管）显示装置）中，一般地，要求同步的确立，更具体地，要求垂直同步和水平同步的确立。确立垂直同步和水平同步的最传统的方法是使用垂直同步信号和水平同步信号的方法。在其架构中，利用垂直同步信号指示垂直同步期间的开始，利用水平同步信号指示水平同步信号的开始。例如，关于面板显示装置，向对显示面板进行驱动的显示驱动器供给垂直同步信号和水平同步信号，该显示驱动器与垂直同步信号和水平同步信号同步地进行工作，由此，确立垂直同步和水平同步。
在近年来的显示装置中，为了指示垂直同步期间和水平同步期间的开始，常常采用向该显示驱动器发送特定的数据包的架构。例如，MIPI DSI（Mobile IndustryProcessor Interface Display Serial Interface：移动行业处理器接口 显示串行接口）是采用这样的架构的典型的标准。在MIPI DSI中，Vsync数据包（Vsync packet）被规定为指示垂直同步期间的开始的数据包，Hsync数据包（Hsync packet）被规定为指示水平同步期间的开始的数据包。在本申请中有时将指示垂直同步期间的开始的数据包称作垂直同步数据包，在本申请中有时将指示水平同步期间的开始的数据包称作水平同步数据包。在最典型的结构中，在显示驱动器的内部根据垂直同步数据包生成内部垂直同步信号，根据水平同步数据包生成内部水平同步信号。显示驱动器的各电路与所生成的内部垂直同步信号和内部水平同步信号同步地进行工作。
在这样的架构中存在能够减少信号线的数量的优点。在供给垂直同步信号和水平同步信号的结构中，需要用于供给垂直同步信号和水平同步信号的专用的信号线，信号线的数量增大。代替垂直同步信号和水平同步信号，将表示垂直同步期间和水平同步期间的开始定时的垂直同步数据包和水平同步数据包通过数据接口传送，由此，没有设置专用的信号线的必要性，能够减少信号线的数量。
在显示装置中的同步的确立中可能产生的问题之一是当噪声被施加于与同步的确立相关的信号线时，存在妨碍同步的确立的可能性。
例如，图1是示出在采用使用水平同步数据包确立水平同步的架构的显示装置、更具体地使用了依照MIPI DSI的串行接口的显示装置中利用通道#i传送水平同步数据包的情况下的工作的一例的时序图。
在水平同步期间的开始时向显示驱动器传送水平同步数据包。在显示装置正常地工作的情况下，当向显示驱动器供给水平同步数据包时，在显示驱动器的内部，与该水平同步数据包同步地使内部水平同步信号有效。显示驱动器的各电路响应于内部水平同步信号的有效而进行规定的工作。
可是，例如当由于高电压的噪声被施加于通道#i而使显示驱动器在水平同步数据包的接收中失败时，不使内部水平同步信号在适当的定时有效，妨碍了水平同步的确立。对于垂直同步数据包也是同样的。当显示驱动器在垂直同步数据包的接收中失败时，妨碍了垂直同步的确立。
当垂直同步数据包和/或水平同步数据包的接收失败、垂直同步和/或水平同步的确立被妨碍时，有时在显示于显示面板的图像中产生混乱。图2示出在垂直同步和水平同步的确立失败时的显示画面的一例。在图像数据数据包的接收失败的情况下，图像的混乱被限定于与接收失败的图像数据数据包对应的像素，但是，存在垂直同步数据包和/或水平同步数据包的接收的失败的影响波及到显示画面的整体的情况，不优选。
对于使用垂直同步信号、水平同步信号确立垂直同步和水平同步的构架也是同样的。当噪声被施加于供给垂直同步信号、水平同步信号的信号线时，存在垂直同步和水平同步的确立失败的情况。
如根据以上所理解的那样，为了对起因于同步的确立的失败的显示混乱的产生进行抑制而存在技术上的需求。
再有，关于与命令对应的垂直同步信号的生成，例如，在日本特开2014-115391号公报中被公开。
现有技术文献
专利文献
专利文献1：日本特开2014-115391号公报。
发明内容
发明要解决的课题
因此，本发明的目的之一在于对起因于同步的确立的失败的显示混乱的产生进行抑制。本领域技术人员能够根据下述的公开理解本发明的其它目的。
用于解决课题的方案
在本发明的一个观点中，对显示面板进行驱动的显示驱动器具备：同步提取电路，以对从该显示驱动器的外部被供给并且指示垂直同步期间的开始的垂直同步期间开始指示进行响应而生成垂直同步源极信号的方式构成；定时生成电路，对垂直同步源极信号进行响应而生成内部垂直同步信号；以及驱动电路，与内部垂直同步信号同步地对显示面板进行驱动。定时生成电路以对垂直同步源极信号的有效进行响应而使内部垂直同步信号有效的方式构成。同步提取电路以在检测到垂直同步期间开始指示时使垂直同步源极信号有效的方式构成，并且，以如下方式构成：在垂直同步源极信号的前次的有效之后，在经过了规定时间的情况下，即使在未检测到垂直同步期间开始指示的情况下，也使垂直同步源极信号有效。
在本发明的其它的观点中，对显示面板进行驱动的显示驱动器具备：同步提取电路，以对从该显示驱动器的外部被供给并且指示水平同步期间的开始的水平同步期间开始指示进行响应而生成水平同步源极信号的方式构成；定时生成电路，对水平同步源极信号进行响应而生成内部水平同步信号；以及驱动电路，与内部水平同步信号同步地对显示面板进行驱动。定时生成电路以对水平同步源极信号的有效进行响应而使内部水平同步信号有效的方式构成。同步提取电路以在检测到水平同步期间开始指示时使水平同步源极信号有效的方式构成，并且，以如下方式构成：在水平同步源极信号的前次的有效之后，根据规定时间的经过，使水平同步源极信号有效。
像这样构成的显示驱动器适合用于显示装置。
发明的效果
根据本发明，能够抑制起因于同步的失败的显示混乱的产生。
附图说明
图1是示出在使用了依照MIPI DSI的串行接口的显示系统中传送水平同步数据包的情况下的工作的一例的时序图。
图2示出在垂直同步和水平同步的确立失败时的显示画面的一例。
图3是概略地示出一个实施方式的显示装置的结构的框图。
图4是概略地示出本实施方式的显示驱动器IC的结构的框图。
图5是示出本实施方式的从主机向显示驱动器IC的通信中的数据流的格式的图。
图6是示出本实施方式的垂直同步/水平同步提取电路的垂直同步源极信号生成部的结构的框图。
图7是示出本实施方式的垂直同步/水平同步提取电路的水平同步源极信号生成部的结构的框图。
图8是示出本实施方式的垂直同步源极信号生成部的工作的时序图。
图9是示出本实施方式的水平同步源极信号生成部的工作的时序图。
具体实施方式
以下，一边参照附图一边对实施方式进行说明。需要注意的是，在以下的说明中同一或者对应的结构要素利用同一或者对应的参照符号进行参照。
图3是概略地示出一个实施方式的显示装置10的结构的框图。显示装置10被构成为液晶显示装置，具备LCD（liquid crystal display：液晶显示器）面板1和显示驱动器IC2。显示装置10以如下方式构成：从主机3接收图像数据和控制数据，根据所接收的图像数据和控制数据将图像显示于LCD面板1。
LCD面板1具备显示区域4和栅极驱动器电路5。在显示区域4配置有多个栅极线6、多个源极线7、以及多个像素8。像素8被配置为矩阵，各像素8被设置在对应的栅极线6和源极线7交叉的位置。栅极驱动器电路5根据从显示驱动器IC2接收的控制信号对栅极线6进行驱动。在本实施方式中，在显示区域4的左右设置有一对栅极驱动器电路5。栅极驱动器电路5利用CoG（Circuit-on-Glass）技术而被集成化于LCD面板1。
显示驱动器IC2根据从主机3接收的图像数据和控制数据对LCD面板1的源极线7进行驱动。显示驱动器IC2进一步对栅极驱动器电路5供给栅极控制信号，对栅极驱动器电路5进行控制。
图4是概略地示出本实施方式的显示驱动器IC2的结构的框图。在本实施方式中，利用依照MIPI DSI的串行接口进行显示驱动器IC2和主机3之间的通信。更具体地，在本实施方式中，利用时钟通道和4个数据通道即通道#0～#3连接显示驱动器IC2和主机3。时钟通道是为了从主机3向显示驱动器IC2供给差动时钟信号而使用的，通道#0～#3是为了从主机3向显示驱动器IC2发送差动数据信号而使用的。
图5是示出本实施方式的从主机3向显示驱动器IC2的通信中的数据流的格式的图。各帧期间（垂直同步期间）包含VSA行（vertical sync active lines：垂直同步激活行）、VBP行（vertical back porch lines：垂直后沿行）、VACT行（video active lines：视频激活行）、以及VFP行（vertical front porch lines：垂直前沿行）。在各帧期间开始时，从主机3向显示驱动器IC2发送垂直同步数据包31（即，Vsync数据包），在各行（各水平同步期间）开始时，从主机3向显示驱动器IC2发送水平同步数据包32（即，Hsync数据包）。在本实施方式中，垂直同步数据包31被用作指示各帧期间即垂直同步期间的开始的垂直同步期间开始指示，水平同步数据包32被用作指示各行即水平同步期间的开始的水平同步期间开始指示。
返回到图4，显示驱动器IC2具备接收器电路11、通道控制接口电路12、系统接口电路13、显示存储器14、源极驱动器电路15、面板接口电路16、定时生成电路17、寄存器电路18、以及振荡电路19。
接收器电路11具备接收器21、时钟生成电路22、接收器230～233、以及解串器240～243。接收器21将从主机3经由时钟通道发送的差动时钟信号变换为单端的时钟信号。时钟生成电路22根据从接收器21输出的时钟信号生成在接收器电路11中使用的点时钟信号（未图示）以及由通道控制接口电路12使用的字节时钟信号CLK_byte。
接收器230～233分别将从主机3经由通道#0～#3发送的差动数据信号变换为单端信号。解串器240～243与点时钟信号同步地进行工作，对分别从接收器230～233接收的单端信号进行解串行（deserialize）。在本实施方式中，解串器240～243以8位的数据宽度将解串行后的数据输出。
通道控制接口电路12与字节时钟信号CLK_byte同步地从解串器240～243接收数据，对所接收的数据进行统合，生成接收数据列DRCV。接收数据列DRCV被供给到系统接口电路13。
系统接口电路13利用数据翻译器25对在接收数据列DRCV中包含的数据的内容进行识别，对在接收数据列DRCV中包含的各种数据（例如，图像数据（表示LCD面板1的各像素8的灰度的数据）、在显示驱动器IC2的控制中使用的命令、参数）进行与数据的种类对应的各种处理。例如，系统接口电路13将接收数据列DRCV中的图像数据转送到显示存储器14，此外，将在显示驱动器IC2的控制中使用的命令以及参数经由总线20转送到定时生成电路17或者寄存器电路18。
显示存储器14将从系统接口电路13接收的图像数据暂时保存，并转送到源极驱动器电路15。
源极驱动器电路15根据从显示存储器14接收的图像数据对LCD面板1的源极线7进行驱动。
面板接口电路16生成向LCD面板1的栅极驱动器电路5供给的栅极控制信号。
定时生成电路17根据从系统接口电路13和寄存器电路18接收的命令和参数进行在显示驱动器IC2中包含的各电路的工作定时的控制。更具体地，定时生成电路17生成在显示驱动器IC2的内部使用的内部垂直同步信号和内部水平同步信号。上述的源极驱动器电路15和面板接口电路16与所生成的内部垂直同步信号和内部水平同步信号同步地进行工作。即，源极驱动器电路15与内部垂直同步信号和内部水平同步信号同步地驱动LCD面板1的源极线7，面板接口电路16与内部垂直同步信号和内部水平同步信号同步地生成栅极控制信号。
寄存器电路18保持在显示驱动器IC2的控制中使用的命令和参数。
振荡电路19产生在显示驱动器IC2的内部使用的时钟信号。
在本实施方式的显示驱动器IC2中，在显示驱动器IC2的内部使用的内部垂直同步信号和内部水平同步信号与从主机3发送的垂直同步期间开始指示和水平同步期间开始指示同步地被生成，更具体地，与从主机3发送的垂直同步数据包和水平同步数据包同步地被生成。详细地，垂直同步数据包和水平同步数据包使用通道#0～#3的任一个从主机3被发送到显示驱动器IC2。当垂直同步数据包被显示驱动器IC2正常地接收时，由定时生成电路17使内部垂直同步信号有效，当水平同步数据包被显示驱动器IC2正常地接收时，由定时生成电路17使内部水平同步信号有效。
为了进行这样的工作，在本实施方式中，系统接口电路13包含垂直同步/水平同步提取电路26。垂直同步/水平同步提取电路26具有检测从主机3发送的垂直同步期间开始指示和水平同步期间开始指示的功能、检测在本实施方式中包含于接收数据列DRCV的垂直同步数据包和水平同步数据包的功能，生成垂直同步源极信号VSYNC_SRC和水平同步源极信号HSYNC_SRC。垂直同步源极信号VSYNC_SRC和水平同步源极信号HSYNC_SRC分别是在定时生成电路17的内部垂直同步信号和内部水平同步信号的生成中使用的信号。垂直同步/水平同步提取电路26当检测到垂直同步期间开始指示时、即当在接收数据列DRCV中检测到垂直同步数据包时，使垂直同步源极信号VSYNC_SRC有效。此外，垂直同步/水平同步提取电路26当检测到水平同步期间开始指示时、即当在接收数据列DRCV中检测到水平同步数据包时，使水平同步源极信号HSYNC_SRC有效。当垂直同步源极信号VSYNC_SRC有效时，定时生成电路17使内部垂直同步信号有效，当水平同步源极信号HSYNC_SRC有效时，定时生成电路17使内部水平同步信号有效。
此处，在本实施方式中，垂直同步/水平同步提取电路26以如下方式构成：即使在期待垂直同步数据包被发送到显示驱动器IC2的期间显示驱动器IC2未接收到垂直同步数据包的情况下，也在垂直同步源极信号VSYNC_SRC的前次的有效之后，在经过了规定时间时，使垂直同步源极信号VSYNC_SRC有效。同样地，垂直同步/水平同步提取电路26以如下方式构成：即使在期待水平同步数据包被发送到显示驱动器IC2的期间显示驱动器IC2未接收到水平同步数据包的情况下，也在水平同步源极信号HSYNC_SRC的前次的有效之后，在经过了规定时间时，使水平同步源极信号HSYNC_SRC有效。
利用垂直同步/水平同步提取电路26的这样的工作，在本实施方式的显示驱动器IC2中，即使垂直同步数据包或者水平同步数据包的接收暂时失败，也能够抑制显示混乱的产生。在以下，对垂直同步/水平同步提取电路26的结构以及工作的细节进行说明。
图6、图7是示出本实施方式的垂直同步/水平同步提取电路26的结构的一例的框图。垂直同步/水平同步提取电路26具备垂直同步/水平同步数据包检测部41、垂直同步源极信号生成部42V、以及水平同步源极信号生成部42H。再有，垂直同步源极信号生成部42V的结构在图6中图示出，水平同步源极信号生成部42H的结构在图7中图示出。
垂直同步/水平同步数据包检测部41以检测垂直同步数据包和水平同步数据包的方式构成，根据检测结果生成垂直同步数据包检测信号VSYNC_DTC和水平同步数据包检测信号HSYNC_DTC。详细地，垂直同步/水平同步数据包检测部41当在接收数据列DRCV中检测到垂直同步数据包时使垂直同步数据包检测信号VSYNC_DTC有效，当在接收数据列DRCV中检测到水平同步数据包时使水平同步数据包检测信号HSYNC_DTC有效。
垂直同步源极信号生成部42V根据垂直同步数据包检测信号VSYNC_DTC生成垂直同步源极信号VSYNC_SRC。详细地，如图6所图示的那样，垂直同步源极信号生成部42V具备垂直同步模拟信号生成部43V和逻辑电路部44V。
垂直同步模拟信号生成部43V具备计数器51V，根据计数器51V保持的计数值Count生成垂直同步模拟信号。详细地，除了计数器51V之外，垂直同步模拟信号生成部43V还具备上限值寄存器52V、下限值寄存器53V、比较器54V、模拟信号产生器55V、与门56V、期待值寄存器57V、以及减法器58V。
计数器51V从振荡电路19接收时钟信号CLK，与所接收的时钟信号CLK同步地进行计数工作。在本实施方式中，计数器51V进行使计数值Count递增（每次增加1）的工作。向计数器51V的复位端子输入与门56V的输出信号，向计数器51V的设置端子输入从模拟信号产生器55V输出的垂直同步模拟信号。此外，向计数器51V的数据端子输入从减法器58V输出的设定值DATA_SET。当使复位端子有效时，计数器51V的计数值Count被复位成规定的复位值（典型地是“0”）。此外，当使设置端子有效时，计数器51V的计数值Count被设置成设定值DATA_SET。
上限值寄存器52V保持规定的上限值。如后述那样，在上限值寄存器52V中保持的上限值表示在计数器51V进行计数工作时使垂直同步模拟信号有效的计数值Count的值。
下限值寄存器53V保持规定的下限值。如后述那样，在下限值寄存器53V中保持的下限值表示在计数器51V进行计数工作时将垂直同步源极信号VSYNC_SRC的有效禁止的计数值Count的值的范围。在下限值寄存器53V中保持的下限值比在上限值寄存器52V中保持的上限值小。
比较器54V将计数器51V的计数值Count与在上限值寄存器52V中保持的上限值以及在下限值寄存器53V中保持的下限值进行比较，根据其比较结果生成使能信号Enable1、Enable2。此处，使能信号Enable1是许可垂直同步源极信号VSYNC_SRC的有效的信号，使能信号Enable2是许可垂直同步模拟信号的有效的信号。
详细地，比较器54V在计数值Count比在下限值寄存器53V中保持的下限值小的情况下使使能信号Enable1、Enable2这二者无效。此外，比较器54V当计数值Count被递增而达到在下限值寄存器53V中保持的下限值时使使能信号Enable1有效。此时，使能信号Enable2被维持在无效的状态。当计数值Count进一步被递增而达到在上限值寄存器52V中保持的上限值时，使使能信号Enable2在一定期间有效。在使使能信号Enable2在一定期间有效之后，比较器54V使使能信号Enable1、Enable2无效。
模拟信号产生器55V根据从比较器54V接收的使能信号Enable2生成垂直同步模拟信号。详细地，当使使能信号Enable2有效时，模拟信号产生器55V使垂直同步模拟信号在一定期间有效。
关于与门56V，向一个输入输入垂直同步数据包检测信号VSYNC_DTC，向另一个输入输入使能信号Enable1。与门56V输出表示垂直同步数据包检测信号VSYNC_DTC和使能信号Enable1的逻辑积的输出信号。如上述那样，与门56V的输出信号被用于计数器51V的复位。
期待值寄存器57V保持与1帧期间（1个垂直同步期间）的被期待的长度对应的值、即期待值。
减法器58V算出从在上限值寄存器52V中保持的上限值减去在期待值寄存器57V中保持的期待值而得到的值，作为应该在计数器51V中设定的设定值DATA_SET。
再有，优选显示驱动器IC2以如下方式构成：能够从外部（例如，从主机3）改写在上限值寄存器52V中设定的上限值。例如，当从主机3向显示驱动器IC2发送记述了应该在上限值寄存器52V中设定的上限值的数据包时，该数据包作为接收数据列DRCV被从通道控制接口电路12发送到系统接口电路13。在该数据包中记述的上限值被写入到上限值寄存器52V中。同样地，优选显示驱动器IC2以如下方式构成：能够从外部（例如，从主机3）改写在下限值寄存器53V中设定的下限值和在期待值寄存器57V中设定的期待值。
逻辑电路部44V根据从垂直同步/水平同步数据包检测部41接收的垂直同步数据包检测信号VSYNC_DTC、从比较器54V接收的使能信号Enable1、以及从模拟信号产生器55V接收的垂直同步模拟信号生成应该向定时生成电路17供给的垂直同步源极信号VSYNC_SRC。
详细地，逻辑电路部44V具备与门61V和或门62V。将从垂直同步/水平同步数据包检测部41接收的垂直同步数据包检测信号VSYNC_DTC输入到与门61V的一个输入，将从比较器54V接收的使能信号Enable1输入到与门61V的另一个输入。与门61V的输出信号被输入到或门62V的一个输入。将从垂直同步模拟信号生成部43V接收的垂直同步模拟信号输入到或门62V的另一个输入。
像这样构成的逻辑电路部44V如以下那样工作。
（1）当在使使能信号Enable1有效的状态下使垂直同步数据包检测信号VSYNC_DTC有效时，逻辑电路部44V使垂直同步源极信号VSYNC_SRC有效。
（2）当使垂直同步模拟信号有效时，逻辑电路部44V使垂直同步源极信号VSYNC_SRC有效。
此处，需要注意的是，在使使能信号Enable1有效的状态下，即使使垂直同步数据包检测信号VSYNC_DTC有效，也不使垂直同步源极信号VSYNC_SRC有效。
参照图7，关于水平同步源极信号生成部42H，除了代替垂直同步数据包检测信号VSYNC_DTC而输入水平同步数据包检测信号HSYNC_DTC并且根据水平同步数据包检测信号HSYNC_DTC生成水平同步源极信号HSYNC_SRC之外，与垂直同步源极信号生成部42V具有同样的结构，同样地进行工作。
水平同步源极信号生成部42H具备水平同步模拟信号生成部43H和逻辑电路部44H。水平同步模拟信号生成部43H具备计数器51H，根据计数器51H保持的计数值Count生成水平同步模拟信号。水平同步模拟信号生成部43H的结构与垂直同步模拟信号生成部43V相同，除了计数器51H之外，还具备上限值寄存器52H、下限值寄存器53H、比较器54H、模拟信号产生器55H、与门56H、期待值寄存器57H、以及减法器58H。
逻辑电路部44H根据从垂直同步/水平同步数据包检测部41接收的水平同步数据包检测信号HSYNC_DTC、从比较器54H接收的使能信号Enable1、以及从模拟信号产生器55H接收的水平同步模拟信号生成应该向定时生成电路17供给的水平同步源极信号HSYNC_SRC。逻辑电路部44H的结构与垂直同步源极信号生成部42V的逻辑电路部44V相同，具备与门61H和或门62H。
优选显示驱动器IC2以如下方式构成：能够从外部（例如，从主机3）改写在上限值寄存器52H中设定的上限值。同样地，优选显示驱动器IC2以如下方式构成：能够从外部（例如，从主机3）改写在下限值寄存器53H中设定的下限值和在期待值寄存器57H中设定的期待值。
从垂直同步源极信号生成部42V的逻辑电路部44V输出的垂直同步源极信号VSYNC_SRC和从水平同步源极信号生成部42H的逻辑电路部44H输出的水平同步源极信号HSYNC_SRC被供给到定时生成电路17。定时生成电路17具备内部同步信号生成电路45。内部同步信号生成电路45根据垂直同步源极信号VSYNC_SRC和水平同步源极信号HSYNC_SRC生成内部垂直同步信号VSYNC_INT和内部水平同步信号HSYNC_INT。内部同步信号生成电路45根据垂直同步源极信号VSYNC_SRC的有效使内部垂直同步信号VSYNC_INT有效，根据水平同步源极信号HSYNC_SRC的有效使内部水平同步信号HSYNC_INT有效。
由定时生成电路17的内部同步信号生成电路45生成的内部垂直同步信号VSYNC_INT和内部水平同步信号HSYNC_INT被用于显示驱动器IC2的各电路的工作定时的控制、例如源极驱动器电路15和面板接口电路16的工作定时的控制。源极驱动器电路15与内部垂直同步信号VSYNC_INT和内部水平同步信号HSYNC_INT的有效同步地对源极线7进行驱动。面板接口电路16与内部垂直同步信号VSYNC_INT和内部水平同步信号HSYNC_INT的有效同步地生成应该向栅极驱动器电路5供给的源极控制信号。
接着，详细地对本实施方式的显示驱动器IC2的工作、特别是垂直同步/水平同步提取电路26的工作进行说明。
图8、图9是示出本实施方式的垂直同步/水平同步提取电路26的工作的时序图。更具体地，图8示出垂直同步/水平同步提取电路26的垂直同步源极信号生成部42V的工作，图9示出水平同步源极信号生成部42H的工作。在以下，首先对垂直同步源极信号生成部42V的工作进行说明。
图8示出3个帧期间#m～#（m+2）的垂直同步源极信号生成部42V的工作。图8中的帧期间#m～#（m+2）（垂直同步期间#m～#（m+2））是将主机3向显示驱动器IC2发送垂直同步数据包的时刻作为基准而被定义的。在以下，对在帧期间#（m+1）以及其以前的帧期间中在开始时显示驱动器IC2正常地接收垂直同步数据包、另一方面在帧期间#（m+2）中显示驱动器IC2不能正常地接收垂直同步数据包的情况下的垂直同步源极信号生成部42V的工作进行说明。
在帧期间#m的开始时，当由显示驱动器IC2正常地接收垂直同步数据包时，由垂直同步/水平同步数据包检测部41检测垂直同步数据包，使垂直同步数据包检测信号VSYNC_DTC有效。当使垂直同步数据包检测信号VSYNC_DTC有效时，由逻辑电路部44V也使垂直同步源极信号VSYNC_SRC有效。需要注意的是，如根据后面的说明所理解的那样，在在前的帧期间中由显示驱动器IC2正常地接收了垂直同步数据包的情况下，在各帧期间的开始时，使使能信号Enable1有效。
在定时生成电路17中，与垂直同步源极信号VSYNC_SRC的有效同步地，由内部同步信号生成电路45使内部垂直同步信号VSYNC_INT有效。在本实施方式中，在垂直同步源极信号VSYNC_SRC的有效之后，延迟规定时间地使内部垂直同步信号VSYNC_INT有效。
另一方面，当使垂直同步数据包检测信号VSYNC_DTC有效时，使计数器51V的复位端子有效，计数器51V被复位成规定的复位值（典型地是“0”）（此处也需要注意的是使使能信号Enable1有效）。当计数器51V被复位时，由于计数器51V的计数值比在下限值寄存器53V中保持的下限值小，所以，由比较器54V使使能信号Enable1无效。由于使能信号Enable1无效，所以，由逻辑电路部44V也使垂直同步源极信号VSYNC_SRC无效。
之后，将计数器51V的计数值递增。在计数器51V的计数值达到在下限值寄存器53V中保持的下限值之前，使能信号Enable1被维持为无效。由于使能信号Enable1被维持为无效，所以，即使由于错误工作而识别为垂直同步/水平同步数据包检测部41检测到了垂直同步数据包而使垂直同步数据包检测信号VSYNC_DTC有效，也不使垂直同步源极信号VSYNC_SRC有效，而维持在无效的状态。为了提高显示驱动器IC2的工作的可靠性，这样的工作是有效的。
当将计数器51V的计数值递增、计数器51V的计数值达到在下限值寄存器53V中保持的下限值时，由比较器54V使使能信号Enable1有效。由此，垂直同步源极信号生成部42V被设定为在以后检测到垂直同步数据包时使垂直同步源极信号VSYNC_SRC有效的状态。
之后，在帧期间#（m+1）的开始时，当由显示驱动器IC2正常地接收垂直同步数据包时，由垂直同步/水平同步数据包检测部41检测垂直同步数据包，执行与帧期间#m的开始时同样的工作。详细地，由垂直同步/水平同步数据包检测部41使垂直同步数据包检测信号VSYNC_DTC有效，由逻辑电路部44V也使垂直同步源极信号VSYNC_SRC有效。在定时生成电路17中，在垂直同步源极信号VSYNC_SRC的有效之后，延迟规定时间地使内部垂直同步信号VSYNC_INT有效。进一步，根据垂直同步数据包检测信号VSYNC_DTC的有效，使计数器51V的复位端子有效，计数器51V被复位。当计数器51V被复位时，使使能信号Enable1无效，进一步，由逻辑电路部44V也使垂直同步源极信号VSYNC_SRC无效。
之后，将计数器51V的计数值递增。当计数器51V的计数值达到在下限值寄存器53V中保持的下限值时，使使能信号Enable1有效。
此处，假设在与帧期间#（m+1）相连续的帧期间#（m+2）的开始时显示驱动器IC2在垂直同步数据包的接收中失败。在此情况下，在帧期间#（m+2）的开始时不使垂直同步数据包检测信号VSYNC_DTC有效，继续进行计数器51V的计数值的递增。
当计数器51V的计数值达到在上限值寄存器52V中保持的上限值时，由比较器54V使使能信号Enable2有效。根据使能信号Enable2的有效，模拟信号产生器55V使垂直同步模拟信号有效。由于垂直同步模拟信号有效，所以，使从或门62V输出的垂直同步源极信号VSYNC_SRC有效。其结果是，从垂直同步源极信号VSYNC_SRC的有效开始延迟规定时间地使内部垂直同步信号VSYNC_INT有效。
根据这样的工作，在使前次的垂直同步源极信号VSYNC_SRC有效后，当经过与在上限值寄存器52V中设定的上限值对应的时间时，即使垂直同步数据包未被正常地接收，也使垂直同步源极信号VSYNC_SRC有效，进一步，使内部垂直同步信号VSYNC_INT有效。根据这样的工作，即使垂直同步数据包由于噪声等的原因不能被正常地接收，也使内部垂直同步信号VSYNC_INT有效，因此，能够抑制图像的混乱。
应该注意的是，在垂直同步数据包的接收失败的帧期间#（m+2）中，当与垂直同步数据包的接收成功的帧期间#m、#（m+1）相比较时，使垂直同步源极信号VSYNC_SRC相对延迟地有效。因此，在帧期间#（m+2）中，应该将从使垂直同步源极信号VSYNC_SRC有效起到使使能信号Enable1有效为止的时间设定得短。此外，在帧期间#（m+2）中，也应该将从使垂直同步源极信号VSYNC_SRC有效起到在帧期间#（m+2）的接下来的帧期间中垂直同步数据包的接收失败的情况下使垂直同步模拟信号（或者使能信号Enable2）有效为止的时间设定得短。
鉴于上述情况，在本实施方式中，计数器51V根据垂直同步模拟信号的有效而被设定为设定值DATA_SET。在计数器51V使计数值Count递增的本实施方式中，设定值DATA_SET被设定为比复位值（典型地是“0”）大的值。根据这样的设定，即使在垂直同步数据包的接收失败的帧期间中垂直同步源极信号VSYNC_SRC的有效延迟，也能够在适当的定时使使能信号Enable1和垂直同步模拟信号（或者使能信号Enable2）有效。
在本实施方式中，从在上限值寄存器52V中设定的上限值减去在期待值寄存器57V中设定的期待值而算出设定值DATA_SET。在期待值寄存器57V中，与被期待的帧期间的长度对应的值被设定为期待值。由于在上限值寄存器52V中设定的上限值与从在某个帧期间中正常地接收垂直同步数据包起到在接下来的帧期间中垂直同步数据包的接收失败时使垂直同步模拟信号（或者使能信号Enable2）有效为止的时间对应，所以，作为结果，设定值DATA_SET被设定为对在垂直同步数据包的接收失败的帧期间中的垂直同步源极信号VSYNC_SRC的有效的延迟进行补偿那样的值。
但是，设定值DATA_SET不限于从在上限值寄存器52V中设定的上限值减去在期待值寄存器57V中设定的期待值而得到的值。例如，也可以无条件地将设定值DATA_SET设定为固定的特定值。
再有，计数器51V也可以以将计数值Count递减（例如，每次减小1）的方式构成。在此情况下，比较器54V以如下方式构成：在计数值Count减小而达到在上限值寄存器52V中设定的上限值时使使能信号Enable1有效，之后，在垂直同步数据包未被正常地接收而达到在下限值寄存器53V中设定的下限值时使垂直同步模拟信号（以及使能信号Enable2）有效。通过对在下限值寄存器53V中设定的下限值加上在期待值寄存器57V中设定的期待值，从而，算出设定值DATA_SET。在此情况下，设定值DATA_SET也不限于对在下限值寄存器53V中设定的下限值加上在期待值寄存器57V中设定的期待值而得到的值。例如，也可以无条件地将设定值DATA_SET设定为固定的特定值。在计数器51V将计数值Count递减的情况下也变更比较器54V的工作，由此，垂直同步源极信号生成部42V与计数器51V将计数值Count递增的情况同样地工作。
参照图9，关于水平同步源极信号生成部42H的工作，除了代替垂直同步数据包检测信号VSYNC_DTC而输入水平同步数据包检测信号HSYNC_DTC并且根据水平同步数据包检测信号HSYNC_DTC生成水平同步源极信号HSYNC_SRC之外，与垂直同步源极信号生成部42V的工作相同。
图9示出3个水平同步期间#n～#（n+2）的水平同步源极信号生成部42H的工作。图9中的水平同步期间#n～#（n+2）是将主机3向显示驱动器IC2发送水平同步数据包的时刻作为基准而被定义的。在以下，对在水平同步期间#（n+1）以及其以前的水平同步期间中在开始时显示驱动器IC2正常地接收水平同步数据包、另一方面在水平同步期间#（n+2）中显示驱动器IC2不能正常地接收水平同步数据包的情况下的水平同步源极信号生成部42H的工作进行说明。
在水平同步期间#n的开始时，当由显示驱动器IC2正常地接收水平同步数据包时，由垂直同步/水平同步数据包检测部41检测水平同步数据包，使水平同步数据包检测信号HSYNC_DTC有效。当使水平同步数据包检测信号HSYNC_DTC有效时，由逻辑电路部44H也使水平同步源极信号HSYNC_SRC有效。需要注意的是，如根据后面的说明所理解的那样，在在前的水平同步期间中由显示驱动器IC2正常地接收了水平同步数据包的情况下，在各水平同步期间的开始时，使使能信号Enable1有效。
在定时生成电路17中，与水平同步源极信号HSYNC_SRC的有效同步地，由内部同步信号生成电路45使内部水平同步信号HSYNC_INT有效。在本实施方式中，在水平同步源极信号HSYNC_SRC的有效之后，延迟规定时间地使内部水平同步信号HSYNC_INT有效。
另一方面，当使水平同步数据包检测信号HSYNC_DTC有效时，使计数器51H的复位端子有效，计数器51H被复位成规定的复位值（典型地是“0”）（此处也需要注意的是使使能信号Enable1有效）。当计数器51H被复位时，由于计数器51H的计数值比在下限值寄存器53H中保持的下限值小，所以，由比较器54H使使能信号Enable1无效。由于使能信号Enable1无效，所以，由逻辑电路部44H也使水平同步源极信号HSYNC_SRC无效。
之后，将计数器51H的计数值递增。在计数器51H的计数值达到在下限值寄存器53H中保持的下限值之前，使能信号Enable1被维持为无效。由于使能信号Enable1被维持为无效，所以，即使由于错误工作而识别为垂直同步/水平同步数据包检测部41检测到了水平同步数据包而使水平同步数据包检测信号HSYNC_DTC有效，水平同步源极信号HSYNC_SRC也被维持在无效的状态。为了提高显示驱动器IC2的工作的可靠性，这样的工作是有效的。
当将计数器51H的计数值递增、计数器51H的计数值达到在下限值寄存器53H中保持的下限值时，由比较器54H使使能信号Enable1有效。由此，水平同步源极信号生成部42H被设定为在以后检测到水平同步数据包时使水平同步源极信号HSYNC_SRC有效的状态。
之后，在水平同步期间#（n+1）的开始时，当由显示驱动器IC2正常地接收水平同步数据包时，由垂直同步/水平同步数据包检测部41检测水平同步数据包，执行与水平同步期间#n的开始时同样的工作。详细地，由垂直同步/水平同步数据包检测部41使水平同步数据包检测信号HSYNC_DTC有效，由逻辑电路部44H也使水平同步源极信号HSYNC_SRC有效。在定时生成电路17中，在水平同步源极信号HSYNC_SRC的有效之后，延迟规定时间地使内部水平同步信号HSYNC_INT有效。进一步，根据水平同步数据包检测信号HSYNC_DTC的有效，使计数器51H的复位端子有效，计数器51H被复位。当计数器51H被复位时，使使能信号Enable1无效，进一步，由逻辑电路部44H也使水平同步源极信号HSYNC_SRC无效。
之后，将计数器51H的计数值递增。当计数器51H的计数值达到在下限值寄存器53H中保持的下限值时，使使能信号Enable1有效。
此处，假设在与水平同步期间#（n+1）相连续的水平同步期间#（n+2）的开始时显示驱动器IC2不能够接收水平同步数据包。在此情况下，在水平同步期间#（n+2）的开始时不使水平同步数据包检测信号HSYNC_DTC有效，继续进行计数器51H的计数值的递增。
当计数器51H的计数值达到在上限值寄存器52H中保持的上限值时，由比较器54H使使能信号Enable2有效。根据使能信号Enable2的有效，模拟信号产生器55H使水平同步模拟信号有效。由于水平同步模拟信号有效，所以，使从或门62H输出的水平同步源极信号HSYNC_SRC有效。其结果是，从水平同步源极信号HSYNC_SRC的有效开始延迟规定时间地使内部水平同步信号HSYNC_INT有效。
根据这样的工作，在使前次的水平同步源极信号HSYNC_SRC有效后，当经过与在上限值寄存器52H中设定的上限值对应的时间时，即使水平同步数据包未被正常地接收，也使水平同步源极信号HSYNC_SRC有效，进一步，使内部水平同步信号HSYNC_INT有效。根据这样的工作，即使水平同步数据包由于噪声等的原因不能被正常地接收，也使内部水平同步信号HSYNC_INT有效，因此，能够抑制图像的混乱。
在水平同步数据包的接收失败的水平同步期间#（n+2）中，当与水平同步数据包的接收成功的水平同步期间#n、#（n+1）相比较时，使水平同步源极信号HSYNC_SRC相对延迟地有效。因此，在水平同步期间#（n+2）中，应该将从使水平同步源极信号HSYNC_SRC有效起到使使能信号Enable1有效为止的时间设定得短。此外，在水平同步期间#（n+2）中，也应该将从使水平同步源极信号HSYNC_SRC有效起到在水平同步期间#（n+2）的接下来的水平同步期间中水平同步数据包的接收失败的情况下使水平同步模拟信号（或者使能信号Enable2）有效为止的时间设定得短。
鉴于上述情况，在本实施方式中，计数器51H根据水平同步模拟信号的有效而被设定为设定值DATA_SET。在计数器51H使计数值Count递增的本实施方式中，设定值DATA_SET被设定为比复位值（典型地是“0”）大的值。根据这样的设定，即使在水平同步数据包的接收失败的水平同步期间中水平同步源极信号HSYNC_SRC的有效延迟，也能够在适当的定时使使能信号Enable1和水平同步模拟信号（或者使能信号Enable2）有效。
在本实施方式中，从在上限值寄存器52H中设定的上限值减去在期待值寄存器57H中设定的期待值而算出设定值DATA_SET。在期待值寄存器57H中，与被期待的水平同步期间的长度对应的值被设定为期待值。由于在上限值寄存器52H中设定的上限值与从在某个水平同步期间中正常地接收水平同步数据包起到在接下来的水平同步期间中水平同步数据包的接收失败时使水平同步模拟信号（或者使能信号Enable2）有效为止的时间对应，所以，作为结果，设定值DATA_SET被设定为对水平同步数据包的接收失败的水平同步期间的有效的延迟进行补偿那样的值。
但是，设定值DATA_SET不限于从在上限值寄存器52H中设定的上限值减去在期待值寄存器57H中设定的期待值而得到的值。例如，也可以无条件地将设定值DATA_SET设定为固定的特定值。
再有，计数器51H也可以以将计数值Count递减（例如，每次减小1）的方式构成。在此情况下，比较器54H以如下方式构成：在计数值Count减小而达到在上限值寄存器52H中设定的上限值时使使能信号Enable1有效，之后，在水平同步数据包未被正常地接收而达到在下限值寄存器53H中设定的下限值时使水平同步模拟信号（以及使能信号Enable2）有效。通过对在下限值寄存器53H中设定的下限值加上在期待值寄存器57H中设定的期待值，从而，算出设定值DATA_SET。在此情况下，设定值DATA_SET也不限于对在下限值寄存器53H中设定的下限值加上在期待值寄存器57H中设定的期待值而得到的值。例如，也可以无条件地将设定值DATA_SET设定为固定的特定值。在计数器51H将计数值Count递减的情况下也变更比较器54H的工作，由此，水平同步源极信号生成部42H与计数器51H将计数值Count递增的情况同样地工作。
如以上说明的那样，在本实施方式中，在期待将垂直同步数据包发送到显示驱动器IC2的期间显示驱动器IC2未接收到垂直同步数据包的情况下，也在垂直同步源极信号VSYNC_SRC的前次的有效后，在经过规定时间时使垂直同步源极信号VSYNC_SRC有效。同样地，在期待将水平同步数据包发送到显示驱动器IC2的期间显示驱动器IC2未接收到水平同步数据包的情况下，也在水平同步源极信号HSYNC_SRC的前次的有效后，在经过规定时间时使水平同步源极信号HSYNC_SRC有效。利用这样的工作，在本实施方式的显示驱动器IC2中，即使垂直同步数据包或者水平同步数据包的接收暂时失败，也能够抑制显示混乱的产生。
在以上，具体地记述了本发明的实施方式，但是，不能够解释为本发明限定于上述的实施方式。对于本领域技术人员来说，能够将本发明与各种变更一起实施是显而易见的。
例如，在上述的实施方式中，以显示装置10在LCD面板1显示图像的方式构成，但是，本发明也能够应用于以在其它的显示面板（例如，OLED（organic light emittingdiode：有机发光二极管）显示面板）显示图像的方式构成的显示装置。
此外，在上述的实施方式中记述了与垂直同步数据包的接收失败的情况和水平同步数据包的接收失败的情况这二者对应的垂直同步/水平同步提取电路26的结构，但是，垂直同步/水平同步提取电路26以仅与一种情况对应的方式构成也可。例如，在垂直同步/水平同步提取电路26以仅与垂直同步数据包的接收失败对应的方式构成的情况下，不设置水平同步源极信号生成部42H，水平同步数据包检测信号HSYNC_DTC直接被用作水平同步源极信号HSYNC_SRC。此外，在垂直同步/水平同步提取电路26以仅与水平同步数据包的接收失败对应的方式构成的情况下，不设置垂直同步源极信号生成部42V，垂直同步数据包检测信号VSYNC_DTC直接被用作垂直同步源极信号VSYNC_SRC。
此外，在上述中公开了垂直同步数据包被用作指示垂直同步期间的开始的垂直同步期间开始指示的实施方式，但是，将从主机3向显示驱动器IC2供给的外部垂直同步信号用作垂直同步期间开始指示也可。在此情况下，显示驱动器IC2的各电路（例如，垂直同步/水平同步提取电路26）在检测到外部垂直同步信号的有效的情况下进行在上述的实施方式中检测到垂直同步数据包的接收的情况下的工作。
同样地，在上述中公开了水平同步数据包被用作指示水平同步期间的开始的水平同步期间开始指示的实施方式，但是，将从主机3向显示驱动器IC2供给的外部水平同步信号用作水平同步期间开始指示也可。在此情况下，显示驱动器IC2的各电路（例如，垂直同步/水平同步提取电路26）在检测到外部水平同步信号的有效的情况下进行在上述的实施方式中检测到水平同步数据包的接收的情况下的工作。
根据这样的结构，即使噪声被施加于供给垂直同步信号、水平同步信号的信号线而使垂直同步和水平同步的确立失败，也能够抑制显示混乱的产生。
附图标记的说明
1：LCD面板
2：显示驱动器IC
3：主机
4：显示区域
5：栅极驱动器电路
6：栅极线
7：源极线
8：像素
10：显示装置
11：接收器电路
12：通道控制接口电路
13：系统接口电路
14：显示存储器
15：源极驱动器电路
16：面板接口电路
17：定时生成电路
18：寄存器电路
19：振荡电路
20：总线
21：接收器
22：时钟生成电路
230～233：接收器
240～243：解串器
25：数据翻译器
26：垂直同步/水平同步提取电路
31：垂直同步数据包
32：水平同步数据包
41：垂直同步/水平同步数据包检测部
42H：水平同步源极信号生成部
42V：垂直同步源极信号生成部
43H：水平同步模拟信号生成部
43V：垂直同步模拟信号生成部
44V、44H：逻辑电路部
45：内部同步信号生成电路
51V、51H：计数器
52V、52H：上限值寄存器
53V、53H：下限值寄存器
54V、54H：比较器
55V、55H：模拟信号产生器
56V、56H：与门
57V、57H：期待值寄存器
58V、58H：减法器
61V、61H：与门
62V、62H：或门。

Claims (19)

1.一种对显示面板进行驱动的显示驱动器，包括：
同步提取电路，配置成响应于指示垂直同步期间的开始的垂直同步期间开始指示而生成垂直同步源极信号，所述垂直同步期间开始指示从该显示驱动器的外部被供给；
定时生成电路，配置成响应于所述垂直同步源极信号而生成内部垂直同步信号；以及
驱动电路，配置成与所述内部垂直同步信号同步地对所述显示面板进行驱动，
其中所述定时生成电路还配置成响应于所述垂直同步源极信号的有效而使所述内部垂直同步信号有效，
其中所述同步提取电路还配置成在检测到所述垂直同步期间开始指示时使所述垂直同步源极信号有效，并且，
其中所述同步提取电路还配置成在所述垂直同步源极信号的前次的有效之后，在经过了规定时间的情况下，使所述垂直同步源极信号有效。
2.根据权利要求1所述的显示驱动器，其中，所述同步提取电路包括：
垂直同步期间开始指示检测部，配置成检测所述垂直同步期间开始指示而生成垂直同步期间开始指示检测信号；
垂直同步模拟信号生成部，包括进行计数工作的计数器，所述垂直同步模拟信号生成部配置成响应于所述计数器保持的计数值而生成垂直同步模拟信号；以及
逻辑电路部，配置成响应于所述垂直同步期间开始指示检测信号和所述垂直同步模拟信号而生成所述垂直同步源极信号。
3.根据权利要求2所述的显示驱动器，其中，
所述垂直同步期间开始指示检测部配置成当检测到所述垂直同步期间开始指示时，使所述垂直同步期间开始指示检测信号有效，
其中所述计数器配置成使所述计数值递增，
其中所述垂直同步模拟信号生成部还配置成响应于所述计数值达到规定的上限值而使所述垂直同步模拟信号有效，
其中所述逻辑电路部还配置成响应于所述垂直同步期间开始指示检测信号的有效和所述垂直同步模拟信号的有效而使所述垂直同步源极信号有效，
其中所述计数器配置成响应于所述垂直同步期间开始指示检测信号的有效而被复位到规定的复位值，并且，
其中所述计数器还配置成响应于所述垂直同步模拟信号的有效而将所述计数值设置成比所述复位值更大的规定值。
4.根据权利要求3所述的显示驱动器，其中，
所述逻辑电路部在所述计数值未达到规定的下限值的情况下，不使所述垂直同步源极信号有效。
5.根据权利要求2所述的显示驱动器，其中，
所述垂直同步期间开始指示检测部配置成当检测到所述垂直同步期间开始指示时，使所述垂直同步期间开始指示检测信号有效，
其中所述计数器还配置成使所述计数值递减，
其中所述垂直同步模拟信号生成部还配置成响应于所述计数值达到规定的下限值而使所述垂直同步模拟信号有效，
其中所述逻辑电路部还配置成响应于所述垂直同步期间开始指示检测信号的有效和所述垂直同步模拟信号的有效而使所述垂直同步源极信号有效，
其中所述计数器还配置成响应于所述垂直同步期间开始指示检测信号的有效而被复位成规定的复位值，并且，
其中所述计数器还配置成响应于所述垂直同步模拟信号的有效而将所述计数值设置成比所述复位值更小的规定值。
6.根据权利要求5所述的显示驱动器，其中，
所述逻辑电路部在所述计数值未达到规定的上限值的情况下，不使所述垂直同步源极信号有效。
7.根据权利要求3所述的显示驱动器，其中，
进一步包括配置成保持所述上限值的上限值寄存器。
8.根据权利要求7所述的显示驱动器，其中，
在所述上限值寄存器中保持的所述上限值被从该显示驱动器的外部改写。
9.根据权利要求1所述的显示驱动器，其中，
所述垂直同步期间开始指示包括被供给到该显示驱动器的垂直同步数据包。
10.根据权利要求1所述的显示驱动器，其中，
所述同步提取电路还配置成响应于指示水平同步期间的开始的水平同步期间开始指示而生成水平同步源极信号，所述水平同步期间开始指示从该显示驱动器的外部被供给，
其中所述定时生成电路还配置成响应于所述水平同步源极信号而生成内部水平同步信号，
其中所述驱动电路还配置成与所述内部水平同步信号同步地对所述显示面板进行驱动，
其中所述定时生成电路还配置成响应于所述水平同步源极信号的有效而使所述内部水平同步信号有效，
其中所述同步提取电路还配置成在检测到所述水平同步期间开始指示时使所述水平同步源极信号有效，并且，
其中所述同步提取电路还配置成在所述水平同步源极信号的前次的有效之后，在经过了规定时间的情况下，使所述水平同步源极信号有效。
11.一种对显示面板进行驱动的显示驱动器，包括：
同步提取电路，配置成响应于指示水平同步期间的开始的水平同步期间开始指示而生成水平同步源极信号，所述水平同步期间开始指示从该显示驱动器的外部被供给；
定时生成电路，配置成响应于所述水平同步源极信号而生成内部水平同步信号；以及
驱动电路，配置成与所述内部水平同步信号同步地对所述显示面板进行驱动，
其中所述定时生成电路还配置成响应于所述水平同步源极信号的有效而使所述内部水平同步信号有效，
其中所述同步提取电路还配置成在检测到所述水平同步期间开始指示时使所述水平同步源极信号有效，并且，
其中所述同步提取电路还配置成在所述水平同步源极信号的前次的有效之后，在经过了规定时间的情况下，使所述水平同步源极信号有效。
12.根据权利要求11所述的显示驱动器，其中所述同步提取电路包括：
水平同步期间开始指示检测部，配置成检测所述水平同步期间开始指示而生成水平同步期间开始指示检测信号；
水平同步模拟信号生成部，包括进行计数工作的计数器，并且配置成响应于所述计数器保持的计数值而生成水平同步模拟信号；以及
逻辑电路部，配置成响应于所述水平同步期间开始指示检测信号和所述水平同步模拟信号而生成所述水平同步源极信号。
13.根据权利要求12所述的显示驱动器，其中，
所述水平同步期间开始指示检测部配置成当检测到所述水平同步期间开始指示时，使所述水平同步期间开始指示检测信号有效，
其中所述计数器配置成使所述计数值递增，
其中所述水平同步模拟信号生成部还配置成响应于所述计数值达到规定的上限值而使所述水平同步模拟信号有效，
其中所述逻辑电路部还配置成响应于所述水平同步期间开始指示检测信号的有效和所述水平同步模拟信号的有效而使所述水平同步源极信号有效，
其中所述计数器还配置成响应于所述水平同步期间开始指示检测信号的有效而被复位成规定的复位值，并且，
其中所述计数器还配置成响应于所述水平同步模拟信号的有效而将所述计数值设置成比所述复位值更大的规定值。
14.根据权利要求13所述的显示驱动器，其中，
所述逻辑电路部在所述计数值未达到规定的下限值的情况下，不使所述水平同步源极信号有效。
15.根据权利要求12所述的显示驱动器，其中，
所述水平同步期间开始指示检测部还配置成当检测到所述水平同步期间开始指示时，使所述水平同步期间开始指示检测信号有效，
其中所述计数器还配置成使所述计数值递减，
其中所述水平同步模拟信号生成部还配置成响应于所述计数值达到规定的下限值而使所述水平同步模拟信号有效，
其中所述逻辑电路部还配置成响应于所述水平同步期间开始指示检测信号的有效和所述水平同步模拟信号的有效而使所述水平同步源极信号有效，
其中所述计数器还配置成响应于所述水平同步期间开始指示检测信号的有效而被复位成规定的复位值，并且，
其中所述计数器还配置成响应于所述水平同步模拟信号的有效而将所述计数值设置成比所述复位值更小的规定值。
16.根据权利要求15所述的显示驱动器，其中，
所述逻辑电路部在所述计数值未达到规定的上限值的情况下，不使所述水平同步源极信号有效。
17.根据权利要求11所述的显示驱动器，其中，
所述水平同步期间开始指示包括被供给到该显示驱动器的水平同步数据包。
18.一种显示装置，包括：
显示驱动器；以及
显示面板；
其中所述显示驱动器包括：
同步提取电路，配置成响应于指示垂直同步期间的开始的垂直同步期间开始指示而生成垂直同步源极信号，所述垂直同步期间开始指示从该显示驱动器的外部被供给；
定时生成电路，配置成响应于所述垂直同步源极信号而生成内部垂直同步信号；以及
驱动电路，配置成与所述内部垂直同步信号同步地对所述显示面板进行驱动，
其中所述定时生成电路还配置成响应于所述垂直同步源极信号的有效而使所述内部垂直同步信号有效，
其中所述同步提取电路还配置成在检测到所述垂直同步期间开始指示时使所述垂直同步源极信号有效，并且，
其中所述同步提取电路还配置成在所述垂直同步源极信号的前次的有效之后，在经过了规定时间的情况下，使所述垂直同步源极信号有效。
19.根据权利要求18所述的显示装置，
其中所述同步提取电路还配置成响应于指示水平同步期间的开始的水平同步期间开始指示而生成水平同步源极信号，所述水平同步期间开始指示从该显示驱动器的外部被供给，
其中所述定时生成电路还配置成响应于所述水平同步源极信号而生成内部水平同步信号，
其中所述驱动电路还配置成与所述内部水平同步信号同步地对所述显示面板进行驱动，
其中所述定时生成电路还配置成响应于所述水平同步源极信号的有效而使所述内部水平同步信号有效，
其中所述同步提取电路还配置成在检测到所述水平同步期间开始指示时使所述水平同步源极信号有效，并且，
其中所述同步提取电路还配置成在所述水平同步源极信号的前次的有效之后，在经过了规定时间的情况下，使所述水平同步源极信号有效。
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