JPH06232738A - 同期パルス発生回路 - Google Patents
同期パルス発生回路Info
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- JPH06232738A JPH06232738A JP5016086A JP1608693A JPH06232738A JP H06232738 A JPH06232738 A JP H06232738A JP 5016086 A JP5016086 A JP 5016086A JP 1608693 A JP1608693 A JP 1608693A JP H06232738 A JPH06232738 A JP H06232738A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising
- H04N5/126—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising whereby the synchronisation signal indirectly commands a frequency generator
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- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/46—Receiver circuitry for the reception of television signals according to analogue transmission standards for receiving on more than one standard at will
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Synchronizing For Television (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【目的】 外付け部品が不要で高精度な同期パルスを生
成することができる同期パルス発生回路を得る。 【構成】 同期信号Ｓ６０１を同期抜け補正部６００で
処理し、補正済同期信号Ｓ６００を得る。同期クロック
発生部７００は、補正済同期信号Ｓ６００に高精度に同
期した同期クロックＳ７００を生成する。この同期クロ
ックＳ７００を同期パルス発生部８００でカウント処理
することにより、同期信号Ｓ６０１に高精度に同期した
同期信号Ｓ８００を得る。 【効果】 特に、マルチシンクタイプのディスプレイモ
ニタの偏向系で用いるＨＤパルスの生成に適した同期パ
ルス発生回路が実現できる。
成することができる同期パルス発生回路を得る。 【構成】 同期信号Ｓ６０１を同期抜け補正部６００で
処理し、補正済同期信号Ｓ６００を得る。同期クロック
発生部７００は、補正済同期信号Ｓ６００に高精度に同
期した同期クロックＳ７００を生成する。この同期クロ
ックＳ７００を同期パルス発生部８００でカウント処理
することにより、同期信号Ｓ６０１に高精度に同期した
同期信号Ｓ８００を得る。 【効果】 特に、マルチシンクタイプのディスプレイモ
ニタの偏向系で用いるＨＤパルスの生成に適した同期パ
ルス発生回路が実現できる。
Description
【０００１】
【産業上の利用分野】この発明は、ディスプレイモニ
タ、特にマルチシンクタイプのディスプレイモニタの偏
向系で用いる同期パルス（ＨＤパルス）を生成するのに
適した同期パルス発生回路に関する。
タ、特にマルチシンクタイプのディスプレイモニタの偏
向系で用いる同期パルス（ＨＤパルス）を生成するのに
適した同期パルス発生回路に関する。
【０００２】
【従来の技術】マルチシンクタイプのディスプレイモニ
タは、その偏向系において、水平同期信号に同期し、１
水平周期の約２分の１のパルス幅を有し、かつ水平同期
信号から約１水平周期遅延した、いわゆるＨＤパルスを
必要とすることが知られている。このＨＤパルスについ
ては、次のような様々な制約がある。
タは、その偏向系において、水平同期信号に同期し、１
水平周期の約２分の１のパルス幅を有し、かつ水平同期
信号から約１水平周期遅延した、いわゆるＨＤパルスを
必要とすることが知られている。このＨＤパルスについ
ては、次のような様々な制約がある。
【０００３】まず第１に、ＨＤパルスのパルス幅および
遅延量は、水平同期信号の周期に応じた最適値に設定す
る必要があるので、ＨＤパルスのパルス幅および遅延量
は変更可能でなければならない。
遅延量は、水平同期信号の周期に応じた最適値に設定す
る必要があるので、ＨＤパルスのパルス幅および遅延量
は変更可能でなければならない。
【０００４】第２に、ＨＤパルスは、水平同期信号に対
し極めて高い同期精度を必要とする。同期精度が低い
と、画質の劣化が発生するので望ましくない。
し極めて高い同期精度を必要とする。同期精度が低い
と、画質の劣化が発生するので望ましくない。
【０００５】第３に、マルチシンクタイプのディスプレ
イモニタでは必ず水平同期信号の乱れ（ノイズや同期信
号の欠落）が発生するが、その場合でも、ＨＤパルスに
は乱れが発生してはならない。ＨＤパルスが乱れると、
ディスプレイモニタのドライブトランジスタを破壊して
しまうことがある。このことを以下に説明する。
イモニタでは必ず水平同期信号の乱れ（ノイズや同期信
号の欠落）が発生するが、その場合でも、ＨＤパルスに
は乱れが発生してはならない。ＨＤパルスが乱れると、
ディスプレイモニタのドライブトランジスタを破壊して
しまうことがある。このことを以下に説明する。
【０００６】図３８は、マルチシンクタイプのディスプ
レイモニタの水平ドライブ回路を示す回路図である。Ｈ
Ｄパルスは、ドライブトランジスタのベースに入力され
る。ここで、図３９に示すように、時刻ｔ１においてＨ
Ｄパルスの周波数ｆH が急低下したとする。この時、ド
ライブトランジスタのコレクタ電圧ＶC は、ＶC1から一
旦急上昇し、その後ＶC2まで低下する。一方、電源電圧
ＶD は、ＶD1からＶD2へなだらかに低下する。そのた
め、時刻ｔ１の直後において、ドライブトランジスタに
は過負荷がかかり、場合によってはドライブトランジス
タは破壊にまで至ることがある。
レイモニタの水平ドライブ回路を示す回路図である。Ｈ
Ｄパルスは、ドライブトランジスタのベースに入力され
る。ここで、図３９に示すように、時刻ｔ１においてＨ
Ｄパルスの周波数ｆH が急低下したとする。この時、ド
ライブトランジスタのコレクタ電圧ＶC は、ＶC1から一
旦急上昇し、その後ＶC2まで低下する。一方、電源電圧
ＶD は、ＶD1からＶD2へなだらかに低下する。そのた
め、時刻ｔ１の直後において、ドライブトランジスタに
は過負荷がかかり、場合によってはドライブトランジス
タは破壊にまで至ることがある。
【０００７】したがって、水平同期信号入力の急変に対
し、ＨＤパルスは急変してはならない。特に、水平同期
信号の欠落に対し、ＨＤパルスの欠落を生じさせないこ
とが重要である。
し、ＨＤパルスは急変してはならない。特に、水平同期
信号の欠落に対し、ＨＤパルスの欠落を生じさせないこ
とが重要である。
【０００８】図４０は、ＨＤパルスの発生などに用いら
れる、従来の同期パルス発生回路を示す回路図である。
図４０において、水平同期信号などの同期信号は、同期
入力端子５０１から入力され、ＰＬＬ回路５０２の一方
入力に与えられる。ＰＬＬ回路５０２の出力５０３は、
ＰＬＬ回路５０２の他方入力にフィードバックされ、ま
た、のこぎり波発生回路５０４にも入力される。のこぎ
り波発生回路５０４の出力５０５は、電圧比較器５０６
の正入力に入力される。電圧比較器５０６の負入力に
は、基準電圧Ｖ１が与えられており、電圧比較器５０６
は、のこぎり波出力５０５と基準電圧Ｖ１との電圧比較
を行う。電圧比較器５０６の出力５０７は、別ののこぎ
り波発生回路５０８に入力される。のこぎり波発生回路
５０８の出力５０９は、電圧比較器５１０の正入力に入
力される。電圧比較器５１０の負入力には基準電圧Ｖ２
が与えられており、電圧比較器５１０は、のこぎり波出
力５０９と基準電圧Ｖ２との電圧比較を行う。電圧比較
器５１０の出力は、同期パルス（ＨＤパルス）として、
同期パルス出力端子５１１に与えられる。
れる、従来の同期パルス発生回路を示す回路図である。
図４０において、水平同期信号などの同期信号は、同期
入力端子５０１から入力され、ＰＬＬ回路５０２の一方
入力に与えられる。ＰＬＬ回路５０２の出力５０３は、
ＰＬＬ回路５０２の他方入力にフィードバックされ、ま
た、のこぎり波発生回路５０４にも入力される。のこぎ
り波発生回路５０４の出力５０５は、電圧比較器５０６
の正入力に入力される。電圧比較器５０６の負入力に
は、基準電圧Ｖ１が与えられており、電圧比較器５０６
は、のこぎり波出力５０５と基準電圧Ｖ１との電圧比較
を行う。電圧比較器５０６の出力５０７は、別ののこぎ
り波発生回路５０８に入力される。のこぎり波発生回路
５０８の出力５０９は、電圧比較器５１０の正入力に入
力される。電圧比較器５１０の負入力には基準電圧Ｖ２
が与えられており、電圧比較器５１０は、のこぎり波出
力５０９と基準電圧Ｖ２との電圧比較を行う。電圧比較
器５１０の出力は、同期パルス（ＨＤパルス）として、
同期パルス出力端子５１１に与えられる。
【０００９】図４１は、図４０の同期パルス発生回路の
動作を示すタイミングチャートである。以下、図４１を
参照しつつ、図４０の回路の動作を説明する。
動作を示すタイミングチャートである。以下、図４１を
参照しつつ、図４０の回路の動作を説明する。
【００１０】同期入力５０１の立上がりとＰＬＬ出力５
０３の立上がりにおいて位相ロックするよう、ＰＬＬ回
路５０２は、デューティーサイクル約５０％で発振す
る。ＰＬＬ回路５０２の位相ロックの周波数範囲は、外
付けの抵抗ＲとコンデンサＣにより決定される。ＰＬＬ
出力５０３に同期して、のこぎり波発生回路５０４か
ら、のこぎり波５０５が出力される。電圧比較器５０６
において、のこぎり波５０５と基準電圧Ｖ１とが電圧比
較され、その結果として電圧比較出力５０７が導出され
る。ここで、同期入力５０１に対しｔ１の遅延量が与え
られたパルスが、電圧比較出力５０７として得られたこ
とになる。この遅延量ｔ１は、基準電圧Ｖ１を変化させ
ることにより容易に変更可能である。
０３の立上がりにおいて位相ロックするよう、ＰＬＬ回
路５０２は、デューティーサイクル約５０％で発振す
る。ＰＬＬ回路５０２の位相ロックの周波数範囲は、外
付けの抵抗ＲとコンデンサＣにより決定される。ＰＬＬ
出力５０３に同期して、のこぎり波発生回路５０４か
ら、のこぎり波５０５が出力される。電圧比較器５０６
において、のこぎり波５０５と基準電圧Ｖ１とが電圧比
較され、その結果として電圧比較出力５０７が導出され
る。ここで、同期入力５０１に対しｔ１の遅延量が与え
られたパルスが、電圧比較出力５０７として得られたこ
とになる。この遅延量ｔ１は、基準電圧Ｖ１を変化させ
ることにより容易に変更可能である。
【００１１】電圧比較出力５０７はのこぎり波発生回路
５０８に入力され、のこぎり波発生回路５０８からは、
電圧比較出力５０７に同期したのこぎり波５０９が出力
される。こののこぎり波出力５０９は、電圧比較器５１
０において基準電圧Ｖ２と比較され、その結果として電
圧比較器５１０から同期パルス５１１が出力される。こ
の同期パルス５１１は、同期入力５０１に対しｔ１の遅
延量を有し、かつ、ｔ２のパルス幅を有している。遅延
量ｔ１は上述したように基準電圧Ｖ１を変化させること
により変更可能であり、またパルス幅ｔ２についても、
基準電圧Ｖ２を変化させることにより変更可能である。
５０８に入力され、のこぎり波発生回路５０８からは、
電圧比較出力５０７に同期したのこぎり波５０９が出力
される。こののこぎり波出力５０９は、電圧比較器５１
０において基準電圧Ｖ２と比較され、その結果として電
圧比較器５１０から同期パルス５１１が出力される。こ
の同期パルス５１１は、同期入力５０１に対しｔ１の遅
延量を有し、かつ、ｔ２のパルス幅を有している。遅延
量ｔ１は上述したように基準電圧Ｖ１を変化させること
により変更可能であり、またパルス幅ｔ２についても、
基準電圧Ｖ２を変化させることにより変更可能である。
【００１２】時刻ｔ３において同期入力５０１にパルス
欠落が生じた場合、あるいは、時刻ｔ４において同期入
力５０１にノイズが発生した場合を想定する。この場合
において、ＰＬＬ回路５０２の発振周波数は、外付けの
抵抗Ｒ，コンデンサＣにより決まる自走周波数に徐々に
変化して行く。したがって、ＰＬＬ出力５０３は急変し
ないため、同期入力５０１のパルス欠落やノイズにかか
わらず、安定した同期パルス出力５１１を得ることがで
きる。
欠落が生じた場合、あるいは、時刻ｔ４において同期入
力５０１にノイズが発生した場合を想定する。この場合
において、ＰＬＬ回路５０２の発振周波数は、外付けの
抵抗Ｒ，コンデンサＣにより決まる自走周波数に徐々に
変化して行く。したがって、ＰＬＬ出力５０３は急変し
ないため、同期入力５０１のパルス欠落やノイズにかか
わらず、安定した同期パルス出力５１１を得ることがで
きる。
【００１３】
【発明が解決しようとする課題】従来の同期パルス発生
回路は以上のように構成されており、同期パルス出力の
パルス幅や遅延量が可変で、かつ、同期入力に乱れが発
生した場合にも安定した同期パルス出力が得られるとい
う特徴を有していた。
回路は以上のように構成されており、同期パルス出力の
パルス幅や遅延量が可変で、かつ、同期入力に乱れが発
生した場合にも安定した同期パルス出力が得られるとい
う特徴を有していた。
【００１４】しかしながら、図４０の従来の同期パルス
発生回路は、ＰＬＬ回路５０２や、２つののこぎり波発
生回路５０４，５０８や、２つの電圧比較器５０６，５
１０を必要とし、さらにＰＬＬ回路５０２に外付けの抵
抗ＲやコンデンサＣをも必要とするため、部品点数が非
常に多くなるという問題点があった。
発生回路は、ＰＬＬ回路５０２や、２つののこぎり波発
生回路５０４，５０８や、２つの電圧比較器５０６，５
１０を必要とし、さらにＰＬＬ回路５０２に外付けの抵
抗ＲやコンデンサＣをも必要とするため、部品点数が非
常に多くなるという問題点があった。
【００１５】また、のこぎり波を電圧比較しているの
で、精度の悪化が生じ易いという問題点もあった。すな
わち、のこぎり波５０５，５０９や基準電圧Ｖ１，Ｖ２
に電圧変動が生じると、同期パルス出力５１１の遅延量
ｔ１とパルス幅ｔ２が変動する。これはすなわち、同期
パルス出力５１１のジッタ成分の増加を意味し、特にＨ
Ｄパルスとして用いる場合は非常に望ましくない。
で、精度の悪化が生じ易いという問題点もあった。すな
わち、のこぎり波５０５，５０９や基準電圧Ｖ１，Ｖ２
に電圧変動が生じると、同期パルス出力５１１の遅延量
ｔ１とパルス幅ｔ２が変動する。これはすなわち、同期
パルス出力５１１のジッタ成分の増加を意味し、特にＨ
Ｄパルスとして用いる場合は非常に望ましくない。
【００１６】この発明は上記のような問題点を解消する
ためになされたもので、構成部品点数が少なく、特に外
付け部品が不要で、かつジッタ成分の少ない高精度な同
期パルスを発生することができる同期パルス発生回路を
提供することを目的としている。
ためになされたもので、構成部品点数が少なく、特に外
付け部品が不要で、かつジッタ成分の少ない高精度な同
期パルスを発生することができる同期パルス発生回路を
提供することを目的としている。
【００１７】またこの発明は、特にＨＤパルスの生成に
適した同期パルス発生回路を提供することをも目的とし
ている。
適した同期パルス発生回路を提供することをも目的とし
ている。
【００１８】
【課題を解決するための手段】第１の発明に係る同期パ
ルス発生回路は、同期信号を受ける同期信号入力端子
と、前記同期信号入力端子から前記同期信号を受け、該
同期信号の部分的な欠落を補正して補正済同期信号を生
成する同期抜け補正手段と、前記同期抜け補正手段から
前記補正済同期信号を受け、該補正済同期信号に同期し
た同期クロックを生成する同期クロック発生手段と、前
記同期クロック発生手段から前記同期クロックを受け、
該同期クロックをカウント処理することで、前記同期信
号に同期した同期パルスを生成する同期パルス発生手段
とを備えて構成されている。
ルス発生回路は、同期信号を受ける同期信号入力端子
と、前記同期信号入力端子から前記同期信号を受け、該
同期信号の部分的な欠落を補正して補正済同期信号を生
成する同期抜け補正手段と、前記同期抜け補正手段から
前記補正済同期信号を受け、該補正済同期信号に同期し
た同期クロックを生成する同期クロック発生手段と、前
記同期クロック発生手段から前記同期クロックを受け、
該同期クロックをカウント処理することで、前記同期信
号に同期した同期パルスを生成する同期パルス発生手段
とを備えて構成されている。
【００１９】第２の発明に係る同期パルス発生回路にお
いては、前記同期パルス発生手段は、設定値に基づいて
前記同期クロックのカウント処理を実行し、また、前記
同期信号入力端子から前記同期信号を受け、該同期信号
の周期を検出して、該周期に応じて前記設定値を変更す
る設定値変更手段がさらに設けられる。
いては、前記同期パルス発生手段は、設定値に基づいて
前記同期クロックのカウント処理を実行し、また、前記
同期信号入力端子から前記同期信号を受け、該同期信号
の周期を検出して、該周期に応じて前記設定値を変更す
る設定値変更手段がさらに設けられる。
【００２０】第３の発明に係る同期パルス発生回路にお
いて、前記同期抜け補正手段は、前記とは別の設定値に
基づいて前記同期信号の部分的な欠落の補正処理を実行
し、前記設定値変更手段は、前記検出した周期に応じて
前記別の設定値も変更するよう構成されている。
いて、前記同期抜け補正手段は、前記とは別の設定値に
基づいて前記同期信号の部分的な欠落の補正処理を実行
し、前記設定値変更手段は、前記検出した周期に応じて
前記別の設定値も変更するよう構成されている。
【００２１】第４の発明に係る同期パルス発生回路にお
いては、前記設定値変更手段は、前記同期信号の周期の
変化を検出するごとに周期検出信号を出力し、また、前
記設定値変更手段からの前記周期検出信号と、前記同期
パルス発生手段からの前記同期パルスとを受け、前記周
期検出信号に応答して前記同期パルスを所定パルス数だ
け停止する同期パルス停止手段がさらに設けられる。
いては、前記設定値変更手段は、前記同期信号の周期の
変化を検出するごとに周期検出信号を出力し、また、前
記設定値変更手段からの前記周期検出信号と、前記同期
パルス発生手段からの前記同期パルスとを受け、前記周
期検出信号に応答して前記同期パルスを所定パルス数だ
け停止する同期パルス停止手段がさらに設けられる。
【００２２】第５の発明に係る同期パルス発生回路は、
同期信号を受ける同期信号入力端子と、前記同期信号入
力端子から前記同期信号を受け、該同期信号の部分的な
欠落を補正して補正済同期信号を生成する同期抜け補正
手段と、前記同期抜け補正手段から前記補正済同期信号
を受け、該補正済同期信号を入力順にｎ個（ｎは２以上
の整数）に振り分けて、第１〜第ｎの振分け補正済同期
信号を生成する分離手段と、前記分離手段から前記第１
〜第ｎの振分け補正済同期信号をそれぞれ受け、受けた
振分け補正済同期信号に同期した第１〜第ｎの同期クロ
ックをそれぞれ生成する第１〜第ｎの同期クロック発生
手段と、前記第１〜第ｎの同期クロック発生手段から前
記第１〜第ｎの同期クロックをそれぞれ受け、受けた前
記同期クロックをカウント処理することで、対応の前記
振分け補正済同期信号に同期した第１〜第ｎの同期パル
スをそれぞれ生成する第１〜第ｎの同期パルス発生手段
と、前記第１〜第ｎの同期パルス発生手段から前記第１
〜第ｎの同期パルスを受け、該第１〜第ｎの同期パルス
を合成した単一の同期パルスを生成する合成手段とを備
えて構成されている。
同期信号を受ける同期信号入力端子と、前記同期信号入
力端子から前記同期信号を受け、該同期信号の部分的な
欠落を補正して補正済同期信号を生成する同期抜け補正
手段と、前記同期抜け補正手段から前記補正済同期信号
を受け、該補正済同期信号を入力順にｎ個（ｎは２以上
の整数）に振り分けて、第１〜第ｎの振分け補正済同期
信号を生成する分離手段と、前記分離手段から前記第１
〜第ｎの振分け補正済同期信号をそれぞれ受け、受けた
振分け補正済同期信号に同期した第１〜第ｎの同期クロ
ックをそれぞれ生成する第１〜第ｎの同期クロック発生
手段と、前記第１〜第ｎの同期クロック発生手段から前
記第１〜第ｎの同期クロックをそれぞれ受け、受けた前
記同期クロックをカウント処理することで、対応の前記
振分け補正済同期信号に同期した第１〜第ｎの同期パル
スをそれぞれ生成する第１〜第ｎの同期パルス発生手段
と、前記第１〜第ｎの同期パルス発生手段から前記第１
〜第ｎの同期パルスを受け、該第１〜第ｎの同期パルス
を合成した単一の同期パルスを生成する合成手段とを備
えて構成されている。
【００２３】第６の発明に係る同期パルス発生回路にお
いては、前記第１〜第ｎの同期パルス発生手段の各々
は、各々の設定値に基づいて前記同期クロックのカウン
ト処理を実行し、また、前記同期信号入力端子から前記
同期信号を受け、該同期信号の周期を検出して、該周期
に応じて前記設定値の各々を変更する設定値変更手段が
さらに設けられる。
いては、前記第１〜第ｎの同期パルス発生手段の各々
は、各々の設定値に基づいて前記同期クロックのカウン
ト処理を実行し、また、前記同期信号入力端子から前記
同期信号を受け、該同期信号の周期を検出して、該周期
に応じて前記設定値の各々を変更する設定値変更手段が
さらに設けられる。
【００２４】第７の発明に係る同期パルス発生回路にお
いて、前記同期抜け補正手段は、前記とは別の設定値に
基づいて前記同期信号の部分的な欠落の補正処理を実行
し、前記設定値変更手段は、前記検出した周期に応じて
前記別の設定値も変更するよう構成されている。
いて、前記同期抜け補正手段は、前記とは別の設定値に
基づいて前記同期信号の部分的な欠落の補正処理を実行
し、前記設定値変更手段は、前記検出した周期に応じて
前記別の設定値も変更するよう構成されている。
【００２５】第８の発明に係る同期パルス発生回路にお
いては、前記設定値変更手段は、前記同期信号の周期の
変化を検出するごとに周期検出信号を出力し、また、前
記設定値変更手段からの前記周期検出信号と、前記合成
手段からの前記単一の同期パルスとを受け、前記周期検
出信号に応答して前記単一の同期パルスを所定パルス数
だけ停止する同期パルス停止手段がさらに設けられる。
いては、前記設定値変更手段は、前記同期信号の周期の
変化を検出するごとに周期検出信号を出力し、また、前
記設定値変更手段からの前記周期検出信号と、前記合成
手段からの前記単一の同期パルスとを受け、前記周期検
出信号に応答して前記単一の同期パルスを所定パルス数
だけ停止する同期パルス停止手段がさらに設けられる。
【００２６】
【作用】第１の発明においては、補正済同期信号に同期
した同期クロックをカウント処理することで同期パルス
を生成しているので、外付け部品を用いることなく、高
精度な同期パルスを得ることができる。
した同期クロックをカウント処理することで同期パルス
を生成しているので、外付け部品を用いることなく、高
精度な同期パルスを得ることができる。
【００２７】第２の発明においては、同期信号の周期の
変化に応じて同期パルス発生手段での設定値が変更され
るので、同期信号の周期の変化に自動的に追従して同期
パルスの周期も変化させることができる。
変化に応じて同期パルス発生手段での設定値が変更され
るので、同期信号の周期の変化に自動的に追従して同期
パルスの周期も変化させることができる。
【００２８】第３の発明においては、同期信号の周期の
変化に応じて同期抜け補正手段での設定値が変更される
ので、同期信号の周期の変化があっても正確に同期抜け
補正処理を行うことができる。
変化に応じて同期抜け補正手段での設定値が変更される
ので、同期信号の周期の変化があっても正確に同期抜け
補正処理を行うことができる。
【００２９】第４の発明においては、同期信号の周期の
変化時に同期パルスが所定パルス数だけ停止されるの
で、同期パルスの周期が急変することに伴う同期パルス
を利用する回路へのダメージを防止することが可能にな
る。
変化時に同期パルスが所定パルス数だけ停止されるの
で、同期パルスの周期が急変することに伴う同期パルス
を利用する回路へのダメージを防止することが可能にな
る。
【００３０】第５の発明においては、第１〜第ｎの振分
け補正済同期信号に同期した第１〜第ｎの同期クロック
をカウント処理することで第１〜第ｎの同期クロックを
生成し、該第１〜第ｎの同期クロックを合成することで
単一の同期パルスを作り出しているので、外付け部品を
用いることなく、高精度な同期パルスを得ることができ
るとともに、同期信号に対する同期パルスの遅延量も大
きくとることができる。
け補正済同期信号に同期した第１〜第ｎの同期クロック
をカウント処理することで第１〜第ｎの同期クロックを
生成し、該第１〜第ｎの同期クロックを合成することで
単一の同期パルスを作り出しているので、外付け部品を
用いることなく、高精度な同期パルスを得ることができ
るとともに、同期信号に対する同期パルスの遅延量も大
きくとることができる。
【００３１】第６の発明においては、同期信号の周期の
変化に応じて第１〜第ｎの同期パルス発生手段での設定
値が変更されるので、同期信号の周期の変化に自動的に
追従して同期パルスの周期も変化させることができる。
変化に応じて第１〜第ｎの同期パルス発生手段での設定
値が変更されるので、同期信号の周期の変化に自動的に
追従して同期パルスの周期も変化させることができる。
【００３２】第７の発明においては、同期信号の周期の
変化に応じて同期抜け補正手段での設定値が変更される
ので、同期信号の周期の変化があっても正確に同期抜け
補正処理を行うことができる。
変化に応じて同期抜け補正手段での設定値が変更される
ので、同期信号の周期の変化があっても正確に同期抜け
補正処理を行うことができる。
【００３３】第８の発明においては、同期信号の周期の
変化時に同期パルスが所定パルス数だけ停止されるの
で、同期パルスの周期が急変することに伴う同期パルス
を利用する回路へのダメージを防止することが可能にな
る。
変化時に同期パルスが所定パルス数だけ停止されるの
で、同期パルスの周期が急変することに伴う同期パルス
を利用する回路へのダメージを防止することが可能にな
る。
【００３４】
【実施例】＜＜第１実施例＞＞ （全体構成）図１は、この発明による同期クロック発生
回路の第１実施例の全体構成を示すブロック図である。
図示のように、この同期クロック発生回路は、同期抜け
補正部６００と、同期クロック発生部７００と、同期パ
ルス発生部８００とを備えて構成されている。また、パ
ルス発生器９０１と、パルス同期クロック発生回路９０
２とが付加的に設けられてもよい。
回路の第１実施例の全体構成を示すブロック図である。
図示のように、この同期クロック発生回路は、同期抜け
補正部６００と、同期クロック発生部７００と、同期パ
ルス発生部８００とを備えて構成されている。また、パ
ルス発生器９０１と、パルス同期クロック発生回路９０
２とが付加的に設けられてもよい。
【００３５】同期抜け補正部６００は、同期入力端子６
０１，リセット入力端子６０２，クロック入力端子６０
３をそれぞれ介して、水平同期信号などの同期信号Ｓ６
０１，強制リセット信号Ｓ６０２，外部クロックＳ６０
３を受ける。同期抜け補正部６００は、同期信号Ｓ６０
１，強制リセット信号Ｓ６０２および外部クロックＳ６
０３に応答して動作し、同期信号Ｓ６０１の乱れ（ノイ
ズや同期信号の欠落）を補正して、補正済同期信号Ｓ６
００を出力する。
０１，リセット入力端子６０２，クロック入力端子６０
３をそれぞれ介して、水平同期信号などの同期信号Ｓ６
０１，強制リセット信号Ｓ６０２，外部クロックＳ６０
３を受ける。同期抜け補正部６００は、同期信号Ｓ６０
１，強制リセット信号Ｓ６０２および外部クロックＳ６
０３に応答して動作し、同期信号Ｓ６０１の乱れ（ノイ
ズや同期信号の欠落）を補正して、補正済同期信号Ｓ６
００を出力する。
【００３６】同期クロック発生部７００は、補正済同期
信号Ｓ６００をトリガ入力として受ける。そして、同期
クロック発生部７００は、補正済同期信号Ｓ６００に高
精度に同期した同期クロックＳ７００を生成する。
信号Ｓ６００をトリガ入力として受ける。そして、同期
クロック発生部７００は、補正済同期信号Ｓ６００に高
精度に同期した同期クロックＳ７００を生成する。
【００３７】同期パルス発生部８００は、同期クロック
Ｓ７００をカウント入力、補正済同期信号Ｓ６００をリ
セット入力として受ける。そして、同期パルス発生部８
００は、同期クロックＳ７００をカウント処理すること
で、パルス幅および遅延量が可変の、かつ高同期精度
の、ＨＤパルスなどの同期パルスＳ８００を生成して、
同期パルス出力端子８０１に出力する。
Ｓ７００をカウント入力、補正済同期信号Ｓ６００をリ
セット入力として受ける。そして、同期パルス発生部８
００は、同期クロックＳ７００をカウント処理すること
で、パルス幅および遅延量が可変の、かつ高同期精度
の、ＨＤパルスなどの同期パルスＳ８００を生成して、
同期パルス出力端子８０１に出力する。
【００３８】パルス発生器９０１は、同期パルスＳ８０
０のエッジを検出して、エッジ検出パルスＳ９０１を生
成する。パルス同期クロック発生回路９０２は、エッジ
検出パルスＳ９０１に同期したクロックを生成し、これ
をパルス同期クロックＳ９０２としてクロック出力端子
９０３に出力する。
０のエッジを検出して、エッジ検出パルスＳ９０１を生
成する。パルス同期クロック発生回路９０２は、エッジ
検出パルスＳ９０１に同期したクロックを生成し、これ
をパルス同期クロックＳ９０２としてクロック出力端子
９０３に出力する。
【００３９】ここで、同期抜け補正部６００として、特
公昭６１−２８１８８号に開示の同期信号再生装置を用
いることもできる。しかしながら、この同期信号再生装
置は次のような問題点を有している。まず第１に、誤動
作を起こすモードがある。第２に、クロック発振回路と
してＰＬＬ回路を用いる必要がある。第３に、同期信号
の１周期以上遅延させた再生信号を得ることができな
い。したがって、本発明による、図１に示す構成の同期
抜け補正部６００を用いるのが望ましい。
公昭６１−２８１８８号に開示の同期信号再生装置を用
いることもできる。しかしながら、この同期信号再生装
置は次のような問題点を有している。まず第１に、誤動
作を起こすモードがある。第２に、クロック発振回路と
してＰＬＬ回路を用いる必要がある。第３に、同期信号
の１周期以上遅延させた再生信号を得ることができな
い。したがって、本発明による、図１に示す構成の同期
抜け補正部６００を用いるのが望ましい。
【００４０】また、同期クロック発生部７００として、
特公昭６３−４１４６６号や特公昭６１−１１０１８号
に開示の回路を用いることもできる。しかしながら、こ
れらの先行技術の回路は、いずれも光走査印字系に応用
されているものであり、この応用においては、同期信号
の周期が例え乱れても、乱れたままに動作すれば足り
た。つまり、こられの先行技術においては、同期信号の
乱れを補正する同期抜け補正部６００のような回路との
結合については、全く意図されていない。これに対し、
この発明においては、同期抜け補正部６００と同期クロ
ック発生部７００とを組合せることで、またさらに同期
パルス発生部８００をも組合せて用いることで、マルチ
シンクタイプのディスプレイモニタの偏向系で用いるＨ
Ｄパルス（同期パルス）の生成に非常に適した同期パル
ス発生回路を実現しようとするものである。またこの発
明においては、後に詳述するような同期クロック発生部
７００を望ましくは用いる。
特公昭６３−４１４６６号や特公昭６１−１１０１８号
に開示の回路を用いることもできる。しかしながら、こ
れらの先行技術の回路は、いずれも光走査印字系に応用
されているものであり、この応用においては、同期信号
の周期が例え乱れても、乱れたままに動作すれば足り
た。つまり、こられの先行技術においては、同期信号の
乱れを補正する同期抜け補正部６００のような回路との
結合については、全く意図されていない。これに対し、
この発明においては、同期抜け補正部６００と同期クロ
ック発生部７００とを組合せることで、またさらに同期
パルス発生部８００をも組合せて用いることで、マルチ
シンクタイプのディスプレイモニタの偏向系で用いるＨ
Ｄパルス（同期パルス）の生成に非常に適した同期パル
ス発生回路を実現しようとするものである。またこの発
明においては、後に詳述するような同期クロック発生部
７００を望ましくは用いる。
【００４１】（同期抜け補正部６００）図１に示した同
期抜け補正部６００は、パルス発生部６１０と、カウン
タ部６２０と、自走部６３０と、同期入力許可部６４０
と、ＯＲゲート６５０とを備えて構成されている。
期抜け補正部６００は、パルス発生部６１０と、カウン
タ部６２０と、自走部６３０と、同期入力許可部６４０
と、ＯＲゲート６５０とを備えて構成されている。
【００４２】パルス発生部６１０は、同期入力許可部６
４０からの同期入力許可信号Ｓ６４０によりパルス発生
可能状態となり、同期入力端子６０１からの同期信号Ｓ
６０１に応答してパルスＳ６１０を発生する。また、パ
ルス発生部６１０は、リセット入力端子６０２からの強
制リセット信号Ｓ６０２に応答してリセットされる。
４０からの同期入力許可信号Ｓ６４０によりパルス発生
可能状態となり、同期入力端子６０１からの同期信号Ｓ
６０１に応答してパルスＳ６１０を発生する。また、パ
ルス発生部６１０は、リセット入力端子６０２からの強
制リセット信号Ｓ６０２に応答してリセットされる。
【００４３】カウンタ部６２０は、パルス発生部６１０
からのパルスＳ６１０をリセット信号として受け、クロ
ック入力端子６０３からの外部クロックＳ６０３をカウ
ントする。また、自走部６３０からのロードパルスＳ６
３０が、カウンタ部６２０にロード指令として与えられ
る。すなわち、カウンタ部６２０は、ロード付カウンタ
として働き、カウント信号Ｓ６２０を出力する。
からのパルスＳ６１０をリセット信号として受け、クロ
ック入力端子６０３からの外部クロックＳ６０３をカウ
ントする。また、自走部６３０からのロードパルスＳ６
３０が、カウンタ部６２０にロード指令として与えられ
る。すなわち、カウンタ部６２０は、ロード付カウンタ
として働き、カウント信号Ｓ６２０を出力する。
【００４４】自走部６３０は、クロック入力端子６０３
からの外部クロックＳ６０３に同期して、カウンタ部６
２０からのカウント信号Ｓ６２０が所定値に達したかど
うかを検出する。所定値に達したとき、自走部６３０
は、ロードパルスＳ６３０を出力する。
からの外部クロックＳ６０３に同期して、カウンタ部６
２０からのカウント信号Ｓ６２０が所定値に達したかど
うかを検出する。所定値に達したとき、自走部６３０
は、ロードパルスＳ６３０を出力する。
【００４５】同期入力許可部６４０は、クロック入力端
子６０３からの外部クロックＳ６０３に同期して、カウ
ンタ部６２０からのカウント信号Ｓ６２０が、上記所定
値以下の所定の第１値〜第２値の間にあるかどうかを検
出する。間にあるとき、同期入力許可部６４０は、同期
入力許可信号Ｓ６４０を出力する。
子６０３からの外部クロックＳ６０３に同期して、カウ
ンタ部６２０からのカウント信号Ｓ６２０が、上記所定
値以下の所定の第１値〜第２値の間にあるかどうかを検
出する。間にあるとき、同期入力許可部６４０は、同期
入力許可信号Ｓ６４０を出力する。
【００４６】ＯＲゲート６５０は、パルス発生部６１０
からのパルスＳ６１０と、自走部６３０からのロードパ
ルスＳ６３０とを入力とする２入力ＯＲゲートである。
ＯＲゲート６５０の出力信号は、同期抜け補正部６００
の出力信号、すなわち補正済同期信号Ｓ６００として導
出される。
からのパルスＳ６１０と、自走部６３０からのロードパ
ルスＳ６３０とを入力とする２入力ＯＲゲートである。
ＯＲゲート６５０の出力信号は、同期抜け補正部６００
の出力信号、すなわち補正済同期信号Ｓ６００として導
出される。
【００４７】図２は、パルス発生部６１０の一構成例を
示すブロック図である。同期信号Ｓ６０１は、ポジティ
ブエッジタイプのリセット付Ｄフリップフロップ６１１
にトリガ信号として与えられる。Ｄフリップフロップ６
１１のデータ入力端子Ｄは“Ｈ”レベルに固定され、リ
セット入力端子ＲにはＯＲゲート６０６の出力信号が与
えられる。ＯＲゲート６０６は、強制リセット信号Ｓ６
０２とＤフリップフロップ６１３からの出力信号Ｓ６１
３とを入力として受ける２入力ＯＲゲートである。Ｄフ
リップフロップ６１１のデータ出力端子Ｑから導出され
る出力信号Ｓ６１１は、パルス発生器６１２に与えられ
る。パルス発生器６１２は、信号Ｓ６１１の立上がりに
同期して、所定幅のパルスを生成する。
示すブロック図である。同期信号Ｓ６０１は、ポジティ
ブエッジタイプのリセット付Ｄフリップフロップ６１１
にトリガ信号として与えられる。Ｄフリップフロップ６
１１のデータ入力端子Ｄは“Ｈ”レベルに固定され、リ
セット入力端子ＲにはＯＲゲート６０６の出力信号が与
えられる。ＯＲゲート６０６は、強制リセット信号Ｓ６
０２とＤフリップフロップ６１３からの出力信号Ｓ６１
３とを入力として受ける２入力ＯＲゲートである。Ｄフ
リップフロップ６１１のデータ出力端子Ｑから導出され
る出力信号Ｓ６１１は、パルス発生器６１２に与えられ
る。パルス発生器６１２は、信号Ｓ６１１の立上がりに
同期して、所定幅のパルスを生成する。
【００４８】一方、同期入力許可信号Ｓ６４０は、直接
にパルス発生器６１７に与えられるとともに、遅延素子
６０９を介してパルス発生器６１８に与えられる。パル
ス発生器６１７，６１８はパルス発生器６１２と同様の
構成を有している。パルス発生器６１７は、同期入力許
可信号Ｓ６４０の立上がりに同期して、所定幅のパルス
を生成する。また、パルス発生器６１８は、遅延素子６
０９により遅延された同期入力許可信号Ｓ６４０の立上
がりに同期して、所定幅のパルスを生成する。
にパルス発生器６１７に与えられるとともに、遅延素子
６０９を介してパルス発生器６１８に与えられる。パル
ス発生器６１７，６１８はパルス発生器６１２と同様の
構成を有している。パルス発生器６１７は、同期入力許
可信号Ｓ６４０の立上がりに同期して、所定幅のパルス
を生成する。また、パルス発生器６１８は、遅延素子６
０９により遅延された同期入力許可信号Ｓ６４０の立上
がりに同期して、所定幅のパルスを生成する。
【００４９】ネガティブエッジタイプのリセット付Ｄフ
リップフロップ６１３は、パルス発生器６１２の出力信
号Ｓ６１２をトリガ信号として受ける。Ｄフリップフロ
ップ６１３のデータ入力端子は“Ｈ”レベルに固定さ
れ、リセット入力端子ＲにはＯＲゲート６０７の出力信
号が与えられる。ＯＲゲート６０７は、強制リセット信
号Ｓ６０２とパルス発生器６１８からの出力信号Ｓ６１
８とを入力として受ける２入力ＯＲゲートである。Ｄフ
リップフロップ６１３のデータ出力端子Ｑからは出力信
号Ｓ６１３が導出される。
リップフロップ６１３は、パルス発生器６１２の出力信
号Ｓ６１２をトリガ信号として受ける。Ｄフリップフロ
ップ６１３のデータ入力端子は“Ｈ”レベルに固定さ
れ、リセット入力端子ＲにはＯＲゲート６０７の出力信
号が与えられる。ＯＲゲート６０７は、強制リセット信
号Ｓ６０２とパルス発生器６１８からの出力信号Ｓ６１
８とを入力として受ける２入力ＯＲゲートである。Ｄフ
リップフロップ６１３のデータ出力端子Ｑからは出力信
号Ｓ６１３が導出される。
【００５０】ＲＳフリップフロップ６１４のリセット入
力Ｒには、パルス発生器６１２の出力信号Ｓ６１２を遅
延素子６０５で遅延した信号が与えられ、セット入力Ｓ
には、強制リセット信号Ｓ６０２が与えられる。ＲＳフ
リップフロップ６１４の出力端子Ｑからの出力信号は、
２入力ＯＲゲートの一方入力に与えられる。２入力ＯＲ
ゲートの他方入力には、遅延素子６０９により遅延され
た同期入力許可信号Ｓ６４０が与えられる。ＯＲゲート
６１５の出力信号Ｓ６１５は、ポジティブエッジタイプ
のリセット付Ｄフリップフロップ６１６のデータ入力端
子Ｄに与えられる。Ｄフリップフロップ６１６のトリガ
入力端子には、パルス発生器６１２の出力信号Ｓ６１２
が与えられ、リセット入力端子Ｒには、ＯＲゲート６０
８の出力信号が与えられる。ＯＲゲート６０８は、強制
リセット信号Ｓ６０２とパルス発生器６１７からの出力
信号Ｓ６１７とを入力として受ける２入力ＯＲゲートで
ある。Ｄフリップフロップ６１６のデータ出力端子Ｑか
らは出力信号Ｓ６１６が導出される。
力Ｒには、パルス発生器６１２の出力信号Ｓ６１２を遅
延素子６０５で遅延した信号が与えられ、セット入力Ｓ
には、強制リセット信号Ｓ６０２が与えられる。ＲＳフ
リップフロップ６１４の出力端子Ｑからの出力信号は、
２入力ＯＲゲートの一方入力に与えられる。２入力ＯＲ
ゲートの他方入力には、遅延素子６０９により遅延され
た同期入力許可信号Ｓ６４０が与えられる。ＯＲゲート
６１５の出力信号Ｓ６１５は、ポジティブエッジタイプ
のリセット付Ｄフリップフロップ６１６のデータ入力端
子Ｄに与えられる。Ｄフリップフロップ６１６のトリガ
入力端子には、パルス発生器６１２の出力信号Ｓ６１２
が与えられ、リセット入力端子Ｒには、ＯＲゲート６０
８の出力信号が与えられる。ＯＲゲート６０８は、強制
リセット信号Ｓ６０２とパルス発生器６１７からの出力
信号Ｓ６１７とを入力として受ける２入力ＯＲゲートで
ある。Ｄフリップフロップ６１６のデータ出力端子Ｑか
らは出力信号Ｓ６１６が導出される。
【００５１】ＡＮＤゲート６１９は、パルス発生器６１
２の出力信号を遅延素子６０５で遅延した信号と、Ｄフ
リップフロップ６１６からの出力信号Ｓ６１６とを入力
として受ける２入力ＡＮＤゲートである。ＡＮＤゲート
６１９の出力信号は、パルス発生部６１０の出力パルス
Ｓ６１０として導出される。
２の出力信号を遅延素子６０５で遅延した信号と、Ｄフ
リップフロップ６１６からの出力信号Ｓ６１６とを入力
として受ける２入力ＡＮＤゲートである。ＡＮＤゲート
６１９の出力信号は、パルス発生部６１０の出力パルス
Ｓ６１０として導出される。
【００５２】図３は、図２に示すパルス発生部６１０の
動作を示すタイミングチャートである。図中、斜線は不
定状態を示す。強制リセット信号Ｓ６０２は、パルス発
生の初期化時、例えば電源投入直後や、入力される同期
信号の周期変更時などに、必要に応じて与えられる。同
期信号Ｓ６０１は、マルチシンクタイプのディスプレイ
モニタに与えられる水平同期信号であってもよい。この
場合、同期信号Ｓ６０１は、通常は一定周期にて入力さ
れるが、垂直同期期間や、水平同期信号の周期変更時な
どにおいては、一定周期性が乱れ、同期抜けやノイズが
発生する。
動作を示すタイミングチャートである。図中、斜線は不
定状態を示す。強制リセット信号Ｓ６０２は、パルス発
生の初期化時、例えば電源投入直後や、入力される同期
信号の周期変更時などに、必要に応じて与えられる。同
期信号Ｓ６０１は、マルチシンクタイプのディスプレイ
モニタに与えられる水平同期信号であってもよい。この
場合、同期信号Ｓ６０１は、通常は一定周期にて入力さ
れるが、垂直同期期間や、水平同期信号の周期変更時な
どにおいては、一定周期性が乱れ、同期抜けやノイズが
発生する。
【００５３】同期入力許可信号Ｓ６４０は、後に詳述す
るようにして同期入力許可部６４０で発生される。同期
入力許可信号Ｓ６４０の発生期間は、ある同期信号Ｓ６
０１の入力があった後、次に期待される同期信号Ｓ６０
１の入力時刻よりも前に信号Ｓ６１５が立ち上がり、該
時刻よりも後に信号Ｓ６１５が立ち下がるように設定さ
れる。信号Ｓ６１５は、同期信号Ｓ６０１に同期して発
生される信号Ｓ６１２の受け付け許可信号として働く。
るようにして同期入力許可部６４０で発生される。同期
入力許可信号Ｓ６４０の発生期間は、ある同期信号Ｓ６
０１の入力があった後、次に期待される同期信号Ｓ６０
１の入力時刻よりも前に信号Ｓ６１５が立ち上がり、該
時刻よりも後に信号Ｓ６１５が立ち下がるように設定さ
れる。信号Ｓ６１５は、同期信号Ｓ６０１に同期して発
生される信号Ｓ６１２の受け付け許可信号として働く。
【００５４】なお、強制リセット信号Ｓ６０２の入力
後、１発目の同期信号Ｓ６０１の受け付けについては、
ＲＳフリップフロップ６１４の働きで信号Ｓ６１５を立
ち上げることで実行される。すなわち、初期化時には、
強制リセット信号Ｓ６０２によりＤフリップフロップ６
１１，６１３，６１６はリセットされ、ＲＳフリップフ
ロップ６１４はセットされる。これにより、同期入力許
可信号Ｓ６４０の入力がなくとも、時刻ｔ０における同
期信号Ｓ６０１に対応して、出力パルスＳ６１０が生成
される。
後、１発目の同期信号Ｓ６０１の受け付けについては、
ＲＳフリップフロップ６１４の働きで信号Ｓ６１５を立
ち上げることで実行される。すなわち、初期化時には、
強制リセット信号Ｓ６０２によりＤフリップフロップ６
１１，６１３，６１６はリセットされ、ＲＳフリップフ
ロップ６１４はセットされる。これにより、同期入力許
可信号Ｓ６４０の入力がなくとも、時刻ｔ０における同
期信号Ｓ６０１に対応して、出力パルスＳ６１０が生成
される。
【００５５】時刻ｔ１における同期信号Ｓ６０１によ
り、Ｄフリップフロップ６１１の出力信号Ｓ６１１は
“Ｌ”レベルから“Ｈ”レベルに変化する。これに応答
して、パルス発生器６１２は、パルスＳ６１２を発生す
る。Ｄフリップフロップ６１３の出力信号Ｓ６１３は、
パルスＳ６１２の立下がりに応答して“Ｌ”レベルから
“Ｈ”レベルとなり、これによりＤフリップフロップ６
１１はリセットされる。Ｄフリップフロップ６１３の出
力信号Ｓ６１３は、同期入力許可信号Ｓ６４０に基づい
て作られるパルス発生器６１８の出力パルスＳ６１８が
あるまで、すなわちリセットがかかるまで、“Ｈ”レベ
ルを保持する。この間、Ｄフリップフロップ６１１はリ
セット状態を保持する。よって、Ｄフリップフロップ６
１１は、この間、すなわちパルス発生器６１８の出力パ
ルスＳ６１８が発生するまでの間に訪れる同期信号Ｓ６
０１のノイズ（時刻ｔ１１に発生している）は無視する
ことができる。
り、Ｄフリップフロップ６１１の出力信号Ｓ６１１は
“Ｌ”レベルから“Ｈ”レベルに変化する。これに応答
して、パルス発生器６１２は、パルスＳ６１２を発生す
る。Ｄフリップフロップ６１３の出力信号Ｓ６１３は、
パルスＳ６１２の立下がりに応答して“Ｌ”レベルから
“Ｈ”レベルとなり、これによりＤフリップフロップ６
１１はリセットされる。Ｄフリップフロップ６１３の出
力信号Ｓ６１３は、同期入力許可信号Ｓ６４０に基づい
て作られるパルス発生器６１８の出力パルスＳ６１８が
あるまで、すなわちリセットがかかるまで、“Ｈ”レベ
ルを保持する。この間、Ｄフリップフロップ６１１はリ
セット状態を保持する。よって、Ｄフリップフロップ６
１１は、この間、すなわちパルス発生器６１８の出力パ
ルスＳ６１８が発生するまでの間に訪れる同期信号Ｓ６
０１のノイズ（時刻ｔ１１に発生している）は無視する
ことができる。
【００５６】パルス発生器６１２の出力パルスＳ６１２
は、信号Ｓ６１５、すなわちＤフリップフロップ６１６
のデータ入力端子Ｄが“Ｈ”レベルの期間に、Ｄフリッ
プフロップ６１６のトリガ入力端子に入力される。これ
に応答して、Ｄフリップフロップ６１６の出力信号Ｓ６
１６は“Ｌ”レベルから“Ｈ”レベルに変化する。これ
により、ＡＮＤゲート６１９がスルー状態となり、パル
スＳ６１２が遅延素子６０５で所定時間遅延された信号
が、ＡＮＤゲート６１９より出力パルスＳ６１０として
出力される。つまり、時刻ｔ１に発生した同期信号Ｓ６
０１に同期した出力パルスＳ６１０が得られており、時
刻ｔ１１に発生したノイズは無視されている。
は、信号Ｓ６１５、すなわちＤフリップフロップ６１６
のデータ入力端子Ｄが“Ｈ”レベルの期間に、Ｄフリッ
プフロップ６１６のトリガ入力端子に入力される。これ
に応答して、Ｄフリップフロップ６１６の出力信号Ｓ６
１６は“Ｌ”レベルから“Ｈ”レベルに変化する。これ
により、ＡＮＤゲート６１９がスルー状態となり、パル
スＳ６１２が遅延素子６０５で所定時間遅延された信号
が、ＡＮＤゲート６１９より出力パルスＳ６１０として
出力される。つまり、時刻ｔ１に発生した同期信号Ｓ６
０１に同期した出力パルスＳ６１０が得られており、時
刻ｔ１１に発生したノイズは無視されている。
【００５７】次に、時刻ｔ２において同期信号Ｓ６０１
の欠落（同期抜け）が発生した場合は、Ｄフリップフロ
ップ６１１の出力信号Ｓ６１１およびパルス発生器６１
２の出力パルスＳ６１２は“Ｌ”レベルを保持する。よ
って、出力パルス６１０も“Ｌ”レベルのままである。
つまり、同期抜けに対しては、出力パルスＳ６１０も抜
けることがわかる。
の欠落（同期抜け）が発生した場合は、Ｄフリップフロ
ップ６１１の出力信号Ｓ６１１およびパルス発生器６１
２の出力パルスＳ６１２は“Ｌ”レベルを保持する。よ
って、出力パルス６１０も“Ｌ”レベルのままである。
つまり、同期抜けに対しては、出力パルスＳ６１０も抜
けることがわかる。
【００５８】次に、同期抜け直後の時刻ｔ１２におい
て、ノイズが入力された場合を考える。この場合、信号
Ｓ６１１，Ｓ６１２，Ｓ６１３は、時刻ｔ１における正
常同期信号入力時と同様に変化する。しかし、同期入力
許可信号Ｓ６４０の“Ｈ”レベルが入力されていないた
め、Ｄフリップフロップ６１６のデータ入力端子Ｄに入
力される信号Ｓ６１５が“Ｈ”レベルになっておらず、
Ｄフリップフロップ６１６の出力信号Ｓ６１６は“Ｌ”
レベルを保持する。よって、ＡＮＤゲート６１９はオフ
状態のままであり、パルスＳ６１２は出力パルスＳ６１
０として伝播しない。つまり、同期抜け直後のノイズも
無視されることになる。
て、ノイズが入力された場合を考える。この場合、信号
Ｓ６１１，Ｓ６１２，Ｓ６１３は、時刻ｔ１における正
常同期信号入力時と同様に変化する。しかし、同期入力
許可信号Ｓ６４０の“Ｈ”レベルが入力されていないた
め、Ｄフリップフロップ６１６のデータ入力端子Ｄに入
力される信号Ｓ６１５が“Ｈ”レベルになっておらず、
Ｄフリップフロップ６１６の出力信号Ｓ６１６は“Ｌ”
レベルを保持する。よって、ＡＮＤゲート６１９はオフ
状態のままであり、パルスＳ６１２は出力パルスＳ６１
０として伝播しない。つまり、同期抜け直後のノイズも
無視されることになる。
【００５９】次に、同期抜け後の時刻ｔ３に正常な同期
信号Ｓ６０１が入力された場合は、全ての信号は時刻ｔ
１での同期信号入力時と同様に変化する。これにより、
時刻ｔ３に発生した同期信号Ｓ６０１に同期した出力パ
ルスＳ６１０が導出される。
信号Ｓ６０１が入力された場合は、全ての信号は時刻ｔ
１での同期信号入力時と同様に変化する。これにより、
時刻ｔ３に発生した同期信号Ｓ６０１に同期した出力パ
ルスＳ６１０が導出される。
【００６０】このように、同期入力許可信号Ｓ６４０に
基づいて決定される所定の期間（同期信号の入力が期待
される期間）に発生する同期信号Ｓ６０１の入力に対し
てのみ、出力パルスＳ６１０が得られることがわかる。
基づいて決定される所定の期間（同期信号の入力が期待
される期間）に発生する同期信号Ｓ６０１の入力に対し
てのみ、出力パルスＳ６１０が得られることがわかる。
【００６１】なお、遅延素子６０９は、Ｄフリップフロ
ップ６１６のリセット入力Ｒとデータ入力Ｄのタイミン
グ設定のため設けられている。すなわち、リセット入力
Ｒに与えられるパルスＳ６１７が完全に“Ｌ”→“Ｈ”
→“Ｌ”と変化した後に、データ入力Ｄに与えられる信
号Ｓ６１５の“Ｌ”から“Ｈ”への変化が生じるよう
に、遅延素子６０９の遅延量を予め設定しておく。
ップ６１６のリセット入力Ｒとデータ入力Ｄのタイミン
グ設定のため設けられている。すなわち、リセット入力
Ｒに与えられるパルスＳ６１７が完全に“Ｌ”→“Ｈ”
→“Ｌ”と変化した後に、データ入力Ｄに与えられる信
号Ｓ６１５の“Ｌ”から“Ｈ”への変化が生じるよう
に、遅延素子６０９の遅延量を予め設定しておく。
【００６２】図４は、図１に示すカウンタ部６２０の一
構成例を示すブロック図である。カウンタ部６２０は、
ロード付カウンタ６２１と、ポジティブエッジタイプの
Ｄフリップフロップ６２２，６２３とを備えて構成され
ている。パルス発生部６１０の出力パルスＳ６１０は、
Ｄフリップフロップ６２２のデータ入力端子Ｄに与えら
れる。Ｄフリップフロップ６２２のデータ出力端子Ｑか
らの出力信号は、Ｄフリップフロップ６２３のデータ入
力端子Ｄに与えられる。Ｄフリップフロップ６２３のデ
ータ出力端子Ｑからの出力信号Ｓ６２３は、カウンタ６
２１のリセット入力端子Ｒに与えられる。Ｄフリップフ
ロップ６２２，６２３およびカウンタ６２１は、外部ク
ロックＳ６０３をトリガあるいはタイミング信号として
受ける。また、カウンタ６２１のロード入力端子ＲＯＡ
Ｄには、自走部６３０からのロードパルスＳ６３０が与
えられる。カウンタ６２１のカウント出力端子ＱＷから
は、カウント信号Ｓ６２０が出力される。
構成例を示すブロック図である。カウンタ部６２０は、
ロード付カウンタ６２１と、ポジティブエッジタイプの
Ｄフリップフロップ６２２，６２３とを備えて構成され
ている。パルス発生部６１０の出力パルスＳ６１０は、
Ｄフリップフロップ６２２のデータ入力端子Ｄに与えら
れる。Ｄフリップフロップ６２２のデータ出力端子Ｑか
らの出力信号は、Ｄフリップフロップ６２３のデータ入
力端子Ｄに与えられる。Ｄフリップフロップ６２３のデ
ータ出力端子Ｑからの出力信号Ｓ６２３は、カウンタ６
２１のリセット入力端子Ｒに与えられる。Ｄフリップフ
ロップ６２２，６２３およびカウンタ６２１は、外部ク
ロックＳ６０３をトリガあるいはタイミング信号として
受ける。また、カウンタ６２１のロード入力端子ＲＯＡ
Ｄには、自走部６３０からのロードパルスＳ６３０が与
えられる。カウンタ６２１のカウント出力端子ＱＷから
は、カウント信号Ｓ６２０が出力される。
【００６３】動作において、カウンタ６２１は、外部ク
ロックＳ６０３に応答して順次アップカウントする。パ
ルス発生部６１０からの出力パルスＳ６１０は、２段の
Ｄフリップフロップ６２２，６２３により外部クロック
Ｓ６０３に完全に同期化された上で、リセット信号Ｓ６
２３としてカウンタ６２１のリセット入力端子Ｒに入力
される。これにより、カウンタ６２１はリセットされ
る。Ｄフリップフロップ６２２，６２３の働きで、信号
タイミングのずれによるカウンタ６２１の不安定動作を
防止している。ロードパルスＳ６３０が入力されると、
カウンタ６２１には、予め定められた値がロードされ
る。以上の動作におけるカウント値が、カウント信号Ｓ
６２０として出力される。
ロックＳ６０３に応答して順次アップカウントする。パ
ルス発生部６１０からの出力パルスＳ６１０は、２段の
Ｄフリップフロップ６２２，６２３により外部クロック
Ｓ６０３に完全に同期化された上で、リセット信号Ｓ６
２３としてカウンタ６２１のリセット入力端子Ｒに入力
される。これにより、カウンタ６２１はリセットされ
る。Ｄフリップフロップ６２２，６２３の働きで、信号
タイミングのずれによるカウンタ６２１の不安定動作を
防止している。ロードパルスＳ６３０が入力されると、
カウンタ６２１には、予め定められた値がロードされ
る。以上の動作におけるカウント値が、カウント信号Ｓ
６２０として出力される。
【００６４】図５は、図１に示す自走部６３０の一構成
例を示すブロック図である。自走部６３０は、一致検出
回路６３１と、ポジティブエッジタイプのＤフリップフ
ロップ６３２とを備えて構成されている。カウンタ部６
２０からのカウント信号Ｓ６２０は、一致検出回路６３
１に与えられる。一致検出回路６３１には、予め設定さ
れた自走設定値ｊも与えられている。一致検出回路６３
１は、カウント信号Ｓ６２０を自走設定値ｊと比較し、
両者が一致すると、“Ｈ”の一致検出信号Ｓ６３１を出
力する。一致検出信号Ｓ６３１は、Ｄフリップフロップ
６３２のデータ入力端子Ｄに与えられる。Ｄフリップフ
ロップ６３２のトリガ入力には外部クロックＳ６０３が
与えられている。したがって、Ｄフリップフロップ６３
２は、一致検出信号Ｓ６３１を、外部クロックＳ６０３
に同期させて、データ出力端子ＱよりロードパルスＳ６
３０として出力する。
例を示すブロック図である。自走部６３０は、一致検出
回路６３１と、ポジティブエッジタイプのＤフリップフ
ロップ６３２とを備えて構成されている。カウンタ部６
２０からのカウント信号Ｓ６２０は、一致検出回路６３
１に与えられる。一致検出回路６３１には、予め設定さ
れた自走設定値ｊも与えられている。一致検出回路６３
１は、カウント信号Ｓ６２０を自走設定値ｊと比較し、
両者が一致すると、“Ｈ”の一致検出信号Ｓ６３１を出
力する。一致検出信号Ｓ６３１は、Ｄフリップフロップ
６３２のデータ入力端子Ｄに与えられる。Ｄフリップフ
ロップ６３２のトリガ入力には外部クロックＳ６０３が
与えられている。したがって、Ｄフリップフロップ６３
２は、一致検出信号Ｓ６３１を、外部クロックＳ６０３
に同期させて、データ出力端子ＱよりロードパルスＳ６
３０として出力する。
【００６５】前述のように、ロードパルスＳ６３０に応
答して、図１のカウンタ部６２０は所定ロード値よりカ
ウントを開示する。同期信号Ｓ６０１が正常に入力され
るときは、カウンタ部６２０は、ロードパルスＳ６３０
に応答する前に、パルス発生部６１０からの出力パルス
Ｓ６１０によりリセットされる。しかし、同期信号Ｓ６
０１の欠落（同期抜け）などの場合には、リセットがか
からないことが想定されるので、ロードパルスＳ６３０
により所定ロード値をカウンタ部６２０にロードする。
自走設定値ｊは、カウンタ部６２０と自走部６３０とを
含むループ回路において、カウンタ部６２０にリセット
入力が与えられないとき、ロードパルスＳ６３０により
作り出される周期が、同期信号Ｓ６０１の期待される周
期にほぼ等しくないように設定すればよい。
答して、図１のカウンタ部６２０は所定ロード値よりカ
ウントを開示する。同期信号Ｓ６０１が正常に入力され
るときは、カウンタ部６２０は、ロードパルスＳ６３０
に応答する前に、パルス発生部６１０からの出力パルス
Ｓ６１０によりリセットされる。しかし、同期信号Ｓ６
０１の欠落（同期抜け）などの場合には、リセットがか
からないことが想定されるので、ロードパルスＳ６３０
により所定ロード値をカウンタ部６２０にロードする。
自走設定値ｊは、カウンタ部６２０と自走部６３０とを
含むループ回路において、カウンタ部６２０にリセット
入力が与えられないとき、ロードパルスＳ６３０により
作り出される周期が、同期信号Ｓ６０１の期待される周
期にほぼ等しくないように設定すればよい。
【００６６】図６は、図１に示す同期入力許可部６４０
の一構成例を示すブロック図である。同期入力許可部６
４０は、一致検出回路６４１と、シフトレジスタ６４２
と、ＲＳフリップフロップ６４３とを備えて構成されて
いる。カウンタ部６２０からのカウント信号Ｓ６２０
は、一致検出回路６４１に与えられる。また、予め設定
された許可設定値ｋも一致検出回路６４１に与えられ
る。一致検出回路６４１は、カウント信号Ｓ６２０を許
可設定値ｋと比較し、両者が一致すると、“Ｈ”の一致
検出信号Ｓ６４１を出力する。一致検出信号Ｓ６４１
は、シフトレジスタ６４２のデータ入力端子に与えられ
る。
の一構成例を示すブロック図である。同期入力許可部６
４０は、一致検出回路６４１と、シフトレジスタ６４２
と、ＲＳフリップフロップ６４３とを備えて構成されて
いる。カウンタ部６２０からのカウント信号Ｓ６２０
は、一致検出回路６４１に与えられる。また、予め設定
された許可設定値ｋも一致検出回路６４１に与えられ
る。一致検出回路６４１は、カウント信号Ｓ６２０を許
可設定値ｋと比較し、両者が一致すると、“Ｈ”の一致
検出信号Ｓ６４１を出力する。一致検出信号Ｓ６４１
は、シフトレジスタ６４２のデータ入力端子に与えられ
る。
【００６７】シフトレジスタ６４２は、例えば、外部ク
ロックＳ６０３にトリガされて動作するデータラッチが
多段に接続されて構成されている。シフトレジスタ６４
２は、外部クロックＳ６０３に同期して、一致検出信号
Ｓ６４１を、前段のデータラッチから後段のデータラッ
チへと１段ずつ順々にシフトして行く。シフトレジスタ
６４２の各タップ出力信号のうち、カウント信号Ｓ６２
０のカウント値ｍ，ｎにそれぞれ対応するｍ一致出力信
号Ｓ６４２ｍとｎ一致出力信号Ｓ６４２ｎとが、ＲＳフ
リップフロップ６４３のセット入力端子Ｓとリセット入
力端子Ｒとにそれぞれ入力される。カウンタ６４２がア
ップカウンタの場合は、ｋ＜ｍ＜ｎの関係となる。
ロックＳ６０３にトリガされて動作するデータラッチが
多段に接続されて構成されている。シフトレジスタ６４
２は、外部クロックＳ６０３に同期して、一致検出信号
Ｓ６４１を、前段のデータラッチから後段のデータラッ
チへと１段ずつ順々にシフトして行く。シフトレジスタ
６４２の各タップ出力信号のうち、カウント信号Ｓ６２
０のカウント値ｍ，ｎにそれぞれ対応するｍ一致出力信
号Ｓ６４２ｍとｎ一致出力信号Ｓ６４２ｎとが、ＲＳフ
リップフロップ６４３のセット入力端子Ｓとリセット入
力端子Ｒとにそれぞれ入力される。カウンタ６４２がア
ップカウンタの場合は、ｋ＜ｍ＜ｎの関係となる。
【００６８】ＲＳフリップフロップ６４３は、ｍ一致出
力信号Ｓ６４２ｍによりセットされ、ｎ一致出力信号Ｓ
６４２ｎによりリセットされる。これにより、ＲＳフリ
ップフロップ６４３の出力端子から、同期入力許可信号
Ｓ６４０が導出される。本実施例の場合、同期入力許可
信号Ｓ６４０は、ｍ一致で“Ｈ”レベルとなり、ｎ一致
で“Ｌ”レベルに復帰するパルスとなる。この同期入力
許可信号Ｓ６４０は、前述のように、パルス発生部６１
０に入力される。
力信号Ｓ６４２ｍによりセットされ、ｎ一致出力信号Ｓ
６４２ｎによりリセットされる。これにより、ＲＳフリ
ップフロップ６４３の出力端子から、同期入力許可信号
Ｓ６４０が導出される。本実施例の場合、同期入力許可
信号Ｓ６４０は、ｍ一致で“Ｈ”レベルとなり、ｎ一致
で“Ｌ”レベルに復帰するパルスとなる。この同期入力
許可信号Ｓ６４０は、前述のように、パルス発生部６１
０に入力される。
【００６９】図７は、図１の同期パルス発生回路の全体
の動作を示すタイミングチャートである。以下には、と
りあえず、図１の同期パルス発生回路のうちの、前述し
た同期抜け補正部６００の全体動作を、図７を参照しつ
つ説明する。残りの部分の動作は、それらの部分の説明
が終わった後、述べることにする。
の動作を示すタイミングチャートである。以下には、と
りあえず、図１の同期パルス発生回路のうちの、前述し
た同期抜け補正部６００の全体動作を、図７を参照しつ
つ説明する。残りの部分の動作は、それらの部分の説明
が終わった後、述べることにする。
【００７０】なお、以下の説明においては、簡単のた
め、カウンタ部６２０はアップカウンタとし、また、同
期信号Ｓ６０１の１周期内の外部クロックＳ６０３のク
ロック数を１４とする。さらに、自走部６３０における
自走設定値ｊ（図５）は１４、カウンタ部６２０におけ
るロード値は２、同期入力許可部６４０における各設定
値ｋ，ｍ，ｎ（図６）はそれぞれ７，９，１２とする。
め、カウンタ部６２０はアップカウンタとし、また、同
期信号Ｓ６０１の１周期内の外部クロックＳ６０３のク
ロック数を１４とする。さらに、自走部６３０における
自走設定値ｊ（図５）は１４、カウンタ部６２０におけ
るロード値は２、同期入力許可部６４０における各設定
値ｋ，ｍ，ｎ（図６）はそれぞれ７，９，１２とする。
【００７１】強制リセット信号Ｓ６０２直後の時刻ｔ０
における同期信号Ｓ６０１の入力に応答して、前述した
ように、パルス発生部６１０から出力パルスＳ６１０が
導出される。このパルスＳ６１０は、ＯＲゲート６５０
を介して、補正済同期信号Ｓ６００として同期抜け補正
部６００から出力される。
における同期信号Ｓ６０１の入力に応答して、前述した
ように、パルス発生部６１０から出力パルスＳ６１０が
導出される。このパルスＳ６１０は、ＯＲゲート６５０
を介して、補正済同期信号Ｓ６００として同期抜け補正
部６００から出力される。
【００７２】一方、パルスＳ６１０は、カウンタ部６２
０内のＤフリップフロップ６２２，６２３により外部ク
ロックＳ６０３に同期化されて、リセット信号Ｓ６２３
としてカウンタ６２１に入力される。カウンタ６２１は
ゼロにリセットされ、外部クロックＳ６０３に同期して
順次アップカウントしていく。そのカウント内容が、カ
ウント信号Ｓ６２０としてカウンタ部６２０から出力さ
れる。
０内のＤフリップフロップ６２２，６２３により外部ク
ロックＳ６０３に同期化されて、リセット信号Ｓ６２３
としてカウンタ６２１に入力される。カウンタ６２１は
ゼロにリセットされ、外部クロックＳ６０３に同期して
順次アップカウントしていく。そのカウント内容が、カ
ウント信号Ｓ６２０としてカウンタ部６２０から出力さ
れる。
【００７３】同期入力許可部６４０において、カウント
信号Ｓ６２０が“７”に一致したとき、一致検出回路６
４１から一致検出信号Ｓ６４１が出力される。一致検出
信号Ｓ６４１はシフトレジスタ６４２内を順次伝播し、
カウント信号Ｓ６２０の“９”，“１２”に対応して、
それぞれｍ一致出力信号Ｓ６４２ｍおよびｎ一致出力信
号Ｓ６４２ｎがシフトレジスタ６４２から出力される。
これらの信号Ｓ６４２ｍ，Ｓ６４２ｎに応答して、ＲＳ
フリップフロップ６４３から同期入力許可信号Ｓ６４０
が出力される。同期入力許可信号Ｓ６４０は、カウント
信号Ｓ６２０が“９”になった時点で“Ｈ”に立ち上が
り、カウント信号Ｓ６２０が“１２”になった時点で
“Ｌ”に立ち下がる。
信号Ｓ６２０が“７”に一致したとき、一致検出回路６
４１から一致検出信号Ｓ６４１が出力される。一致検出
信号Ｓ６４１はシフトレジスタ６４２内を順次伝播し、
カウント信号Ｓ６２０の“９”，“１２”に対応して、
それぞれｍ一致出力信号Ｓ６４２ｍおよびｎ一致出力信
号Ｓ６４２ｎがシフトレジスタ６４２から出力される。
これらの信号Ｓ６４２ｍ，Ｓ６４２ｎに応答して、ＲＳ
フリップフロップ６４３から同期入力許可信号Ｓ６４０
が出力される。同期入力許可信号Ｓ６４０は、カウント
信号Ｓ６２０が“９”になった時点で“Ｈ”に立ち上が
り、カウント信号Ｓ６２０が“１２”になった時点で
“Ｌ”に立ち下がる。
【００７４】この同期入力許可信号Ｓ６４０は、時刻ｔ
１における同期信号Ｓ６０１をパルス発生部６１０内へ
導入するべく働く。すなわち、時刻ｔ１の同期信号Ｓ６
０１は、同期入力許可信号Ｓ６４０が“Ｈ”のため有効
となり、その結果、前述したように、パルス発生部６１
０においてパルスＳ６１０が生成される。このパルスＳ
６１０は、ＯＲゲート６５０を介して、補正済同期信号
Ｓ６００として出力される。また、このパルスＳ６１０
に応答してカウンタ部６２０内でリセット信号Ｓ６２３
が生成され、カウンタ６２１はリセットされて、再びゼ
ロからアップカウントしていく。
１における同期信号Ｓ６０１をパルス発生部６１０内へ
導入するべく働く。すなわち、時刻ｔ１の同期信号Ｓ６
０１は、同期入力許可信号Ｓ６４０が“Ｈ”のため有効
となり、その結果、前述したように、パルス発生部６１
０においてパルスＳ６１０が生成される。このパルスＳ
６１０は、ＯＲゲート６５０を介して、補正済同期信号
Ｓ６００として出力される。また、このパルスＳ６１０
に応答してカウンタ部６２０内でリセット信号Ｓ６２３
が生成され、カウンタ６２１はリセットされて、再びゼ
ロからアップカウントしていく。
【００７５】時刻ｔ１１，ｔ１２におけるノイズに対し
ては、図３で説明したように、パルス発生部６１０の出
力パルスＳ６１０は生成されない。したがって、同期抜
け補正部６００の動作において、図７に示すように何ら
変化は生じない。
ては、図３で説明したように、パルス発生部６１０の出
力パルスＳ６１０は生成されない。したがって、同期抜
け補正部６００の動作において、図７に示すように何ら
変化は生じない。
【００７６】時刻ｔ２における同期信号Ｓ６０１の欠落
（同期抜け）に対しては、図３で説明したように、パル
ス発生部６１０の出力パルスＳ６１０は生成されない。
パルスＳ６１０がないため、カウンタ部６２０のカウン
タ６２１にリセットがかからず、カウンタ６２１はアッ
プカウントを続ける。自走部６３０内の一致検出回路６
３１は、カウント信号Ｓ６２０が“１４”になった時点
で“Ｈ”の一致検出信号Ｓ６３１を出力する。その結
果、次の外部クロックＳ６０３に同期して、カウント信
号Ｓ６２０が“１５”の間に、Ｄフリップフロップ６３
２からロードパルスＳ６３０が出力される。
（同期抜け）に対しては、図３で説明したように、パル
ス発生部６１０の出力パルスＳ６１０は生成されない。
パルスＳ６１０がないため、カウンタ部６２０のカウン
タ６２１にリセットがかからず、カウンタ６２１はアッ
プカウントを続ける。自走部６３０内の一致検出回路６
３１は、カウント信号Ｓ６２０が“１４”になった時点
で“Ｈ”の一致検出信号Ｓ６３１を出力する。その結
果、次の外部クロックＳ６０３に同期して、カウント信
号Ｓ６２０が“１５”の間に、Ｄフリップフロップ６３
２からロードパルスＳ６３０が出力される。
【００７７】このロードパルスＳ６３０は、ＯＲゲート
６５０を介して、補正済同期信号Ｓ６００として同期抜
け補正部６００から導出される。このようにして、時刻
ｔ２における同期抜けの補正を行っている。また、ロー
ドパルスＳ６３０は、カウンタ部６２０内のカウンタ６
２１のロード入力端子ＲＯＡＤに与えられ、これに応答
してカウンタ６２１には所定値“２”がロードされる。
そして、カウンタ６２１は、ロードパルスＳ６３０の解
除後、２から順次アップカウントしていく。そして、時
刻ｔ３における正常な同期信号Ｓ６０１の入力に対し、
上述と同様の動作が行われる。
６５０を介して、補正済同期信号Ｓ６００として同期抜
け補正部６００から導出される。このようにして、時刻
ｔ２における同期抜けの補正を行っている。また、ロー
ドパルスＳ６３０は、カウンタ部６２０内のカウンタ６
２１のロード入力端子ＲＯＡＤに与えられ、これに応答
してカウンタ６２１には所定値“２”がロードされる。
そして、カウンタ６２１は、ロードパルスＳ６３０の解
除後、２から順次アップカウントしていく。そして、時
刻ｔ３における正常な同期信号Ｓ６０１の入力に対し、
上述と同様の動作が行われる。
【００７８】このように、正常な周期で入力される同期
信号Ｓ６０１に対しては、この同期信号Ｓ６０１に応答
して生成されるパルス発生部６１０の出力パルスＳ６１
０を補正済同期信号Ｓ６００として導出する。正常な同
期信号Ｓ６０１の入力と入力の間に発生するノイズに対
しては、同期入力許可信号Ｓ６４０が“Ｌ”を保持する
ことで、受け付けないようにする。また同期信号Ｓ６０
１の欠落に対しては、自走部６３０で生成されるロード
パルスＳ６３０を補正済同期信号Ｓ６００として導出す
る。このようにして、同期信号Ｓ６０１の乱れ（ノイズ
や同期信号の欠落）に対し、この乱れが補正された補正
済同期信号Ｓ６００を得ることができる。
信号Ｓ６０１に対しては、この同期信号Ｓ６０１に応答
して生成されるパルス発生部６１０の出力パルスＳ６１
０を補正済同期信号Ｓ６００として導出する。正常な同
期信号Ｓ６０１の入力と入力の間に発生するノイズに対
しては、同期入力許可信号Ｓ６４０が“Ｌ”を保持する
ことで、受け付けないようにする。また同期信号Ｓ６０
１の欠落に対しては、自走部６３０で生成されるロード
パルスＳ６３０を補正済同期信号Ｓ６００として導出す
る。このようにして、同期信号Ｓ６０１の乱れ（ノイズ
や同期信号の欠落）に対し、この乱れが補正された補正
済同期信号Ｓ６００を得ることができる。
【００７９】なお、正常な同期信号Ｓ６０１に対応する
補正済同期信号Ｓ６００は、カウント信号Ｓ６２０の
“１２”付近で出力されているのに対し、同期抜けに対
応する補正済同期信号Ｓ６００は、カウント信号Ｓ６２
０の“１５”のときに出力されている。このように、同
期抜け後の補正済同期信号Ｓ６００は、正常な周期と比
べて多少の遅延が生じる。しかし、外部クロックＳ６０
３の周期に比べて、同期信号Ｓ６０１の周期が十分に長
ければ、周期変動率は十分に小さく抑え込むことが可能
である。
補正済同期信号Ｓ６００は、カウント信号Ｓ６２０の
“１２”付近で出力されているのに対し、同期抜けに対
応する補正済同期信号Ｓ６００は、カウント信号Ｓ６２
０の“１５”のときに出力されている。このように、同
期抜け後の補正済同期信号Ｓ６００は、正常な周期と比
べて多少の遅延が生じる。しかし、外部クロックＳ６０
３の周期に比べて、同期信号Ｓ６０１の周期が十分に長
ければ、周期変動率は十分に小さく抑え込むことが可能
である。
【００８０】（同期クロック発生部７００）図８，図９
は、図１に示す同期クロック発生部７００の第１構成例
を示す回路図である。これらの図に示すように、基準ク
ロック入力端子１が遅延クロック生成回路１０内の反転
遅延素子１０１ａの入力端子に、反転遅延素子１０１ａ
の出力端子が反転遅延素子１０１ｂの入力端子に、とい
うように、基準クロック入力端子１が反転遅延素子１０
１ａないし１０８ｂに順次接続されている。
は、図１に示す同期クロック発生部７００の第１構成例
を示す回路図である。これらの図に示すように、基準ク
ロック入力端子１が遅延クロック生成回路１０内の反転
遅延素子１０１ａの入力端子に、反転遅延素子１０１ａ
の出力端子が反転遅延素子１０１ｂの入力端子に、とい
うように、基準クロック入力端子１が反転遅延素子１０
１ａないし１０８ｂに順次接続されている。
【００８１】また、基準クロック入力端子１及び反転遅
延素子１０１ｂないし１０８ｂの出力端子が記憶回路２
０内のＤタイプフリップフロップ２００ないし２０８の
負論理のタイミング信号入力端子＊Ｔにそれぞれ接続さ
れている。（＊ＴはＴバーを示す。なお、図中ではバー
はバー記号により示す。）また、Ｄタイプフリップフロ
ップ２００ないし２０８の出力端子Ｑが位相検出回路３
０内のＮＡＮＤ回路３００ないし３０８それぞれの負論
理の入力端子に、Ｄタイプフリップフロップ２０１ない
し２０８の出力端子Ｑが位相検出回路３０内のＮＡＮＤ
回路３００ないし３０７それぞれの正論理の入力端子に
接続されている。なお、ＮＡＮＤ回路３０８の正論理の
入力端子は接地されている。
延素子１０１ｂないし１０８ｂの出力端子が記憶回路２
０内のＤタイプフリップフロップ２００ないし２０８の
負論理のタイミング信号入力端子＊Ｔにそれぞれ接続さ
れている。（＊ＴはＴバーを示す。なお、図中ではバー
はバー記号により示す。）また、Ｄタイプフリップフロ
ップ２００ないし２０８の出力端子Ｑが位相検出回路３
０内のＮＡＮＤ回路３００ないし３０８それぞれの負論
理の入力端子に、Ｄタイプフリップフロップ２０１ない
し２０８の出力端子Ｑが位相検出回路３０内のＮＡＮＤ
回路３００ないし３０７それぞれの正論理の入力端子に
接続されている。なお、ＮＡＮＤ回路３０８の正論理の
入力端子は接地されている。
【００８２】さらに、ＮＡＮＤ回路３００ないし３０８
の負論理の出力端子はＤタイプフリップフロップ２００
ないし２０８のデータ入力端子Ｄにそれぞれ接続されて
おり、ＮＡＮＤ回路３００ないし３０７の出力端子はま
た、クロック選択回路４０内のＯＲ回路４０１ないし４
０８の一方の負論理入力端子に接続されている。（入力
及び出力がすべて負論理のＡＮＤ回路は、ド・モルガン
の法則により、ＯＲ回路と等価である。）ＯＲ回路４０
１ないし４０８の他方の負論理入力端子には遅延クロッ
ク生成回路１０内の反転遅延素子１０１ａないし１０８
ａの出力端子がそれぞれ接続されており、ＯＲ回路４０
１ないし４０８の負論理の出力端子は８入力ＮＡＮＤ回
路４１１（入力がすべて負論理のＯＲ回路は、ド・モル
ガンの法則により、ＮＡＮＤ回路と等価である。）の入
力端子に接続されている。また、ＮＡＮＤ回路４１１の
出力端子が同期クロック出力端子３に接続されている。
の負論理の出力端子はＤタイプフリップフロップ２００
ないし２０８のデータ入力端子Ｄにそれぞれ接続されて
おり、ＮＡＮＤ回路３００ないし３０７の出力端子はま
た、クロック選択回路４０内のＯＲ回路４０１ないし４
０８の一方の負論理入力端子に接続されている。（入力
及び出力がすべて負論理のＡＮＤ回路は、ド・モルガン
の法則により、ＯＲ回路と等価である。）ＯＲ回路４０
１ないし４０８の他方の負論理入力端子には遅延クロッ
ク生成回路１０内の反転遅延素子１０１ａないし１０８
ａの出力端子がそれぞれ接続されており、ＯＲ回路４０
１ないし４０８の負論理の出力端子は８入力ＮＡＮＤ回
路４１１（入力がすべて負論理のＯＲ回路は、ド・モル
ガンの法則により、ＮＡＮＤ回路と等価である。）の入
力端子に接続されている。また、ＮＡＮＤ回路４１１の
出力端子が同期クロック出力端子３に接続されている。
【００８３】さらに、非同期信号入力端子２が記憶回路
２０内のＤタイプフリップフロップ２００ないし２０８
のリセット入力端子Ｒにそれぞれ接続されている。この
非同期信号入力端子２には、図１の同期抜け補正部６０
０からの補正済同期信号Ｓ６００が、非同期入力信号Ｓ
２として与えられる。ここで「非同期」とは、補正済同
期信号Ｓ６００が、基準クロック入力端子１に与えられ
る基準クロックＳ１と全く無関係に、非同期で入力され
るということを意味する。
２０内のＤタイプフリップフロップ２００ないし２０８
のリセット入力端子Ｒにそれぞれ接続されている。この
非同期信号入力端子２には、図１の同期抜け補正部６０
０からの補正済同期信号Ｓ６００が、非同期入力信号Ｓ
２として与えられる。ここで「非同期」とは、補正済同
期信号Ｓ６００が、基準クロック入力端子１に与えられ
る基準クロックＳ１と全く無関係に、非同期で入力され
るということを意味する。
【００８４】次に動作について説明する。図１０は図
８，図９の回路の動作を示すタイミングチャートであ
る。なお、図１０のタイミングチャートでは、遅延クロ
ック生成回路１０内の反転遅延素子１０５ａないし１０
８ｂがそれぞれ出力する信号Ｓ１０５ａないしＳ１０８
ｂ，記憶回路２０内のＤタイプフリップフロップ２０４
ないし２０８それぞれの出力端子Ｑから出力される信号
Ｓ２０４ないしＳ２０８，位相検出回路３０内のＮＡＮ
Ｄ回路３０４ないし３０８がそれぞれ出力する信号Ｓ３
０４ないしＳ３０８及びクロック選択回路４０内のＯＲ
回路４０５ないし４０８がそれぞれ出力する信号Ｓ４０
５ないしＳ４０８は省略されている。
８，図９の回路の動作を示すタイミングチャートであ
る。なお、図１０のタイミングチャートでは、遅延クロ
ック生成回路１０内の反転遅延素子１０５ａないし１０
８ｂがそれぞれ出力する信号Ｓ１０５ａないしＳ１０８
ｂ，記憶回路２０内のＤタイプフリップフロップ２０４
ないし２０８それぞれの出力端子Ｑから出力される信号
Ｓ２０４ないしＳ２０８，位相検出回路３０内のＮＡＮ
Ｄ回路３０４ないし３０８がそれぞれ出力する信号Ｓ３
０４ないしＳ３０８及びクロック選択回路４０内のＯＲ
回路４０５ないし４０８がそれぞれ出力する信号Ｓ４０
５ないしＳ４０８は省略されている。
【００８５】まず、基準クロック入力端子１からは図に
示すような基準クロックＳ１が入力されており、この基
準クロックＳ１が反転遅延素子１０１ａないし１０８ｂ
によって順次反転遅延され、反転遅延素子１０１ａない
し１０８ａからは反転遅延クロックＳ１０１ａないしＳ
１０８ａが、反転遅延素子１０１ｂないし１０８ｂから
は非反転遅延クロックＳ１０１ｂないしＳ１０８ｂがそ
れぞれ出力される。
示すような基準クロックＳ１が入力されており、この基
準クロックＳ１が反転遅延素子１０１ａないし１０８ｂ
によって順次反転遅延され、反転遅延素子１０１ａない
し１０８ａからは反転遅延クロックＳ１０１ａないしＳ
１０８ａが、反転遅延素子１０１ｂないし１０８ｂから
は非反転遅延クロックＳ１０１ｂないしＳ１０８ｂがそ
れぞれ出力される。
【００８６】また、非同期信号入力端子２から入力され
る非同期入力信号Ｓ２が“Ｈ”レベルの期間は、各Ｄタ
イプフリップフロップ２００ないし２０８はリセット状
態で、それぞれの出力端子Ｑから出力される信号Ｓ２０
０ないしＳ２０８は“Ｌ”レベルとなる。
る非同期入力信号Ｓ２が“Ｈ”レベルの期間は、各Ｄタ
イプフリップフロップ２００ないし２０８はリセット状
態で、それぞれの出力端子Ｑから出力される信号Ｓ２０
０ないしＳ２０８は“Ｌ”レベルとなる。
【００８７】したがって、各ＮＡＮＤ回路３００ないし
３０８の負論理の入力端子および正論理の入力端子にそ
れぞれ与えられる信号のレベルはともに“Ｌ”であり、
ＮＡＮＤ回路３００ないし３０８の出力端子からは
“Ｈ”レベルの信号Ｓ３００ないしＳ３０８が出力さ
れ、これらがＤタイプフリップフロップ２００ないし２
０８のデータ入力端子Ｄにそれぞれ与えられる。
３０８の負論理の入力端子および正論理の入力端子にそ
れぞれ与えられる信号のレベルはともに“Ｌ”であり、
ＮＡＮＤ回路３００ないし３０８の出力端子からは
“Ｈ”レベルの信号Ｓ３００ないしＳ３０８が出力さ
れ、これらがＤタイプフリップフロップ２００ないし２
０８のデータ入力端子Ｄにそれぞれ与えられる。
【００８８】今、非同期信号入力端子２から入力される
非同期入力信号Ｓ２のレベルが図示のようなタイミング
で“Ｈ”から“Ｌ”に立ち下がったとすると、記憶回路
２０内のＤタイプフリップフロップ２００ないし２０８
のリセット信号入力端子Ｒが“Ｌ”レベルになり、リセ
ットが解除される。
非同期入力信号Ｓ２のレベルが図示のようなタイミング
で“Ｈ”から“Ｌ”に立ち下がったとすると、記憶回路
２０内のＤタイプフリップフロップ２００ないし２０８
のリセット信号入力端子Ｒが“Ｌ”レベルになり、リセ
ットが解除される。
【００８９】したがって、各Ｄタイプフリップフロップ
２００ないし２０８はその負論理のタイミング信号入力
端子＊Ｔにそれぞれ入力される基準クロック入力端子１
及び反転遅延素子１０１ｂないし１０８ｂの出力である
基準クロックＳ１及び非反転遅延クロックＳ１０１ｂな
いしＳ１０８ｂの立ち下がりで、そのデータ入力端子Ｄ
にそれぞれ与えられるＮＡＮＤ回路３００ないし３０８
の出力である信号Ｓ３００ないしＳ３０８をその出力端
子Ｑから出力する。
２００ないし２０８はその負論理のタイミング信号入力
端子＊Ｔにそれぞれ入力される基準クロック入力端子１
及び反転遅延素子１０１ｂないし１０８ｂの出力である
基準クロックＳ１及び非反転遅延クロックＳ１０１ｂな
いしＳ１０８ｂの立ち下がりで、そのデータ入力端子Ｄ
にそれぞれ与えられるＮＡＮＤ回路３００ないし３０８
の出力である信号Ｓ３００ないしＳ３０８をその出力端
子Ｑから出力する。
【００９０】基準クロックＳ１及び非反転遅延クロック
Ｓ１０１ｂそれぞれに立ち下がりエッジＥ０及びＥ１が
発生したとき、非同期入力信号Ｓ２のレベルはまだ
“Ｈ”であるので、Ｄタイプフリップフロップ２００及
び２０１はリセット状態で、その出力端子Ｑからそれぞ
れ出力される信号Ｓ２００及びＳ２０１のレベルは
“Ｌ”となる。
Ｓ１０１ｂそれぞれに立ち下がりエッジＥ０及びＥ１が
発生したとき、非同期入力信号Ｓ２のレベルはまだ
“Ｈ”であるので、Ｄタイプフリップフロップ２００及
び２０１はリセット状態で、その出力端子Ｑからそれぞ
れ出力される信号Ｓ２００及びＳ２０１のレベルは
“Ｌ”となる。
【００９１】一方、非反転遅延クロックＳ１０２ｂない
し１０４ｂそれぞれに立ち下がりエッジＥ２ないしＥ４
が発生したとき、非同期入力信号Ｓ２のレベルはすでに
“Ｌ”であるので、Ｄタイプフリップフロップ２０２及
び２０４の出力端子Ｑからそれぞれ出力される信号Ｓ２
０２及びＳ２０４のレベルは、ＮＡＮＤ回路３０２ない
し３０４の出力信号であるＳ３０２ないしＳ３０４のレ
ベルと同じ“Ｈ”となる。
し１０４ｂそれぞれに立ち下がりエッジＥ２ないしＥ４
が発生したとき、非同期入力信号Ｓ２のレベルはすでに
“Ｌ”であるので、Ｄタイプフリップフロップ２０２及
び２０４の出力端子Ｑからそれぞれ出力される信号Ｓ２
０２及びＳ２０４のレベルは、ＮＡＮＤ回路３０２ない
し３０４の出力信号であるＳ３０２ないしＳ３０４のレ
ベルと同じ“Ｈ”となる。
【００９２】したがって、位相検出回路３０内のＮＡＮ
Ｄ回路３００ないし３０３のうち、負論理の入力端子に
“Ｌ”，正論理の入力端子に“Ｈ”が入力されるＮＡＮ
Ｄ回路３０１の出力信号Ｓ３０１のみが“Ｌ”レベルに
なり、ＮＡＮＤ回路３００及び３０２，３０３それぞれ
の出力信号Ｓ３００及びＳ３０２，Ｓ３０３は“Ｈ”レ
ベルのままである。
Ｄ回路３００ないし３０３のうち、負論理の入力端子に
“Ｌ”，正論理の入力端子に“Ｈ”が入力されるＮＡＮ
Ｄ回路３０１の出力信号Ｓ３０１のみが“Ｌ”レベルに
なり、ＮＡＮＤ回路３００及び３０２，３０３それぞれ
の出力信号Ｓ３００及びＳ３０２，Ｓ３０３は“Ｈ”レ
ベルのままである。
【００９３】ＮＡＮＤ回路３００ないし３０３の出力信
号Ｓ３００ないしＳ３０３はそれぞれクロック選択回路
４０内のＯＲ回路４０１ないし４０４の一方の入力端子
に与えられているので、ＯＲ回路４０１及び４０３，４
０４の出力信号Ｓ４０１及びＳ４０３，Ｓ４０４は”Ｈ
“レベルとなり、ＯＲ回路４０２の出力信号はＯＲ回路
４０２の他方の入力端子に与えられている遅延クロック
生成回路１０内の反転遅延素子１０２ａの出力信号Ｓ１
０２ａとなる。
号Ｓ３００ないしＳ３０３はそれぞれクロック選択回路
４０内のＯＲ回路４０１ないし４０４の一方の入力端子
に与えられているので、ＯＲ回路４０１及び４０３，４
０４の出力信号Ｓ４０１及びＳ４０３，Ｓ４０４は”Ｈ
“レベルとなり、ＯＲ回路４０２の出力信号はＯＲ回路
４０２の他方の入力端子に与えられている遅延クロック
生成回路１０内の反転遅延素子１０２ａの出力信号Ｓ１
０２ａとなる。
【００９４】したがって、ＮＡＮＤ回路４１１の出力か
らは、反転遅延素子１０２ａの出力信号である反転遅延
クロックＳ１０２ａが反転された信号が出力され、これ
が同期クロックＳ３として同期クロック出力端子３に与
えられる。
らは、反転遅延素子１０２ａの出力信号である反転遅延
クロックＳ１０２ａが反転された信号が出力され、これ
が同期クロックＳ３として同期クロック出力端子３に与
えられる。
【００９５】次に、ふたたび基準クロックＳ１および非
反転遅延クロックＳ１０１ｂないしＳ１０４ｂにそれぞ
れ立ち下がりエッジＥ１０ないしＥ１４が発生したと
き、Ｄタイプフリップフロップ２００ないし２０３のリ
セットはすでに解除されているので、Ｄタイプフリップ
フロップ２００ないし２０３の出力端子Ｑからそれぞれ
出力される信号Ｓ２００ないしＳ２０３のレベルは、Ｎ
ＡＮＤ回路３００ないし３０３の出力信号であるＳ３０
０ないしＳ３０３のレベルと同じレベルとなる。
反転遅延クロックＳ１０１ｂないしＳ１０４ｂにそれぞ
れ立ち下がりエッジＥ１０ないしＥ１４が発生したと
き、Ｄタイプフリップフロップ２００ないし２０３のリ
セットはすでに解除されているので、Ｄタイプフリップ
フロップ２００ないし２０３の出力端子Ｑからそれぞれ
出力される信号Ｓ２００ないしＳ２０３のレベルは、Ｎ
ＡＮＤ回路３００ないし３０３の出力信号であるＳ３０
０ないしＳ３０３のレベルと同じレベルとなる。
【００９６】すなわち、信号Ｓ２００ないしＳ２０３の
レベルは順に“Ｈ”，“Ｌ”，“Ｈ”，“Ｈ”となり、
前述したのと同じように、位相検出回路３０内のＮＡＮ
Ｄ回路３００ないし３０３のうち、ＮＡＮＤ回路３０１
の出力信号Ｓ３０１のみが“Ｌ”レベルを保持すること
ができ、ＮＡＮＤ回路３００及び３０２，３０３それぞ
れの出力信号Ｓ３００及びＳ３０２，Ｓ３０３は“Ｈ”
レベルとなり、クロック選択回路４０内のＮＡＮＤ回路
４１１の出力からは、反転遅延素子１０２ａの出力信号
である反転遅延クロックＳ１０２ａが反転された信号が
継続的に同期クロックＳ３として同期クロック出力端子
３に与えられる。この同期クロックＳ３が、図１におけ
る同期クロックＳ７００に相当する。
レベルは順に“Ｈ”，“Ｌ”，“Ｈ”，“Ｈ”となり、
前述したのと同じように、位相検出回路３０内のＮＡＮ
Ｄ回路３００ないし３０３のうち、ＮＡＮＤ回路３０１
の出力信号Ｓ３０１のみが“Ｌ”レベルを保持すること
ができ、ＮＡＮＤ回路３００及び３０２，３０３それぞ
れの出力信号Ｓ３００及びＳ３０２，Ｓ３０３は“Ｈ”
レベルとなり、クロック選択回路４０内のＮＡＮＤ回路
４１１の出力からは、反転遅延素子１０２ａの出力信号
である反転遅延クロックＳ１０２ａが反転された信号が
継続的に同期クロックＳ３として同期クロック出力端子
３に与えられる。この同期クロックＳ３が、図１におけ
る同期クロックＳ７００に相当する。
【００９７】以上のような構成においては、非同期入力
信号Ｓ２の立ち下がりタイミングが図１０の破線で示し
た範囲で変動しても、各Ｄタイプフリップフロップ２０
０ないし２０８の出力信号Ｓ２００ないしＳ２０８のレ
ベルは変化せず、同期クロックＳ３は同じタイミングで
出てくることになる。
信号Ｓ２の立ち下がりタイミングが図１０の破線で示し
た範囲で変動しても、各Ｄタイプフリップフロップ２０
０ないし２０８の出力信号Ｓ２００ないしＳ２０８のレ
ベルは変化せず、同期クロックＳ３は同じタイミングで
出てくることになる。
【００９８】したがって、同期精度は、隣り合うＤタイ
プフリップフロップに入力される遅延クロックの位相差
と等しくなるので、近似的に、 同期精度＝反転遅延素子２段分の遅延値 ということができる。
プフリップフロップに入力される遅延クロックの位相差
と等しくなるので、近似的に、 同期精度＝反転遅延素子２段分の遅延値 ということができる。
【００９９】反転遅延素子を半導体論理素子で構成すれ
ば、反転遅延素子２段分の遅延値を１ｎｓ以下にするこ
とができ、高周波クロックを用いずに高い同期精度を有
する同期クロック発生部７００を得ることができる。
ば、反転遅延素子２段分の遅延値を１ｎｓ以下にするこ
とができ、高周波クロックを用いずに高い同期精度を有
する同期クロック発生部７００を得ることができる。
【０１００】なお、この実施例では、位相検出回路３０
内のＮＡＮＤ回路３００ないし３０７の出力端子をそれ
ぞれクロック選択回路４０内のＯＲ回路４０１ないし４
０８の一方端子に接続して、ＯＲ回路４０１ないし４０
８それぞれの他方端子に接続されている反転遅延素子１
０１ａないし１０８ａの出力である反転遅延クロックＳ
１０１ａないしＳ１０８ａのうち非同期入力信号Ｓ２の
立ち下がりトリガに時間的にもっとも近いものを選択し
て同期クロックＳ３として出力しているが、図１１に示
すように、位相検出回路３０内のＮＡＮＤ回路３００な
いし３０７の出力端子とクロック選択回路４０内のＯＲ
回路４０１ないし４０８の一方端子との接続をかえて、
非同期入力信号Ｓ２の立ち下がりトリガに時間的にもっ
とも近いものとは異なるタイミング的に所望の反転遅延
クロックを選択しても良い。
内のＮＡＮＤ回路３００ないし３０７の出力端子をそれ
ぞれクロック選択回路４０内のＯＲ回路４０１ないし４
０８の一方端子に接続して、ＯＲ回路４０１ないし４０
８それぞれの他方端子に接続されている反転遅延素子１
０１ａないし１０８ａの出力である反転遅延クロックＳ
１０１ａないしＳ１０８ａのうち非同期入力信号Ｓ２の
立ち下がりトリガに時間的にもっとも近いものを選択し
て同期クロックＳ３として出力しているが、図１１に示
すように、位相検出回路３０内のＮＡＮＤ回路３００な
いし３０７の出力端子とクロック選択回路４０内のＯＲ
回路４０１ないし４０８の一方端子との接続をかえて、
非同期入力信号Ｓ２の立ち下がりトリガに時間的にもっ
とも近いものとは異なるタイミング的に所望の反転遅延
クロックを選択しても良い。
【０１０１】次に、反転遅延素子１０１ａないし１０８
ｂの出力負荷容量を一定値に合わせ込む実施例について
説明する。
ｂの出力負荷容量を一定値に合わせ込む実施例について
説明する。
【０１０２】図１２は図８，図９内の基本クロック入力
端子１と、遅延クロック生成回路１０に含まれる反転遅
延素子１０１ａないし１０２ｂと、クロック選択回路４
０に含まれるＯＲ回路４０１，４０２と、記憶回路２０
に含まれるＤタイプフリップフロップ２００，２０１の
タイミング信号入力端子＊Ｔに接続される初段のインバ
ータ２１０，２１１とを抜粋して示したものである。
端子１と、遅延クロック生成回路１０に含まれる反転遅
延素子１０１ａないし１０２ｂと、クロック選択回路４
０に含まれるＯＲ回路４０１，４０２と、記憶回路２０
に含まれるＤタイプフリップフロップ２００，２０１の
タイミング信号入力端子＊Ｔに接続される初段のインバ
ータ２１０，２１１とを抜粋して示したものである。
【０１０３】反転遅延素子１０１ａないし１０２ｂの出
力負荷容量を一定値或いは近似値にするために、クロッ
ク選択回路４０に含まれるＯＲ回路４０１，４０２の入
力端子に接続される初段のトランジスタ（図示せず）サ
イズと、記憶回路２０に含まれるＤタイプフリップフロ
ップ２０１，２０２のタイミング信号入力端子＊Ｔに接
続される初段のインバータ２１０，２１１の初段のトラ
ンジスタサイズを同一値或いは近似値とする。また、反
転遅延素子１０１ａないし１０２ｂの各出力端子に接続
される配線の配線長を同一値或いは近似値とする。した
がって、出力負荷容量が同一値或いは近似値を有する反
転遅延素子１０１ａないし１０２ｂはそれぞれ同一値或
いは近似値の遅延値を有する。
力負荷容量を一定値或いは近似値にするために、クロッ
ク選択回路４０に含まれるＯＲ回路４０１，４０２の入
力端子に接続される初段のトランジスタ（図示せず）サ
イズと、記憶回路２０に含まれるＤタイプフリップフロ
ップ２０１，２０２のタイミング信号入力端子＊Ｔに接
続される初段のインバータ２１０，２１１の初段のトラ
ンジスタサイズを同一値或いは近似値とする。また、反
転遅延素子１０１ａないし１０２ｂの各出力端子に接続
される配線の配線長を同一値或いは近似値とする。した
がって、出力負荷容量が同一値或いは近似値を有する反
転遅延素子１０１ａないし１０２ｂはそれぞれ同一値或
いは近似値の遅延値を有する。
【０１０４】図１３はこのような場合の図１２の回路の
動作を示すタイミングチャートである。基準クロック入
力端子１から入力される図示のような基準クロックＳ１
が反転遅延素子１０１ａないし１０２ｂによって順次遅
延され反転遅延クロックＳ１０１ａ，１０１ｂ及び非反
転遅延クロックＳ１０１ｂ，Ｓ１０２ｂが生成される。
動作を示すタイミングチャートである。基準クロック入
力端子１から入力される図示のような基準クロックＳ１
が反転遅延素子１０１ａないし１０２ｂによって順次遅
延され反転遅延クロックＳ１０１ａ，１０１ｂ及び非反
転遅延クロックＳ１０１ｂ，Ｓ１０２ｂが生成される。
【０１０５】反転遅延クロックＳ１０１ａ，Ｓ１０２ａ
及び非反転遅延クロックＳ１０１ｂ，Ｓ１０２ｂそれぞ
れの“Ｈ”から“Ｌ”への立ち下がりに要する時間をＡ
とし、“Ｌ”から“Ｈ”への立ち上がりに要する時間を
Ｂとすると、非反転遅延クロックＳ１０２ｂは、基準ク
ロックＳ１に対して立ち上がりが２（Ａ＋Ｂ）時間遅延
し、立ち下がりが２（Ｂ＋Ａ）時間遅延する。
及び非反転遅延クロックＳ１０１ｂ，Ｓ１０２ｂそれぞ
れの“Ｈ”から“Ｌ”への立ち下がりに要する時間をＡ
とし、“Ｌ”から“Ｈ”への立ち上がりに要する時間を
Ｂとすると、非反転遅延クロックＳ１０２ｂは、基準ク
ロックＳ１に対して立ち上がりが２（Ａ＋Ｂ）時間遅延
し、立ち下がりが２（Ｂ＋Ａ）時間遅延する。
【０１０６】したがって、非反転遅延クロックＳ１０２
ｂの基準クロックＳ１に対する立ち上がり及び立ち下が
りの遅延値は等しくなり、基準クロックＳ１と同一デュ
ーティの非反転遅延クロックＳ１０２ｂ等の遅延クロッ
クを得ることができる。
ｂの基準クロックＳ１に対する立ち上がり及び立ち下が
りの遅延値は等しくなり、基準クロックＳ１と同一デュ
ーティの非反転遅延クロックＳ１０２ｂ等の遅延クロッ
クを得ることができる。
【０１０７】一方、反転遅延素子１０１ａないし１０２
ｂがそれぞれ異なる出力負荷容量を有するとすると、反
転遅延素子１０１ａないし１０２ｂは異なる遅延値を有
することになる。図１４はこのような場合の図１２の回
路の動作を示すタイミングチャートである。基準クロッ
ク入力端子１から入力される図示のような基準クロック
Ｓ１が反転遅延素子１０１ａないし１０２ｂによって順
次遅延され反転遅延クロックＳ１０１ａ，１０１ｂ及び
非反転遅延クロックＳ１０１ｂ，Ｓ１０２ｂが生成され
る。
ｂがそれぞれ異なる出力負荷容量を有するとすると、反
転遅延素子１０１ａないし１０２ｂは異なる遅延値を有
することになる。図１４はこのような場合の図１２の回
路の動作を示すタイミングチャートである。基準クロッ
ク入力端子１から入力される図示のような基準クロック
Ｓ１が反転遅延素子１０１ａないし１０２ｂによって順
次遅延され反転遅延クロックＳ１０１ａ，１０１ｂ及び
非反転遅延クロックＳ１０１ｂ，Ｓ１０２ｂが生成され
る。
【０１０８】反転遅延クロックＳ１０１ａ，Ｓ１０２ａ
それぞれの“Ｈ”から“Ｌ”への立ち下がりに要する時
間をそれぞれＡ1 ，Ａ3 、“Ｌ”から“Ｈ”への立ち上
がりに要する時間をそれぞれＢ1 ，Ｂ3 とし、非反転遅
延クロックＳ１０１ｂ，Ｓ１０２ｂそれぞれの“Ｌ”か
ら“Ｈ”への立ち上がりに要する時間をそれぞれＢ2，
Ｂ4 、“Ｈ”から“Ｌ”への立ち下がりに要する時間を
それぞれＡ2 ，Ａ4 とすると、非反転遅延クロックＳ１
０２ｂは、基準クロックＳ１に対して立ち上がりが（Ａ
1 ＋Ｂ2 ＋Ａ3 ＋Ｂ4 ）時間遅延し、立ち下がりが（Ｂ
1 ＋Ａ2 ＋Ｂ3＋Ａ4 ））時間遅延する。
それぞれの“Ｈ”から“Ｌ”への立ち下がりに要する時
間をそれぞれＡ1 ，Ａ3 、“Ｌ”から“Ｈ”への立ち上
がりに要する時間をそれぞれＢ1 ，Ｂ3 とし、非反転遅
延クロックＳ１０１ｂ，Ｓ１０２ｂそれぞれの“Ｌ”か
ら“Ｈ”への立ち上がりに要する時間をそれぞれＢ2，
Ｂ4 、“Ｈ”から“Ｌ”への立ち下がりに要する時間を
それぞれＡ2 ，Ａ4 とすると、非反転遅延クロックＳ１
０２ｂは、基準クロックＳ１に対して立ち上がりが（Ａ
1 ＋Ｂ2 ＋Ａ3 ＋Ｂ4 ）時間遅延し、立ち下がりが（Ｂ
1 ＋Ａ2 ＋Ｂ3＋Ａ4 ））時間遅延する。
【０１０９】したがって、非反転遅延クロックＳ１０２
ｂの基準クロックＳ１に対する立ち上がり及び立ち下が
りの遅延値が異なり、基準クロックＳ１と異なるデュー
ティの非反転遅延クロックＳ１０２ｂ等の遅延クロック
が生成されることになる。
ｂの基準クロックＳ１に対する立ち上がり及び立ち下が
りの遅延値が異なり、基準クロックＳ１と異なるデュー
ティの非反転遅延クロックＳ１０２ｂ等の遅延クロック
が生成されることになる。
【０１１０】以上のように、反転遅延素子１０１ａない
し１０２ｂの出力負荷容量を一定値或いは近似値に合わ
せ込むことによって、基準クロックＳ１とデューティが
等しい或いは近い遅延クロックを生成することができ、
同期精度を向上させることができる。
し１０２ｂの出力負荷容量を一定値或いは近似値に合わ
せ込むことによって、基準クロックＳ１とデューティが
等しい或いは近い遅延クロックを生成することができ、
同期精度を向上させることができる。
【０１１１】なお、上記実施例では、反転遅延素子１０
１ｂないし１０８ｂから出力される非反転遅延クロック
をＤタイプフリップフロップ２００ないし２０８の負論
理のタイミング信号入力端子＊Ｔに与え、これによって
反転遅延素子１０１ａないし１０８ａから出力される反
転遅延クロックを選択していたが、逆に反転遅延素子１
０１ａないし１０８ａから出力される反転遅延クロック
をＤタイプフリップフロップ２００ないし２０８の負論
理のタイミング信号入力端子＊Ｔに与え、これによって
反転遅延素子１０１ｂないし１０８ｂから出力される非
反転遅延クロックを選択しても良い。
１ｂないし１０８ｂから出力される非反転遅延クロック
をＤタイプフリップフロップ２００ないし２０８の負論
理のタイミング信号入力端子＊Ｔに与え、これによって
反転遅延素子１０１ａないし１０８ａから出力される反
転遅延クロックを選択していたが、逆に反転遅延素子１
０１ａないし１０８ａから出力される反転遅延クロック
をＤタイプフリップフロップ２００ないし２０８の負論
理のタイミング信号入力端子＊Ｔに与え、これによって
反転遅延素子１０１ｂないし１０８ｂから出力される非
反転遅延クロックを選択しても良い。
【０１１２】ここで、図８，図９の回路の若干の不都合
な点について述べる。図１５は図８，図９の回路におい
て、基準クロックＳ１の周期が短くなった場合、或いは
反転遅延素子１０１ａないし１０８ｂの１段あたりの遅
延時間が長くなった場合の、動作を示すタイミングチャ
ートである。なお、図１５のタイミングチャートでは、
遅延クロック生成回路１０内の反転遅延素子１０３ｂな
いし１０５ｂ，１０８ｂ及び１０１ａ，１０３ａないし
１０６ａ，１０８ａそれぞれが出力する信号Ｓ１０３ｂ
ないしＳ１０５ｂ，Ｓ１０８ｂ及びＳ１０１ａ，Ｓ１０
３ａないしＳ１０６ａ，Ｓ１０８ａ、記憶回路２０内の
Ｄタイプフリップフロップ２０３ないし２０５，２０８
それぞれの出力端子Ｑから出力される信号Ｓ２０３ない
しＳ２０５，Ｓ２０８、位相検出回路３０内のＮＡＮＤ
回路３００，３０２ないし３０５，３０７，３０８がそ
れぞれ出力する信号Ｓ３００，Ｓ３０２ないしＳ３０
５，Ｓ３０７，Ｓ３０８、クロック選択回路４０内のＯ
Ｒ回路４０１，４０３ないし４０６，４０８がそれぞれ
出力する信号Ｓ４０１，Ｓ４０３ないしＳ４０６，Ｓ４
０８は省略されている。
な点について述べる。図１５は図８，図９の回路におい
て、基準クロックＳ１の周期が短くなった場合、或いは
反転遅延素子１０１ａないし１０８ｂの１段あたりの遅
延時間が長くなった場合の、動作を示すタイミングチャ
ートである。なお、図１５のタイミングチャートでは、
遅延クロック生成回路１０内の反転遅延素子１０３ｂな
いし１０５ｂ，１０８ｂ及び１０１ａ，１０３ａないし
１０６ａ，１０８ａそれぞれが出力する信号Ｓ１０３ｂ
ないしＳ１０５ｂ，Ｓ１０８ｂ及びＳ１０１ａ，Ｓ１０
３ａないしＳ１０６ａ，Ｓ１０８ａ、記憶回路２０内の
Ｄタイプフリップフロップ２０３ないし２０５，２０８
それぞれの出力端子Ｑから出力される信号Ｓ２０３ない
しＳ２０５，Ｓ２０８、位相検出回路３０内のＮＡＮＤ
回路３００，３０２ないし３０５，３０７，３０８がそ
れぞれ出力する信号Ｓ３００，Ｓ３０２ないしＳ３０
５，Ｓ３０７，Ｓ３０８、クロック選択回路４０内のＯ
Ｒ回路４０１，４０３ないし４０６，４０８がそれぞれ
出力する信号Ｓ４０１，Ｓ４０３ないしＳ４０６，Ｓ４
０８は省略されている。
【０１１３】このような場合、非反転遅延クロックＳ１
０２ｂないしＳ１０８ｂのうちで、ほぼ同相の非反転遅
延クロックが生成されることがある。例えば、図１５の
タイミングチャートに示すように、非反転遅延クロック
Ｓ１０１ｂとＳ１０６ｂ，Ｓ１０２ｂとＳ１０７ｂがそ
れに相当する。
０２ｂないしＳ１０８ｂのうちで、ほぼ同相の非反転遅
延クロックが生成されることがある。例えば、図１５の
タイミングチャートに示すように、非反転遅延クロック
Ｓ１０１ｂとＳ１０６ｂ，Ｓ１０２ｂとＳ１０７ｂがそ
れに相当する。
【０１１４】このような状態で、非同期信号入力端子２
から入力される非同期入力信号Ｓ２のレベルが図示のよ
うなタイミングで“Ｈ”から“Ｌ”に立ち下がったとす
ると、基準クロックＳ１と非反転遅延クロックＳ１０１
ｂ，Ｓ１０６ｂそれぞれの立ち下がりエッジＥ０，Ｅ
１，Ｅ６は非同期入力信号Ｓ２の立ち下がりの前に発生
しているので、Ｄタイプフリップフロップ２００，２０
１，２０６の出力信号Ｓ２００，Ｓ２０１，Ｓ２０６は
“Ｌ”レベルとなる。
から入力される非同期入力信号Ｓ２のレベルが図示のよ
うなタイミングで“Ｈ”から“Ｌ”に立ち下がったとす
ると、基準クロックＳ１と非反転遅延クロックＳ１０１
ｂ，Ｓ１０６ｂそれぞれの立ち下がりエッジＥ０，Ｅ
１，Ｅ６は非同期入力信号Ｓ２の立ち下がりの前に発生
しているので、Ｄタイプフリップフロップ２００，２０
１，２０６の出力信号Ｓ２００，Ｓ２０１，Ｓ２０６は
“Ｌ”レベルとなる。
【０１１５】一方、非反転遅延クロックＳ１０２ｂ，Ｓ
１０７ｂそれぞれの立ち下がりエッジＥ２，Ｅ７は非同
期入力信号Ｓ２の立ち下がりの後に発生しているので、
Ｄタイプフリップフロップ２０２，２０７の出力信号Ｓ
２０２，Ｓ２０７は“Ｈ”レベルとなる。したがって、
位相検出回路３０内のＮＡＮＤ回路３０１，３０６の出
力信号Ｓ３０１，Ｓ３０６が“Ｌ”レベルになり、クロ
ック選択回路４０内のＯＲ回路４０２，４０７からそれ
ぞれ反転遅延クロックＳ１０２ａ，Ｓ１０７ａが出力さ
れる。したがって、ＮＡＮＤ回路４１１を介して反転遅
延クロックＳ１０２ａ及びＳ１０７ａの一方或いは両方
が“Ｌ”レベルであるときに“Ｈ”レベル，反転遅延ク
ロックＳ１０２ａ及びＳ１０７ａの両方が“Ｈ”レベル
であるときに“Ｌ”レベルであるような信号が同期クロ
ックＳ３として同期クロック出力端子３から出力され
る。
１０７ｂそれぞれの立ち下がりエッジＥ２，Ｅ７は非同
期入力信号Ｓ２の立ち下がりの後に発生しているので、
Ｄタイプフリップフロップ２０２，２０７の出力信号Ｓ
２０２，Ｓ２０７は“Ｈ”レベルとなる。したがって、
位相検出回路３０内のＮＡＮＤ回路３０１，３０６の出
力信号Ｓ３０１，Ｓ３０６が“Ｌ”レベルになり、クロ
ック選択回路４０内のＯＲ回路４０２，４０７からそれ
ぞれ反転遅延クロックＳ１０２ａ，Ｓ１０７ａが出力さ
れる。したがって、ＮＡＮＤ回路４１１を介して反転遅
延クロックＳ１０２ａ及びＳ１０７ａの一方或いは両方
が“Ｌ”レベルであるときに“Ｈ”レベル，反転遅延ク
ロックＳ１０２ａ及びＳ１０７ａの両方が“Ｈ”レベル
であるときに“Ｌ”レベルであるような信号が同期クロ
ックＳ３として同期クロック出力端子３から出力され
る。
【０１１６】このとき、同期クロックＳ３としては基準
クロックＳ１と比較して、１周期内の“Ｈ”レベルの期
間が図１５に示す斜線部分だけ長く、その“Ｌ”レベル
の期間が図１５に示す斜線部分だけ短くなり、同期クロ
ックＳ３のデューティが基準クロックＳ１のデューティ
と異なる。
クロックＳ１と比較して、１周期内の“Ｈ”レベルの期
間が図１５に示す斜線部分だけ長く、その“Ｌ”レベル
の期間が図１５に示す斜線部分だけ短くなり、同期クロ
ックＳ３のデューティが基準クロックＳ１のデューティ
と異なる。
【０１１７】図１６は図１の同期クロック発生部７００
の第２構成例を示す回路図であり、図９に示すクロック
選択回路４０において、ＯＲ回路４０１ないし４０８の
うちの２つ以上から反転遅延クロックが出力され、（多
重出力）ＮＡＮＤ回路４１１から基準クロックＳ１とデ
ューティの異なる同期クロックＳ３が出力されないよう
にしたものである。なお、図８に示す遅延クロック生成
回路１０，記憶回路２０，位相検出回路３０はこの第２
構成例においても同一構成であるので、省略する。
の第２構成例を示す回路図であり、図９に示すクロック
選択回路４０において、ＯＲ回路４０１ないし４０８の
うちの２つ以上から反転遅延クロックが出力され、（多
重出力）ＮＡＮＤ回路４１１から基準クロックＳ１とデ
ューティの異なる同期クロックＳ３が出力されないよう
にしたものである。なお、図８に示す遅延クロック生成
回路１０，記憶回路２０，位相検出回路３０はこの第２
構成例においても同一構成であるので、省略する。
【０１１８】同図に示すように、図８に示す位相検出回
路３０内のＮＡＮＤ回路３００ないし３０７の出力端子
が、図１６に示すクロック選択回路４１内のＯＲ回路４
０１ないし４０８の一方の入力端子に接続されている。
また、このＯＲ回路４０１ないし４０８の他方の入力端
子には図８に示す遅延クロック生成回路１０内の反転遅
延素子１０１ａないし１０８ａの出力端子がそれぞれ接
続されている。さらに、ＯＲ回路４０１ないし４０３の
出力端子が３入力ＮＡＮＤ回路４２１の入力端子に、Ｏ
Ｒ回路４０４ないし４０６の出力端子が３入力ＮＡＮＤ
回４２２の入力端子に、ＯＲ回路４０７，４０８の出力
端子が３入力ＮＡＮＤ回路４２３の入力端子に接続され
ている。なお、３入力ＮＡＮＤ回路４２３の接続されて
いない１つの入力端子は電源端子に接続されている。３
入力ＮＡＮＤ回路４２３の代わりに２入力ＮＡＮＤ回路
を用いないのは、反転遅延クロックＳ１０１ａないしＳ
１０８ａのうちの１つが選択されて同期クロック出力端
子３から出力されるまでの時間を均一化するためであ
る。
路３０内のＮＡＮＤ回路３００ないし３０７の出力端子
が、図１６に示すクロック選択回路４１内のＯＲ回路４
０１ないし４０８の一方の入力端子に接続されている。
また、このＯＲ回路４０１ないし４０８の他方の入力端
子には図８に示す遅延クロック生成回路１０内の反転遅
延素子１０１ａないし１０８ａの出力端子がそれぞれ接
続されている。さらに、ＯＲ回路４０１ないし４０３の
出力端子が３入力ＮＡＮＤ回路４２１の入力端子に、Ｏ
Ｒ回路４０４ないし４０６の出力端子が３入力ＮＡＮＤ
回４２２の入力端子に、ＯＲ回路４０７，４０８の出力
端子が３入力ＮＡＮＤ回路４２３の入力端子に接続され
ている。なお、３入力ＮＡＮＤ回路４２３の接続されて
いない１つの入力端子は電源端子に接続されている。３
入力ＮＡＮＤ回路４２３の代わりに２入力ＮＡＮＤ回路
を用いないのは、反転遅延クロックＳ１０１ａないしＳ
１０８ａのうちの１つが選択されて同期クロック出力端
子３から出力されるまでの時間を均一化するためであ
る。
【０１１９】また、３入力ＮＡＮＤ回路４２１ないし４
２３それぞれの出力端子はそれぞれ３入力ＮＡＮＤ回路
４４１ないし４４３の１つの入力端子に接続されてい
る。３入力ＮＡＮＤ回路４４１ないし４４３の出力は３
入力ＮＡＮＤ回路４５１の入力端子にそれぞれ接続され
ており、３入力ＮＡＮＤ回路４５１の出力端子が同期ク
ロック出力端子３に接続されている。
２３それぞれの出力端子はそれぞれ３入力ＮＡＮＤ回路
４４１ないし４４３の１つの入力端子に接続されてい
る。３入力ＮＡＮＤ回路４４１ないし４４３の出力は３
入力ＮＡＮＤ回路４５１の入力端子にそれぞれ接続され
ており、３入力ＮＡＮＤ回路４５１の出力端子が同期ク
ロック出力端子３に接続されている。
【０１２０】さらに、図８に示す位相検出回路３０内の
ＮＡＮＤ回路３００ないし３０２の出力端子は、クロッ
ク選択回路４１内の３入力ＡＮＤ回路４３１の入力端子
に、位相検出回路３０内のＮＡＮＤ回路３０３ないし３
０５の出力端子は、クロック選択回路４１内の３入力Ａ
ＮＤ回路４３１の入力端子にそれぞれ接続されている。
ＮＡＮＤ回路３００ないし３０２の出力端子は、クロッ
ク選択回路４１内の３入力ＡＮＤ回路４３１の入力端子
に、位相検出回路３０内のＮＡＮＤ回路３０３ないし３
０５の出力端子は、クロック選択回路４１内の３入力Ａ
ＮＤ回路４３１の入力端子にそれぞれ接続されている。
【０１２１】また、３入力ＡＮＤ回路４３１の出力端子
が３入力ＮＡＮＤ回路４４２，４４３それぞれの１つの
入力端子に、３入力ＡＮＤ回路４３２の出力端子が３入
力ＮＡＮＤ回路４４３の１つの入力端子に接続されてい
る。３入力ＮＡＮＤ回路４４１の接続されていない２つ
の入力端子及び３入力ＮＡＮＤ回路４４２の接続されて
いない１つの入力端子には電源端子が接続されている。
３入力ＮＡＮＤ回路４４１及び４４２の代わりにそれぞ
れインバータ及び２入力ＮＡＮＤ回路を用いないのは、
反転遅延クロックＳ１０１ないしＳ１０８ａのうちの１
つが選択されて同期クロック出力端子３から出力される
までの時間を均一化するためである。
が３入力ＮＡＮＤ回路４４２，４４３それぞれの１つの
入力端子に、３入力ＡＮＤ回路４３２の出力端子が３入
力ＮＡＮＤ回路４４３の１つの入力端子に接続されてい
る。３入力ＮＡＮＤ回路４４１の接続されていない２つ
の入力端子及び３入力ＮＡＮＤ回路４４２の接続されて
いない１つの入力端子には電源端子が接続されている。
３入力ＮＡＮＤ回路４４１及び４４２の代わりにそれぞ
れインバータ及び２入力ＮＡＮＤ回路を用いないのは、
反転遅延クロックＳ１０１ないしＳ１０８ａのうちの１
つが選択されて同期クロック出力端子３から出力される
までの時間を均一化するためである。
【０１２２】次に動作について説明する。図１７は図
８，図１６の回路の動作を示すタイミングチャートであ
る。なお、図１７のタイミングチャートでは、遅延クロ
ック生成回路１０内の反転遅延素子１０３ｂないし１０
５ｂ，１０８ｂ及び１０１ａないし１０８ａそれぞれが
出力する信号Ｓ１０３ｂないしＳ１０５ｂ，Ｓ１０８ｂ
及びＳ１０１ａないしＳ１０８ａ、記憶回路２０内のＤ
タイプフリップフロップ２０３ないし２０５，２０８そ
れぞれの出力端子Ｑから出力される信号Ｓ２０３ないし
Ｓ２０５，Ｓ２０８、位相検出回路３０内のＮＡＮＤ回
路３００，３０２ないし３０５，３０７，３０８がそれ
ぞれ出力する信号Ｓ３００，Ｓ３０２ないしＳ３０５，
Ｓ３０７，Ｓ３０８、クロック選択回路４０内のＯＲ回
路４０１ないし４０８がそれぞれ出力する信号Ｓ４０１
ないしＳ４０８は省略されている。
８，図１６の回路の動作を示すタイミングチャートであ
る。なお、図１７のタイミングチャートでは、遅延クロ
ック生成回路１０内の反転遅延素子１０３ｂないし１０
５ｂ，１０８ｂ及び１０１ａないし１０８ａそれぞれが
出力する信号Ｓ１０３ｂないしＳ１０５ｂ，Ｓ１０８ｂ
及びＳ１０１ａないしＳ１０８ａ、記憶回路２０内のＤ
タイプフリップフロップ２０３ないし２０５，２０８そ
れぞれの出力端子Ｑから出力される信号Ｓ２０３ないし
Ｓ２０５，Ｓ２０８、位相検出回路３０内のＮＡＮＤ回
路３００，３０２ないし３０５，３０７，３０８がそれ
ぞれ出力する信号Ｓ３００，Ｓ３０２ないしＳ３０５，
Ｓ３０７，Ｓ３０８、クロック選択回路４０内のＯＲ回
路４０１ないし４０８がそれぞれ出力する信号Ｓ４０１
ないしＳ４０８は省略されている。
【０１２３】まず、基準クロック入力端子１からは図に
示すような基準クロックＳ１が入力されており、この基
準クロックＳ１が反転遅延素子１０１ａないし１０８ｂ
によって順次反転遅延され、反転遅延素子１０１ａない
し１０８ａからは反転遅延クロックＳ１０１ａないしＳ
１０８ａが、反転遅延素子１０１ｂないし１０８ｂから
は非反転遅延クロックＳ１０１ｂないしＳ１０８ｂがそ
れぞれ出力される。
示すような基準クロックＳ１が入力されており、この基
準クロックＳ１が反転遅延素子１０１ａないし１０８ｂ
によって順次反転遅延され、反転遅延素子１０１ａない
し１０８ａからは反転遅延クロックＳ１０１ａないしＳ
１０８ａが、反転遅延素子１０１ｂないし１０８ｂから
は非反転遅延クロックＳ１０１ｂないしＳ１０８ｂがそ
れぞれ出力される。
【０１２４】また、非同期信号入力端子２から入力され
る非同期入力信号Ｓ２が“Ｈ”レベルの期間は、各Ｄタ
イプフリップフロップ２００ないし２０８はリセット状
態で、それぞれの出力端子Ｑから出力される信号は
“Ｌ”レベルとなる。
る非同期入力信号Ｓ２が“Ｈ”レベルの期間は、各Ｄタ
イプフリップフロップ２００ないし２０８はリセット状
態で、それぞれの出力端子Ｑから出力される信号は
“Ｌ”レベルとなる。
【０１２５】したがって、各ＮＡＮＤ回路３００ないし
３０８の負論理の入力端子および正論理の入力端子にそ
れぞれ与えられる信号のレベルはともに“Ｌ”であり、
ＮＡＮＤ回路３００ないし３０８の出力端子からは
“Ｈ”レベルの信号Ｓ３００ないしＳ３０８が出力さ
れ、これらがＤタイプフリップフロップ２００ないし２
０８のデータ入力端子Ｄにそれぞれ与えられる。
３０８の負論理の入力端子および正論理の入力端子にそ
れぞれ与えられる信号のレベルはともに“Ｌ”であり、
ＮＡＮＤ回路３００ないし３０８の出力端子からは
“Ｈ”レベルの信号Ｓ３００ないしＳ３０８が出力さ
れ、これらがＤタイプフリップフロップ２００ないし２
０８のデータ入力端子Ｄにそれぞれ与えられる。
【０１２６】今、非同期信号入力端子２から入力される
非同期入力信号Ｓ２のレベルが図示のようなタイミング
で“Ｈ”から“Ｌ”に立ち下がったとすると、記憶回路
２０内のＤタイプフリップフロップ２００ないし２０８
のリセット信号入力端子Ｒが“Ｌ”レベルになり、リセ
ットが解除される。
非同期入力信号Ｓ２のレベルが図示のようなタイミング
で“Ｈ”から“Ｌ”に立ち下がったとすると、記憶回路
２０内のＤタイプフリップフロップ２００ないし２０８
のリセット信号入力端子Ｒが“Ｌ”レベルになり、リセ
ットが解除される。
【０１２７】したがって、各Ｄタイプフリップフロップ
２００ないし２０８はその負論理のタイミング信号入力
端子＊Ｔにそれぞれ入力される基準クロック入力端子１
及び反転遅延素子１０１ｂないし１０８ｂの出力である
基準クロックＳ１及び非反転遅延クロックＳ１０１ｂな
いしＳ１０８ｂの立ち下がりで、そのデータ入力端子Ｄ
にそれぞれ与えられるＮＡＮＤ回路３００ないし３０８
の出力である信号Ｓ３００ないしＳ３０８をその出力端
子Ｑから出力する。
２００ないし２０８はその負論理のタイミング信号入力
端子＊Ｔにそれぞれ入力される基準クロック入力端子１
及び反転遅延素子１０１ｂないし１０８ｂの出力である
基準クロックＳ１及び非反転遅延クロックＳ１０１ｂな
いしＳ１０８ｂの立ち下がりで、そのデータ入力端子Ｄ
にそれぞれ与えられるＮＡＮＤ回路３００ないし３０８
の出力である信号Ｓ３００ないしＳ３０８をその出力端
子Ｑから出力する。
【０１２８】基準クロックＳ１，非反転遅延クロックＳ
１０１ｂ，Ｓ１０６ｂそれぞれに立ち下がりエッジＥ
０，Ｅ１，Ｅ６が発生したとき、非同期入力信号Ｓ２の
レベルはまだ“Ｈ”であるので、Ｄタイプフリップフロ
ップ２００，２０１，２０６はリセット状態で、その出
力端子Ｑからそれぞれ出力される信号Ｓ２００，Ｓ２０
１，Ｓ２０６のレベルは“Ｌ”となる。
１０１ｂ，Ｓ１０６ｂそれぞれに立ち下がりエッジＥ
０，Ｅ１，Ｅ６が発生したとき、非同期入力信号Ｓ２の
レベルはまだ“Ｈ”であるので、Ｄタイプフリップフロ
ップ２００，２０１，２０６はリセット状態で、その出
力端子Ｑからそれぞれ出力される信号Ｓ２００，Ｓ２０
１，Ｓ２０６のレベルは“Ｌ”となる。
【０１２９】一方、非反転遅延クロックＳ１０２ｂ，Ｓ
１０７ｂそれぞれに立ち下がりエッジＥ２，Ｅ７が発生
したとき、非同期入力信号Ｓ２はすでに“Ｈ”レベルで
あるので、Ｄタイプフリップフロップ２０２，２０７の
出力端子Ｑからそれぞれ出力される信号Ｓ２０２及びＳ
２０７は、ＮＡＮＤ回路３０２ないし３０７の出力信号
であるＳ３０２ないしＳ３０７のレベルと同じ“Ｈ”レ
ベルとなる。
１０７ｂそれぞれに立ち下がりエッジＥ２，Ｅ７が発生
したとき、非同期入力信号Ｓ２はすでに“Ｈ”レベルで
あるので、Ｄタイプフリップフロップ２０２，２０７の
出力端子Ｑからそれぞれ出力される信号Ｓ２０２及びＳ
２０７は、ＮＡＮＤ回路３０２ないし３０７の出力信号
であるＳ３０２ないしＳ３０７のレベルと同じ“Ｈ”レ
ベルとなる。
【０１３０】したがって、位相検出回路３０内のＮＡＮ
Ｄ回路３０１，３０６のみが、その負論理の入力端子に
“Ｌ”レベル，正論理の入力端子に“Ｈ”レベルが入力
され、ＮＡＮＤ回路３０１，３０６それぞれの出力信号
Ｓ３０１，Ｓ３０６のみが“Ｌ”レベルとなる。ＮＡＮ
Ｄ回路３００ないし３０７の出力信号Ｓ３００ないしＳ
３０７はそれぞれクロック選択回路４０内のＯＲ回路４
０１ないし４０８の一方の入力端子に与えられているの
で、ＯＲ回路４０１，４０３及び４０４ないし４０６及
び４０８の出力信号Ｓ４０１，Ｓ４０３及びＳ４０４な
いしＳ４０６及びＳ４０８は“Ｈ”レベルとなり、ＯＲ
回路４０２，４０７の出力信号Ｓ４０２，Ｓ４０７はそ
れぞれＯＲ回路４０２，４０７の他方の入力端子に与え
られている遅延クロック生成回路１０内の反転遅延素子
１０２ａ，１０７ａの出力信号である反転遅延クロック
Ｓ１０３ａ，Ｓ１０７ａとなる。
Ｄ回路３０１，３０６のみが、その負論理の入力端子に
“Ｌ”レベル，正論理の入力端子に“Ｈ”レベルが入力
され、ＮＡＮＤ回路３０１，３０６それぞれの出力信号
Ｓ３０１，Ｓ３０６のみが“Ｌ”レベルとなる。ＮＡＮ
Ｄ回路３００ないし３０７の出力信号Ｓ３００ないしＳ
３０７はそれぞれクロック選択回路４０内のＯＲ回路４
０１ないし４０８の一方の入力端子に与えられているの
で、ＯＲ回路４０１，４０３及び４０４ないし４０６及
び４０８の出力信号Ｓ４０１，Ｓ４０３及びＳ４０４な
いしＳ４０６及びＳ４０８は“Ｈ”レベルとなり、ＯＲ
回路４０２，４０７の出力信号Ｓ４０２，Ｓ４０７はそ
れぞれＯＲ回路４０２，４０７の他方の入力端子に与え
られている遅延クロック生成回路１０内の反転遅延素子
１０２ａ，１０７ａの出力信号である反転遅延クロック
Ｓ１０３ａ，Ｓ１０７ａとなる。
【０１３１】したがって、３入力ＮＡＮＤ回路４２１か
らはＡＮＤ回路４０２の出力である反転遅延クロック１
０２ａの反転信号が、３入力ＮＡＮＤ回路４２２からは
“Ｌ”レベルが、３入力ＮＡＮＤ回路４２３からはＡＮ
Ｄ回路４０７の出力である反転遅延クロック１０７ａが
反転された信号が出力される。
らはＡＮＤ回路４０２の出力である反転遅延クロック１
０２ａの反転信号が、３入力ＮＡＮＤ回路４２２からは
“Ｌ”レベルが、３入力ＮＡＮＤ回路４２３からはＡＮ
Ｄ回路４０７の出力である反転遅延クロック１０７ａが
反転された信号が出力される。
【０１３２】また、位相検出回路３０内のＮＡＮＤ回路
３００，３０１，３０２の出力Ｓ３００，Ｓ３０２，Ｓ
３０３の出力レベルはそれぞれ“Ｈ”，“Ｌ”，“Ｈ”
であるので、クロック選択回路４０内の３入力ＡＮＤ回
路４３１の出力Ｓ４３１は“Ｌ”レベルとなる。同じよ
うに、位相検出回路３０内のＮＡＮＤ回路３０３，３０
４，３０５の出力Ｓ３０３，Ｓ３０４，Ｓ３０５の出力
はすべて“Ｈ”レベルであるので、クロック選択回路４
０内の３入力ＡＮＤ回路４３２の出力Ｓ４３２は“Ｈ”
レベルとなる。
３００，３０１，３０２の出力Ｓ３００，Ｓ３０２，Ｓ
３０３の出力レベルはそれぞれ“Ｈ”，“Ｌ”，“Ｈ”
であるので、クロック選択回路４０内の３入力ＡＮＤ回
路４３１の出力Ｓ４３１は“Ｌ”レベルとなる。同じよ
うに、位相検出回路３０内のＮＡＮＤ回路３０３，３０
４，３０５の出力Ｓ３０３，Ｓ３０４，Ｓ３０５の出力
はすべて“Ｈ”レベルであるので、クロック選択回路４
０内の３入力ＡＮＤ回路４３２の出力Ｓ４３２は“Ｈ”
レベルとなる。
【０１３３】３入力ＡＮＤ回路４３１の出力信号が
“Ｌ”レベルであることから、３入力ＮＡＮＤ回路４４
２，４４３の出力信号Ｓ４４２，Ｓ４４３は“Ｈ”レベ
ルとなり、３入力ＮＡＮＤ回路４５１からは結局ＯＲ回
路４０２の出力である反転遅延クロックＳ１０２が反転
された信号が、同期クロックＳ３として同期クロック出
力端子３から出力される。
“Ｌ”レベルであることから、３入力ＮＡＮＤ回路４４
２，４４３の出力信号Ｓ４４２，Ｓ４４３は“Ｈ”レベ
ルとなり、３入力ＮＡＮＤ回路４５１からは結局ＯＲ回
路４０２の出力である反転遅延クロックＳ１０２が反転
された信号が、同期クロックＳ３として同期クロック出
力端子３から出力される。
【０１３４】以上のように、図８，図１６に示す回路構
成では、クロック選択回路４０内のＯＲ回路４０１ない
し４０８を、ＯＲ回路４０１ないし４０３の第１グルー
プ，ＯＲ回路４０４ないし４０６の第２グループ及びＯ
Ｒ回路４０７，４０８の第３グループに分け、第１グル
ープうちの１つのＯＲ回路から反転遅延クロックが出力
された場合に、第２グループ，第３グループのＯＲ回路
から出力される反転遅延クロックが同期クロックＳ３と
して同期クロック出力端子から出力されることを防止
し、第１グループのＯＲ回路４０１ないし４０３から反
転遅延クロックが出力されず、第２グループのうちの１
つのＯＲ回路から反転遅延クロックが出力された場合
に、第３グループのＯＲ回路から出力される反転遅延ク
ロックが同期クロックＳ３として同期クロック出力端子
から出力されることを防止し、同期クロックＳ３が基準
クロックＳ１と同じデューティとなるようにしている。
成では、クロック選択回路４０内のＯＲ回路４０１ない
し４０８を、ＯＲ回路４０１ないし４０３の第１グルー
プ，ＯＲ回路４０４ないし４０６の第２グループ及びＯ
Ｒ回路４０７，４０８の第３グループに分け、第１グル
ープうちの１つのＯＲ回路から反転遅延クロックが出力
された場合に、第２グループ，第３グループのＯＲ回路
から出力される反転遅延クロックが同期クロックＳ３と
して同期クロック出力端子から出力されることを防止
し、第１グループのＯＲ回路４０１ないし４０３から反
転遅延クロックが出力されず、第２グループのうちの１
つのＯＲ回路から反転遅延クロックが出力された場合
に、第３グループのＯＲ回路から出力される反転遅延ク
ロックが同期クロックＳ３として同期クロック出力端子
から出力されることを防止し、同期クロックＳ３が基準
クロックＳ１と同じデューティとなるようにしている。
【０１３５】なお、図１８に示すクロック選択回路４２
のように、ＯＲ回路４０１ないし４０８をＯＲ回路４０
１ないし４０４の第１グループ，ＯＲ回路４０５ないし
４０８の第２グループに分け、第１グループうちの１つ
のＯＲ回路から反転遅延クロックが出力された場合に、
第２グループのＯＲ回路から出力される反転遅延クロッ
クが同期クロックＳ３として同期クロック出力端子から
出力されることを防止しても同様の効果を奏する。
のように、ＯＲ回路４０１ないし４０８をＯＲ回路４０
１ないし４０４の第１グループ，ＯＲ回路４０５ないし
４０８の第２グループに分け、第１グループうちの１つ
のＯＲ回路から反転遅延クロックが出力された場合に、
第２グループのＯＲ回路から出力される反転遅延クロッ
クが同期クロックＳ３として同期クロック出力端子から
出力されることを防止しても同様の効果を奏する。
【０１３６】このように、同一グループに属するＯＲ回
路の数はいくつにしても良いが、基準クロックＳ１の周
期および各反転遅延素子１０１ａないし１０８ｂの遅延
時間を考慮して、同一グループ内の複数のＯＲ回路から
反転遅延クロックが出力されないようにする必要があ
る。
路の数はいくつにしても良いが、基準クロックＳ１の周
期および各反転遅延素子１０１ａないし１０８ｂの遅延
時間を考慮して、同一グループ内の複数のＯＲ回路から
反転遅延クロックが出力されないようにする必要があ
る。
【０１３７】また、図８に示した遅延クロック生成回路
１０内の反転遅延素子１０１ａないし１０８ｂ、記憶回
路２０内のＤタイプフリップフロップ２００ないし２０
８および位相検出回路３０内のＮＡＮＤ回路３００ない
し３０７の接続を図１９に示すように接続しても上記第
１，第２構成例と同様の効果がある。つまり、基準クロ
ック入力端子１をＤタイプフリップフロップ２００のデ
ータ信号入力端子Ｄに接続し、非同期信号入力端子２を
バッファを介してＤタイプフリップフロップ２００ない
し２０８の負論理のタイミング信号入力端子＊Ｔに接続
し、さらに反転遅延素子１０１ｂ，１０２ｂ，１０３
ｂ，１０４ｂ，１０５ｂ，１０６ｂ，１０７ｂ，１０８
ｂの各々の出力を各々Ｄタイプフリップフロップ２０１
ないし２０８のデータ信号入力端子Ｄに接続している。
その他の構成は図８に示した回路の構成と同様である。
１０内の反転遅延素子１０１ａないし１０８ｂ、記憶回
路２０内のＤタイプフリップフロップ２００ないし２０
８および位相検出回路３０内のＮＡＮＤ回路３００ない
し３０７の接続を図１９に示すように接続しても上記第
１，第２構成例と同様の効果がある。つまり、基準クロ
ック入力端子１をＤタイプフリップフロップ２００のデ
ータ信号入力端子Ｄに接続し、非同期信号入力端子２を
バッファを介してＤタイプフリップフロップ２００ない
し２０８の負論理のタイミング信号入力端子＊Ｔに接続
し、さらに反転遅延素子１０１ｂ，１０２ｂ，１０３
ｂ，１０４ｂ，１０５ｂ，１０６ｂ，１０７ｂ，１０８
ｂの各々の出力を各々Ｄタイプフリップフロップ２０１
ないし２０８のデータ信号入力端子Ｄに接続している。
その他の構成は図８に示した回路の構成と同様である。
【０１３８】以下、図８に示した回路の動作と相違する
点のみを図２０に示すタイミングチャートを用いて説明
する。バッファを介した非同期入力信号Ｓ２ｂの立ち下
がりエッジＳ２ｂの発生により、Ｄタイプフリップフロ
ップ２００ないし２０８は、その時点のデータ入力端子
Ｄへの信号Ｓ１およびＳ１０１ｂないしＳ１０８ｂを保
持して出力端子Ｑより出力する。そのため、非同期入力
信号Ｓ２ｂの立ち下がりエッジＥＳ２ｂの発生時点にお
いては、信号Ｓ２００ないしＳ２０３は各々“Ｌ”，
“Ｌ”，“Ｈ”，“Ｈ”となる。その結果、この時点で
信号Ｓ３００ないしＳ３０３は各々“Ｈ”，“Ｌ”，
“Ｈ”，“Ｈ”となる。そして図１０に示したのと同
様、信号Ｓ３０１の“Ｌ”により反転遅延クロックＳ１
０２ａが選択され、信号Ｓ４０２となり、これが同期ク
ロックＳ３として出力される。なお、この実施例におい
てはタイミング信号入力端子＊Ｔにはバッファを介した
非同期入力信号Ｓ２ｂが入力されているので、図１０に
示したように基準クロックＳ１の立ち下がりエッジＥ１
０に応答して信号Ｓ２００は立ち上がらない。
点のみを図２０に示すタイミングチャートを用いて説明
する。バッファを介した非同期入力信号Ｓ２ｂの立ち下
がりエッジＳ２ｂの発生により、Ｄタイプフリップフロ
ップ２００ないし２０８は、その時点のデータ入力端子
Ｄへの信号Ｓ１およびＳ１０１ｂないしＳ１０８ｂを保
持して出力端子Ｑより出力する。そのため、非同期入力
信号Ｓ２ｂの立ち下がりエッジＥＳ２ｂの発生時点にお
いては、信号Ｓ２００ないしＳ２０３は各々“Ｌ”，
“Ｌ”，“Ｈ”，“Ｈ”となる。その結果、この時点で
信号Ｓ３００ないしＳ３０３は各々“Ｈ”，“Ｌ”，
“Ｈ”，“Ｈ”となる。そして図１０に示したのと同
様、信号Ｓ３０１の“Ｌ”により反転遅延クロックＳ１
０２ａが選択され、信号Ｓ４０２となり、これが同期ク
ロックＳ３として出力される。なお、この実施例におい
てはタイミング信号入力端子＊Ｔにはバッファを介した
非同期入力信号Ｓ２ｂが入力されているので、図１０に
示したように基準クロックＳ１の立ち下がりエッジＥ１
０に応答して信号Ｓ２００は立ち上がらない。
【０１３９】非同期入力信号Ｓ２の立ち上がりエッジＥ
Ｓ２２に応答してＤタイプフリップフロップ２００ない
し２０８全てがリセットされる。そのためこの時点で信
号Ｓ２０２，Ｓ２０３は“Ｌ”になる。信号Ｓ２０２の
“Ｌ”に応答して信号Ｓ３０１は“Ｌ”となり、信号Ｓ
４０２のクロックはストップされる。そして、次の非同
期入力信号Ｓ２（バッファを介した非同期入力信号Ｓ２
ｂ）の立ち下がりエッジの到着待ちとなる。このような
構成にしても図１０に示したのと同様の同期クロックＳ
３が得られる。
Ｓ２２に応答してＤタイプフリップフロップ２００ない
し２０８全てがリセットされる。そのためこの時点で信
号Ｓ２０２，Ｓ２０３は“Ｌ”になる。信号Ｓ２０２の
“Ｌ”に応答して信号Ｓ３０１は“Ｌ”となり、信号Ｓ
４０２のクロックはストップされる。そして、次の非同
期入力信号Ｓ２（バッファを介した非同期入力信号Ｓ２
ｂ）の立ち下がりエッジの到着待ちとなる。このような
構成にしても図１０に示したのと同様の同期クロックＳ
３が得られる。
【０１４０】（同期パルス発生部８００）図２１は図１
に示す同期パルス発生部８００の詳細を示すブロック図
である。同図に示すように、同期クロック発生部７００
からの同期クロックＳ７００がカウンタ５０のカウント
入力端子に与えられている。また、同期抜け補正部６０
０からの補正済同期信号Ｓ６００がカウンタ５０のリセ
ット入力端子Ｒに与えられている。
に示す同期パルス発生部８００の詳細を示すブロック図
である。同図に示すように、同期クロック発生部７００
からの同期クロックＳ７００がカウンタ５０のカウント
入力端子に与えられている。また、同期抜け補正部６０
０からの補正済同期信号Ｓ６００がカウンタ５０のリセ
ット入力端子Ｒに与えられている。
【０１４１】カウンタ５０の出力端子は一致検出回路５
２，５３の一方の入力端子に接続されている。一致検出
回路５２，５３の他方の入力端子には予め設定されたセ
ット値およびリセット値がそれぞれ与えられている。ま
た、一致検出回路５２，５３の出力端子がそれぞれセレ
クタ５４，５５のセレクト入力端子Ｓに接続されてい
る。セレクタ５４，５５の出力端子はそれぞれ、Ｄフリ
ップフロップ５６，５７のデータ入力端子Ｄに接続され
ている。Ｄフリップフロップ５６，５７の出力端子Ｑは
それぞれセレクタ５４，５５の入力端子０に接続されて
いる。セレクタ５４，５５の入力端子１は電源端子に接
続されている。また、同期クロックＳ７００がＤフリッ
プフロップ５６，５７の負論理のトリガ信号入力端子＊
Ｔに与えられている。さらに、Ｄフリップフロップ５
６，５７のリセット入力端子Ｒには補正済同期信号Ｓ６
００が与えられている。Ｄフリップフロップ５６の出力
端子ＱはＡＮＤ回路５８の一方の入力端子に、Ｄフリッ
プフロップ５７の出力端子Ｑは反転されて、ＡＮＤ回路
５８の他方の入力端子に接続されている。ＡＮＤ回路５
８の出力信号が同期パルスＳ８００として導出される。
２，５３の一方の入力端子に接続されている。一致検出
回路５２，５３の他方の入力端子には予め設定されたセ
ット値およびリセット値がそれぞれ与えられている。ま
た、一致検出回路５２，５３の出力端子がそれぞれセレ
クタ５４，５５のセレクト入力端子Ｓに接続されてい
る。セレクタ５４，５５の出力端子はそれぞれ、Ｄフリ
ップフロップ５６，５７のデータ入力端子Ｄに接続され
ている。Ｄフリップフロップ５６，５７の出力端子Ｑは
それぞれセレクタ５４，５５の入力端子０に接続されて
いる。セレクタ５４，５５の入力端子１は電源端子に接
続されている。また、同期クロックＳ７００がＤフリッ
プフロップ５６，５７の負論理のトリガ信号入力端子＊
Ｔに与えられている。さらに、Ｄフリップフロップ５
６，５７のリセット入力端子Ｒには補正済同期信号Ｓ６
００が与えられている。Ｄフリップフロップ５６の出力
端子ＱはＡＮＤ回路５８の一方の入力端子に、Ｄフリッ
プフロップ５７の出力端子Ｑは反転されて、ＡＮＤ回路
５８の他方の入力端子に接続されている。ＡＮＤ回路５
８の出力信号が同期パルスＳ８００として導出される。
【０１４２】次に、図２１に示した同期パルス発生部８
００の動作について説明する。図２２は図２１の同期パ
ルス発生部の動作を示すタイミングチャートである。説
明を簡単にするために、今、セット値に“３”、リセッ
ト値に“５”（ともに１０進数）が予め設定されている
と仮定する。
００の動作について説明する。図２２は図２１の同期パ
ルス発生部の動作を示すタイミングチャートである。説
明を簡単にするために、今、セット値に“３”、リセッ
ト値に“５”（ともに１０進数）が予め設定されている
と仮定する。
【０１４３】補正済同期信号Ｓ６００が“Ｈ”レベルの
間はカウンタ５０，Ｄフリップフロップ５６，５７はリ
セット状態で、カウンタ５０のカウント値は０，Ｄフリ
ップフロップ５６，５７の出力端子Ｑからそれぞれ出力
される信号Ｓ５６，Ｓ５７は“Ｌ”レベルとなってい
る。次に、補正済同期信号Ｓ６００が“Ｌ”レベルにな
り、カウンタ５０，Ｄフリップフロップ５６，５７のリ
セットが解除される。このとき、同期クロックＳ７００
が入力されると、カウンタ５０はこの同期クロックＳ７
００のカウントを開始する。このカウント値Ｓ５０は一
致検出回路５２，５３に与えられ、一致検出回路５２，
５３はそれぞれ、予め設定されているセット値，リセッ
ト値とカウンタ５０のカウント値Ｓ５０が一致したと
き、その出力端子から“Ｈ”レベルの信号Ｓ５２，Ｓ５
３を発生する。セット値，リセット値にはそれぞれ
“３”，“５”が設定されているので、一致検出回路５
２の出力Ｓ５２はカウンタ５０のカウント値が“３”の
とき“Ｈ”レベルに、一致検出回路５３の出力Ｓ５３は
カウンタ５０のカウント値が“５”の時“Ｈ”レベルに
なる。
間はカウンタ５０，Ｄフリップフロップ５６，５７はリ
セット状態で、カウンタ５０のカウント値は０，Ｄフリ
ップフロップ５６，５７の出力端子Ｑからそれぞれ出力
される信号Ｓ５６，Ｓ５７は“Ｌ”レベルとなってい
る。次に、補正済同期信号Ｓ６００が“Ｌ”レベルにな
り、カウンタ５０，Ｄフリップフロップ５６，５７のリ
セットが解除される。このとき、同期クロックＳ７００
が入力されると、カウンタ５０はこの同期クロックＳ７
００のカウントを開始する。このカウント値Ｓ５０は一
致検出回路５２，５３に与えられ、一致検出回路５２，
５３はそれぞれ、予め設定されているセット値，リセッ
ト値とカウンタ５０のカウント値Ｓ５０が一致したと
き、その出力端子から“Ｈ”レベルの信号Ｓ５２，Ｓ５
３を発生する。セット値，リセット値にはそれぞれ
“３”，“５”が設定されているので、一致検出回路５
２の出力Ｓ５２はカウンタ５０のカウント値が“３”の
とき“Ｈ”レベルに、一致検出回路５３の出力Ｓ５３は
カウンタ５０のカウント値が“５”の時“Ｈ”レベルに
なる。
【０１４４】セレクタ５４，５５はそれぞれ、そのセッ
ト入力端子Ｓに与えられる一致検出回路５２，５３の出
力Ｓ５２，Ｓ５３が“Ｈ”レベルのとき入力端子１に与
えられる信号、すなわち“Ｈ”レベルを出力端子から出
力信号Ｓ５４，Ｓ５５として出力し、Ｓ５２，Ｓ５３が
“Ｌ”レベルのとき入力端子０に与えられる信号を出力
端子から出力信号Ｓ５４，Ｓ５５として出力する。
ト入力端子Ｓに与えられる一致検出回路５２，５３の出
力Ｓ５２，Ｓ５３が“Ｈ”レベルのとき入力端子１に与
えられる信号、すなわち“Ｈ”レベルを出力端子から出
力信号Ｓ５４，Ｓ５５として出力し、Ｓ５２，Ｓ５３が
“Ｌ”レベルのとき入力端子０に与えられる信号を出力
端子から出力信号Ｓ５４，Ｓ５５として出力する。
【０１４５】したがって、Ｄフリップフロップ５６の出
力端子Ｑから出力される信号Ｓ５６は、図示するよう
に、補正済同期信号Ｓ６００が“Ｈ”レベルのとき、及
び補正済同期信号Ｓ６００が“Ｌ”レベルになってから
カウンタ５０のカウント値が“３”になった直後の同期
クロックＳ７００の立ち下がりまで“Ｌ”レベルとな
る。また、カウンタ５０のカウント値が“３”になった
直後の同期クロックＳ７００の立ち下がりから再び補正
済同期信号Ｓ６００が“Ｈ”レベルになるまで“Ｈ”レ
ベルとなる。同じように、Ｄフリップフロップ５７の出
力端子Ｑから出力される信号Ｓ５７は、図示するよう
に、補正済同期信号Ｓ６００が“Ｈ”レベルのとき、及
び補正済同期信号Ｓ６００が“Ｌ”レベルになってから
カウンタ５０のカウント値が“５”になった直後の同期
クロックＳ７００の立ち下がりまで“Ｌ”レベルとな
る。また、カウンタ５０のカウント値が“５”になった
直後の同期クロックＳ７００の立ち下がりから再び補正
済同期信号Ｓ６００が“Ｈ”レベルになるまで“Ｈ”レ
ベルとなる。
力端子Ｑから出力される信号Ｓ５６は、図示するよう
に、補正済同期信号Ｓ６００が“Ｈ”レベルのとき、及
び補正済同期信号Ｓ６００が“Ｌ”レベルになってから
カウンタ５０のカウント値が“３”になった直後の同期
クロックＳ７００の立ち下がりまで“Ｌ”レベルとな
る。また、カウンタ５０のカウント値が“３”になった
直後の同期クロックＳ７００の立ち下がりから再び補正
済同期信号Ｓ６００が“Ｈ”レベルになるまで“Ｈ”レ
ベルとなる。同じように、Ｄフリップフロップ５７の出
力端子Ｑから出力される信号Ｓ５７は、図示するよう
に、補正済同期信号Ｓ６００が“Ｈ”レベルのとき、及
び補正済同期信号Ｓ６００が“Ｌ”レベルになってから
カウンタ５０のカウント値が“５”になった直後の同期
クロックＳ７００の立ち下がりまで“Ｌ”レベルとな
る。また、カウンタ５０のカウント値が“５”になった
直後の同期クロックＳ７００の立ち下がりから再び補正
済同期信号Ｓ６００が“Ｈ”レベルになるまで“Ｈ”レ
ベルとなる。
【０１４６】ＡＮＤ回路５８からは信号Ｓ５６が“Ｈ”
レベル，信号Ｓ５７が“Ｌ”レベルのとき“Ｈ”レベル
である信号が出力されるので、図示するような同期パル
スＳ８００が生成される。
レベル，信号Ｓ５７が“Ｌ”レベルのとき“Ｈ”レベル
である信号が出力されるので、図示するような同期パル
スＳ８００が生成される。
【０１４７】（第１実施例の全体動作）図７のタイミン
グチャートにおいて、同期信号Ｓ６０１に応答して、同
期抜け補正部６００から図示のような、乱れ（ノイズお
よび同期抜け）が補正された補正済同期信号Ｓ６００が
出力されることは、既に詳述した通りである。この補正
済同期信号Ｓ６００は、同期クロック発生部７００およ
び同期パルス発生部８００に入力される。
グチャートにおいて、同期信号Ｓ６０１に応答して、同
期抜け補正部６００から図示のような、乱れ（ノイズお
よび同期抜け）が補正された補正済同期信号Ｓ６００が
出力されることは、既に詳述した通りである。この補正
済同期信号Ｓ６００は、同期クロック発生部７００およ
び同期パルス発生部８００に入力される。
【０１４８】同期クロック発生部７００は、既に詳述し
たようにして、補正済同期信号Ｓ６００の位相に高精度
に同期した、図７に示すような同期クロックＳ７００を
生成する。この同期クロックＳ７００は、同期パルス発
生部８００に与えられる。
たようにして、補正済同期信号Ｓ６００の位相に高精度
に同期した、図７に示すような同期クロックＳ７００を
生成する。この同期クロックＳ７００は、同期パルス発
生部８００に与えられる。
【０１４９】同期パルス発生部８００は、補正済同期信
号Ｓ６００のパルスのたびに動作をリセットしながら、
同期クロックＳ７００をカウントする。そして、予め設
定されたセット値（図７では３）のたびに“Ｈ”に立ち
上がり、リセット値（図７では５）のたびに“Ｌ”に立
ち下がる、図７に示すような同期パルスＳ８００を生成
する。セット値，リセット値を変更することで、同期パ
ルスＳ８００のパルス幅および遅延量を容易に変更する
ことができる。また、この同期パルスＳ８００は、同期
信号Ｓ６０１に高精度に同期したものとなっている。し
たがって、この同期パルスＳ８００は、マルチシンクタ
イプのディスプレイモニタにおけるＨＤパルスなどとし
て用いるのに特に適している。
号Ｓ６００のパルスのたびに動作をリセットしながら、
同期クロックＳ７００をカウントする。そして、予め設
定されたセット値（図７では３）のたびに“Ｈ”に立ち
上がり、リセット値（図７では５）のたびに“Ｌ”に立
ち下がる、図７に示すような同期パルスＳ８００を生成
する。セット値，リセット値を変更することで、同期パ
ルスＳ８００のパルス幅および遅延量を容易に変更する
ことができる。また、この同期パルスＳ８００は、同期
信号Ｓ６０１に高精度に同期したものとなっている。し
たがって、この同期パルスＳ８００は、マルチシンクタ
イプのディスプレイモニタにおけるＨＤパルスなどとし
て用いるのに特に適している。
【０１５０】同期パルスＳ８００は、パルス発生器９０
１に入力されてもよい。パルス発生器９０１は、例えば
図２のパルス発生器６１２と同様の構成を有する簡単な
ものであってよい。パルス発生器９０１は、同期パルス
Ｓ８００の立ち上がりに同期して、図７に示すようなパ
ルスＳ９０１を生成する。このパルスＳ９０１は、パル
ス同期クロック発生回路９０２に入力される。
１に入力されてもよい。パルス発生器９０１は、例えば
図２のパルス発生器６１２と同様の構成を有する簡単な
ものであってよい。パルス発生器９０１は、同期パルス
Ｓ８００の立ち上がりに同期して、図７に示すようなパ
ルスＳ９０１を生成する。このパルスＳ９０１は、パル
ス同期クロック発生回路９０２に入力される。
【０１５１】パルス同期クロック発生回路９０２は、例
えば同期クロック発生部７００と同様の構成を有するも
のであってもよい。パルス同期クロック発生回路９０２
は、パルスＳ９０１をトリガ信号として受け、パルスＳ
９０１に高精度に同期した図７に示すようなパルス同期
クロックＳ９０２を生成する。このパルス同期クロック
Ｓ９０２は、同期パルスＳ８００に高精度に同期したク
ロックであるので、同期パルスＳ８００をリセット信号
として多種多様の処理、例えばディスプレイモニタの歪
補正処理など、を行うときに、その処理のためのクロッ
クとして用いるのに非常に有用である。
えば同期クロック発生部７００と同様の構成を有するも
のであってもよい。パルス同期クロック発生回路９０２
は、パルスＳ９０１をトリガ信号として受け、パルスＳ
９０１に高精度に同期した図７に示すようなパルス同期
クロックＳ９０２を生成する。このパルス同期クロック
Ｓ９０２は、同期パルスＳ８００に高精度に同期したク
ロックであるので、同期パルスＳ８００をリセット信号
として多種多様の処理、例えばディスプレイモニタの歪
補正処理など、を行うときに、その処理のためのクロッ
クとして用いるのに非常に有用である。
【０１５２】＜＜第２実施例＞＞図２３は、この発明に
よる同期パルス発生回路の第２実施例を示すブロック図
である。同期抜け補正部６００の構成および動作は、図
１の第１実施例の場合と同様である。同期抜け補正部６
００からの補正済同期信号Ｓ６００は、分離回路１００
０に与えられる。分離回路１０００は、補正済同期信号
Ｓ６００を、パルス入力順に、Ｓ６００ａ，Ｓ６００
ｂ，…Ｓ６００ｎ，Ｓ６００ａ…という様に振り分け分
離して、第１〜第ｎの振分け補正済同期信号Ｓ６００ａ
〜Ｓ６００ｎを生成する。各振分け補正済同期信号Ｓ６
００ａ〜Ｓ６００ｎの周期は、元の補正済同期信号Ｓ６
００の周期のｎ倍となっている。
よる同期パルス発生回路の第２実施例を示すブロック図
である。同期抜け補正部６００の構成および動作は、図
１の第１実施例の場合と同様である。同期抜け補正部６
００からの補正済同期信号Ｓ６００は、分離回路１００
０に与えられる。分離回路１０００は、補正済同期信号
Ｓ６００を、パルス入力順に、Ｓ６００ａ，Ｓ６００
ｂ，…Ｓ６００ｎ，Ｓ６００ａ…という様に振り分け分
離して、第１〜第ｎの振分け補正済同期信号Ｓ６００ａ
〜Ｓ６００ｎを生成する。各振分け補正済同期信号Ｓ６
００ａ〜Ｓ６００ｎの周期は、元の補正済同期信号Ｓ６
００の周期のｎ倍となっている。
【０１５３】第１〜第ｎの振分け補正済同期信号Ｓ６０
０は、それぞれ、第１〜第ｎの同期クロック発生部７０
０ａ〜７００ｎおよび第１〜第ｎの同期パルス発生部８
００ａ〜８００ｎに与えられる。また、第１〜第ｎの同
期クロック発生部からの第１〜第ｎの同期クロックＳ７
００ａ〜Ｓ７００ｎが、それぞれ、第１〜第ｎの同期パ
ルス発生部８００ａ〜８００ｎに与えられる。各同期ク
ロック発生部７００ａ〜７００ｎおよび各同期パルス発
生部８００ａ〜８００ｎの構成および動作は、それぞ
れ、図１の第１実施例における同期クロック発生部７０
０および同期パルス発生部８００の構成および動作と同
様である。したがって、第１〜第ｎ同期パルス発生部８
００ａ〜８００ｎからは、図１の第１実施例における同
期パルスＳ８００のｎ倍の周期を有し、位相が同期パル
スＳ８００の１周期ずつずれた、第１〜第ｎの同期パル
スＳ８００ａ〜Ｓ８００ｎがそれぞれ出力される。これ
らの第１〜第ｎの同期パルスＳ８００ａ〜Ｓ８００ｎ
は、ＯＲゲート１０１０に入力され合成される。ＯＲゲ
ート１０１０からは、図１の第１実施例におけるのと同
様の同期パルスＳ８００が導出される。
０は、それぞれ、第１〜第ｎの同期クロック発生部７０
０ａ〜７００ｎおよび第１〜第ｎの同期パルス発生部８
００ａ〜８００ｎに与えられる。また、第１〜第ｎの同
期クロック発生部からの第１〜第ｎの同期クロックＳ７
００ａ〜Ｓ７００ｎが、それぞれ、第１〜第ｎの同期パ
ルス発生部８００ａ〜８００ｎに与えられる。各同期ク
ロック発生部７００ａ〜７００ｎおよび各同期パルス発
生部８００ａ〜８００ｎの構成および動作は、それぞ
れ、図１の第１実施例における同期クロック発生部７０
０および同期パルス発生部８００の構成および動作と同
様である。したがって、第１〜第ｎ同期パルス発生部８
００ａ〜８００ｎからは、図１の第１実施例における同
期パルスＳ８００のｎ倍の周期を有し、位相が同期パル
スＳ８００の１周期ずつずれた、第１〜第ｎの同期パル
スＳ８００ａ〜Ｓ８００ｎがそれぞれ出力される。これ
らの第１〜第ｎの同期パルスＳ８００ａ〜Ｓ８００ｎ
は、ＯＲゲート１０１０に入力され合成される。ＯＲゲ
ート１０１０からは、図１の第１実施例におけるのと同
様の同期パルスＳ８００が導出される。
【０１５４】この第２実施例によれば、補正済同期信号
Ｓ６００のｎ倍の周期を有する第１〜第ｎの振分け補正
済同期信号Ｓ６００ａ〜Ｓ６００ｎの各々に対応して第
１〜第ｎの同期パルスＳ８００ａ〜Ｓ８００ｎを発生さ
せているので、各振分け補正済同期信号Ｓ６００ａ〜Ｓ
６００ｎの入力に対する各同期パルスＳ８００ａ〜Ｓ８
００ｎの出力の遅延量を大きくとることが可能になる。
図１の第１実施例では、遅延量は最大で同期信号Ｓ６０
１の周期であったが、本第２実施例によれば、遅延量は
最大で同期信号Ｓ６０１の周期のｎ倍までとることがで
きる。
Ｓ６００のｎ倍の周期を有する第１〜第ｎの振分け補正
済同期信号Ｓ６００ａ〜Ｓ６００ｎの各々に対応して第
１〜第ｎの同期パルスＳ８００ａ〜Ｓ８００ｎを発生さ
せているので、各振分け補正済同期信号Ｓ６００ａ〜Ｓ
６００ｎの入力に対する各同期パルスＳ８００ａ〜Ｓ８
００ｎの出力の遅延量を大きくとることが可能になる。
図１の第１実施例では、遅延量は最大で同期信号Ｓ６０
１の周期であったが、本第２実施例によれば、遅延量は
最大で同期信号Ｓ６０１の周期のｎ倍までとることがで
きる。
【０１５５】＜＜第３実施例＞＞図２４は、この発明に
よる同期パルス発生回路の第３実施例、特に図１の第１
実施例における同期入力許可部６４０の他の構成例を示
すブロック図である。この第３実施例の同期入力許可部
６４０の構成は、第１実施例の同期入力許可部６４０
（図６）の構成に加えて、ＲＳフリップフロップ６４
４，６４６、Ｄフリップフロップ６４７，およびセレク
タ６４５を設けたものとなっている。
よる同期パルス発生回路の第３実施例、特に図１の第１
実施例における同期入力許可部６４０の他の構成例を示
すブロック図である。この第３実施例の同期入力許可部
６４０の構成は、第１実施例の同期入力許可部６４０
（図６）の構成に加えて、ＲＳフリップフロップ６４
４，６４６、Ｄフリップフロップ６４７，およびセレク
タ６４５を設けたものとなっている。
【０１５６】シフトレジスタ６４２からのｍ′一致出力
信号Ｓ６４２ｍ′およびｎ′一致出力信号Ｓ６４２ｎ′
は、ＲＳフリップフロップ６４４のセット端子Ｓおよび
リセット端子Ｒにそれぞれ与えられる。ｍ′一致出力信
号Ｓ６４２ｍ′はまた、Ｄフリップフロップ６４７のト
リガ入力端子にも与えられる。ＲＳフリップフロップ６
４６のリセット端子Ｒには自走部６３０からのロードパ
ルスＳ６３０が与えられ、セット端子Ｓにはパルス発生
部６１０からのパルスＳ６１０が与えられる。ＲＳフリ
ップフロップ６４６の出力信号Ｓ６４６は、Ｄフリップ
フロップ６４７のデータ入力端子Ｄに与えられる。Ｄフ
リップフロップ６４７の出力信号Ｓ６４７は、セレクタ
６４５のセレクト端子Ｓに与えられる。セレクタの２つ
の入力端子には、ＲＳフリップフロップ６４３，６４４
の出力信号Ｓ６４３，Ｓ６４４がそれぞれ与えられる。
セレクタ６４５の出力端子から、同期入力許可信号Ｓ６
４０が導出される。他の構成は図６の同期入力許可部６
４０と同様である。
信号Ｓ６４２ｍ′およびｎ′一致出力信号Ｓ６４２ｎ′
は、ＲＳフリップフロップ６４４のセット端子Ｓおよび
リセット端子Ｒにそれぞれ与えられる。ｍ′一致出力信
号Ｓ６４２ｍ′はまた、Ｄフリップフロップ６４７のト
リガ入力端子にも与えられる。ＲＳフリップフロップ６
４６のリセット端子Ｒには自走部６３０からのロードパ
ルスＳ６３０が与えられ、セット端子Ｓにはパルス発生
部６１０からのパルスＳ６１０が与えられる。ＲＳフリ
ップフロップ６４６の出力信号Ｓ６４６は、Ｄフリップ
フロップ６４７のデータ入力端子Ｄに与えられる。Ｄフ
リップフロップ６４７の出力信号Ｓ６４７は、セレクタ
６４５のセレクト端子Ｓに与えられる。セレクタの２つ
の入力端子には、ＲＳフリップフロップ６４３，６４４
の出力信号Ｓ６４３，Ｓ６４４がそれぞれ与えられる。
セレクタ６４５の出力端子から、同期入力許可信号Ｓ６
４０が導出される。他の構成は図６の同期入力許可部６
４０と同様である。
【０１５７】動作において、ＲＳフリップフロップ６４
３からは、図１のカウンタ部６２０でのカウント値ｍ〜
ｎに対応して“Ｈ”になる信号Ｓ６４３が出力され、Ｒ
Ｓフリップフロップ６４４からは、カウンタ部６２０で
のカウント値ｍ′〜ｎ′に対応して“Ｈ”になる信号Ｓ
６４４が出力される。ここで、ｍ′＜ｍ＜ｎ≦ｎ′の関
係を有するものとする。信号Ｓ６４３，Ｓ６４４のいず
れか一方がセレクタ６４５で選択されて、同期入力許可
信号Ｓ６４０として出力される。
３からは、図１のカウンタ部６２０でのカウント値ｍ〜
ｎに対応して“Ｈ”になる信号Ｓ６４３が出力され、Ｒ
Ｓフリップフロップ６４４からは、カウンタ部６２０で
のカウント値ｍ′〜ｎ′に対応して“Ｈ”になる信号Ｓ
６４４が出力される。ここで、ｍ′＜ｍ＜ｎ≦ｎ′の関
係を有するものとする。信号Ｓ６４３，Ｓ６４４のいず
れか一方がセレクタ６４５で選択されて、同期入力許可
信号Ｓ６４０として出力される。
【０１５８】同期信号Ｓ６０１の欠落（同期抜け）がな
いとき、ロードパルスＳ６３０は発生しない。したがっ
て、ＲＳフリップフロップ６４６およびＤフリップフロ
ップ６４７の出力信号Ｓ６４６，Ｓ６４７は“Ｈ”を保
持する。よって、セレクタ６４５は、“Ｈ”の信号Ｓ６
４７に応答して信号Ｓ６４３を同期入力許可信号Ｓ６４
０として選択する。この場合の同期入力許可信号Ｓ６４
０は、第１図の第１実施例の場合と同様、カウンタ部６
２０でのカウント値ｍ〜ｎに対応して“Ｈ”になる信号
である。
いとき、ロードパルスＳ６３０は発生しない。したがっ
て、ＲＳフリップフロップ６４６およびＤフリップフロ
ップ６４７の出力信号Ｓ６４６，Ｓ６４７は“Ｈ”を保
持する。よって、セレクタ６４５は、“Ｈ”の信号Ｓ６
４７に応答して信号Ｓ６４３を同期入力許可信号Ｓ６４
０として選択する。この場合の同期入力許可信号Ｓ６４
０は、第１図の第１実施例の場合と同様、カウンタ部６
２０でのカウント値ｍ〜ｎに対応して“Ｈ”になる信号
である。
【０１５９】同期抜け時には、ロードパルスＳ６３０が
発生する。したがって、ＲＳフリップフロップ６４６は
リセットされ、その出力信号Ｓ６４６は“Ｌ”となる。
その結果、ｍ′一致出力信号Ｓ６４２ｍ′の立上がり時
にＤフリップフロップ６４７の出力信号Ｓ６４７は
“Ｈ”から“Ｌ”に反転する。この“Ｌ”の信号Ｓ６４
７に応答して、セレクタ６４５は、信号Ｓ６４４を同期
入力許可信号Ｓ６４０として選択する。この場合の同期
入力許可信号Ｓ６４０は、カウンタ部６２０でのカウン
ト値ｍ′〜ｎ′に対応して“Ｈ”になる信号である。
発生する。したがって、ＲＳフリップフロップ６４６は
リセットされ、その出力信号Ｓ６４６は“Ｌ”となる。
その結果、ｍ′一致出力信号Ｓ６４２ｍ′の立上がり時
にＤフリップフロップ６４７の出力信号Ｓ６４７は
“Ｈ”から“Ｌ”に反転する。この“Ｌ”の信号Ｓ６４
７に応答して、セレクタ６４５は、信号Ｓ６４４を同期
入力許可信号Ｓ６４０として選択する。この場合の同期
入力許可信号Ｓ６４０は、カウンタ部６２０でのカウン
ト値ｍ′〜ｎ′に対応して“Ｈ”になる信号である。
【０１６０】このように、この第３実施例においては、
同期抜け期間における同期入力許可信号Ｓ６４０のアク
ティブ（“Ｈ”）期間を、通常時のｍ〜ｎからｍ′〜
ｎ′に拡大している。このような操作は、特に、同期信
号Ｓ６０１に欠落が発生し、数周期後に正常同期信号Ｓ
６０１が入力されるような場合に有効である。すなわ
ち、外部クロックＳ６０３をカウントして判断する周期
の値と、実際の同期信号Ｓ６０１の周期との間には誤差
があるので、同期信号Ｓ６０１の欠落が連続すると正常
な同期信号Ｓ６０１の入力を期待する時間範囲がずれて
くる。したがって、そのずれを補って、正常な同期信号
Ｓ６０１が確実に取り込めるように、同期入力許可信号
Ｓ６４０のアクティブ（“Ｈ”）期間をｍ〜ｎからｍ′
〜ｎ′に拡大しているわけである。
同期抜け期間における同期入力許可信号Ｓ６４０のアク
ティブ（“Ｈ”）期間を、通常時のｍ〜ｎからｍ′〜
ｎ′に拡大している。このような操作は、特に、同期信
号Ｓ６０１に欠落が発生し、数周期後に正常同期信号Ｓ
６０１が入力されるような場合に有効である。すなわ
ち、外部クロックＳ６０３をカウントして判断する周期
の値と、実際の同期信号Ｓ６０１の周期との間には誤差
があるので、同期信号Ｓ６０１の欠落が連続すると正常
な同期信号Ｓ６０１の入力を期待する時間範囲がずれて
くる。したがって、そのずれを補って、正常な同期信号
Ｓ６０１が確実に取り込めるように、同期入力許可信号
Ｓ６４０のアクティブ（“Ｈ”）期間をｍ〜ｎからｍ′
〜ｎ′に拡大しているわけである。
【０１６１】＜＜第４実施例＞＞図２５および図２６
は、この発明による同期パルス発生回路の第４実施例を
示すブロック図である。この第４実施例の同期パルス発
生回路は、図１の第１実施例の構成に、さらに設定値変
更部１１００を設けた構成を有している。設定値変更部
１１００は、同期信号Ｓ６０１と補正済同期信号Ｓ６０
０とを受けて、同期信号Ｓ６０１の周期に変化が発生し
た際に、自走設定値，許可設定値，セット値，リセット
値の変更を自動的に行う。自走設定値は自走部６３０に
与えられ、許可設定値は同期入力許可部６４０に与えら
れる。また、セット値，リセット値は同期パルス発生部
８００に与えられる。
は、この発明による同期パルス発生回路の第４実施例を
示すブロック図である。この第４実施例の同期パルス発
生回路は、図１の第１実施例の構成に、さらに設定値変
更部１１００を設けた構成を有している。設定値変更部
１１００は、同期信号Ｓ６０１と補正済同期信号Ｓ６０
０とを受けて、同期信号Ｓ６０１の周期に変化が発生し
た際に、自走設定値，許可設定値，セット値，リセット
値の変更を自動的に行う。自走設定値は自走部６３０に
与えられ、許可設定値は同期入力許可部６４０に与えら
れる。また、セット値，リセット値は同期パルス発生部
８００に与えられる。
【０１６２】設定値変更部１１００は、周期検出部１１
１０、演算レジスタ１１２０、およびラッチ１１３１〜
１１３４を備えている。周期検出部１１１０は、同期信
号Ｓ６０１を受けて、同期信号Ｓ６０１の周期を検出
し、検出した周期の値を表す周期値信号Ｓ１１１１を出
力するとともに、新しい周期値を出力するタイミングに
同期して周期検出パルスＳ１１１２を出力する。演算レ
ジスタ１１２０は、周期検出部１１１０からの周期値信
号Ｓ１１１１を受けて、その周期値に基づいて自走設定
値，許可設定値，セット値，リセット値を演算する。そ
して、その演算結果を、周期検出信号のタイミングに基
づいて出力する。ラッチ１１３１〜１１３４は、補正済
同期信号Ｓ６００に同期して、演算レジスタ１１２０か
らの自走設定値，許可設定値，セット値，リセット値を
ラッチする。
１０、演算レジスタ１１２０、およびラッチ１１３１〜
１１３４を備えている。周期検出部１１１０は、同期信
号Ｓ６０１を受けて、同期信号Ｓ６０１の周期を検出
し、検出した周期の値を表す周期値信号Ｓ１１１１を出
力するとともに、新しい周期値を出力するタイミングに
同期して周期検出パルスＳ１１１２を出力する。演算レ
ジスタ１１２０は、周期検出部１１１０からの周期値信
号Ｓ１１１１を受けて、その周期値に基づいて自走設定
値，許可設定値，セット値，リセット値を演算する。そ
して、その演算結果を、周期検出信号のタイミングに基
づいて出力する。ラッチ１１３１〜１１３４は、補正済
同期信号Ｓ６００に同期して、演算レジスタ１１２０か
らの自走設定値，許可設定値，セット値，リセット値を
ラッチする。
【０１６３】図２７は、周期検出部１１１０の一構成例
を示すブロック図である。分周器１１１３は同期信号Ｓ
６０１を分周する。分周器１１１３からの分周出力は、
マイクロコンピュータ１１１４のタイマ入力端子に与え
られる。マイクロコンピュータ１１１４は、分周器１１
１３からの分周出力の周期をタイマにて計測することに
より、同期信号Ｓ６０１の周期を検出する。同期信号Ｓ
６０１を分周する理由は、タイマ計測期間を長くして計
測精度を上げるためである。計測精度に応じて分周器１
１１３の分周比を決めればよい。精度が低くても差し支
えない場合は、分周器１１１３は不要で、同期信号Ｓ６
０１を直接にマイクロコンピュータ１１１４に入力すれ
ばよい。
を示すブロック図である。分周器１１１３は同期信号Ｓ
６０１を分周する。分周器１１１３からの分周出力は、
マイクロコンピュータ１１１４のタイマ入力端子に与え
られる。マイクロコンピュータ１１１４は、分周器１１
１３からの分周出力の周期をタイマにて計測することに
より、同期信号Ｓ６０１の周期を検出する。同期信号Ｓ
６０１を分周する理由は、タイマ計測期間を長くして計
測精度を上げるためである。計測精度に応じて分周器１
１１３の分周比を決めればよい。精度が低くても差し支
えない場合は、分周器１１１３は不要で、同期信号Ｓ６
０１を直接にマイクロコンピュータ１１１４に入力すれ
ばよい。
【０１６４】マイクロコンピュータ１１１４は、同期信
号Ｓ６０１の周期を繰り返し、あるいは任意の一定時間
ごとに計測する。マイクロコンピュータ１１１４は、同
期信号Ｓ６０１の乱れが続いても、これが短時間、例え
ば１００周期程度なら、同期信号Ｓ６０１の周期の変化
とは判断せず、これを無視する。一方、周期の乱れが１
００周期を越え、さらに新しい周期にて安定したなら
ば、同期信号Ｓ６０１の周期がが完全に変更されたもの
と判断する。
号Ｓ６０１の周期を繰り返し、あるいは任意の一定時間
ごとに計測する。マイクロコンピュータ１１１４は、同
期信号Ｓ６０１の乱れが続いても、これが短時間、例え
ば１００周期程度なら、同期信号Ｓ６０１の周期の変化
とは判断せず、これを無視する。一方、周期の乱れが１
００周期を越え、さらに新しい周期にて安定したなら
ば、同期信号Ｓ６０１の周期がが完全に変更されたもの
と判断する。
【０１６５】また、システムによっては、垂直同期入力
期間中に、同期信号Ｓ６０１の周期が変わる場合があ
る。このためマイクロコンピュータ１１１４による同期
信号Ｓ６０１の周期判定の際、垂直同期入力期間中に計
測したと考えられる周期は除外するのが望ましい。この
様な処理はマイクロコンピュータにおいては容易に実現
できる。
期間中に、同期信号Ｓ６０１の周期が変わる場合があ
る。このためマイクロコンピュータ１１１４による同期
信号Ｓ６０１の周期判定の際、垂直同期入力期間中に計
測したと考えられる周期は除外するのが望ましい。この
様な処理はマイクロコンピュータにおいては容易に実現
できる。
【０１６６】マイクロコンピュータ１１１４は、計測し
た同期信号Ｓ６０１の周期値を、予めプログラムされた
換算式に従って、同期信号Ｓ６０１の１周期の間に入る
外部クロックＳ６０３の数で表し、これを周期値信号Ｓ
１１１１として出力する。また、新しい周期値信号Ｓ１
１１１を出力するタイミングに同期して、周期検出パル
スＳ１１１２を出力する。
た同期信号Ｓ６０１の周期値を、予めプログラムされた
換算式に従って、同期信号Ｓ６０１の１周期の間に入る
外部クロックＳ６０３の数で表し、これを周期値信号Ｓ
１１１１として出力する。また、新しい周期値信号Ｓ１
１１１を出力するタイミングに同期して、周期検出パル
スＳ１１１２を出力する。
【０１６７】図２８は、演算レジスタ１１２０の一構成
例を示すブロック図である。アドレス生成器１１２１
は、周期検出部１１１０からの周期値信号Ｓ１１１１を
受けて、その周期値に対応するＲＯＭアドレスを出力す
る。ＲＯＭ１１２２は、アドレス生成器１１２１からの
アドレスによりアドレス指定されて、対応の自走設定
値，許可設定値，セット値，リセット値を読み出す。読
み出された値は、周期検出部１１１０からの周期検出パ
ルスＳ１１１２を遅延素子１１２３で遅延した信号に同
期して、ラッチ１１２４に格納され出力される。遅延素
子１１２３の遅延量は、アドレス生成器１１２１とＲＯ
Ｍ１１２２での遅延量以上に設定する。これにより、周
期値信号Ｓ１１１１に対応するＲＯＭ１１２２の出力デ
ータを確実に、しかも即座に、ラッチ１１２４に取り込
むことができる。
例を示すブロック図である。アドレス生成器１１２１
は、周期検出部１１１０からの周期値信号Ｓ１１１１を
受けて、その周期値に対応するＲＯＭアドレスを出力す
る。ＲＯＭ１１２２は、アドレス生成器１１２１からの
アドレスによりアドレス指定されて、対応の自走設定
値，許可設定値，セット値，リセット値を読み出す。読
み出された値は、周期検出部１１１０からの周期検出パ
ルスＳ１１１２を遅延素子１１２３で遅延した信号に同
期して、ラッチ１１２４に格納され出力される。遅延素
子１１２３の遅延量は、アドレス生成器１１２１とＲＯ
Ｍ１１２２での遅延量以上に設定する。これにより、周
期値信号Ｓ１１１１に対応するＲＯＭ１１２２の出力デ
ータを確実に、しかも即座に、ラッチ１１２４に取り込
むことができる。
【０１６８】図２９は、演算レジスタ１１２０の他の構
成例を示すブロック図である。周期検出部１１１０から
の周期値信号Ｓ１１１１の表す周期値は、加算器１１２
５ａ〜１１２５ｄにより、それぞれ所定の定数と加算さ
れる。加算器１１２５ａ〜１１２５ｄの出力が、それぞ
れ自走設定値，許可設定値，セット値，リセット値とな
る。これらの値は、図２８の場合と同様に、周期検出部
１１１０からの周期検出パルスＳ１１１２を遅延素子１
１２６で遅延した信号に同期して、ラッチ１１２７に格
納され出力される。
成例を示すブロック図である。周期検出部１１１０から
の周期値信号Ｓ１１１１の表す周期値は、加算器１１２
５ａ〜１１２５ｄにより、それぞれ所定の定数と加算さ
れる。加算器１１２５ａ〜１１２５ｄの出力が、それぞ
れ自走設定値，許可設定値，セット値，リセット値とな
る。これらの値は、図２８の場合と同様に、周期検出部
１１１０からの周期検出パルスＳ１１１２を遅延素子１
１２６で遅延した信号に同期して、ラッチ１１２７に格
納され出力される。
【０１６９】図２６の演算レジスタ１１２０から出力さ
れる自走設定値，許可設定値，セット値，リセット値
は、一旦、ラッチ１１３１〜１１３４にそれぞれラッチ
された後、図２５の自走部６３０，同期入力許可部６４
０，同期パルス発生部８００に与えられる。ラッチ１１
３１〜１１３４のトリガ信号としては、パルス発生部６
１０からのパルスＳ６１０と自走部６３０からのロード
パルスＳ６３０とを受けるＯＲゲート６５０の出力であ
る補正済同期信号Ｓ６００を用いる。自走設定値が与え
られる自走部６３０と許可設定値が与えられる同期入力
許可部６４０は、ともにカウンタ部６２０からのカウン
ト信号Ｓ６２０により動作し、かつカウンタ部６２０は
パルスＳ６１０によりリセットされロードパルスＳ６３
０により所定ロード値がロードされるものであので、ラ
ッチ１１３１，１１３２のトリガ信号として補正済同期
信号Ｓ６００を用いるのが適している。また、セット
値，リセット値を受ける同期パルス発生部８００は、補
正済同期信号Ｓ６００に応答してリセットされるもので
あるので、やはりラッチ１１３３，１１３４のトリガ信
号として補正済同期信号Ｓ６００を用いるのが適してい
る。
れる自走設定値，許可設定値，セット値，リセット値
は、一旦、ラッチ１１３１〜１１３４にそれぞれラッチ
された後、図２５の自走部６３０，同期入力許可部６４
０，同期パルス発生部８００に与えられる。ラッチ１１
３１〜１１３４のトリガ信号としては、パルス発生部６
１０からのパルスＳ６１０と自走部６３０からのロード
パルスＳ６３０とを受けるＯＲゲート６５０の出力であ
る補正済同期信号Ｓ６００を用いる。自走設定値が与え
られる自走部６３０と許可設定値が与えられる同期入力
許可部６４０は、ともにカウンタ部６２０からのカウン
ト信号Ｓ６２０により動作し、かつカウンタ部６２０は
パルスＳ６１０によりリセットされロードパルスＳ６３
０により所定ロード値がロードされるものであので、ラ
ッチ１１３１，１１３２のトリガ信号として補正済同期
信号Ｓ６００を用いるのが適している。また、セット
値，リセット値を受ける同期パルス発生部８００は、補
正済同期信号Ｓ６００に応答してリセットされるもので
あるので、やはりラッチ１１３３，１１３４のトリガ信
号として補正済同期信号Ｓ６００を用いるのが適してい
る。
【０１７０】図３０は、図２５〜図２９に示す同期パル
ス発生回路において、同期信号Ｓ６０１の周期に応じて
自走設定値，許可設定値，セット値，リセット値を自動
設定する場合の動作を示すフローチャートである。同期
パルス発生回路の動作が開始されると、まずステップＳ
１で、同期信号Ｓ６０１の周期を検出する。この動作
は、周期検出部１１１０で行われる。周期検出部１１１
０で計測される周期が安定周期であれば、該安定周期が
周期検出部１１１０での検出周期となる。ステップＳ２
では、検出周期に応じて、自走設定値，許可設定値，セ
ット値，リセット値が設定される。この動作は、演算レ
ジスタ１１２０およびラッチ１１３１〜１１３４により
行われる。これにより同期パルス発生回路の定常動作が
スタートする。
ス発生回路において、同期信号Ｓ６０１の周期に応じて
自走設定値，許可設定値，セット値，リセット値を自動
設定する場合の動作を示すフローチャートである。同期
パルス発生回路の動作が開始されると、まずステップＳ
１で、同期信号Ｓ６０１の周期を検出する。この動作
は、周期検出部１１１０で行われる。周期検出部１１１
０で計測される周期が安定周期であれば、該安定周期が
周期検出部１１１０での検出周期となる。ステップＳ２
では、検出周期に応じて、自走設定値，許可設定値，セ
ット値，リセット値が設定される。この動作は、演算レ
ジスタ１１２０およびラッチ１１３１〜１１３４により
行われる。これにより同期パルス発生回路の定常動作が
スタートする。
【０１７１】ステップＳ３では、同期信号Ｓ６０１の周
期に変化が有るかどうかが判別される。この動作は、前
述したように、周期検出部１１１０で同期信号Ｓ６０１
の周期を繰り返しあるいは一定時間ごとに監視（計測）
することにより行われる。周期の変化が検出されると、
ステップＳ２へ戻り、自走設定値，許可設定値，セット
値，リセット値の再設定が行われた後、再び定常動作に
入る。周期の変化が検出されないときは、ステップＳ４
において、定常動作が続行され、このとき、例えば周期
検出部１１１０での検出を一定時間ごとに実行する場合
は、一定時間待機の後、再びステップＳ３の処理とな
る。以上の動作を繰り返すことにより、同期信号Ｓ６０
１の周期の変化に応じて、自走設定値，許可設定値，セ
ット値，リセット値が自動設定される。
期に変化が有るかどうかが判別される。この動作は、前
述したように、周期検出部１１１０で同期信号Ｓ６０１
の周期を繰り返しあるいは一定時間ごとに監視（計測）
することにより行われる。周期の変化が検出されると、
ステップＳ２へ戻り、自走設定値，許可設定値，セット
値，リセット値の再設定が行われた後、再び定常動作に
入る。周期の変化が検出されないときは、ステップＳ４
において、定常動作が続行され、このとき、例えば周期
検出部１１１０での検出を一定時間ごとに実行する場合
は、一定時間待機の後、再びステップＳ３の処理とな
る。以上の動作を繰り返すことにより、同期信号Ｓ６０
１の周期の変化に応じて、自走設定値，許可設定値，セ
ット値，リセット値が自動設定される。
【０１７２】＜＜第５実施例＞＞これまで述べてきた方
法で、同期信号Ｓ６０１の周期の変化に応答して、設定
値変更部１１００で即座に自走設定値，許可設定値，セ
ット値，リセット値の変更を行うと、同期信号Ｓ６０１
の周期の変化ごとに、最終出力である同期パルスＳ８０
０の周期が急変することになる。このことは、例えば同
期パルスＳ８００をマルチシンクタイプのディスプレイ
モニタのＨＤパルスとして用いた場合に、ディスプレイ
モニタの高圧系にダメージを及ぼす可能性が高いので望
ましくない。
法で、同期信号Ｓ６０１の周期の変化に応答して、設定
値変更部１１００で即座に自走設定値，許可設定値，セ
ット値，リセット値の変更を行うと、同期信号Ｓ６０１
の周期の変化ごとに、最終出力である同期パルスＳ８０
０の周期が急変することになる。このことは、例えば同
期パルスＳ８００をマルチシンクタイプのディスプレイ
モニタのＨＤパルスとして用いた場合に、ディスプレイ
モニタの高圧系にダメージを及ぼす可能性が高いので望
ましくない。
【０１７３】この悪影響を取り除く方策を以下に２つ上
げる。第１の方策は、上記第４実施例の変形例として、
図２７のマイクロコンピュータ１１１４における旧周期
から新周期への移行処理を徐々に行うことである。例え
ば、同期信号Ｓ６０１の周期が１０マイクロ秒から１５
マイクロ秒に変化したとマイクロコンピュータ１１１４
が認識したとする。このとき、マイクロコンピュータ１
１１４から出力される周期値信号Ｓ１１１１の内容を、
１０マイクロ秒相当値から順次、１１マイクロ秒相当
値，１２マイクロ秒相当値…と、１マイクロ秒相当値ず
つ徐々に変化させていく。また周期値信号Ｓ１１１１の
内容を変化させる都度、周期検出パルスＳ１１１２を出
力する。そして、最終的に、１５マイクロ秒相当値の周
期値信号Ｓ１１１１と周期検出パルスＳ１１１２とを出
力する。これにより、自走設定値，許可設定値，セット
値，リセット値の変更が徐々に行われるので、最終出力
である同期パルスＳ８００の周期も徐々に変化すること
になる。
げる。第１の方策は、上記第４実施例の変形例として、
図２７のマイクロコンピュータ１１１４における旧周期
から新周期への移行処理を徐々に行うことである。例え
ば、同期信号Ｓ６０１の周期が１０マイクロ秒から１５
マイクロ秒に変化したとマイクロコンピュータ１１１４
が認識したとする。このとき、マイクロコンピュータ１
１１４から出力される周期値信号Ｓ１１１１の内容を、
１０マイクロ秒相当値から順次、１１マイクロ秒相当
値，１２マイクロ秒相当値…と、１マイクロ秒相当値ず
つ徐々に変化させていく。また周期値信号Ｓ１１１１の
内容を変化させる都度、周期検出パルスＳ１１１２を出
力する。そして、最終的に、１５マイクロ秒相当値の周
期値信号Ｓ１１１１と周期検出パルスＳ１１１２とを出
力する。これにより、自走設定値，許可設定値，セット
値，リセット値の変更が徐々に行われるので、最終出力
である同期パルスＳ８００の周期も徐々に変化すること
になる。
【０１７４】第２の方策を図３１に示す。図３１は、こ
の発明による同期パルス発生回路の第５実施例を示すブ
ロック図である。設定値変更部１１００としては、図２
６に示すのと同様の回路を用いる。この第５実施例の同
期パルス発生回路は、図２５の第４実施例の同期パルス
発生回路に、さらに同期パルス停止回路１２００を設け
た構成を有している。同期パルス停止回路１２００は、
同期パルス発生部８００からの同期パルスＳ８００と、
周期検出部１１１０（図２６）からの周期検出パルスＳ
１１１２とを受ける。そして、周期検出パルスＳ１１１
２の発生があったとき、すなわち周期検出部１１１０で
同期信号Ｓ６０１の周期が変わったことが検出されたと
き、同期パルスＳ８００を数周期間停止する。このよう
にして新たな同期パルスＳ１２００が生成され出力され
る。
の発明による同期パルス発生回路の第５実施例を示すブ
ロック図である。設定値変更部１１００としては、図２
６に示すのと同様の回路を用いる。この第５実施例の同
期パルス発生回路は、図２５の第４実施例の同期パルス
発生回路に、さらに同期パルス停止回路１２００を設け
た構成を有している。同期パルス停止回路１２００は、
同期パルス発生部８００からの同期パルスＳ８００と、
周期検出部１１１０（図２６）からの周期検出パルスＳ
１１１２とを受ける。そして、周期検出パルスＳ１１１
２の発生があったとき、すなわち周期検出部１１１０で
同期信号Ｓ６０１の周期が変わったことが検出されたと
き、同期パルスＳ８００を数周期間停止する。このよう
にして新たな同期パルスＳ１２００が生成され出力され
る。
【０１７５】この実施例の考え方は、同期パルスＳ８０
０の周期変動がディスプレイモニタの高圧系にダメージ
を与えるのは、高圧系を駆動する期間が長くなるからで
あり、高圧系を駆動する期間が短くなるように操作して
やれば、ダメージは発生しないというものである。すな
わち、同期信号Ｓ６０１の周期変動時には、同期パルス
Ｓ８００の出力を停止し、高圧系の駆動期間を短くする
ようにしている。これにより、旧周期から新周期への移
行を一度に行うことができるので、周期変更のための動
作に要する時間を短縮することができる。
０の周期変動がディスプレイモニタの高圧系にダメージ
を与えるのは、高圧系を駆動する期間が長くなるからで
あり、高圧系を駆動する期間が短くなるように操作して
やれば、ダメージは発生しないというものである。すな
わち、同期信号Ｓ６０１の周期変動時には、同期パルス
Ｓ８００の出力を停止し、高圧系の駆動期間を短くする
ようにしている。これにより、旧周期から新周期への移
行を一度に行うことができるので、周期変更のための動
作に要する時間を短縮することができる。
【０１７６】図３２は、同期パルス停止回路１２００の
一構成例を示すブロック図である。ＯＲゲート１２０１
の一方入力端子には、リセット端子６０２（図１）から
の強制リセット信号Ｓ６０２が与えられる。ＯＲゲート
１２０１の出力信号は、ＲＳフリップフロップ１２０２
のセット入力端子Ｓに与えられる。ＲＳフリップフロッ
プ１２０２のセット入力端子Ｒには、周期検出部１１１
０（図２６）からの周期検出パルスＳ１１１２が与えら
れる。ＲＳフリップフロップ１２０２の出力信号Ｓ１２
０２は、シフトレジスタ１２０３のデータ入力端子に与
えられる。シフトレジスタ１２０３は、同期パルスＳ８
００の立上がりエッジでトリガされ、信号Ｓ１２０２を
取り込み、順次シフトする。シフトレジスタ１２０３の
最終段出力信号Ｓ１２０３は、パルスジェネレータ１２
０４に与えられる。パルスジェネレータ１２０４は、信
号Ｓ１２０３の立下がりに同期してパルスＳ１２０４を
発生する。このパルスＳ１２０４は、ＯＲゲート１２０
１の他方入力端子に与えられる。一方、シフトレジスタ
１２０３の第１段出力信号（シフトレジスタ１２０３を
構成する多段直列Ｄフリップフロップのうちの１段目Ｄ
フリップフロップの出力信号）Ｓ１２０３ａは、ＡＮＤ
ゲート１２０６の一方入力端子に与えられる。ＡＮＤゲ
ート１２０６の他方入力端子には、周期検出パルスＳ８
００を遅延素子１２０５で遅延させた信号が入力され
る。ＡＮＤゲート１２０６の出力端子からは、同期パル
スＳ８００に代わる新たな同期パルスＳ１２００が出力
される。
一構成例を示すブロック図である。ＯＲゲート１２０１
の一方入力端子には、リセット端子６０２（図１）から
の強制リセット信号Ｓ６０２が与えられる。ＯＲゲート
１２０１の出力信号は、ＲＳフリップフロップ１２０２
のセット入力端子Ｓに与えられる。ＲＳフリップフロッ
プ１２０２のセット入力端子Ｒには、周期検出部１１１
０（図２６）からの周期検出パルスＳ１１１２が与えら
れる。ＲＳフリップフロップ１２０２の出力信号Ｓ１２
０２は、シフトレジスタ１２０３のデータ入力端子に与
えられる。シフトレジスタ１２０３は、同期パルスＳ８
００の立上がりエッジでトリガされ、信号Ｓ１２０２を
取り込み、順次シフトする。シフトレジスタ１２０３の
最終段出力信号Ｓ１２０３は、パルスジェネレータ１２
０４に与えられる。パルスジェネレータ１２０４は、信
号Ｓ１２０３の立下がりに同期してパルスＳ１２０４を
発生する。このパルスＳ１２０４は、ＯＲゲート１２０
１の他方入力端子に与えられる。一方、シフトレジスタ
１２０３の第１段出力信号（シフトレジスタ１２０３を
構成する多段直列Ｄフリップフロップのうちの１段目Ｄ
フリップフロップの出力信号）Ｓ１２０３ａは、ＡＮＤ
ゲート１２０６の一方入力端子に与えられる。ＡＮＤゲ
ート１２０６の他方入力端子には、周期検出パルスＳ８
００を遅延素子１２０５で遅延させた信号が入力され
る。ＡＮＤゲート１２０６の出力端子からは、同期パル
スＳ８００に代わる新たな同期パルスＳ１２００が出力
される。
【０１７７】図３３，図３４は、図３２の同期パルス停
止回路１２００の動作を示すフローチャートである。な
お以下には、シフトレジスタ１２０３の段数が２段であ
るものとして説明する。
止回路１２００の動作を示すフローチャートである。な
お以下には、シフトレジスタ１２０３の段数が２段であ
るものとして説明する。
【０１７８】時刻ｔ１およびｔ２において、周期検出パ
ルスＳ８００が発生、すなわち同期信号Ｓ６０１の周期
変更が検出されている。周期検出パルスＳ１１１２はＲ
Ｓフリップフロップ１２０２をリセットし、これにより
ＲＳフリップフロップ１２０２の出力信号Ｓ１２０２は
“Ｌ”となる。周期変更後の最初の同期パルスＳ８００
の立上がりＥ１にて、ＲＳフリップフロップ１２０２の
出力信号Ｓ１２０２の“Ｌ”レベルがシフトレジスタ１
２０３に取り込まれる。ＲＳフリップフロップ１２０２
の第１段出力信号Ｓ１２０２ａは“Ｌ”に立下がり、Ａ
ＮＤゲート１２０６はオフ状態となる。これにより、同
期パルスＳ１２００は“Ｌ”に固定され、同期パルス出
力が停止する。
ルスＳ８００が発生、すなわち同期信号Ｓ６０１の周期
変更が検出されている。周期検出パルスＳ１１１２はＲ
Ｓフリップフロップ１２０２をリセットし、これにより
ＲＳフリップフロップ１２０２の出力信号Ｓ１２０２は
“Ｌ”となる。周期変更後の最初の同期パルスＳ８００
の立上がりＥ１にて、ＲＳフリップフロップ１２０２の
出力信号Ｓ１２０２の“Ｌ”レベルがシフトレジスタ１
２０３に取り込まれる。ＲＳフリップフロップ１２０２
の第１段出力信号Ｓ１２０２ａは“Ｌ”に立下がり、Ａ
ＮＤゲート１２０６はオフ状態となる。これにより、同
期パルスＳ１２００は“Ｌ”に固定され、同期パルス出
力が停止する。
【０１７９】次の同期パルスＳ８００の立上がりＥ２に
より、シフトレジスタ１２０３の最終段出力信号Ｓ１２
０３は“Ｌ”に立ち下がる。これに応答して、パルスジ
ェネレータ１２０４はパルスＳ１２０４を出力する。こ
のパルスＳ１２０４は、ＯＲゲート１２０１を介してＲ
Ｓフリップフロップ１２０２をセットし、これによりＲ
Ｓフリップフロップ１２０２の出力信号Ｓ１２０２は
“Ｈ”となる。そして、３度目の同期パルスＳ８００の
立上がりＥ３にて、シフトレジスタ１２０３の第１段出
力信号Ｓ１２０３ａは“Ｈ”に復帰する。これにより、
ＡＮＤゲート１２０６は再びスルー状態となり、同期パ
ルスＳ１２００の出力が再開される。なお、電源投入時
などには、強制リセット信号Ｓ６０２によりＲＳフリッ
プフロップ１２０２を一旦セットし、その出力信号Ｓ１
２０２を“Ｈ”に初期設定しておく。
より、シフトレジスタ１２０３の最終段出力信号Ｓ１２
０３は“Ｌ”に立ち下がる。これに応答して、パルスジ
ェネレータ１２０４はパルスＳ１２０４を出力する。こ
のパルスＳ１２０４は、ＯＲゲート１２０１を介してＲ
Ｓフリップフロップ１２０２をセットし、これによりＲ
Ｓフリップフロップ１２０２の出力信号Ｓ１２０２は
“Ｈ”となる。そして、３度目の同期パルスＳ８００の
立上がりＥ３にて、シフトレジスタ１２０３の第１段出
力信号Ｓ１２０３ａは“Ｈ”に復帰する。これにより、
ＡＮＤゲート１２０６は再びスルー状態となり、同期パ
ルスＳ１２００の出力が再開される。なお、電源投入時
などには、強制リセット信号Ｓ６０２によりＲＳフリッ
プフロップ１２０２を一旦セットし、その出力信号Ｓ１
２０２を“Ｈ”に初期設定しておく。
【０１８０】以上の動作は、同期信号Ｓ６０１の周期が
長くなった場合（図３３の場合）にも、短くなった場合
（図３４の場合）にも同様にあてはまる。
長くなった場合（図３３の場合）にも、短くなった場合
（図３４の場合）にも同様にあてはまる。
【０１８１】ここで、新たな同期パルスＳ１２００に注
目すると、同期パルス停止回路１２００により２発分の
同期パルス（Ｐ１およびＰ２）が停止されている。時刻
ｔ１のような、短周期から長周期への変化時は、もしＰ
１のパルスが存在すると、同期パルスＳ１２００の
“Ｈ”期間が急に長くなることとなる。同期パルスの
“Ｈ”期間がディスプレイモニタの高圧系の駆動期間と
考えると、その様な場合には高圧系の駆動期間が急に長
くなり、高圧系にダメージを与える結果となる。しか
し、上記実施例では、パルスＰ１，Ｐ２を停止している
ので、その様な不都合は回避できる。なお、同期パルス
Ｓ１２００における停止パルス数は、シフトレジスタ１
２０３の段数変更により、容易に変えることができるの
で、汎用性が高い。
目すると、同期パルス停止回路１２００により２発分の
同期パルス（Ｐ１およびＰ２）が停止されている。時刻
ｔ１のような、短周期から長周期への変化時は、もしＰ
１のパルスが存在すると、同期パルスＳ１２００の
“Ｈ”期間が急に長くなることとなる。同期パルスの
“Ｈ”期間がディスプレイモニタの高圧系の駆動期間と
考えると、その様な場合には高圧系の駆動期間が急に長
くなり、高圧系にダメージを与える結果となる。しか
し、上記実施例では、パルスＰ１，Ｐ２を停止している
ので、その様な不都合は回避できる。なお、同期パルス
Ｓ１２００における停止パルス数は、シフトレジスタ１
２０３の段数変更により、容易に変えることができるの
で、汎用性が高い。
【０１８２】＜＜第６実施例＞＞図３５，図３６は、こ
の発明による同期パルス発生回路の第６実施例を示すブ
ロック図である。この第６実施例の同期パルス発生回路
は、図２３の第２実施例の同期パルス発生回路に、さら
に設定値変更部１１００と同期パルス停止回路１２００
とを設けた構成を有している。
の発明による同期パルス発生回路の第６実施例を示すブ
ロック図である。この第６実施例の同期パルス発生回路
は、図２３の第２実施例の同期パルス発生回路に、さら
に設定値変更部１１００と同期パルス停止回路１２００
とを設けた構成を有している。
【０１８３】設定値変更部１１００の構成は、基本的に
は図２６のものと同様である。異なる点として、ｎ個の
同期パルス発生部８００ａ〜８００ｎが存在することに
対応して、各同期パルス発生部８００ａ〜８００ｎにセ
ット値を与えるためのｎ個のラッチ１１３３ａ〜１１３
３ｎと、リセット値を与えるためのｎ個のラッチ１１３
４ａ〜１１３４ｎが設けられている。また、各ラッチ１
１３３ａ〜１１３３ｎおよび１１３４ａ〜１１３４ｎの
トリガ信号として、対応の振分け補正済同期信号Ｓ６０
０ａ〜Ｓ６００ｎが用いられている。一方、同期パルス
停止回路１２００の構成は、図３２のものと同様であ
る。
は図２６のものと同様である。異なる点として、ｎ個の
同期パルス発生部８００ａ〜８００ｎが存在することに
対応して、各同期パルス発生部８００ａ〜８００ｎにセ
ット値を与えるためのｎ個のラッチ１１３３ａ〜１１３
３ｎと、リセット値を与えるためのｎ個のラッチ１１３
４ａ〜１１３４ｎが設けられている。また、各ラッチ１
１３３ａ〜１１３３ｎおよび１１３４ａ〜１１３４ｎの
トリガ信号として、対応の振分け補正済同期信号Ｓ６０
０ａ〜Ｓ６００ｎが用いられている。一方、同期パルス
停止回路１２００の構成は、図３２のものと同様であ
る。
【０１８４】図３７は、図３５，３６の同期パルス発生
回路の動作を示すタイミングチャートである。なお、ｎ
＝３、および停止パルス数＝２としている。同期信号Ｓ
６０１の周期は、ｔ１において２倍、ｔ５において１／
２倍に変化したものと仮定する。
回路の動作を示すタイミングチャートである。なお、ｎ
＝３、および停止パルス数＝２としている。同期信号Ｓ
６０１の周期は、ｔ１において２倍、ｔ５において１／
２倍に変化したものと仮定する。
【０１８５】ｔ１のタイミングにおいて、周期検出信号
Ｓ１１１２が発生し、次に訪れる補正済同期信号Ｓ６０
０のタイミング（ｔ２）において、自走設定値と許可設
定値は新しく更新される。同時に、ｔ２のタイミングの
補正済同期信号Ｓ６００は、分離回路１０００により振
分け補正済同期信号Ｓ６００ｎとして出力され、この信
号Ｓ６００ｎによりセット値ｎ，リセット値ｎが更新さ
れる。同様にして、ｔ３のタイミングにてセット値ａ，
リセット値ａが更新され、ｔ４のタイミングにてセット
値ｂ，リセット値ｂが更新される。
Ｓ１１１２が発生し、次に訪れる補正済同期信号Ｓ６０
０のタイミング（ｔ２）において、自走設定値と許可設
定値は新しく更新される。同時に、ｔ２のタイミングの
補正済同期信号Ｓ６００は、分離回路１０００により振
分け補正済同期信号Ｓ６００ｎとして出力され、この信
号Ｓ６００ｎによりセット値ｎ，リセット値ｎが更新さ
れる。同様にして、ｔ３のタイミングにてセット値ａ，
リセット値ａが更新され、ｔ４のタイミングにてセット
値ｂ，リセット値ｂが更新される。
【０１８６】振分け補正済同期信号Ｓ６００ｎに同期し
て同期パルス発生部８００ｎで作られる同期パルスＳ８
００ｎは、時刻ｔ２以降、新しいセット値，リセット値
に基づいて生成される。同様に、同期パルスＳ８００ａ
は、時刻ｔ３以降、新しいセット値，リセット値に基づ
いて生成され、同期パルスＳ８００ｂは、時刻ｔ４以
降、新しいセット値，リセット値に基づいて生成され
る。同期パルスＳ８００ａ，Ｓ８００ｂ，Ｓ８００ｎを
合わせたものが、同期パルスＳ８００となる。
て同期パルス発生部８００ｎで作られる同期パルスＳ８
００ｎは、時刻ｔ２以降、新しいセット値，リセット値
に基づいて生成される。同様に、同期パルスＳ８００ａ
は、時刻ｔ３以降、新しいセット値，リセット値に基づ
いて生成され、同期パルスＳ８００ｂは、時刻ｔ４以
降、新しいセット値，リセット値に基づいて生成され
る。同期パルスＳ８００ａ，Ｓ８００ｂ，Ｓ８００ｎを
合わせたものが、同期パルスＳ８００となる。
【０１８７】同期パルス停止回路１２００は、周期検出
パルスＳ１１１２の発生後、２発（Ｐ１，Ｐ２）の同期
パルスＳ１２００の発生を停止している。このようにし
て、ディスプレイモニタの高圧系を駆動する時間を長く
することなく、同期信号Ｓ６０１の周期が２倍に長くな
ったことに応答して同期パルスＳ１２００の周期も２倍
に変更される。
パルスＳ１１１２の発生後、２発（Ｐ１，Ｐ２）の同期
パルスＳ１２００の発生を停止している。このようにし
て、ディスプレイモニタの高圧系を駆動する時間を長く
することなく、同期信号Ｓ６０１の周期が２倍に長くな
ったことに応答して同期パルスＳ１２００の周期も２倍
に変更される。
【０１８８】時刻ｔ５における周期検出パルスＳ１１１
２の発生により、周期が１／２倍に短く変更される場合
の動作も、上述した周期を２倍に長く変更する場合の動
作と同様である。この場合も、周期変更時に、２発（Ｐ
３，Ｐ４）の同期パルスＳ１２００が停止されている。
２の発生により、周期が１／２倍に短く変更される場合
の動作も、上述した周期を２倍に長く変更する場合の動
作と同様である。この場合も、周期変更時に、２発（Ｐ
３，Ｐ４）の同期パルスＳ１２００が停止されている。
【０１８９】
【発明の効果】請求項１記載の同期パルス発生回路によ
れば、補正済同期信号に同期した同期クロックをカウン
ト処理することで同期パルスを生成しているので、簡単
な構成により、特に外付け部品を用いることなく、ＨＤ
パルスとして用いるのに適した高精度な同期パルスを得
ることができるという効果がある。
れば、補正済同期信号に同期した同期クロックをカウン
ト処理することで同期パルスを生成しているので、簡単
な構成により、特に外付け部品を用いることなく、ＨＤ
パルスとして用いるのに適した高精度な同期パルスを得
ることができるという効果がある。
【０１９０】請求項２記載の同期パルス発生回路によれ
ば、同期信号の周期の変化に応じて同期パルス発生手段
での設定値が変更されるので、同期信号の周期の変化に
自動的に追従して同期パルスの周期も変化させることが
できるという効果がある。
ば、同期信号の周期の変化に応じて同期パルス発生手段
での設定値が変更されるので、同期信号の周期の変化に
自動的に追従して同期パルスの周期も変化させることが
できるという効果がある。
【０１９１】請求項３記載の同期パルス発生回路によれ
ば、同期信号の周期の変化に応じて同期抜け補正手段で
の設定値が変更されるので、同期信号の周期の変化があ
っても正確に同期抜け補正処理を行うことができるとい
う効果がある。
ば、同期信号の周期の変化に応じて同期抜け補正手段で
の設定値が変更されるので、同期信号の周期の変化があ
っても正確に同期抜け補正処理を行うことができるとい
う効果がある。
【０１９２】請求項４記載の同期パルス発生回路によれ
ば、同期信号の周期の変化時に同期パルスが所定パルス
数だけ停止されるので、周期パルスの周期が急変するこ
とに伴う同期パルスを利用する回路へのダメージを防止
することが可能になるという効果がある。
ば、同期信号の周期の変化時に同期パルスが所定パルス
数だけ停止されるので、周期パルスの周期が急変するこ
とに伴う同期パルスを利用する回路へのダメージを防止
することが可能になるという効果がある。
【０１９３】請求項５記載の同期パルス発生回路によれ
ば、第１〜第ｎの振分け補正済同期信号に同期した第１
〜第ｎの同期クロックをカウント処理することで第１〜
第ｎの同期クロックを生成し、該第１〜第ｎの同期クロ
ックを合成することで単一の同期パルスを作り出してい
るので、簡単な構成により、特に外付け部品を用いるこ
となく、ＨＤパルスとして用いるのに適した高精度な同
期パルスを得ることができるとともに、同期信号に対す
る同期パルスの遅延量も大きくとることができるという
効果がある。
ば、第１〜第ｎの振分け補正済同期信号に同期した第１
〜第ｎの同期クロックをカウント処理することで第１〜
第ｎの同期クロックを生成し、該第１〜第ｎの同期クロ
ックを合成することで単一の同期パルスを作り出してい
るので、簡単な構成により、特に外付け部品を用いるこ
となく、ＨＤパルスとして用いるのに適した高精度な同
期パルスを得ることができるとともに、同期信号に対す
る同期パルスの遅延量も大きくとることができるという
効果がある。
【０１９４】請求項６記載の同期パルス発生回路によれ
ば、同期信号の周期の変化に応じて第１〜第ｎの同期パ
ルス発生手段での設定値が変更されるので、同期信号の
周期の変化に自動的に追従して同期パルスの周期も変化
させることができるという効果がある。
ば、同期信号の周期の変化に応じて第１〜第ｎの同期パ
ルス発生手段での設定値が変更されるので、同期信号の
周期の変化に自動的に追従して同期パルスの周期も変化
させることができるという効果がある。
【０１９５】請求項７記載の同期パルス発生回路によれ
ば、同期信号の周期の変化に応じて同期抜け補正手段で
の設定値が変更されるので、同期信号の周期の変化があ
っても正確に同期抜け補正処理を行うことができるとい
う効果がある。
ば、同期信号の周期の変化に応じて同期抜け補正手段で
の設定値が変更されるので、同期信号の周期の変化があ
っても正確に同期抜け補正処理を行うことができるとい
う効果がある。
【０１９６】請求項８記載の同期パルス発生回路によれ
ば、同期信号の周期の変化時に同期パルスが所定パルス
数だけ停止されるので、周期パルスの周期が急変するこ
とに伴う同期パルスを利用する回路へのダメージを防止
することが可能になるという効果がある。
ば、同期信号の周期の変化時に同期パルスが所定パルス
数だけ停止されるので、周期パルスの周期が急変するこ
とに伴う同期パルスを利用する回路へのダメージを防止
することが可能になるという効果がある。
【図１】この発明による同期クロック発生回路の第１実
施例の全体構成を示すブロック図である。
施例の全体構成を示すブロック図である。
【図２】パルス発生部の一構成例を示すブロック図であ
る。
る。
【図３】パルス発生部の動作を示すタイミングチャート
である。
である。
【図４】カウンタ部の一構成例を示すブロック図であ
る。
る。
【図５】自走部の一構成例を示すブロック図である。
【図６】同期入力許可部の一構成例を示すブロック図で
ある。
ある。
【図７】同期パルス発生回路の全体動作を示すタイミン
グチャートである。
グチャートである。
【図８】同期クロック発生部の第１実施例を示す回路図
である。
である。
【図９】同期クロック発生部の第１実施例を示す回路図
である。
である。
【図１０】同期クロック発生部の動作を示すタイミング
チャートである。
チャートである。
【図１１】同期クロック発生部の変形例を示す回路図で
ある。
ある。
【図１２】図８，図９の回路の抜粋を示す回路図であ
る。
る。
【図１３】図１２の回路の動作を示すタイミングチャー
トである。
トである。
【図１４】図１２の回路の動作を示すタイミングチャー
トである。
トである。
【図１５】図８，図９の回路のある条件下での動作を示
すタイミングチャートである。
すタイミングチャートである。
【図１６】同期クロック発生部の第２構成例を示す回路
図である。
図である。
【図１７】同期クロック発生部の第２構成例の動作を示
すタイミングチャートである。
すタイミングチャートである。
【図１８】同期クロック発生部の変形例を示す回路図で
ある。
ある。
【図１９】同期クロック発生部の変形例を示す回路図で
ある。
ある。
【図２０】図１９の変形例の動作を示すタイミングチャ
ートである。
ートである。
【図２１】同期パルス発生部の詳細を示すブロック図で
ある。
ある。
【図２２】同期パルス発生部の動作を示すフローチャー
トである。
トである。
【図２３】この発明による同期パルス発生回路の第２実
施例を示すブロック図である。
施例を示すブロック図である。
【図２４】この発明による同期パルス発生回路の第３実
施例を示すブロック図である。
施例を示すブロック図である。
【図２５】この発明による同期パルス発生回路の第４実
施例を示すブロック図である。
施例を示すブロック図である。
【図２６】この発明による同期パルス発生回路の第４実
施例を示すブロック図である。
施例を示すブロック図である。
【図２７】周期検出部の一構成例を示すブロック図であ
る。
る。
【図２８】演算レジスタの一構成例を示すブロック図で
ある。
ある。
【図２９】演算レジスタの他の構成例を示すブロック図
である。
である。
【図３０】各種設定値の自動設定動作を示すフローチャ
ートである。
ートである。
【図３１】この発明による同期パルス発生回路の第５実
施例を示すブロック図である。
施例を示すブロック図である。
【図３２】同期パルス停止回路の一構成例を示すブロッ
ク図である。
ク図である。
【図３３】同期パルス停止回路の動作を示すフローチャ
ートである。
ートである。
【図３４】同期パルス停止回路の動作を示すフローチャ
ートである。
ートである。
【図３５】この発明による同期パルス発生回路の第６実
施例を示すブロック図である。
施例を示すブロック図である。
【図３６】この発明による同期パルス発生回路の第６実
施例を示すブロック図である。
施例を示すブロック図である。
【図３７】第６実施例の動作を示すタイミングチャート
である。
である。
【図３８】マルチシンクタイプのディスプレイモニタの
水平ドライブ回路を示す回路図である。
水平ドライブ回路を示す回路図である。
【図３９】水平ドライブ回路の動作を示す波形図であ
る。
る。
【図４０】従来の同期パルス発生回路を示す回路図であ
る。
る。
【図４１】従来の同期パルス発生回路の動作を示すタイ
ミングチャートである。
ミングチャートである。
６００ 同期抜け補正部 ７００ 同期クロック発生部 ８００ 同期パルス発生部 Ｓ６０１ 同期信号 Ｓ６００ 補正済同期信号 Ｓ７００ 同期クロック Ｓ８００ 同期パルス
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年４月２８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 同期パルス発生回路
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正内容】
【００３４】
【実施例】＜＜第１実施例＞＞ （全体構成）図１は、この発明による同期パルス発生回
路の第１実施例の全体構成を示すブロック図である。図
示のように、この同期パルス発生回路は、同期抜け補正
部６００と、同期クロック発生部７００と、同期パルス
発生部８００とを備えて構成されている。また、パルス
発生器９０１と、パルス同期クロック発生回路９０２と
が付加的に設けられてもよい。
路の第１実施例の全体構成を示すブロック図である。図
示のように、この同期パルス発生回路は、同期抜け補正
部６００と、同期クロック発生部７００と、同期パルス
発生部８００とを備えて構成されている。また、パルス
発生器９０１と、パルス同期クロック発生回路９０２と
が付加的に設けられてもよい。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正内容】
【００５０】ＲＳフリップフロップ６１４のリセット入
力Ｒには、パルス発生器６１２の出力信号Ｓ６１２を遅
延素子６０５で遅延した信号が与えられ、セット入力Ｓ
には、強制リセット信号Ｓ６０２が与えられる。ＲＳフ
リップフロップ６１４の出力端子Ｑからの出力信号は、
２入力ＯＲゲート６１５の一方入力に与えられる。２入
力ＯＲゲート６１５の他方入力には、遅延素子６０９に
より遅延された同期入力許可信号Ｓ６４０が与えられ
る。ＯＲゲート６１５の出力信号Ｓ６１５は、ポジティ
ブエッジタイプのリセット付Ｄフリップフロップ６１６
のデータ入力端子Ｄに与えられる。Ｄフリップフロップ
６１６のトリガ入力端子には、パルス発生器６１２の出
力信号Ｓ６１２が与えられ、リセット入力端子Ｒには、
ＯＲゲート６０８の出力信号が与えられる。ＯＲゲート
６０８は、強制リセット信号Ｓ６０２とパルス発生器６
１７からの出力信号Ｓ６１７とを入力として受ける２入
力ＯＲゲートである。Ｄフリップフロップ６１６のデー
タ出力端子Ｑからは出力信号Ｓ６１６が導出される。
力Ｒには、パルス発生器６１２の出力信号Ｓ６１２を遅
延素子６０５で遅延した信号が与えられ、セット入力Ｓ
には、強制リセット信号Ｓ６０２が与えられる。ＲＳフ
リップフロップ６１４の出力端子Ｑからの出力信号は、
２入力ＯＲゲート６１５の一方入力に与えられる。２入
力ＯＲゲート６１５の他方入力には、遅延素子６０９に
より遅延された同期入力許可信号Ｓ６４０が与えられ
る。ＯＲゲート６１５の出力信号Ｓ６１５は、ポジティ
ブエッジタイプのリセット付Ｄフリップフロップ６１６
のデータ入力端子Ｄに与えられる。Ｄフリップフロップ
６１６のトリガ入力端子には、パルス発生器６１２の出
力信号Ｓ６１２が与えられ、リセット入力端子Ｒには、
ＯＲゲート６０８の出力信号が与えられる。ＯＲゲート
６０８は、強制リセット信号Ｓ６０２とパルス発生器６
１７からの出力信号Ｓ６１７とを入力として受ける２入
力ＯＲゲートである。Ｄフリップフロップ６１６のデー
タ出力端子Ｑからは出力信号Ｓ６１６が導出される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００６５
【補正方法】変更
【補正内容】
【００６５】前述のように、ロードパルスＳ６３０に応
答して、図１のカウンタ部６２０は所定ロード値よりカ
ウントを開始する。同期信号Ｓ６０１が正常に入力され
るときは、カウンタ部６２０は、ロードパルスＳ６３０
に応答する前に、パルス発生部６１０からの出力パルス
Ｓ６１０によりリセットされる。しかし、同期信号Ｓ６
０１の欠落（同期抜け）などの場合には、リセットがか
からないことが想定されるので、ロードパルスＳ６３０
により所定ロード値をカウンタ部６２０にロードする。
自走設定値ｊは、カウンタ部６２０と自走部６３０とを
含むループ回路において、カウンタ部６２０にリセット
入力が与えられないとき、ロードパルスＳ６３０により
作り出される周期が、同期信号Ｓ６０１の期待される周
期にほぼ等しくなるように設定すればよい。
答して、図１のカウンタ部６２０は所定ロード値よりカ
ウントを開始する。同期信号Ｓ６０１が正常に入力され
るときは、カウンタ部６２０は、ロードパルスＳ６３０
に応答する前に、パルス発生部６１０からの出力パルス
Ｓ６１０によりリセットされる。しかし、同期信号Ｓ６
０１の欠落（同期抜け）などの場合には、リセットがか
からないことが想定されるので、ロードパルスＳ６３０
により所定ロード値をカウンタ部６２０にロードする。
自走設定値ｊは、カウンタ部６２０と自走部６３０とを
含むループ回路において、カウンタ部６２０にリセット
入力が与えられないとき、ロードパルスＳ６３０により
作り出される周期が、同期信号Ｓ６０１の期待される周
期にほぼ等しくなるように設定すればよい。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０１２０
【補正方法】変更
【補正内容】
【０１２０】さらに、図８に示す位相検出回路３０内の
ＮＡＮＤ回路３００ないし３０２の出力端子は、クロッ
ク選択回路４１内の３入力ＡＮＤ回路４３１の入力端子
に、位相検出回路３０内のＮＡＮＤ回路３０３ないし３
０５の出力端子は、クロック選択回路４１内の３入力Ａ
ＮＤ回路４３２の入力端子にそれぞれ接続されている。
ＮＡＮＤ回路３００ないし３０２の出力端子は、クロッ
ク選択回路４１内の３入力ＡＮＤ回路４３１の入力端子
に、位相検出回路３０内のＮＡＮＤ回路３０３ないし３
０５の出力端子は、クロック選択回路４１内の３入力Ａ
ＮＤ回路４３２の入力端子にそれぞれ接続されている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０１３０
【補正方法】変更
【補正内容】
【０１３０】したがって、位相検出回路３０内のＮＡＮ
Ｄ回路３０１，３０６のみが、その負論理の入力端子に
“Ｌ”レベル，正論理の入力端子に“Ｈ”レベルが入力
され、ＮＡＮＤ回路３０１，３０６それぞれの出力信号
Ｓ３０１，Ｓ３０６のみが“Ｌ”レベルとなる。ＮＡＮ
Ｄ回路３００ないし３０７の出力信号Ｓ３００ないしＳ
３０７はそれぞれクロック選択回路４０内のＯＲ回路４
０１ないし４０８の一方の入力端子に与えられているの
で、ＯＲ回路４０１，４０３及び４０４ないし４０６及
び４０８の出力信号Ｓ４０１，Ｓ４０３及びＳ４０４な
いしＳ４０６及びＳ４０８は“Ｈ”レベルとなり、ＯＲ
回路４０２，４０７の出力信号Ｓ４０２，Ｓ４０７はそ
れぞれＯＲ回路４０２，４０７の他方の入力端子に与え
られている遅延クロック生成回路１０内の反転遅延素子
１０２ａ，１０７ａの出力信号である反転遅延クロック
Ｓ１０２ａ，Ｓ１０７ａとなる。
Ｄ回路３０１，３０６のみが、その負論理の入力端子に
“Ｌ”レベル，正論理の入力端子に“Ｈ”レベルが入力
され、ＮＡＮＤ回路３０１，３０６それぞれの出力信号
Ｓ３０１，Ｓ３０６のみが“Ｌ”レベルとなる。ＮＡＮ
Ｄ回路３００ないし３０７の出力信号Ｓ３００ないしＳ
３０７はそれぞれクロック選択回路４０内のＯＲ回路４
０１ないし４０８の一方の入力端子に与えられているの
で、ＯＲ回路４０１，４０３及び４０４ないし４０６及
び４０８の出力信号Ｓ４０１，Ｓ４０３及びＳ４０４な
いしＳ４０６及びＳ４０８は“Ｈ”レベルとなり、ＯＲ
回路４０２，４０７の出力信号Ｓ４０２，Ｓ４０７はそ
れぞれＯＲ回路４０２，４０７の他方の入力端子に与え
られている遅延クロック生成回路１０内の反転遅延素子
１０２ａ，１０７ａの出力信号である反転遅延クロック
Ｓ１０２ａ，Ｓ１０７ａとなる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０１３２
【補正方法】変更
【補正内容】
【０１３２】また、位相検出回路３０内のＮＡＮＤ回路
３００，３０１，３０２の出力Ｓ３００，Ｓ３０１，Ｓ
３０２の出力レベルはそれぞれ“Ｈ”，“Ｌ”，“Ｈ”
であるので、クロック選択回路４０内の３入力ＡＮＤ回
路４３１の出力Ｓ４３１は“Ｌ”レベルとなる。同じよ
うに、位相検出回路３０内のＮＡＮＤ回路３０３，３０
４，３０５の出力Ｓ３０３，Ｓ３０４，Ｓ３０５の出力
はすべて“Ｈ”レベルであるので、クロック選択回路４
０内の３入力ＡＮＤ回路４３２の出力Ｓ４３２は“Ｈ”
レベルとなる。
３００，３０１，３０２の出力Ｓ３００，Ｓ３０１，Ｓ
３０２の出力レベルはそれぞれ“Ｈ”，“Ｌ”，“Ｈ”
であるので、クロック選択回路４０内の３入力ＡＮＤ回
路４３１の出力Ｓ４３１は“Ｌ”レベルとなる。同じよ
うに、位相検出回路３０内のＮＡＮＤ回路３０３，３０
４，３０５の出力Ｓ３０３，Ｓ３０４，Ｓ３０５の出力
はすべて“Ｈ”レベルであるので、クロック選択回路４
０内の３入力ＡＮＤ回路４３２の出力Ｓ４３２は“Ｈ”
レベルとなる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０１５３
【補正方法】変更
【補正内容】
【０１５３】第１〜第ｎの振分け補正済同期信号Ｓ６０
０ａ〜Ｓ６００ｎは、それぞれ、第１〜第ｎの同期クロ
ック発生部７００ａ〜７００ｎおよび第１〜第ｎの同期
パルス発生部８００ａ〜８００ｎに与えられる。また、
第１〜第ｎの同期クロック発生部からの第１〜第ｎの同
期クロックＳ７００ａ〜Ｓ７００ｎが、それぞれ、第１
〜第ｎの同期パルス発生部８００ａ〜８００ｎに与えら
れる。各同期クロック発生部７００ａ〜７００ｎおよび
各同期パルス発生部８００ａ〜８００ｎの構成および動
作は、それぞれ、図１の第１実施例における同期クロッ
ク発生部７００および同期パルス発生部８００の構成お
よび動作と同様である。したがって、第１〜第ｎ同期パ
ルス発生部８００ａ〜８００ｎからは、図１の第１実施
例における同期パルスＳ８００のｎ倍の周期を有し、位
相が同期パルスＳ８００の１周期ずつずれた、第１〜第
ｎの同期パルスＳ８００ａ〜Ｓ８００ｎがそれぞれ出力
される。これらの第１〜第ｎの同期パルスＳ８００ａ〜
Ｓ８００ｎは、ＯＲゲート１０１０に入力され合成され
る。ＯＲゲート１０１０からは、図１の第１実施例にお
けるのと同様の同期パルスＳ８００が導出される。
０ａ〜Ｓ６００ｎは、それぞれ、第１〜第ｎの同期クロ
ック発生部７００ａ〜７００ｎおよび第１〜第ｎの同期
パルス発生部８００ａ〜８００ｎに与えられる。また、
第１〜第ｎの同期クロック発生部からの第１〜第ｎの同
期クロックＳ７００ａ〜Ｓ７００ｎが、それぞれ、第１
〜第ｎの同期パルス発生部８００ａ〜８００ｎに与えら
れる。各同期クロック発生部７００ａ〜７００ｎおよび
各同期パルス発生部８００ａ〜８００ｎの構成および動
作は、それぞれ、図１の第１実施例における同期クロッ
ク発生部７００および同期パルス発生部８００の構成お
よび動作と同様である。したがって、第１〜第ｎ同期パ
ルス発生部８００ａ〜８００ｎからは、図１の第１実施
例における同期パルスＳ８００のｎ倍の周期を有し、位
相が同期パルスＳ８００の１周期ずつずれた、第１〜第
ｎの同期パルスＳ８００ａ〜Ｓ８００ｎがそれぞれ出力
される。これらの第１〜第ｎの同期パルスＳ８００ａ〜
Ｓ８００ｎは、ＯＲゲート１０１０に入力され合成され
る。ＯＲゲート１０１０からは、図１の第１実施例にお
けるのと同様の同期パルスＳ８００が導出される。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０１５８
【補正方法】変更
【補正内容】
【０１５８】同期信号Ｓ６０１の欠落（同期抜け）がな
いとき、ロードパルスＳ６３０は発生しない。したがっ
て、ＲＳフリップフロップ６４６およびＤフリップフロ
ップ６４７の出力信号Ｓ６４６，Ｓ６４７は“Ｈ”を保
持する。よって、セレクタ６４５は、“Ｈ”の信号Ｓ６
４７に応答して信号Ｓ６４３を同期入力許可信号Ｓ６４
０として選択する。この場合の同期入力許可信号Ｓ６４
０は、図１の第１実施例の場合と同様、カウンタ部６２
０でのカウント値ｍ〜ｎに対応して“Ｈ”になる信号で
ある。
いとき、ロードパルスＳ６３０は発生しない。したがっ
て、ＲＳフリップフロップ６４６およびＤフリップフロ
ップ６４７の出力信号Ｓ６４６，Ｓ６４７は“Ｈ”を保
持する。よって、セレクタ６４５は、“Ｈ”の信号Ｓ６
４７に応答して信号Ｓ６４３を同期入力許可信号Ｓ６４
０として選択する。この場合の同期入力許可信号Ｓ６４
０は、図１の第１実施例の場合と同様、カウンタ部６２
０でのカウント値ｍ〜ｎに対応して“Ｈ”になる信号で
ある。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０１７６
【補正方法】変更
【補正内容】
【０１７６】図３２は、同期パルス停止回路１２００の
一構成例を示すブロック図である。ＯＲゲート１２０１
の一方入力端子には、リセット端子６０２（図１）から
の強制リセット信号Ｓ６０２が与えられる。ＯＲゲート
１２０１の出力信号は、ＲＳフリップフロップ１２０２
のセット入力端子Ｓに与えられる。ＲＳフリップフロッ
プ１２０２のリセット入力端子Ｒには、周期検出部１１
１０（図２６）からの周期検出パルスＳ１１１２が与え
られる。ＲＳフリップフロップ１２０２の出力信号Ｓ１
２０２は、シフトレジスタ１２０３のデータ入力端子に
与えられる。シフトレジスタ１２０３は、同期パルスＳ
８００の立上がりエッジでトリガされ、信号Ｓ１２０２
を取り込み、順次シフトする。シフトレジスタ１２０３
の最終段出力信号Ｓ１２０３は、パルスジェネレータ１
２０４に与えられる。パルスジェネレータ１２０４は、
信号Ｓ１２０３の立下がりに同期してパルスＳ１２０４
を発生する。このパルスＳ１２０４は、ＯＲゲート１２
０１の他方入力端子に与えられる。一方、シフトレジス
タ１２０３の第１段出力信号（シフトレジスタ１２０３
を構成する多段直列Ｄフリップフロップのうちの１段目
Ｄフリップフロップの出力信号）Ｓ１２０３ａは、ＡＮ
Ｄゲート１２０６の一方入力端子に与えられる。ＡＮＤ
ゲート１２０６の他方入力端子には、同期パルスＳ８０
０を遅延素子１２０５で遅延させた信号が入力される。
ＡＮＤゲート１２０６の出力端子からは、同期パルスＳ
８００に代わる新たな同期パルスＳ１２００が出力され
る。
一構成例を示すブロック図である。ＯＲゲート１２０１
の一方入力端子には、リセット端子６０２（図１）から
の強制リセット信号Ｓ６０２が与えられる。ＯＲゲート
１２０１の出力信号は、ＲＳフリップフロップ１２０２
のセット入力端子Ｓに与えられる。ＲＳフリップフロッ
プ１２０２のリセット入力端子Ｒには、周期検出部１１
１０（図２６）からの周期検出パルスＳ１１１２が与え
られる。ＲＳフリップフロップ１２０２の出力信号Ｓ１
２０２は、シフトレジスタ１２０３のデータ入力端子に
与えられる。シフトレジスタ１２０３は、同期パルスＳ
８００の立上がりエッジでトリガされ、信号Ｓ１２０２
を取り込み、順次シフトする。シフトレジスタ１２０３
の最終段出力信号Ｓ１２０３は、パルスジェネレータ１
２０４に与えられる。パルスジェネレータ１２０４は、
信号Ｓ１２０３の立下がりに同期してパルスＳ１２０４
を発生する。このパルスＳ１２０４は、ＯＲゲート１２
０１の他方入力端子に与えられる。一方、シフトレジス
タ１２０３の第１段出力信号（シフトレジスタ１２０３
を構成する多段直列Ｄフリップフロップのうちの１段目
Ｄフリップフロップの出力信号）Ｓ１２０３ａは、ＡＮ
Ｄゲート１２０６の一方入力端子に与えられる。ＡＮＤ
ゲート１２０６の他方入力端子には、同期パルスＳ８０
０を遅延素子１２０５で遅延させた信号が入力される。
ＡＮＤゲート１２０６の出力端子からは、同期パルスＳ
８００に代わる新たな同期パルスＳ１２００が出力され
る。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１７７
【補正方法】変更
【補正内容】
【０１７７】図３３，図３４は、図３２の同期パルス停
止回路１２００の動作を示すタイミングチャートであ
る。なお以下には、シフトレジスタ１２０３の段数が２
段であるものとして説明する。
止回路１２００の動作を示すタイミングチャートであ
る。なお以下には、シフトレジスタ１２０３の段数が２
段であるものとして説明する。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１７８
【補正方法】変更
【補正内容】
【０１７８】時刻ｔ１およびｔ２において、周期検出パ
ルスＳ８００が発生、すなわち同期信号Ｓ６０１の周期
変更が検出されている。周期検出パルスＳ１１１２はＲ
Ｓフリップフロップ１２０２をリセットし、これにより
ＲＳフリップフロップ１２０２の出力信号Ｓ１２０２は
“Ｌ”となる。周期変更後の最初の同期パルスＳ８００
の立上がりＥ１にて、ＲＳフリップフロップ１２０２の
出力信号Ｓ１２０２の“Ｌ”レベルがシフトレジスタ１
２０３に取り込まれる。シフトレジスタ１２０３の第１
段出力信号Ｓ１２０３ａは“Ｌ”に立下がり、ＡＮＤゲ
ート１２０６はオフ状態となる。これにより、同期パル
スＳ１２００は“Ｌ”に固定され、同期パルス出力が停
止する。
ルスＳ８００が発生、すなわち同期信号Ｓ６０１の周期
変更が検出されている。周期検出パルスＳ１１１２はＲ
Ｓフリップフロップ１２０２をリセットし、これにより
ＲＳフリップフロップ１２０２の出力信号Ｓ１２０２は
“Ｌ”となる。周期変更後の最初の同期パルスＳ８００
の立上がりＥ１にて、ＲＳフリップフロップ１２０２の
出力信号Ｓ１２０２の“Ｌ”レベルがシフトレジスタ１
２０３に取り込まれる。シフトレジスタ１２０３の第１
段出力信号Ｓ１２０３ａは“Ｌ”に立下がり、ＡＮＤゲ
ート１２０６はオフ状態となる。これにより、同期パル
スＳ１２００は“Ｌ”に固定され、同期パルス出力が停
止する。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１９３
【補正方法】変更
【補正内容】
【０１９３】請求項５記載の同期パルス発生回路によれ
ば、第１〜第ｎの振分け補正済同期信号に同期した第１
〜第ｎの同期クロックをカウント処理することで第１〜
第ｎの同期パルスを生成し、該第１〜第ｎの同期クロッ
クを合成することで単一の同期パルスを作り出している
ので、簡単な構成により、特に外付け部品を用いること
なく、ＨＤパルスとして用いるのに適した高精度な同期
パルスを得ることができるとともに、同期信号に対する
同期パルスの遅延量も大きくとることができるという効
果がある。
ば、第１〜第ｎの振分け補正済同期信号に同期した第１
〜第ｎの同期クロックをカウント処理することで第１〜
第ｎの同期パルスを生成し、該第１〜第ｎの同期クロッ
クを合成することで単一の同期パルスを作り出している
ので、簡単な構成により、特に外付け部品を用いること
なく、ＨＤパルスとして用いるのに適した高精度な同期
パルスを得ることができるとともに、同期信号に対する
同期パルスの遅延量も大きくとることができるという効
果がある。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】この発明による同期パルス発生回路の第１実施
例の全体構成を示すブロック図である。
例の全体構成を示すブロック図である。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】図２２
【補正方法】変更
【補正内容】
【図２２】同期パルス発生部の動作を示すタイミングチ
ャートである。
ャートである。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】図３３
【補正方法】変更
【補正内容】
【図３３】同期パルス停止回路の動作を示すタイミング
チャートである。
チャートである。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】図３４
【補正方法】変更
【補正内容】
【図３４】同期パルス停止回路の動作を示すタイミング
チャートである。
チャートである。
【手続補正１８】
【補正対象書類名】図面
【補正対象項目名】図１８
【補正方法】変更
【補正内容】
【図１８】
【手続補正１９】
【補正対象書類名】図面
【補正対象項目名】図３３
【補正方法】変更
【補正内容】
【図３３】
【手続補正２０】
【補正対象書類名】図面
【補正対象項目名】図３４
【補正方法】変更
【補正内容】
【図３４】
Claims (8)
- 【請求項１】 同期信号を受ける同期信号入力端子と、 前記同期信号入力端子から前記同期信号を受け、該同期
信号の部分的な欠落を補正して補正済同期信号を生成す
る同期抜け補正手段と、 前記同期抜け補正手段から前記補正済同期信号を受け、
該補正済同期信号に同期した同期クロックを生成する同
期クロック発生手段と、 前記同期クロック発生手段から前記同期クロックを受
け、該同期クロックをカウント処理することで、前記同
期信号に同期した同期パルスを生成する同期パルス発生
手段とを備える同期パルス発生回路。 - 【請求項２】 前記同期パルス発生手段は、設定値に基
づいて前記同期クロックのカウント処理を実行し、 前記同期信号入力端子から前記同期信号を受け、該同期
信号の周期を検出して、該周期に応じて前記設定値を変
更する設定値変更手段をさらに備える、請求項１記載の
同期パルス発生回路。 - 【請求項３】 前記同期抜け補正手段は、前記とは別の
設定値に基づいて前記同期信号の部分的な欠落の補正処
理を実行し、 前記設定値変更手段は、前記検出した周期に応じて前記
別の設定値も変更する、請求項２記載の同期パルス発生
回路。 - 【請求項４】 前記設定値変更手段は、前記同期信号の
周期の変化を検出するごとに周期検出信号を出力し、 前記設定値変更手段からの前記周期検出信号と、前記同
期パルス発生手段からの前記同期パルスとを受け、前記
周期検出信号に応答して前記同期パルスを所定パルス数
だけ停止する同期パルス停止手段をさらに備える、請求
項２または３記載の同期パルス発生回路。 - 【請求項５】 同期信号を受ける同期信号入力端子と、 前記同期信号入力端子から前記同期信号を受け、該同期
信号の部分的な欠落を補正して補正済同期信号を生成す
る同期抜け補正手段と、 前記同期抜け補正手段から前記補正済同期信号を受け、
該補正済同期信号を入力順にｎ個（ｎは２以上の整数）
に振り分けて、第１〜第ｎの振分け補正済同期信号を生
成する分離手段と、 前記分離手段から前記第１〜第ｎの振分け補正済同期信
号をそれぞれ受け、受けた振分け補正済同期信号に同期
した第１〜第ｎの同期クロックをそれぞれ生成する第１
〜第ｎの同期クロック発生手段と、 前記第１〜第ｎの同期クロック発生手段から前記第１〜
第ｎの同期クロックをそれぞれ受け、受けた前記同期ク
ロックをカウント処理することで、対応の前記振分け補
正済同期信号に同期した第１〜第ｎの同期パルスをそれ
ぞれ生成する第１〜第ｎの同期パルス発生手段と、 前記第１〜第ｎの同期パルス発生手段から前記第１〜第
ｎの同期パルスを受け、該第１〜第ｎの同期パルスを合
成した単一の同期パルスを生成する合成手段とを備える
同期パルス発生回路。 - 【請求項６】 前記第１〜第ｎの同期パルス発生手段の
各々は、各々の設定値に基づいて前記同期クロックのカ
ウント処理を実行し、 前記同期信号入力端子から前記同期信号を受け、該同期
信号の周期を検出して、該周期に応じて前記設定値の各
々を変更する設定値変更手段をさらに備える、請求項５
記載の同期パルス発生回路。 - 【請求項７】 前記同期抜け補正手段は、前記とは別の
設定値に基づいて前記同期信号の部分的な欠落の補正処
理を実行し、 前記設定値変更手段は、前記検出した周期に応じて前記
別の設定値も変更する、請求項６記載の同期パルス発生
回路。 - 【請求項８】 前記設定値変更手段は、前記同期信号の
周期の変化を検出するごとに周期検出信号を出力し、 前記設定値変更手段からの前記周期検出信号と、前記合
成手段からの前記単一の同期パルスとを受け、前記周期
検出信号に応答して前記単一の同期パルスを所定パルス
数だけ停止する同期パルス停止手段をさらに備える、請
求項６または７記載の同期パルス発生回路。
Priority Applications (5)
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| JP5016086A JPH06232738A (ja) | 1993-02-03 | 1993-02-03 | 同期パルス発生回路 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002141796A (ja) * | 2000-11-02 | 2002-05-17 | Mitsubishi Electric Corp | 同期回路 |
| CN107767826A (zh) * | 2016-08-19 | 2018-03-06 | 辛纳普蒂克斯日本合同会社 | 显示驱动器以及显示装置 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2605300Y2 (ja) * | 1993-11-01 | 2000-07-04 | 株式会社アドバンテスト | 半導体試験装置用周期発生器 |
| US5488319A (en) * | 1994-08-18 | 1996-01-30 | International Business Machines Corporation | Latch interface for self-reset logic |
| JPH0884161A (ja) * | 1994-09-13 | 1996-03-26 | Fuji Electric Co Ltd | バイフェーズ符号を用いたシリアル通信装置用の受信検知回路装置 |
| US5594763A (en) * | 1995-06-06 | 1997-01-14 | Cirrus Logic, Inc. | Fast synchronizing digital phase-locked loop for recovering clock information from encoded data |
| JP3879951B2 (ja) * | 1997-09-02 | 2007-02-14 | ソニー株式会社 | 位相調整装置、位相調整方法及び表示装置 |
| JP3339620B2 (ja) * | 1998-01-29 | 2002-10-28 | 日本ビクター株式会社 | 同期パルス発生装置 |
| KR100293939B1 (ko) * | 1998-02-17 | 2001-07-12 | 윤종용 | 다중선로로구성된시스템의클록공급장치 |
| US6359946B1 (en) * | 1998-09-23 | 2002-03-19 | National Instruments Corp. | Clock synchronization for asynchronous data transmission |
| US6104667A (en) * | 1999-07-29 | 2000-08-15 | Fujitsu Limited | Clock control circuit for generating an internal clock signal with one or more external clock cycles being blocked out and a synchronous flash memory device using the same |
| KR100365497B1 (ko) | 2000-12-15 | 2002-12-18 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그 구동방법 |
| JP2002335421A (ja) * | 2001-05-10 | 2002-11-22 | Mitsubishi Electric Corp | 同期信号処理回路 |
| JP4057438B2 (ja) * | 2003-02-04 | 2008-03-05 | ローム株式会社 | 三角波信号の位相同期方法、及びそのシステム |
| US6967510B2 (en) * | 2003-10-16 | 2005-11-22 | International Business Machines Corporation | Time-base implementation for correcting accumulative error with chip frequency scaling |
| US7321247B2 (en) * | 2004-08-26 | 2008-01-22 | International Business Machines Corporation | Timer facility for high frequency processors with minimum dependency of processor frequency modes |
| KR20100078431A (ko) * | 2008-12-30 | 2010-07-08 | 주식회사 동부하이텍 | 표준 셀 라이브러리의 성능 개선을 위한 측정 장치 |
| CN114448398A (zh) * | 2020-11-02 | 2022-05-06 | 圣邦微电子（北京）股份有限公司 | 电池保护芯片、其多延时时钟链复用电路及方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6111018B2 (ja) * | 1974-10-18 | 1986-04-01 | Fuji Photo Film Co Ltd | |
| JPS5580814A (en) * | 1978-12-11 | 1980-06-18 | Sharp Corp | Pcm recorder/reproducer |
| JPS56126378A (en) * | 1980-03-10 | 1981-10-03 | Ricoh Co Ltd | Synchronous circuit of optical scanner |
| US4361895A (en) * | 1980-07-28 | 1982-11-30 | Ontel Corporation | Manchester decoder |
| DE3138310C2 (de) * | 1980-09-26 | 1983-12-22 | Hitachi, Ltd., Tokyo | Schaltungsanordnung zur Steuerung der Horizontal-Synchronsignale für ein PCM-Signal-Wiedergabegerät |
| US4385396A (en) * | 1981-06-05 | 1983-05-24 | Phillips Petroleum Company | NRZ Digital data recovery |
| US4484296A (en) * | 1982-07-19 | 1984-11-20 | Rockwell International Corporation | Phase programmable signal generator means |
| US4729024A (en) * | 1985-03-19 | 1988-03-01 | Canon Kabushiki Kaisha | Synchronizing pulse signal generation device |
| EP0204894B1 (de) * | 1985-06-10 | 1991-08-28 | Siemens-Albis Aktiengesellschaft | Taktregenerator |
| DE3832330C2 (de) * | 1988-09-23 | 1995-11-30 | Broadcast Television Syst | Schaltungsanordnung zur Ableitung von horizontalfrequenten und veritikalfrequenten Impulsen |
| JPH0292021A (ja) * | 1988-09-29 | 1990-03-30 | Mitsubishi Rayon Co Ltd | ディジタルｐｌｌ回路 |
| JP2792759B2 (ja) * | 1990-08-03 | 1998-09-03 | 三菱電機株式会社 | 同期クロック発生回路 |
| EP0840456A3 (en) * | 1990-10-22 | 1999-08-25 | NEC Corporation | PLL frequency synthesizer capable of changing an output frequency at a high speed |
| JP3078902B2 (ja) * | 1990-11-26 | 2000-08-21 | 三菱電機株式会社 | 同期クロック発生回路 |
| JP2570933B2 (ja) * | 1990-12-26 | 1997-01-16 | 三菱電機株式会社 | 同期クロック発生装置 |
-
1993
- 1993-02-03 JP JP5016086A patent/JPH06232738A/ja active Pending
- 1993-06-21 TW TW082104870A patent/TW232761B/zh active
-
1994
- 1994-01-25 US US08/186,453 patent/US5459419A/en not_active Expired - Fee Related
- 1994-02-03 DE DE4403374A patent/DE4403374C2/de not_active Expired - Fee Related
- 1994-02-03 KR KR1019940002034A patent/KR0132652B1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002141796A (ja) * | 2000-11-02 | 2002-05-17 | Mitsubishi Electric Corp | 同期回路 |
| CN107767826A (zh) * | 2016-08-19 | 2018-03-06 | 辛纳普蒂克斯日本合同会社 | 显示驱动器以及显示装置 |
| CN107767826B (zh) * | 2016-08-19 | 2021-03-02 | 辛纳普蒂克斯日本合同会社 | 显示驱动器以及显示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4403374C2 (de) | 1995-11-23 |
| DE4403374A1 (de) | 1994-09-15 |
| US5459419A (en) | 1995-10-17 |
| KR0132652B1 (ko) | 1998-10-01 |
| TW232761B (ja) | 1994-10-21 |
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