JPH05259900A - 位相変調回路 - Google Patents
位相変調回路Info
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- JPH05259900A JPH05259900A JP4087721A JP8772192A JPH05259900A JP H05259900 A JPH05259900 A JP H05259900A JP 4087721 A JP4087721 A JP 4087721A JP 8772192 A JP8772192 A JP 8772192A JP H05259900 A JPH05259900 A JP H05259900A
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Abstract
(57)【要約】
【目的】 位相変調回路に関し、基準クロックからの出
力信号の位相のずれの設定の自由度を高められる位相変
調回路を提供することを目的とする。 【構成】 基準クロックを入力する電圧制御型発振回路
４と、基準クロックと該電圧制御型発振回路４の出力と
の位相差を検出する位相比較回路２と、位相比較回路２
の出力を積分して前記電圧制御型発振回路４の制御信号
として出力するローパスフィルタ３とを備える位相変調
回路において、前記電圧制御型発振回路４が、偶数個の
導通抵抗制御型ＣＭＯＳインバータ４１〜４４と、奇数
個の通常のＣＭＯＳインバータ４９とを用いるＮ段のリ
ングオシレータで構成され、該リングオシレータの各段
から位相変換された信号を出力させる。
力信号の位相のずれの設定の自由度を高められる位相変
調回路を提供することを目的とする。 【構成】 基準クロックを入力する電圧制御型発振回路
４と、基準クロックと該電圧制御型発振回路４の出力と
の位相差を検出する位相比較回路２と、位相比較回路２
の出力を積分して前記電圧制御型発振回路４の制御信号
として出力するローパスフィルタ３とを備える位相変調
回路において、前記電圧制御型発振回路４が、偶数個の
導通抵抗制御型ＣＭＯＳインバータ４１〜４４と、奇数
個の通常のＣＭＯＳインバータ４９とを用いるＮ段のリ
ングオシレータで構成され、該リングオシレータの各段
から位相変換された信号を出力させる。
Description
【０００１】
【産業上の利用分野】本発明は、例えばレーザープリン
タのレーザ書込み時のジャギー補正、マイクロプロセッ
サのマシンクロック制御、ＤＲＡＭコントローラ、シフ
トレジスタのクロック回路等のＣＭＯＳ信号発生回路等
に応用できる位相変調回路に係り、特に基準クロックか
らの出力信号の位相のずれの設定の自由度が高められた
位相変調回路と、基準クロックを高精度に変倍できる位
相変調回路に関する。
タのレーザ書込み時のジャギー補正、マイクロプロセッ
サのマシンクロック制御、ＤＲＡＭコントローラ、シフ
トレジスタのクロック回路等のＣＭＯＳ信号発生回路等
に応用できる位相変調回路に係り、特に基準クロックか
らの出力信号の位相のずれの設定の自由度が高められた
位相変調回路と、基準クロックを高精度に変倍できる位
相変調回路に関する。
【０００２】
【従来の技術】従来、所定の周波数の基準クロックから
位相のずれた信号を得る回路として、例えば、図８に示
すＸ’ＴＡＬ接続型あるいはＣＲ接続型の発振装置、図
９に示す１／２分周回路、図１０に示す２相クロック発
生回路がある。
位相のずれた信号を得る回路として、例えば、図８に示
すＸ’ＴＡＬ接続型あるいはＣＲ接続型の発振装置、図
９に示す１／２分周回路、図１０に示す２相クロック発
生回路がある。
【０００３】
【発明が解決しようとする課題】図８の発振装置あるい
は図９の１／２分周回路を用いるＣＭＯＳゲートアレイ
システム等においては、これらの回路からの信号を基準
として回路の同期設計が行われる。この場合、回路内部
では例えば図１１のシフトレジスタの制御タイムチヤー
トに示すように、基準クロック内で基準クロックの立ち
上がりエッジ及び立ち下がりエッジを使用して２倍の周
波数での制御しかできない。
は図９の１／２分周回路を用いるＣＭＯＳゲートアレイ
システム等においては、これらの回路からの信号を基準
として回路の同期設計が行われる。この場合、回路内部
では例えば図１１のシフトレジスタの制御タイムチヤー
トに示すように、基準クロック内で基準クロックの立ち
上がりエッジ及び立ち下がりエッジを使用して２倍の周
波数での制御しかできない。
【０００４】また、図８の発振装置では、基準クロック
に対する遅延量がインバータの内部抵抗とコンデンサー
の容量によって図１２に示すように固定されるため、周
波数が固定された基準クロックを使用する場合には所定
の遅延量を精度高く得ることができるが、周波数変調さ
れた信号を基準クロックとして用いるばあいには、任意
の遅延量を精度よく得ることができないという欠点があ
る。
に対する遅延量がインバータの内部抵抗とコンデンサー
の容量によって図１２に示すように固定されるため、周
波数が固定された基準クロックを使用する場合には所定
の遅延量を精度高く得ることができるが、周波数変調さ
れた信号を基準クロックとして用いるばあいには、任意
の遅延量を精度よく得ることができないという欠点があ
る。
【０００５】図１０に示す２相クロック発生回路では、
１８０度位相のずれた回路で２つのパルスを発生させＯ
Ｒをとることによって周波数を変倍できるが、基準クロ
ックを精度よく高い周波数へ変倍することは図１０の回
路では問題があった。
１８０度位相のずれた回路で２つのパルスを発生させＯ
Ｒをとることによって周波数を変倍できるが、基準クロ
ックを精度よく高い周波数へ変倍することは図１０の回
路では問題があった。
【０００６】本発明の第１の位相変調回路の目的は、基
準クロックからの出力信号の位相のずれの設定の自由度
が高められた位相変調回路を提供することを目的とす
る。
準クロックからの出力信号の位相のずれの設定の自由度
が高められた位相変調回路を提供することを目的とす
る。
【０００７】本発明の第２の位相変調回路の目的は、本
発明の第１の位相変調回路を利用して出力信号の遅延量
をプログラムできる位相変調回路を提供することを目的
とする。
発明の第１の位相変調回路を利用して出力信号の遅延量
をプログラムできる位相変調回路を提供することを目的
とする。
【０００８】本発明の第３の位相変調回路は、本発明の
第１または第２の位相変調回路を利用して基準クロック
を高精度に変倍できる位相変調回路を提供することを目
的とする。
第１または第２の位相変調回路を利用して基準クロック
を高精度に変倍できる位相変調回路を提供することを目
的とする。
【０００９】本発明の第４の位相変調回路は、本発明の
第１、第２または第３の位相変調回路をＣＭＯＳ技術で
実現できる位相変調回路を提供することを目的とする。
第１、第２または第３の位相変調回路をＣＭＯＳ技術で
実現できる位相変調回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明の第１の位相変調
回路は、基準クロックを入力する電圧制御型発振回路
と、基準クロックと該電圧制御型発振回路より出力され
る信号との位相差を求め、その出力結果を出力する位相
比較回路と、位相比較回路の出力を前記電圧制御型発振
回路の制御信号として演算するローパスフィルタとから
なる位相ロックループ（ＰＬＬ）からなる位相変調回路
において、前記電圧制御型発振回路が、導通抵抗を電圧
制御により可変できる偶数個のＣＭＯＳインバータと、
奇数個の通常のＣＭＯＳインバータとを用いるＮ段のリ
ングオシレータで構成され、該リングオシレータの各段
から基準クロックから均一にＴ／２×Ｎずつ位相のずれ
たＮ種類の信号を出力させることを特徴とする。
回路は、基準クロックを入力する電圧制御型発振回路
と、基準クロックと該電圧制御型発振回路より出力され
る信号との位相差を求め、その出力結果を出力する位相
比較回路と、位相比較回路の出力を前記電圧制御型発振
回路の制御信号として演算するローパスフィルタとから
なる位相ロックループ（ＰＬＬ）からなる位相変調回路
において、前記電圧制御型発振回路が、導通抵抗を電圧
制御により可変できる偶数個のＣＭＯＳインバータと、
奇数個の通常のＣＭＯＳインバータとを用いるＮ段のリ
ングオシレータで構成され、該リングオシレータの各段
から基準クロックから均一にＴ／２×Ｎずつ位相のずれ
たＮ種類の信号を出力させることを特徴とする。
【００１１】また、本発明の第２の位相変調回路は、前
記本発明の第１の位相変調回路に加えて、前記電圧制御
型発振回路からの出力を選択するエンコーダを設け、基
準クロックから出力信号の遅延量をプログラム可能にし
たことを特徴とする。
記本発明の第１の位相変調回路に加えて、前記電圧制御
型発振回路からの出力を選択するエンコーダを設け、基
準クロックから出力信号の遅延量をプログラム可能にし
たことを特徴とする。
【００１２】本発明の第３の位相変調回路は、前記本発
明の第１または第２の位相変調回路に加えて、Ｎ段のリ
ングオシレータの各段から出力される信号を入力してこ
れらの論理積を出力する論理積回路を設けたことを特徴
とする。
明の第１または第２の位相変調回路に加えて、Ｎ段のリ
ングオシレータの各段から出力される信号を入力してこ
れらの論理積を出力する論理積回路を設けたことを特徴
とする。
【００１３】本発明の第４の位相変調回路は、本発明の
第１、第２、または第３のローパスフィルタを除く回路
素子をＭＯＳで構成し、基準クロックの周波数をリング
オシレータ内で隣り合うＣＭＯＳインバータの位相差分
まで疑似的に変倍制御させることを特徴とする。
第１、第２、または第３のローパスフィルタを除く回路
素子をＭＯＳで構成し、基準クロックの周波数をリング
オシレータ内で隣り合うＣＭＯＳインバータの位相差分
まで疑似的に変倍制御させることを特徴とする。
【００１４】
【作用】本発明の第１の位相変調回路においては、導通
抵抗の制御できる偶数個のＣＭＯＳインバータと奇数個
の通常のＣＭＯＳインバータとを直列に接続したリング
オシレータのＣＭＯＳインバータの出力と外部から入力
される基準クロックとの位相を位相比較回路で比較して
進み位相、遅れ位相を検出し、その結果を出力させ、そ
の結果を外部のローパスフィルタにて積分演算し、リン
グオシレータの導通抵抗制御可能なＣＭＯＳインバータ
の電圧制御端子に接続するＰＬＬを構成する。
抵抗の制御できる偶数個のＣＭＯＳインバータと奇数個
の通常のＣＭＯＳインバータとを直列に接続したリング
オシレータのＣＭＯＳインバータの出力と外部から入力
される基準クロックとの位相を位相比較回路で比較して
進み位相、遅れ位相を検出し、その結果を出力させ、そ
の結果を外部のローパスフィルタにて積分演算し、リン
グオシレータの導通抵抗制御可能なＣＭＯＳインバータ
の電圧制御端子に接続するＰＬＬを構成する。
【００１５】この時、基準クロックにロックされた電圧
制御型発振器（ＶＣＯ）より複数の出力を取り出し導通
抵抗を制御可能なＣＭＯＳインバータのパルス遅延時間
を利用して位相の異なった複数の信号が得られる。
制御型発振器（ＶＣＯ）より複数の出力を取り出し導通
抵抗を制御可能なＣＭＯＳインバータのパルス遅延時間
を利用して位相の異なった複数の信号が得られる。
【００１６】本発明の第２の位相変調回路においては、
ＶＣＯを構成するリングオシレータに挿入される偶数個
の導通抵抗制御可能なＣＭＯＳインバータがエンコーダ
の選択にしたがってプログラマブルに複数個挿入、削除
される。これにより、同一基準クロック内で位相の異な
った複数の信号を得ることができる。
ＶＣＯを構成するリングオシレータに挿入される偶数個
の導通抵抗制御可能なＣＭＯＳインバータがエンコーダ
の選択にしたがってプログラマブルに複数個挿入、削除
される。これにより、同一基準クロック内で位相の異な
った複数の信号を得ることができる。
【００１７】本発明の第３の位相変調回路においては、
上記構成の電圧制御型リング発振器から出力された位相
の異なる複数の信号の論理積を論理積和回路で求めるこ
とにより、周波数変倍された信号を得ることができる。
上記構成の電圧制御型リング発振器から出力された位相
の異なる複数の信号の論理積を論理積和回路で求めるこ
とにより、周波数変倍された信号を得ることができる。
【００１８】本発明の第４の位相変調回路においては、
ローパスフィルタを除く回路素子をＭＯＳで構成するの
で、ＣＭＯＳの技術で本発明の第１、第２あるいは第３
の位相変調回路を実現できる。
ローパスフィルタを除く回路素子をＭＯＳで構成するの
で、ＣＭＯＳの技術で本発明の第１、第２あるいは第３
の位相変調回路を実現できる。
【００１９】
【実施例】本発明の一実施例に係る位相変調回路を図１
及び図２に基づき説明すれば、以下の通りである。
及び図２に基づき説明すれば、以下の通りである。
【００２０】この位相変調回路は、図１に示すように、
基準クロック発生回路１と、位相比較器２と、ローパス
フィルタ３とＶＣＯ４とからなるＰＬＬで構成される。
基準クロック発生回路１と、位相比較器２と、ローパス
フィルタ３とＶＣＯ４とからなるＰＬＬで構成される。
【００２１】ＶＯＣ４は、Ｐch−ＦＥＴを挿入した偶数
個（ここでは４個）の導通抵抗制御型ＣＭＯＳインバー
タ４１〜４４と、通常のＣＭＯＳインバータを２個接続
したバッファ４５〜４７と、通常のＣＭＯＳインバータ
を２個接続したバッファ４８及び１個の通常のＣＭＯＳ
インバータからなるインバータ４９とを備え、導通抵抗
制御型ＣＭＯＳインバータ４１〜４４とバッファ４５〜
４８内のインバータ及びインバータ４９とを直列に接続
した４段リングオシレータで構成される。
個（ここでは４個）の導通抵抗制御型ＣＭＯＳインバー
タ４１〜４４と、通常のＣＭＯＳインバータを２個接続
したバッファ４５〜４７と、通常のＣＭＯＳインバータ
を２個接続したバッファ４８及び１個の通常のＣＭＯＳ
インバータからなるインバータ４９とを備え、導通抵抗
制御型ＣＭＯＳインバータ４１〜４４とバッファ４５〜
４８内のインバータ及びインバータ４９とを直列に接続
した４段リングオシレータで構成される。
【００２２】このＰＬＬ（位相変調回路）では、ＶＯＣ
４の出力、すなわち、インバータ４９の出力と基準クロ
ックとの位相差が位相比較回路２で比較されて進み位
相、遅れ位相が検出され、その結果をローパスフィルタ
３で積分演算して得た参照電圧Ｖｒｅｆを各導通抵抗制
御型ＣＭＯＳインバータ４１〜４４の導通抵抗を制御さ
れるＰｃｈ−ＭＯＳのゲート端子に印加することによ
り、ＶＣＯ４の出力の位相が基準クロックの位相と一致
するように制御され、発信周波数がロックされることに
なる。
４の出力、すなわち、インバータ４９の出力と基準クロ
ックとの位相差が位相比較回路２で比較されて進み位
相、遅れ位相が検出され、その結果をローパスフィルタ
３で積分演算して得た参照電圧Ｖｒｅｆを各導通抵抗制
御型ＣＭＯＳインバータ４１〜４４の導通抵抗を制御さ
れるＰｃｈ−ＭＯＳのゲート端子に印加することによ
り、ＶＣＯ４の出力の位相が基準クロックの位相と一致
するように制御され、発信周波数がロックされることに
なる。
【００２３】すなわち、図２（ａ）に示すように、ＶＣ
Ｏ４の出力ＮＯ９−Ａが基準クロックに対して進み位相
の場合には、位相比較器２の出力ＣＭＰＯＵＴは位相差
Ｂの間”Ｈ”となり、これがローパスフィルタ３で積分
されて参照電圧Ｖｒｅｆのレベルがあがる。これによ
り、導通抵抗を制御されるＰｃｈ−ＭＯＳのゲート電圧
が上がってその導通抵抗が上がり、発振周波数を制御す
るｔ１，ｔ２，ｔ３，ｔ４が遅れ、位相が基準クロック
と一致するように動作する。
Ｏ４の出力ＮＯ９−Ａが基準クロックに対して進み位相
の場合には、位相比較器２の出力ＣＭＰＯＵＴは位相差
Ｂの間”Ｈ”となり、これがローパスフィルタ３で積分
されて参照電圧Ｖｒｅｆのレベルがあがる。これによ
り、導通抵抗を制御されるＰｃｈ−ＭＯＳのゲート電圧
が上がってその導通抵抗が上がり、発振周波数を制御す
るｔ１，ｔ２，ｔ３，ｔ４が遅れ、位相が基準クロック
と一致するように動作する。
【００２４】また、遅れ位相の場合には、図２（ｂ）に
示すように、位相比較回路２の出力ＣＭＰＯＵＴが逆に
位相差Ｄの間”Ｌ”となり、これがローパスフィルタ３
で積分されて参照電圧Ｖｒｅｆのレベルが下がり、進み
位相になるようコントロールされる。なお、位相差が検
出されないＡ，Ｃの間は位相比較器２はハイインピーダ
ンスの状態になる。
示すように、位相比較回路２の出力ＣＭＰＯＵＴが逆に
位相差Ｄの間”Ｌ”となり、これがローパスフィルタ３
で積分されて参照電圧Ｖｒｅｆのレベルが下がり、進み
位相になるようコントロールされる。なお、位相差が検
出されないＡ，Ｃの間は位相比較器２はハイインピーダ
ンスの状態になる。
【００２５】さて、例えば基準クロック発生回路１の基
準クロックを１０ＭＨｚとして、このＰＬＬが上記のよ
うにしてロックされた状態では、導通抵抗制御型ＣＭＯ
Ｓインバータ４１〜４４により充放電されるバッファの
ゲート容量あるいはそれ自身の出力部分の拡散容量をＣ
１，Ｃ２，Ｃ３，Ｃ４とすれば、発信の周波数制御はほ
とんどがＣ１，Ｃ２，Ｃ３，Ｃ４の充電時間により決定
される。
準クロックを１０ＭＨｚとして、このＰＬＬが上記のよ
うにしてロックされた状態では、導通抵抗制御型ＣＭＯ
Ｓインバータ４１〜４４により充放電されるバッファの
ゲート容量あるいはそれ自身の出力部分の拡散容量をＣ
１，Ｃ２，Ｃ３，Ｃ４とすれば、発信の周波数制御はほ
とんどがＣ１，Ｃ２，Ｃ３，Ｃ４の充電時間により決定
される。
【００２６】ここで、バッファ４５〜４７のバッファ時
間と導通抵抗制御型ＣＭＯＳインバータ４１〜４４の放
電時間とがそれぞれ一定であるため、図３のタイムチャ
ートにＮＯ１−Ａ〜ＮＯ４−Ａで示すように、発信周波
数はｔ１＋ｔ２＋ｔ３＋ｔ４で制御される。
間と導通抵抗制御型ＣＭＯＳインバータ４１〜４４の放
電時間とがそれぞれ一定であるため、図３のタイムチャ
ートにＮＯ１−Ａ〜ＮＯ４−Ａで示すように、発信周波
数はｔ１＋ｔ２＋ｔ３＋ｔ４で制御される。
【００２７】これにより、バッファ４５〜４７のノード
信号として基準クロックから４５°ずつ位相変調された
ほぼデューティ５０％の４種類の信号ＮＯ５−Ａ〜ＮＯ
８−Ａを得ることができ、各信号の立ち上がりと立ち下
がりとにおいて１つの基準クロック内でタイミングが異
なる８種類のエッジを得ることができる。なお、図３に
おいてＮＯ９−Ａはインバータ４９のノード信号、すな
わち、ＶＣＯ４の出力信号である。
信号として基準クロックから４５°ずつ位相変調された
ほぼデューティ５０％の４種類の信号ＮＯ５−Ａ〜ＮＯ
８−Ａを得ることができ、各信号の立ち上がりと立ち下
がりとにおいて１つの基準クロック内でタイミングが異
なる８種類のエッジを得ることができる。なお、図３に
おいてＮＯ９−Ａはインバータ４９のノード信号、すな
わち、ＶＣＯ４の出力信号である。
【００２８】図４は本発明を遅延回路に適用した他の実
施例の回路図であり、図６に示す位相変調回路に加え
て、交互に直列に接続される３個の導通抵抗制御型ＣＭ
ＯＳインバータ５０〜５２と、通常のＣＭＯＳインバー
タを２個接続したバッファ５３，５４とを備えている。
施例の回路図であり、図６に示す位相変調回路に加え
て、交互に直列に接続される３個の導通抵抗制御型ＣＭ
ＯＳインバータ５０〜５２と、通常のＣＭＯＳインバー
タを２個接続したバッファ５３，５４とを備えている。
【００２９】これら追加された導通抵抗制御型ＣＭＯＳ
インバータ５０〜５２の導通抵抗を制御されるＰｃｈ−
ＭＯＳのゲート端子には上記参照電圧Ｖｒｅｆが印加さ
れ、追加された初段の導通抵抗制御型ＣＭＯＳインバー
タ５０〜５２の他のＰｃｈ−ＭＯＳ及びＮｃｈ−ＭＯＳ
のゲートにはインバータ４９の出力が印加される。
インバータ５０〜５２の導通抵抗を制御されるＰｃｈ−
ＭＯＳのゲート端子には上記参照電圧Ｖｒｅｆが印加さ
れ、追加された初段の導通抵抗制御型ＣＭＯＳインバー
タ５０〜５２の他のＰｃｈ−ＭＯＳ及びＮｃｈ−ＭＯＳ
のゲートにはインバータ４９の出力が印加される。
【００３０】これらの追加された回路については図３の
タイムチャートで示すｔ１がインバータ４９の出力時間
ｔ５として得られ、同様の遅延時間を持ったｔ６の時間
が導通抵抗制御型ＣＭＯＳインバータ５０の出力に得ら
れる。
タイムチャートで示すｔ１がインバータ４９の出力時間
ｔ５として得られ、同様の遅延時間を持ったｔ６の時間
が導通抵抗制御型ＣＭＯＳインバータ５０の出力に得ら
れる。
【００３１】遅延時間は接続した基準クロック１と導通
抵抗制御型ＣＭＯＳインバータ４１〜４４，５０〜５２
とＭＯＳインバータ４９の数によって容易に計算でき、
ＣＡＳサイクル以上の周波数のクロックを用いずにダイ
ナミックＲＡＭ（ＤＲＡＭ）のＲＡＳ信号やＣＡＳ信号
を得ることができる。また、この遅延回路によれば、Ｒ
ＡＳ信号の周波数を変更する場合に遅延回路を交換する
ことなく、ＲＡＳ信号から所定の位相だけ遅れたＣＡＳ
信号を得ることができる。
抵抗制御型ＣＭＯＳインバータ４１〜４４，５０〜５２
とＭＯＳインバータ４９の数によって容易に計算でき、
ＣＡＳサイクル以上の周波数のクロックを用いずにダイ
ナミックＲＡＭ（ＤＲＡＭ）のＲＡＳ信号やＣＡＳ信号
を得ることができる。また、この遅延回路によれば、Ｒ
ＡＳ信号の周波数を変更する場合に遅延回路を交換する
ことなく、ＲＡＳ信号から所定の位相だけ遅れたＣＡＳ
信号を得ることができる。
【００３２】図５に示す本発明の他の実施例では、エン
コーダから与えられるセレクト信号ＳＥＬ１〜４によっ
て基準クロックから出力信号の遅延量をプログラム可能
にするとともに、基準クロックを変倍できるようにして
いる。
コーダから与えられるセレクト信号ＳＥＬ１〜４によっ
て基準クロックから出力信号の遅延量をプログラム可能
にするとともに、基準クロックを変倍できるようにして
いる。
【００３３】すなわち、この実施例では、基準クロック
発信装置１と、位相比較器２とローパスフィルタ３と、
位相変調量が異なる２つの位相変調された信号を出力で
きる基本セルＣＥＬＬ１〜４及びインバータ４９とから
なるＶＣＯ４と、各基本セルＣＥＬＬ１〜４の出力の論
理積を演算して出力する論理回路５とを備える。
発信装置１と、位相比較器２とローパスフィルタ３と、
位相変調量が異なる２つの位相変調された信号を出力で
きる基本セルＣＥＬＬ１〜４及びインバータ４９とから
なるＶＣＯ４と、各基本セルＣＥＬＬ１〜４の出力の論
理積を演算して出力する論理回路５とを備える。
【００３４】各基本セルＣＥＬＬ１〜４は、例えば図６
に示すように、２個の導通抵抗制御型ＣＭＯＳインバー
タＩ１，Ｉ２と、通常のＣＭＯＳインバータを２個接続
したバッファＢ１，Ｂ２とを備え、バッファＢ１のノー
ド信号が端子ＯＴ１から出力されるようにしてある。ま
た、バッファＢ２のノード信号は、端子ＯＴ２から出力
されるとともに、端子ＳＥＬに入力されるセレクト信号
がＨの時に開かれるゲート回路Ｇを介して端子ＦＯに出
力できるようにしてある。
に示すように、２個の導通抵抗制御型ＣＭＯＳインバー
タＩ１，Ｉ２と、通常のＣＭＯＳインバータを２個接続
したバッファＢ１，Ｂ２とを備え、バッファＢ１のノー
ド信号が端子ＯＴ１から出力されるようにしてある。ま
た、バッファＢ２のノード信号は、端子ＯＴ２から出力
されるとともに、端子ＳＥＬに入力されるセレクト信号
がＨの時に開かれるゲート回路Ｇを介して端子ＦＯに出
力できるようにしてある。
【００３５】また、各基本セルは、各導通抵抗制御型Ｃ
ＭＯＳインバータＩ１，Ｉ２の導通抵抗制を制御される
Ｐｃｈ−ＭＯＳのゲート端子への参照電圧Ｖｒｅｆを入
力する端子Ｖｒ、フィードバック電圧を入力する端子Ｇ
Ｉを有している。
ＭＯＳインバータＩ１，Ｉ２の導通抵抗制を制御される
Ｐｃｈ−ＭＯＳのゲート端子への参照電圧Ｖｒｅｆを入
力する端子Ｖｒ、フィードバック電圧を入力する端子Ｇ
Ｉを有している。
【００３６】各基本セルＣＥＬＬ１〜４の端子ＦＯは共
通のインバータ４９を介して第１段の基本セルＣＥＬＬ
１の端子ＧＩに接続され、第２段以降の各基本セルＣＥ
ＬＬ２〜４の端子ＧＩにはその前段の基本セルＣＥＬＬ
１〜３の端子ＯＴ２が接続される。
通のインバータ４９を介して第１段の基本セルＣＥＬＬ
１の端子ＧＩに接続され、第２段以降の各基本セルＣＥ
ＬＬ２〜４の端子ＧＩにはその前段の基本セルＣＥＬＬ
１〜３の端子ＯＴ２が接続される。
【００３７】また、各段の基本セルＣＥＬＬ１〜４の端
子ＳＥＬにはそれぞれセレクト信号ＳＥＬ１〜４が個別
に入力されるようにしてあり、エンコーダから出力され
るセレクト信号ＳＥＬ１〜４によってＰＬＬに挿入され
る導通抵抗制御型ＣＭＯＳインバータＩ１，Ｉ２と、バ
ッファＢ１，Ｂ２の数をプログラムできるようにしてい
る。
子ＳＥＬにはそれぞれセレクト信号ＳＥＬ１〜４が個別
に入力されるようにしてあり、エンコーダから出力され
るセレクト信号ＳＥＬ１〜４によってＰＬＬに挿入され
る導通抵抗制御型ＣＭＯＳインバータＩ１，Ｉ２と、バ
ッファＢ１，Ｂ２の数をプログラムできるようにしてい
る。
【００３８】例えば、第４段の基本セルＣＥＬＬ４に入
力されるセレクト信号ＳＥＬ４がＨであり、他の基本セ
ルＣＥＬＬ１〜３に入力されるセレクト信号ＳＥＬ１〜
３がＬの場合には、第１段〜第３段の基本セルＣＥＬＬ
１〜３のＦＯの出力が停止さされ、第４段の基本セルＣ
ＥＬＬ４のＦＯの出力のみがインバータ４９を介して第
１段の基本セルＣＥＬＬ１の端子ＧＩにフィードバック
されるので、上記の各実施例と同様に８個の導通抵抗制
御型ＣＭＯＳインバータＩ１，Ｉ２と８個のバッファＢ
１，Ｂ２とが交互に直列に接続されるＶＣＯ４が構成さ
れる。
力されるセレクト信号ＳＥＬ４がＨであり、他の基本セ
ルＣＥＬＬ１〜３に入力されるセレクト信号ＳＥＬ１〜
３がＬの場合には、第１段〜第３段の基本セルＣＥＬＬ
１〜３のＦＯの出力が停止さされ、第４段の基本セルＣ
ＥＬＬ４のＦＯの出力のみがインバータ４９を介して第
１段の基本セルＣＥＬＬ１の端子ＧＩにフィードバック
されるので、上記の各実施例と同様に８個の導通抵抗制
御型ＣＭＯＳインバータＩ１，Ｉ２と８個のバッファＢ
１，Ｂ２とが交互に直列に接続されるＶＣＯ４が構成さ
れる。
【００３９】したがって、この場合には、図７のタイム
チャートのＮＯ１〜８に示すように、デューテイ５０％
で、クロック周期Ｔの２×８＝１６分の１の周期、すな
わち、２２．５°ずつ位相がずれた８種類の信号が得ら
れる。
チャートのＮＯ１〜８に示すように、デューテイ５０％
で、クロック周期Ｔの２×８＝１６分の１の周期、すな
わち、２２．５°ずつ位相がずれた８種類の信号が得ら
れる。
【００４０】各基本セルＣＥＬＬ１〜４の各バッファＢ
１，Ｂ２のノード信号ＮＯ１〜８を論理積回路５に入力
してそれらの論理積を次の数式１に従って求めると、図
６の８ＸＦに示すように、基準クロックの８倍周の倍変
信号が得られる。
１，Ｂ２のノード信号ＮＯ１〜８を論理積回路５に入力
してそれらの論理積を次の数式１に従って求めると、図
６の８ＸＦに示すように、基準クロックの８倍周の倍変
信号が得られる。
【００４１】
【数式１】 ８ＸＦ＝ＮＯ１×ＮＯ２＋ＮＯ３×ＮＯ４＋ＮＯ５×ＮＯ６＋ＮＯ７×ＮＯ８
【００４２】もちろん、この回路の倍変率は、セレクト
信号ＳＥＬ１〜４の内容を変化させることにより、ＰＬ
Ｌに挿入される導通抵抗制御型ＣＭＯＳインバータＩ
１，Ｉ２とバッファＢ１，Ｂ２の個数をプログラムする
ことにより設定変更できる。
信号ＳＥＬ１〜４の内容を変化させることにより、ＰＬ
Ｌに挿入される導通抵抗制御型ＣＭＯＳインバータＩ
１，Ｉ２とバッファＢ１，Ｂ２の個数をプログラムする
ことにより設定変更できる。
【００４３】
【発明の効果】以上説明したように、本発明の第１の位
相変調回路によれば、位相がＶＣＯ内の導通抵抗制御型
ＣＭＯＳインバータの段数の２倍分の１ずつ異なる信号
を、段数と同数だけ得ることができるとともに、１つの
基準クロック内で導通抵抗制御型ＣＭＯＳインバータの
段数の２倍の数のエッジを得ることができる。したがっ
て、基準クロックからの出力信号の位相のずれの設定を
ＶＣＯ内の導通抵抗制御型ＣＭＯＳインバータの段数に
よって自由に設定することができ、基準クロックからの
出力信号の位相のずれの設定の自由度が高められる。
相変調回路によれば、位相がＶＣＯ内の導通抵抗制御型
ＣＭＯＳインバータの段数の２倍分の１ずつ異なる信号
を、段数と同数だけ得ることができるとともに、１つの
基準クロック内で導通抵抗制御型ＣＭＯＳインバータの
段数の２倍の数のエッジを得ることができる。したがっ
て、基準クロックからの出力信号の位相のずれの設定を
ＶＣＯ内の導通抵抗制御型ＣＭＯＳインバータの段数に
よって自由に設定することができ、基準クロックからの
出力信号の位相のずれの設定の自由度が高められる。
【００４４】本発明の第２の位相変調回路によれば、Ｖ
ＣＯに挿入される導通抵抗制御型ＣＭＯＳインバータの
段数をプログラムすることにより変更することができ
る。したがって、得られる信号の数とその位相のずれと
を一層多用に設定することができ、基準クロック内のエ
ッジの数や基準クロックからの出力信号の位相のずれを
設定する自由度が一層高められる。
ＣＯに挿入される導通抵抗制御型ＣＭＯＳインバータの
段数をプログラムすることにより変更することができ
る。したがって、得られる信号の数とその位相のずれと
を一層多用に設定することができ、基準クロック内のエ
ッジの数や基準クロックからの出力信号の位相のずれを
設定する自由度が一層高められる。
【００４５】本発明の第３の位相変調回路によれば、各
段から出力される信号の論理積をとることにより基準ク
ロックの倍変信号を得ることができる。
段から出力される信号の論理積をとることにより基準ク
ロックの倍変信号を得ることができる。
【００４６】更に、本発明の第４の位相変調回路によれ
ば、ＣＭＯＳ技術で実現不能なローパスフィルタ以外の
回路素子をＭＯＳで構成するので、本発明の第１、第２
あるいは第３の位相変調回路のローパスフィルタ以外の
回路をＣＭＯＳ技術によって実現できる。
ば、ＣＭＯＳ技術で実現不能なローパスフィルタ以外の
回路素子をＭＯＳで構成するので、本発明の第１、第２
あるいは第３の位相変調回路のローパスフィルタ以外の
回路をＣＭＯＳ技術によって実現できる。
【図１】本発明の一実施例の回路図である。
【図２】本発明の位相比較器とローパスフィルタとのタ
イムチャートである。
イムチャートである。
【図３】本発明のタイムチャートである。
【図４】本発明の他の実施例の回路図である。
【図５】本発明のまた他の実施例の回路図である。
【図６】本発明のまた他の実施例の基本セルの回路図で
ある。
ある。
【図７】本発明のまた他の実施例のタイムチャートであ
る。
る。
【図８】従来のＸ’ＴＡＬ接続型あるいはＣＲ接続型発
信装置の回路図である。
信装置の回路図である。
【図９】従来の１／２分周回路の回路図である。
【図１０】従来の２相クロック発生回路の回路図であ
る。
る。
【図１１】従来例の基準クロックと制御タイミングとを
示すタイムチャートである。
示すタイムチャートである。
【図１２】従来の発信装置の位相変調を示すタイムチャ
ートである。
ートである。
１ 基準クロック発生回路 ２ 位相比較回路 ３ ローパスフィルタ ４ ＶＣＯ ５ 論理積回路 ４１〜４４ 導通抵抗制御型ＣＭＯＳインバータ ４５〜４８ バッフア ４９ インバータ ５０〜５２ 導通抵抗制御型ＣＭＯＳインバータ ５３，５４ バッフア Ｂ１，Ｂ２ バッファ Ｇ ゲート Ｉ１，Ｉ２ 導通抵抗制御型ＣＭＯＳインバータ ＳＥＬＬ１〜４ 基本セル
Claims (4)
- 【請求項１】 基準クロックを入力する電圧制御型発振
回路と、基準クロックと該電圧制御型発振回路より出力
される信号との位相差を求め、その出力結果を出力する
位相比較回路と、位相比較回路の出力を前記電圧制御型
発振回路の制御信号として演算するローパスフィルタと
からなる位相ロックループを備える位相変調回路におい
て、 前記電圧制御型発振回路が、導通抵抗を電圧制御により
可変できる偶数個のＣＭＯＳインバータと、奇数個の通
常のＣＭＯＳインバータとを用いるＮ段のリングオシレ
ータで構成され、該リングオシレータの各段から基準ク
ロックから均一に基準クロックの周期の２×Ｎ分の１ず
つ位相のずれたＮ種類の信号を出力させることを特徴と
する位相変調回路。 - 【請求項２】 前記電圧制御型発振回路からの出力を選
択するエンコーダを設け、基準クロックから出力信号の
遅延量をプログラム可能にしたことを特徴とする請求項
１に記載の位相変調回路。 - 【請求項３】 Ｎ段のリングオシレータの各段から出力
される信号を入力してこれらの論理積を出力する論理積
回路を設けたことを特徴とする請求項１または２に記載
の位相変調回路。 - 【請求項４】 電圧制御型発振回路、位相比較回路を構
成する各素子をＭＯＳで構成し、基準クロックの周波数
をリングオシレータ内で隣り合うＣＭＯＳインバータの
位相差分まで疑似的に変倍制御させることを特徴とする
請求項１ないし３のいずれかに記載の位相変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4087721A JPH05259900A (ja) | 1992-03-10 | 1992-03-10 | 位相変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4087721A JPH05259900A (ja) | 1992-03-10 | 1992-03-10 | 位相変調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259900A true JPH05259900A (ja) | 1993-10-08 |
Family
ID=13922778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4087721A Pending JPH05259900A (ja) | 1992-03-10 | 1992-03-10 | 位相変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05259900A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100352328B1 (ko) * | 1994-07-12 | 2002-12-28 | 제너럴 인스트루먼트 코오포레이숀 오브 델라웨어 | 주파수제어루프를구비한링발진기 |
| KR100373979B1 (ko) * | 1994-09-30 | 2003-05-17 | 소니 가부시끼 가이샤 | 위상변조회로 |
| KR100379825B1 (ko) * | 1994-07-08 | 2003-07-18 | 히다치초엘에스아이 엔지니어링가부시키가이샤 | 반도체기억장치 |
| JP2006270945A (ja) * | 2005-02-28 | 2006-10-05 | Semiconductor Energy Lab Co Ltd | 半導体装置及びそれを用いた電子機器 |
| TWI400886B (zh) * | 2005-02-28 | 2013-07-01 | Semiconductor Energy Lab | 半導體裝置和使用該半導體裝置的電子設備 |
-
1992
- 1992-03-10 JP JP4087721A patent/JPH05259900A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100379825B1 (ko) * | 1994-07-08 | 2003-07-18 | 히다치초엘에스아이 엔지니어링가부시키가이샤 | 반도체기억장치 |
| KR100352328B1 (ko) * | 1994-07-12 | 2002-12-28 | 제너럴 인스트루먼트 코오포레이숀 오브 델라웨어 | 주파수제어루프를구비한링발진기 |
| KR100373979B1 (ko) * | 1994-09-30 | 2003-05-17 | 소니 가부시끼 가이샤 | 위상변조회로 |
| JP2006270945A (ja) * | 2005-02-28 | 2006-10-05 | Semiconductor Energy Lab Co Ltd | 半導体装置及びそれを用いた電子機器 |
| TWI400886B (zh) * | 2005-02-28 | 2013-07-01 | Semiconductor Energy Lab | 半導體裝置和使用該半導體裝置的電子設備 |
| US8946710B2 (en) | 2005-02-28 | 2015-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic apparatus using the same |
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