JPH09130238A - 位相比較回路 - Google Patents

Abstract

(57)【要約】 【課題】 ２つの入力信号の位相差にかかわらず、常
に、２つに入力信号のいずれかと同等のパルス幅の出力
信号を出力する位相比較回路を提供し、ディジタルＰＬ
Ｌの構成において、微小パルス幅の出力信号に起因する
誤動作の防止、２つの入力信号の周波数に２倍以上の差
がある場合の収束時間の短縮を図る。 【解決手段】 位相差検出回路１０の出力段に、位相差
出力信号及びいずれか所定の一方の入力信号の反転信号
に応じて、当該入力信号と同等のパルス幅の出力信号を
出力する回路構成、具体的には、Ｒ−Ｓフリップフロッ
プ２０及び３０を配設する。Ｒ−Ｓフリップフロップ２
０、３０のセット入力端子にはそれぞれ位相差検出回路
１０のＵＰ信号、ＤＯＷＮ信号を入力し、リセット端子
にはそれぞれ第１及び第２の入力信号の反転信号を入力
する。この構成により、２つの入力信号の位相差にかか
わらず、常に、２つに入力信号のいずれかと同等のパル
ス幅の出力信号が出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は位相比較回路に関
し、特にディジタルＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ
Ｌｏｏｐ）を構成する位相比較回路に好適なものであ
る。

【０００２】

【従来の技術】フェーズ・ロックド・ループ（ＰＬＬ）
ＩＣは、ＡＭ・ＦＭラジオ、テレビ等の各種信号回路、
周波数シンセサイザ、マルチプレクス・ステレオ復調回
路等の高周波回路の集積化に適した分野に用いられてお
り、非常に用途の広いＩＣである。このＰＬＬは、周波
数変調された搬送波の中からベースバンド信号を復調す
るために用いられるフィードバックループであり、位相
比較回路と電圧制御発振器とを備えている。変調された
入力信号と電圧制御発振器の出力とが位相比較回路によ
って比較され、この位相比較回路の出力によって電圧制
御発振器の周波数が制御される。

【０００３】図５は、従来の位相比較回路の回路構成図
である。この位相比較回路には、第１の入力信号ＣＫ１
及び第２の入力信号ＣＫ２がそれぞれ端子ＣＫに、直流
電源電圧の電位ＶDDがそれぞれ端子Ｄに入力される第１
のＤフリップフロップ１及び第２のＤフリップフロップ
２が備えられている。第１のＤフリップフロップの出力
端子Ｑの出力Ｑ１は、２個のインバータ３の入力側とＮ
ＡＮＤゲート４の一方側の入力端子とに入力される。第
２のＤフリップフロップの出力端子Ｑの出力Ｑ２は、２
個のインバータ５の入力側とＮＡＮＤゲート４の他方側
の入力端子とに入力される。２個のインバータ３、５の
出力はそれぞれＡＮＤゲート７、８の一方側へ入力さ
れ、ＮＡＮＤゲート４の出力は、ＡＮＤゲート７、８の
他方側にそれぞれ入力されるとともに、２個のインバー
タ６を介してクリア入力ＣＬとしてＤフリップフロップ
１、２の端子ＣＬにそれぞれ入力される。ＡＮＤゲート
７、８の出力がそれぞれＵＰ信号、ＤＯＷＮ信号を出力
する。

【０００４】図６は、図５の位相比較回路を用いたアナ
ログＰＬＬの一例のブロック構成図であり、順次相互に
接続された位相比較回路６１、チャージポンプ６２、ロ
ー・パス・フィルタ６３、電圧制御発振器６４から構成
されている。位相比較回路６１には第１の入力信号ＣＫ
１と、電圧制御発振器６４の出力である第２の入力信号
ＣＫ２とが入力されている。図７は、位相比較回路６１
の動作のタイミングチャートである。図７のタイミング
チャートに示されるように、位相比較回路６１は、第１
の入力信号ＣＫ１の第Ｎ番目（Ｎは自然数。以下、同
じ。）の立ち上がりのタイミングと第２の入力信号ＣＫ
２の第Ｎ番目の立ち上がりのタイミングとを比較し、第
１の入力信号ＣＫ１の第Ｎ番目の立ち上がりのタイミン
グの方が早いときはその位相差をパルス幅とするＵＰ信
号を出力し、第２の入力信号ＣＫ２の第Ｎ番目の立ち上
がりのタイミングの方が早いときはその位相差をパルス
幅とするＤＯＷＮ信号を出力する。

【０００５】チャージポンプ回路６２にＵＰ信号が入力
されるとそのパルス幅に応じたチャージが行われ、ロー
・パス・フィルタ６３を介したチャージポンプ回路６２
の出力、すなわち、電圧制御発振器６４の入力の電圧は
高くなる。逆に、チャージポンプ回路６２にＤＯＷＮ信
号が入力されるとそのパルス幅に応じたディスチャージ
が行われ、ロー・パス・フィルタ６３を介したチャージ
ポンプ回路６２の出力、すなわち、電圧制御発振器６４
の入力の電圧は低くなる。電圧制御発振器６４では、入
力電圧が高くなると出力周波数が高くなり、入力電圧が
低くなると出力周波数が低くなる。

【０００６】したがって、このＰＬＬの構成において、
例えば、第１の入力信号ＣＫ１の第Ｎ番目の立ち上がり
のタイミングが第２の入力信号ＣＫ２の第Ｎ番目の立ち
上がりのタイミングより早いときには、その位相差に応
じて電圧制御発振器６４の出力周波数、すなわち、第２
の入力信号ＣＫ２の周波数が高くなり、逆に、第２の入
力信号ＣＫ２の第Ｎ番目の立ち上がりのタイミングが第
１の入力信号ＣＫ１の第Ｎ番目の立ち上がりのタイミン
グより早いときには、その位相差に応じて電圧制御発振
器６４の出力周波数、すなわち、第２の入力信号ＣＫ２
の周波数が低くなる。その結果、最終的には、第１の入
力信号ＣＫ１と第２の入力信号ＣＫ２とは、周波数及び
位相が一致することとなり、図５の構成はＰＰＬとして
動作していることになる。

【０００７】図８は、図５の位相比較回路を用いたディ
ジタルＰＬＬの一例のブロック構成図であり、順次相互
に接続された位相比較回路８１、アドレスカウンタ８
２、リング・オシレータから構成されている。位相比較
回路８１には第１の入力信号ＣＫ１と、リング・オシレ
ータ８３の出力である第２の入力信号ＣＫ２とが入力さ
れている。

【０００８】位相比較回路８１の動作は上述した通りで
あり、アドレスカウンタ８２は、位相比較回路８１から
ＵＰ信号が入力されるとアドレス信号のカウントダウン
を行い、ＤＯＷＮ信号が入力されるとアドレス信号のカ
ウントアップを行うアップダウンカウンタである。

【０００９】リング・オシレータ８３は、遅延回路８４
と、この遅延回路８４を構成するリング状に接続された
インバータの個数を奇数個とするためのインバータ８５
を備えた帰還回路とからなるものであり、アドレスカウ
ンタ８２からのアドレス信号出力によりリング状に接続
されたインバータの段数を変更することが可能な構成と
なっている。図９は、遅延回路８４のブロック構成図で
ある。出力されるアドレス信号が大きくなるとインバー
タの段数は増加し、アドレス信号が小さくなるとインバ
ータの段数は減少する。その結果、出力されるアドレス
信号が大きくなるとリング・オシレータ８３の発信周波
数は低くなり、アドレス信号が小さくなるとリング・オ
シレータ８３の発信周波数は高くなる。

【００１０】したがって、図８のディジタルＰＬＬの構
成において、第１の入力信号ＣＫ１の第Ｎ番目の立ち上
がりのタイミングと第２の入力信号ＣＫ２の第Ｎ番目の
立ち上がりのタイミングとを位相比較回路８１が比較
し、第１の入力信号ＣＫ１の第Ｎ番目の立ち上がりのタ
イミングの方が早いときはその位相差をパルス幅とする
ＵＰ信号を出力して、アドレスカウンタ８２はアドレス
信号のカウントダウンを行い、リング・オシレータ８３
の段数は減少して、リング・オシレータ８３の出力、す
なわち、第２の入力信号の発信周波数は高くなる。逆
に、第２の入力信号ＣＫ２の第Ｎ番目の立ち上がりのタ
イミングの方が早いときはその位相差をパルス幅とする
ＤＯＷＮ信号を出力して、アドレスカウンタ８２はアド
レス信号のカウントアップを行い、リング・オシレータ
８３の段数は増加して、リング・オシレータ８３の出
力、すなわち、第２の入力信号の発信周波数は低くな
る。その結果、最終的には、第１の入力信号ＣＫ１と第
２の入力信号ＣＫ２とは、周波数及び位相が一致するこ
ととなり、図８の構成もＰＬＬとして動作していること
になる。

【００１１】

【発明が解決しようとする課題】しかしながら、従来の
位相比較回路を用いて図８のディジタルＰＬＬを構成し
た場合には、以下のような問題点があった。

【００１２】第１に、従来の位相比較回路８１は、図７
のタイミングチャートに示したように、２つの入力信号
の位相差と等しい幅のパルス信号を出力するので、位相
差がわずかな２つの入力信号が入力されると、微少な幅
のパルス信号が位相比較回路８１から出力されてアドレ
スカウンタ８２に入力され、誤動作の原因となってい
た。

【００１３】第２に、図１０のタイミングチャートに示
すように、従来の位相比較回路８１は、周波数に２倍以
上の差のある２つの入力信号が入力された場合、第１の
入力信号ＣＫ１の第Ｎ番目の立ち上がりから第２の入力
信号ＣＫ２の第Ｎ番目の立ち上がりまでの幅と等しい１
パルスのみの出力信号しか出力されず、いかに出力信号
のパルス幅が大きくても、アドレスカウンタ８２は、１
回の比較による１つの出力パルス信号によっては１カウ
ントするのみであるので、ディジタルＰＬＬの収束速度
が遅くなるという問題があった。

【００１４】本発明は上記問題点に鑑みてなされたもの
で、その目的は、動作が安定し、収束時間が短いディジ
タルＰＬＬを構成するための、位相比較回路を提供する
ことである。

【００１５】

【課題を解決するための手段】本発明に係る位相比較回
路によれば、第１の入力信号と第２の入力信号との位相
差に応じて、第１の入力信号の位相が進んでいる場合に
は位相差の絶対値に応じたパルス幅の第１の位相差出力
信号を、第２の入力信号の位相が進んでいる場合には位
相差の絶対値に応じたパルス幅の第２の位相差出力信号
を出力する位相差検出回路と、第１の位相差出力信号の
入力により出力値が第１の基準値から第１の所定値へ変
化し、第１の入力信号の反転信号の入力により出力値が
第１の所定値から第１の基準値へ変化する第１の記憶回
路と、第２の位相差出力信号の入力により出力値が第２
の基準値から第２の所定値へ変化し、第２の入力信号の
反転信号の入力により出力値が第２の所定値から第２の
基準値へ変化する第２の記憶回路とを備えたことを特徴
とし、位相差検出回路の出力段に、位相差出力信号及び
いずれか所定の一方の入力信号の反転信号に応じて当該
入力信号と同等のパルス幅の出力信号を出力する構成を
設けることとしたので、位相差が微小な場合において
は、いずれかの出力信号が、微小なパルス幅の出力信号
として出力されることなく、第１の入力信号または第２
の入力信号と同等のパルス幅に信号として出力され、こ
の位相比較回路を用いてディジタルＰＬＬを構成して
も、微小なパルス幅の信号入力に起因する誤動作が未然
に防止され、また、２つの入力信号の周波数に２倍以上
の差がある場合においては、いずれかの出力信号が、周
波数の高い入力信号と同等のパルス幅のパルス信号とし
て、周波数差に比例した波数だけ出力され、この位相比
較回路を用いて構成したディジタルＰＬＬの収束時間を
短縮することができる。

【００１６】第１の入力信号の位相と第２の入力信号の
位相とを比較し、第１の入力信号の位相が第２の入力信
号の位相より進んでいる場合にはその位相差の絶対値に
応じたパルス幅のＵＰ信号を出力し、第２の入力信号の
位相が第１の入力信号の位相より進んでいる場合にはそ
の位相差の絶対値に応じたパルス幅のＤＯＷＮ信号を出
力する位相差検出回路と、ＵＰ信号の入力により出力レ
ベルがＬ（Ｌｏｗ）レベルからＨ（Ｈｉｇｈ）レベルに
セットされ、第１の入力信号の反転信号の入力により出
力レベルがＨレベルからＬレベルにリセットされる第１
の記憶回路と、ＤＯＷＮ信号の入力により出力レベルが
ＬレベルからＨレベルにセットされ、第２の入力信号の
反転信号の入力により出力レベルがＨレベルからＬレベ
ルにリセットされる第２の記憶回路とを備えたことを特
徴とし、位相差検出回路の出力段に、位相差出力である
ＵＰ信号またはＤＯＷＮ信号、及びいずれか所定の一方
の入力信号の反転信号に応じて当該入力信号と同等のパ
ルス幅の出力信号を出力する回路構成を設けることとし
たので、位相差が微小な場合においては、いずれかの出
力信号が、微小なパルス幅の出力信号として出力される
ことなく、第１の入力信号または第２の入力信号と同等
のパルス幅に信号として出力され、この位相比較回路を
用いてディジタルＰＬＬを構成しても、微小なパルス幅
の信号入力に起因する誤動作が未然に防止され、また、
２つの入力信号の周波数に２倍以上の差がある場合にお
いては、いずれかの出力信号が、周波数の高い入力信号
と同等のパルス幅のパルス信号として、周波数差に比例
した波数だけ出力され、この位相比較回路を用いて構成
したディジタルＰＬＬの収束時間を短縮することができ
る。

【００１７】第１及び第２の記憶回路は、Ｒ−Ｓフリッ
プフロップであるものとすると良い。

【００１８】第１の入力信号の第Ｎ番目（Ｎは自然数。
以下、同じ。）の立ち上がりのタイミングと第２の信号
入力の第Ｎ番目の立ち上がりのタイミングとを比較し、
第１の信号入力の第Ｎ番目の立ち上がりのタイミングが
第２の信号入力の第Ｎ番目の立ち上がりのタイミングよ
り早いときは、そのタイミングの差に応じたパルス幅の
第１の位相差出力信号をＨ（Ｈｉｇｈ）レベルで出力
し、第２の信号入力の第Ｎ番目の立ち上がりのタイミン
グが第１の信号入力の第Ｎ番目の立ち上がりのタイミン
グより早いときは、そのタイミングの差に応じたパルス
幅の第２の位相差出力信号をＨレベルで出力する位相差
検出回路と、第１の位相差出力信号が入力されるセット
入力と、第１の入力信号の反転信号が入力されるリセッ
ト入力と、セット入力またはリセット入力に応じてＨ
（Ｈｉｇｈ）信号またはＬ（Ｌｏｗ）信号を出力する第
１の出力とを有し、第１の出力は、第１の位相差出力信
号の立ち上がりのタイミングにおいてＬ信号出力からＨ
信号出力へ変化し、第１の入力信号の反転信号の立ち上
がりのタイミングまでＨ信号出力を保持し、第１の入力
信号の反転信号の立ち上がりのタイミングにおいてＨ信
号出力からＬ信号出力へ変化し、さらに、第１の入力信
号の反転信号の立ち下がりのタイミングにおいて第１の
位相差出力信号がＨレベルに維持されている場合のみＬ
信号出力からＨ信号出力へ変化する第１の記憶回路と、
第２の位相差出力信号が入力されるセット入力と、第２
の入力信号の反転信号が入力されるリセット入力と、セ
ット入力またはリセット入力に応じてＨ信号またはＬ信
号を出力する第２の出力とを有し、第２の出力は、第２
の位相差出力信号の立ち上がりのタイミングにおいてＬ
信号出力からＨ信号出力へ変化し、第２の入力信号の反
転信号の立ち上がりのタイミングまでＨ信号出力を保持
し、第２の入力信号の反転信号の立ち上がりのタイミン
グにおいてＨ信号出力からＬ信号出力へ変化し、さら
に、第２の入力信号の反転信号の立ち下がりのタイミン
グにおいて第２の位相差出力信号がＨレベルに維持され
ている場合のみＬ信号出力からＨ信号出力へ変化する第
２の記憶回路とを備えたことを特徴とし、位相差検出回
路の出力段に、位相差出力信号及びいずれか所定の一方
の入力信号の反転信号に応じて当該入力信号と同等のパ
ルス幅の出力信号を出力する回路構成を設けることとし
たので、位相差が微小な場合においては、いずれかの出
力信号が、微小なパルス幅の出力信号として出力される
ことなく、第１の入力信号または第２の入力信号と同等
のパルス幅に信号として出力され、この位相比較回路を
用いてディジタルＰＬＬを構成しても、微小なパルス幅
の信号入力に起因する誤動作が未然に防止され、また、
２つの入力信号の周波数に２倍以上の差がある場合にお
いては、いずれかの出力信号が、周波数の高い入力信号
と同等のパルス幅のパルス信号として、周波数差に比例
した波数だけ出力され、この位相比較回路を用いて構成
したディジタルＰＬＬの収束時間を短縮することができ
る。

【００１９】位相を比較される第１及び第２の入力信号
がそれぞれ入力される第１及び第２の入力端子と、第１
の入力信号の位相が第２の入力信号の位相より進んでい
る場合にＵＰ信号を出力するＵＰ端子と、第２の入力信
号の位相が第１の入力信号の位相より進んでいる場合に
ＤＯＷＮ信号を出力するＤＯＷＮ端子とを有する位相差
検出回路と、ＵＰ端子が接続された第１のセット端子
と、第１の入力端子が第１のインバータを介して接続さ
れた第１のリセット端子と、第１のセット端子または第
１のリセット端子への入力に応じて第１の所定出力を発
生する第１の出力端子を有する第１のＲ−Ｓフリップフ
ロップと、ＤＯＷＮ端子が接続された第２のセット端子
と、第２の入力端子が第２のインバータを介して接続さ
れた第２のリセット端子と、第２のセット端子または第
２のリセット端子への入力に応じて第２の所定出力を発
生する第２の出力端子を有する第２のＲ−Ｓフリップフ
ロップとを備えたことを特徴とし、位相差検出回路の出
力段に、位相差出力信号及びいずれか所定の一方の入力
信号の反転信号に応じて当該入力信号と同等のパルス幅
の出力信号を出力する回路構成を設けることとしたの
で、位相差が微小な場合においては、いずれかの出力信
号が、微小なパルス幅の出力信号として出力されること
なく、第１の入力信号または第２の入力信号と同等のパ
ルス幅に信号として出力され、この位相比較回路を用い
てディジタルＰＬＬを構成しても、微小なパルス幅の信
号入力に起因する誤動作が未然に防止され、また、２つ
の入力信号の周波数に２倍以上の差がある場合において
は、いずれかの出力信号が、周波数の高い入力信号と同
等のパルス幅のパルス信号として、周波数差に比例した
波数だけ出力され、この位相比較回路を用いて構成した
ディジタルＰＬＬの収束時間を短縮することができる。

【００２０】基準電位を発生する直流電圧源と、第１及
び第２の入力信号がそれぞれ入力される第１及び第２の
信号入力端子と、基準電位が入力される第１のＤ入力端
子と、第１の信号入力端子が接続される第１のクロック
入力端子と、基準電位及び第１の入力信号に応じて第１
のＱ出力信号を出力するＱ出力端子と、第１の所定信号
が入力される第１のクリア入力端子とを有する第１のＤ
フリップフロップと、基準電位が入力される第２のＤ入
力端子と、第２の信号入力端子が接続される第２のクロ
ック入力端子と、基準電位及び第２の入力信号に応じて
第２のＱ出力信号を出力するＱ出力端子と、第２の所定
信号が入力される第２のクリア入力端子とを有する第２
のＤフリップフロップと、第１のＱ出力信号が入力され
る第１の偶数段インバータと、第１及び第２のＱ出力信
号がそれぞれ一方側及び他方側入力端子に入力されるＮ
ＡＮＤゲートと、第２のＱ出力信号が入力される第２の
偶数段インバータと、第１の偶数段インバータの出力及
びＮＡＮＤゲートの出力がそれぞれ一方側他方側入力端
子に入力される第１のＡＮＤゲートと、第２の偶数段イ
ンバータの出力及びＮＡＮＤゲートの出力がそれぞれ一
方側他方側入力端子に入力される第２のＡＮＤゲート
と、ＮＡＮＤゲートの出力から第１及び第２の所定信号
を発生する第三の偶数段インバータと、第１の信号入力
端子が接続される第１の奇数段インバータと、第２の信
号入力端子が接続される第２の奇数段インバータと、第
１のＡＮＤゲートの出力がセット入力端子に入力され、
第１の奇数段インバータの出力がリセット入力端子に入
力される第１のＲ−Ｓフリップフロップと、第２のＡＮ
Ｄゲートの出力がセット入力端子に入力され、第２の奇
数段インバータの出力がリセット入力端子に入力される
第２のＲ−Ｓフリップフロップとを備えたことを特徴と
し、位相差検出回路構成部の出力段に、位相差出力信号
及びいずれか所定の一方の入力信号の反転信号に応じて
当該入力信号と同等のパルス幅の出力信号を出力する回
路構成を設けることとしたので、位相差が微小な場合に
おいては、いずれかの出力信号が、微小なパルス幅の出
力信号として出力されることなく、第１の入力信号また
は第２の入力信号と同等のパルス幅に信号として出力さ
れ、この位相比較回路を用いてディジタルＰＬＬを構成
しても、微小なパルス幅の信号入力に起因する誤動作が
未然に防止され、また、２つの入力信号の周波数に２倍
以上の差がある場合においては、いずれかの出力信号
が、周波数の高い入力信号と同等のパルス幅のパルス信
号として、周波数差に比例した波数だけ出力され、この
位相比較回路を用いて構成したディジタルＰＬＬの収束
時間を短縮することができる。

【００２１】

【発明の実施の形態】以下、図面を参照しながら本発明
に係る位相比較回路の実施の形態につき説明する。

【００２２】図１は、本発明に係る位相比較回路の一実
施の形態の回路構成図であり、構成の概略は、位相差検
出回路１０と、この位相差検出回路１０の出力段に設け
られた第１のＲ−Ｓフリップフロップ２０及び第２のＲ
−Ｓフリップフロップ３０とからなっている。

【００２３】位相差検出回路１０の構成は、図５に示し
た従来の位相比較回路の一例と同様の構成である。すな
わち、この位相差検出回路１０には、第１の入力信号Ｃ
Ｋ１及び第２の入力信号ＣＫ２がそれぞれ端子ＣＫに、
直流電源電圧の電位ＶDDがそれぞれ端子Ｄに入力される
第１のＤフリップフロップ１及び第２のＤフリップフロ
ップ２が備えられている。第１のＤフリップフロップの
出力端子Ｑの出力Ｑ１は、２個のインバータ３の入力側
とＮＡＮＤゲート４の一方側の入力端子とに入力され
る。第２のＤフリップフロップの出力端子Ｑの出力Ｑ２
は、２個のインバータ５の入力側とＮＡＮＤゲート４の
他方側の入力端子とに入力される。２個のインバータ
３、５の出力はそれぞれＡＮＤゲート７、８の一方側へ
入力され、ＮＡＮＤゲート４の出力は、ＡＮＤゲート
７、８の他方側にそれぞれ入力されるとともに、２個の
インバータ６を介してクリア入力ＣＬとしてＤフリップ
フロップ１、２の端子ＣＬにそれぞれ入力される。ＡＮ
Ｄゲート７、８の出力がそれぞれＵＰ信号、ＤＯＷＮ信
号を出力する。２個のインバータ３、５、６は、それぞ
れ同数の偶数段であれば、必ずしも２個でなくても良
い。

【００２４】第１のＲ−Ｓフリップフロップ２０は、２
個のＮＯＲゲート２１、２２から構成されている。ＮＯ
Ｒゲート２２の一方側入力をセット入力とし、セット信
号として位相差検出回路１０のＵＰ信号を用いる。一
方、ＮＯＲゲート２１の一方側入力をリセット入力と
し、リセット信号として第１の入力信号ＣＫ１のインバ
ータ１１を介した反転信号／ＣＫ１を用いる。ＮＯＲゲ
ート２１の出力はＮＯＲゲート２２の他方側の出力に、
ＮＯＲゲート２２の出力はＮＯＲゲート２１の他方側の
出力にそれぞれ相互に接続されている。

【００２５】第２のＲ−Ｓフリップフロップ３０も、２
個のＮＯＲゲート３１、３２から構成されている。ＮＯ
Ｒゲート３１の一方側入力をセット入力とし、セット信
号として位相差検出回路１０のＤＯＷＮ信号を用いる。
一方、ＮＯＲゲート３２の一方側入力をリセット入力と
し、リセット信号として第２の入力信号ＣＫ２のインバ
ータ１２を介した反転信号／ＣＫ２を用いる。ＮＯＲゲ
ート３１の出力はＮＯＲゲート３２の他方側の出力に、
ＮＯＲゲート３２の出力はＮＯＲゲート３１の他方側の
出力にそれぞれ相互に接続されている。

【００２６】位相差検出回路１０は、前述のように、図
５に示した従来の位相比較回路の一例と同様の構成であ
るから、その動作は、図７のタイミングチャートと同様
のものとなり、図２の上から４段のグラフ、すなわち、
ＣＫＩ，ＣＫ２，ＵＰ，ＤＯＷＮが、図７のタイミング
チャートに相当する部分である。図２のタイミングチャ
ートのＣＫＩ，ＣＫ２，ＵＰ，ＤＯＷＮのグラフに示さ
れるように、位相差検出回路１０は、第１の入力信号Ｃ
Ｋ１の第Ｎ番目（Ｎは自然数。以下、同じ。）の立ち上
がりのタイミングと第２の入力信号ＣＫ２の第Ｎ番目の
立ち上がりのタイミングとを比較し、第１の入力信号Ｃ
Ｋ１の第Ｎ番目の立ち上がりのタイミングの方が早いと
きはその位相差の絶対値をパルス幅とするＵＰ信号を出
力し、第２の入力信号ＣＫ２の第Ｎ番目の立ち上がりの
タイミングの方が早いときはその位相差の絶対値をパル
ス幅とするＤＯＷＮ信号を出力する。すなわち、第１の
入力信号ＣＫ１の位相の方が進んでいるときは、その位
相差の絶対値をパルス幅とするＵＰ信号を出力し、第２
の入力信号ＣＫ２の位相の方が進んでいるときは、その
位相差の絶対値をパルス幅とするＤＯＷＮ信号を出力す
る。

【００２７】Ｒ−Ｓフリップフロップ２０、３０は、構
成が同一であるから同様の動作特性を有している。セッ
ト（Ｓｅｔ）入力端子、リセット（Ｒｅｓｅｔ）入力端
子のいずれにもパルス信号がまだ入力されない初期状態
においては、Ｌ（Ｌｏｗ）レベル出力を出力している
が、セット入力端子にパルス信号が入力されると、その
入力タイミングから出力はＨ（Ｈｉｇｈ）レベル出力と
なり、リセット入力端子にパルス信号が入力されるまで
の期間、Ｈレベル出力が保持される。Ｈレベル出力が保
持された状態のときに、リセット入力端子にパルス信号
が入力されるとＨレベル出力がリセットされて、Ｌレベ
ル出力となる。

【００２８】上述のような回路構成の図１の位相比較回
路に、図２のタイミングチャートに示した第１の入力信
号ＣＫ１，第２の入力信号ＣＫ２が入力されたとき、位
相差検出回路１０のＵＰ信号、ＤＯＷＮ信号の出力は、
図２のタイミングチャートに示したグラフＵＰ、ＤＯＷ
Ｎの波形となり、ＵＰ信号がＲ−Ｓフリップフロップ２
０のセット入力端子に入力された時点から、Ｒ−Ｓフリ
ップフロップ２０のＵＰ’出力信号は、Ｈレベル出力と
なって保持され、リセット入力端子に第１の入力信号の
反転信号／ＣＫ１が入力された時点（第１の入力信号Ｃ
Ｋ１が立ち下がった時点）においてリセットされ、Ｌレ
ベル出力に戻る。一方、Ｒ−Ｓフリップフロップ３０の
ＤＯＷＮ’出力信号は、ＤＯＷＮ信号がセット入力端子
に入力された時点から、Ｈレベル出力となって保持さ
れ、リセット入力端子に第２の入力信号の反転信号／Ｃ
Ｋ２が入力された時点（第２の入力信号ＣＫ２が立ち下
がった時点）においてリセットされ、Ｌレベル出力に戻
る。

【００２９】したがって、２つの入力信号の周波数の差
が２倍未満の場合は、その位相差にかかわらず、すなわ
ち、位相差が微小な場合においても、Ｒ−Ｓフリップフ
ロップ２０、３０の出力であるＵＰ’出力信号、ＤＯＷ
Ｎ’出力信号は、それぞれ第１の入力信号ＣＫ１，第２
の入力信号ＣＫ２と同等のパルス幅に信号として出力さ
れる。その結果、微小なパルス幅の出力信号が出力され
ることがなく、図１の位相比較回路を用いて、図８のよ
うなディジタルＰＬＬを構成しても、微小なパルス幅の
信号入力に起因するアドレスカウンタの誤動作が未然に
防止される。

【００３０】図３は、２つの入力信号の周波数に２倍以
上の差がある場合における図１の位相比較回路の動作の
タイミングチャートである。ここでは、第１の入力信号
ＣＫ１の周波数が第２の入力信号ＣＫ２の周波数の２倍
以上である場合について説明する。位相差検出回路１０
の出力は、第１の入力信号ＣＫ１の立ち上がりの時点か
らＵＰ信号がＨレベル出力となり、ＵＰ信号のＨレベル
出力は第２の入力信号の立ち上がりが入力されるまでの
期間保持され、位相差の絶対値に応じたパルス幅の出力
信号となる。

【００３１】Ｒ−Ｓフリップフロップ２０のセット入力
端子には、この期間中継続してＨレベル出力のＵＰ信号
が入力され続けるが、一方、リセット入力端子には、第
１の入力信号の反転信号／ＣＫ１が入力されている。図
４は、Ｒ−Ｓフリップフロップの真理値表である。この
真理値表より、ＵＰ信号がＨレベル期間中のＵＰ’信号
は、第１の入力信号の反転信号／ＣＫ１のＬレベル期間
はＨレベル出力となり、第１の入力信号の反転信号／Ｃ
Ｋ１のＨレベル期間はＬレベル出力となる。

【００３２】したがって、Ｒ−Ｓフリップフロップ２０
は、周波数の高い第１の入力信号ＣＫ１と同等のパルス
幅のパルス信号を、周波数差に比例した波数だけ、Ｕ
Ｐ’信号として出力することができる。

【００３３】逆に、第２の入力信号ＣＫ２の周波数が第
１の入力信号ＣＫ１の周波数の２倍以上である場合（図
示せず）は、位相差検出回路１０の出力は、第２の入力
信号ＣＫ２の立ち上がりの時点からＤＯＷＮ信号がＨレ
ベル出力となり、ＤＯＷＮ信号のＨレベル出力は第１の
入力信号の立ち上がりが入力されるまで保持され、位相
差の絶対値に応じたパルス幅の出力信号となる。Ｒ−Ｓ
フリップフロップ３０のセット入力端子には、この期間
中継続してＨレベル出力のＤＯＷＮ信号が入力され続け
るが、一方、リセット入力端子には、第２の入力信号の
反転信号／ＣＫ２が入力されている。したがって、ＤＯ
ＷＮ信号がＨレベル期間中のＤＯＷＮ’信号は、第２の
入力信号の反転信号／ＣＫ２のＬレベル期間はＨレベル
出力となり、第２の入力信号の反転信号／ＣＫ２のＨレ
ベル期間はＬレベル出力となり、Ｒ−Ｓフリップフロッ
プ３０は、周波数の高い第２の入力信号ＣＫ２と同等の
パルス幅のパルス信号を、周波数差に比例した波数だ
け、ＤＯＷＮ’信号として出力することができる。

【００３４】上述のように、２つの入力信号の周波数に
２倍以上の差がある場合においては、周波数の高い入力
信号と同等のパルス幅のパルス信号を、周波数差に比例
した波数だけ、ＵＰ’信号またはＤＯＷＮ’信号として
出力することができる。その結果、図１の位相比較回路
を用いて、図８のようなディジタルＰＬＬを構成した場
合、当該ディジタルＰＬＬの収束時間を短縮することが
できる。

【００３５】図１１は、図１の本発明に係る位相比較回
路を用いてディジタルＰＬＬを構成した場合の収束時間
と、図５の従来の位相比較回路を用いてディジタルＰＬ
Ｌを構成した場合の収束時間とを比較計算するための例
として構成したディジタルＰＬＬのブロック構成図であ
る。

【００３６】位相比較回路１１１、アドレスカウンタ１
１２、プログラマブル・リング・オシレータ１１３、デ
バイダ１１４が順次環状に接続されている。入力信号
（第１の入力信号に該当）は１０ＭＨｚ、デバイダ１１
４は１／１０デバイダ、プログラマブル・リング・オシ
レータ１１３は、出力１００ＭＨｚ、初期値１ＭＨｚと
して５００回の位相比較後にロックするものとする。こ
の設定の下で、収束時間をそれぞれ計算すると、従来の
位相比較回路を用いた場合には約２５００μ秒であるの
に対して、本発明に係る位相比較回路を用いた場合には
５０μ秒であり、収束時間が大幅に短縮されていること
がわかる。

【００３７】

【発明の効果】以上説明したように、本発明に係る位相
比較回路によれば、位相差検出回路の出力段に、位相差
出力信号及びいずれか所定の一方の入力信号の反転信号
に応じて当該入力信号と同等のパルス幅の出力信号を出
力する構成を設けることとしたので、位相差が微小な場
合においては、いずれかの出力信号が、微小なパルス幅
の出力信号が出力されることなく、第１の入力信号また
は第２の入力信号と同等のパルス幅に信号として出力さ
れ、この位相比較回路を用いてディジタルＰＬＬを構成
しても、微小なパルス幅の信号入力に起因する誤動作が
未然に防止され、また、２つの入力信号の周波数に２倍
以上の差がある場合においては、いずれかの出力信号
が、周波数の高い入力信号と同等のパルス幅のパルス信
号として、周波数差に比例した波数だけ出力され、この
位相比較回路を用いて構成したディジタルＰＬＬの収束
時間を短縮することができる。

【図面の簡単な説明】

【図１】本発明に係る位相比較回路の一実施の形態のブ
ロック構成図。

【図２】本発明に係る位相比較回路の動作のタイミング
チャート。

【図３】本発明に係る位相比較回路の動作のタイミング
チャート。

【図４】Ｒ−Ｓフリップフロップの真理値表。

【図５】従来の位相比較回路のブロック構成図。

【図６】アナログＰＬＬのブロック構成図。

【図７】従来の位相比較回路の動作のタイミングチャー
ト。

【図８】ディジタルＰＬＬのブロック構成図。

【図９】リング・オシレータを構成する遅延回路のブロ
ック構成図。

【図１０】従来の位相比較回路の動作のタイミングチャ
ート。

【図１１】ディジタルＰＬＬのブロック構成図。

【符号の説明】

１、２ Ｄフリップフロップ ３、５、６ 偶数段インバータ ４ ＮＡＮＤゲート ７、８ ＡＮＤゲート １０ 位相差検出回路 １１、１２ 奇数段インバータ ２０、３０ Ｒ−Ｓフリップフロップ ２１、２２、３１、３２ ＮＯＲゲート ６１、８１、１１１ 位相比較回路 ６２ チャージポンプ ６３ ローパスフィルタ ６４ 電圧制御発振器 ８２、１１２ アドレスカウンタ ８３ リング・オシレータ ８４ 遅延回路 ８５ 奇数段インバータ ９０ セレクタ １１３ プログラマブル・リング・オシレータ １１４ デバイダ

Claims (6)

【特許請求の範囲】
1. 【請求項１】第１の入力信号と第２の入力信号との位相
   差に応じて、前記第１の入力信号の位相が進んでいる場
   合には前記位相差の絶対値に応じたパルス幅の第１の位
   相差出力信号を、前記第２の入力信号の位相が進んでい
   る場合には前記位相差の絶対値に応じたパルス幅の第２
   の位相差出力信号を出力する位相差検出回路と、 前記第１の位相差出力信号の入力により出力値が第１の
   基準値から第１の所定値へ変化し、前記第１の入力信号
   の反転信号の入力により出力値が前記第１の所定値から
   前記第１の基準値へ変化する第１の記憶回路と、 前記第２の位相差出力信号の入力により出力値が第２の
   基準値から第２の所定値へ変化し、前記第２の入力信号
   の反転信号の入力により出力値が前記第２の所定値から
   前記第２の基準値へ変化する第２の記憶回路とを備えた
   ことを特徴とする位相比較回路。
2. 【請求項２】第１の入力信号の位相と第２の入力信号の
   位相とを比較し、第１の入力信号の位相が第２の入力信
   号の位相より進んでいる場合にはその位相差の絶対値に
   応じたパルス幅のＵＰ信号を出力し、第２の入力信号の
   位相が第１の入力信号の位相より進んでいる場合にはそ
   の位相差の絶対値に応じたパルス幅のＤＯＷＮ信号を出
   力する位相差検出回路と、 前記ＵＰ信号の入力により出力レベルがＬ（Ｌｏｗ）レ
   ベルからＨ（Ｈｉｇｈ）レベルにセットされ、前記第１
   の入力信号の反転信号の入力により出力レベルがＨレベ
   ルからＬレベルにリセットされる第１の記憶回路と、 前記ＤＯＷＮ信号の入力により出力レベルがＬレベルか
   らＨレベルにセットされ、前記第２の入力信号の反転信
   号の入力により出力レベルがＨレベルからＬレベルにリ
   セットされる第２の記憶回路とを備えたことを特徴とす
   る位相比較回路。
3. 【請求項３】請求項２に記載の位相比較回路において、
   前記第１及び第２の記憶回路は、Ｒ−Ｓフリップフロッ
   プであることを特徴とする位相比較回路。
4. 【請求項４】第１の入力信号の第Ｎ番目（Ｎは自然数。
   以下、同じ。）の立ち上がりのタイミングと第２の信号
   入力の第Ｎ番目の立ち上がりのタイミングとを比較し、
   前記第１の信号入力の第Ｎ番目の立ち上がりのタイミン
   グが前記第２の信号入力の第Ｎ番目の立ち上がりのタイ
   ミングより早いときは、そのタイミングの差に応じたパ
   ルス幅の第１の位相差出力信号をＨ（Ｈｉｇｈ）レベル
   で出力し、前記第２の信号入力の第Ｎ番目の立ち上がり
   のタイミングが前記第１の信号入力の第Ｎ番目の立ち上
   がりのタイミングより早いときは、そのタイミングの差
   に応じたパルス幅の第２の位相差出力信号をＨレベルで
   出力する位相差検出回路と、 前記第１の位相差出力信号が入力されるセット入力と、
   前記第１の入力信号の反転信号が入力されるリセット入
   力と、前記セット入力または前記リセット入力に応じて
   Ｈ（Ｈｉｇｈ）信号またはＬ（Ｌｏｗ）信号を出力する
   第１の出力とを有し、前記第１の出力は、前記第１の位
   相差出力信号の立ち上がりのタイミングにおいてＬ信号
   出力からＨ信号出力へ変化し、前記第１の入力信号の反
   転信号の立ち上がりのタイミングまで前記Ｈ信号出力を
   保持し、前記第１の入力信号の反転信号の立ち上がりの
   タイミングにおいて前記Ｈ信号出力からＬ信号出力へ変
   化し、さらに、前記第１の入力信号の反転信号の立ち下
   がりのタイミングにおいて前記第１の位相差出力信号が
   Ｈレベルに維持されている場合のみＬ信号出力からＨ信
   号出力へ変化する第１の記憶回路と、 前記第２の位相差出力信号が入力されるセット入力と、
   前記第２の入力信号の反転信号が入力されるリセット入
   力と、前記セット入力または前記リセット入力に応じて
   Ｈ信号またはＬ信号を出力する第２の出力とを有し、前
   記第２の出力は、前記第２の位相差出力信号の立ち上が
   りのタイミングにおいてＬ信号出力からＨ信号出力へ変
   化し、前記第２の入力信号の反転信号の立ち上がりのタ
   イミングまで前記Ｈ信号出力を保持し、前記第２の入力
   信号の反転信号の立ち上がりのタイミングにおいて前記
   Ｈ信号出力からＬ信号出力へ変化し、さらに、前記第２
   の入力信号の反転信号の立ち下がりのタイミングにおい
   て前記第２の位相差出力信号がＨレベルに維持されてい
   る場合のみＬ信号出力からＨ信号出力へ変化する第２の
   記憶回路とを備えたことを特徴とする位相比較回路。
5. 【請求項５】位相を比較される第１及び第２の入力信号
   がそれぞれ入力される第１及び第２の入力端子と、前記
   第１の入力信号の位相が前記第２の入力信号の位相より
   進んでいる場合にＵＰ信号を出力するＵＰ端子と、前記
   第２の入力信号の位相が前記第１の入力信号の位相より
   進んでいる場合にＤＯＷＮ信号を出力するＤＯＷＮ端子
   とを有する位相差検出回路と、 前記ＵＰ端子が接続された第１のセット端子と、前記第
   １の入力端子が第１のインバータを介して接続された第
   １のリセット端子と、前記第１のセット端子または前記
   第１のリセット端子への入力に応じて第１の所定出力を
   発生する第１の出力端子を有する第１のＲ−Ｓフリップ
   フロップと、 前記ＤＯＷＮ端子が接続された第２のセット端子と、前
   記第２の入力端子が第２のインバータを介して接続され
   た第２のリセット端子と、前記第２のセット端子または
   前記第２のリセット端子への入力に応じて第２の所定出
   力を発生する第２の出力端子を有する第２のＲ−Ｓフリ
   ップフロップとを備えたことを特徴とする位相比較回
   路。
6. 【請求項６】基準電位を発生する直流電圧源と、 第１及び第２の入力信号がそれぞれ入力される第１及び
   第２の信号入力端子と、 前記基準電位が入力される第１のＤ入力端子と、前記第
   １の信号入力端子が接続される第１のクロック入力端子
   と、前記基準電位及び前記第１の入力信号に応じて第１
   のＱ出力信号を出力するＱ出力端子と、第１の所定信号
   が入力される第１のクリア入力端子とを有する第１のＤ
   フリップフロップと、 前記基準電位が入力される第２のＤ入力端子と、前記第
   ２の信号入力端子が接続される第２のクロック入力端子
   と、前記基準電位及び前記第２の入力信号に応じて第２
   のＱ出力信号を出力するＱ出力端子と、第２の所定信号
   が入力される第２のクリア入力端子とを有する第２のＤ
   フリップフロップと、 前記第１のＱ出力信号が入力される第１の偶数段インバ
   ータと、 前記第１及び第２のＱ出力信号がそれぞれ一方側及び他
   方側入力端子に入力されるＮＡＮＤゲートと、 前記第２のＱ出力信号が入力される第２の偶数段インバ
   ータと、 前記第１の偶数段インバータの出力及び前記ＮＡＮＤゲ
   ートの出力がそれぞれ一方側他方側入力端子に入力され
   る第１のＡＮＤゲートと、 前記第２の偶数段インバータの出力及び前記ＮＡＮＤゲ
   ートの出力がそれぞれ一方側他方側入力端子に入力され
   る第２のＡＮＤゲートと、 前記ＮＡＮＤゲートの出力から前記第１及び第２の所定
   信号を発生する第三の偶数段インバータと、 前記第１の信号入力端子が接続される第１の奇数段イン
   バータと、 前記第２の信号入力端子が接続される第２の奇数段イン
   バータと、 前記第１のＡＮＤゲートの出力がセット入力端子に入力
   され、前記第１の奇数段インバータの出力がリセット入
   力端子に入力される第１のＲ−Ｓフリップフロップと、 前記第２のＡＮＤゲートの出力がセット入力端子に入力
   され、前記第２の奇数段インバータの出力がリセット入
   力端子に入力される第２のＲ−Ｓフリップフロップとを
   備えたことを特徴とする位相比較回路。