JPH08148994A

JPH08148994A - ディジタルｐｌｌ回路

Info

Publication number: JPH08148994A
Application number: JP6309956A
Authority: JP
Inventors: Yoshio Wada; 善生和田
Original assignee: Toyo Communication Equipment Co Ltd
Current assignee: Toyo Communication Equipment Co Ltd
Priority date: 1994-11-18
Filing date: 1994-11-18
Publication date: 1996-06-07

Abstract

(57)【要約】【目的】ロジック回路にて構成することによりループゲ
インを可変とし、引き込み速度の高速化と、高安定化を
容易にすると共に小型化を可能としたディジタルＰＬＬ
回路を提供することを目的とする。【構成】ディジタル位相比較部とディジタル／アナログ
変換部と電圧制御発振器とをループ接続し、ディジタル
位相比較部が、前記基準信号と前記電圧制御発振器から
の信号との論理積を求め、且つ前記入力信号と前記電圧
制御発振器からの信号の何れか一方を反転した上で論理
積を求めて、前記２つの論理積の差に対応したディジタ
ル信号を発生するよう構成したものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタルＰＬＬ回路、
特に位相比較部と低域通過フィルタの機能をロジック回
路化したディジタルＰＬＬ回路に関する。

【０００２】

【従来の技術】従来より各種電子装置でＰＬＬ回路が広
く用いられていたが、データ通信や衛星通信等の分野に
於いては、ディジタル構成の位相比較器と低域通過フィ
ルタと電圧制御発振器から成るディジタルＰＬＬ回路が
多用されるようになり、盛んに研究がなされている。図
１４は典型的なディジタルＰＬＬ回路の構成を示すブロ
ック図であって、ディジタル位相比較器１と低域通過フ
ィルタ２と電圧制御発振器３をループ状に接続し、前記
ディジタル位相比較器１のもう１つの入力端子に基準信
号を供給するよう構成する。而して、この回路は、ディ
ジタル位相比較器１が２つの入力端子から供給される基
準信号と電圧制御発振器３の出力信号とを位相比較し
て、その位相差が小さくなるようその位相差に応じた電
圧を発生し、電圧制御発振器３の発振周波数を変化させ
るよう動作するものである。尚、一般的に位相比較器１
の検出する位相差がゼロ又はその近傍となる状態を位相
同期状態、同期が外れた状態から位相同期状態に達する
までを引き込み状態と称する。

【０００３】図１５は、電圧制御発振器以外の部分を集
積化した汎用ＰＬＬ−ＩＣとして実現されている回路の
一例であって、位相比較器部４とチャージポンプ部５と
低域通過フィルタ部６とから成る。位相比較器部４はロ
ジックで構成したディジタル位相比較器であり、チャー
ジポンプ部５は位相比較器部４から出力されるディジタ
ル信号をアナログ化して低域通過フィルタ部６に供給す
る。このＰＬＬ−ＩＣに電圧制御発振器をループ接続す
ることによりディジタルＰＬＬ回路を構成することがで
きる。ところで、ＰＬＬ回路の低域通過フィルタは、単
に位相比較器の出力信号から高周波成分を取り除き平滑
化した直流信号を生成するだけではなく、ＰＬＬの同期
特性や応答特性を決定し、そのカットオフ周波数等の設
定次第で、ループゲインが決定され、同期状態の安定度
や引き込みに要する時間を左右する重要な要素であるこ
とは周知の通りである。

【０００４】しかしながら、上述のＰＬＬ−ＩＣのよう
にその位相比較器部のみをディジタル化したハイブリッ
ド型のＰＬＬ−ＩＣでは、依然として低域通過フィルタ
部てはアナログ信号を扱っているため回路設計が難し
く、抵抗やコンデンサ等の素子値のバラツキや温度特性
による特性の変動を受けやすいという欠点があった。そ
こで、従来のアナログ低域通過フィルタを、それと等価
な通過特性を有するディジタルフィルタに置き換えて構
成したディジタルＰＬＬ回路が提案されているが、アナ
ログフィルタに比べて極端にサンプリングレートが落ち
るため、高速引き込みに不利であり、同期時の安定度に
も不安があった。

【０００５】

【発明の目的】本発明は上述したような問題点を解決す
べく、ロジック回路にて構成することによりループゲイ
ンを可変とし、引き込み速度の高速化と、高安定化を容
易にすると共に小型化を可能としたディジタルＰＬＬ回
路を提供することを目的とする。

【０００６】

【発明の概要】上述の目的を達成するため本発明は、入
力した基準信号と位相が同期した信号を出力するディジ
タルＰＬＬ回路であって、ディジタル位相比較部とディ
ジタル／アナログ変換部と電圧制御発振器とをループ接
続すると共に、前記ディジタル位相比較部の他方の入力
端子に前記基準信号を供給すると、該ディジタル位相比
較部は、前記基準信号と前記電圧制御発振器からの信号
との論理積を求め、且つ前記入力信号と前記電圧制御発
振器からの信号の何れか一方を反転した上で論理積を求
めて、前記２つの論理積の差に対応したディジタル信号
を発生するよう構成したものであり、更に前記２つの論
理積が等しくなったとき同期保持状態となるよう構成し
たもの、又は前記２つの論理積出力を所定の期間につい
てアップダウン・カウンタのアップ及びダウン端子にそ
れぞれ入力し、該アップダウン・カウンタのカウンタ値
に対応した電圧を出力するよう構成したものである。

【０００７】

【実施例】以下、図示した実施例に基づいて発明を詳細
に説明する。図１は本発明の一実施例を示すブロック図
であって、安定化した１．５４４ＭＨｚのディジタル波
形を基準信号として入力したとき、発振周波数が１２．
３５２ＭＨｚの電圧制御発振器３が基準信号と同等の安
定度を得るよう構成したディジタルＰＬＬ回路である。
基準信号はディジタル位相比較部７の一方の入力端子
に、電圧制御発振器３の出力が１／８分周器８を介して
前記ディジタル位相比較部７の他方の入力端子にそれぞ
れ供給されている。この回路が位相同期状態になると電
圧制御発振器３側の入力信号も基準信号と同じ安定度の
１．５４４ＭＨｚとなるよう機能するから、電圧制御発
振器３は１２．３５２ＭＨｚの発振周波数で安定するこ
とになる。

【０００８】さて、ディジタル位相比較部７に入力され
た基準信号と電圧制御発振器３からの信号は１／３８６
分周器９、１０で分周されてフリップフロップ回路１
１、１２のＤ端子にそれぞれ入力される。論理積回路１
３（アンド回路）にはフリップフロップ回路１１のＱ端
子とフリップフロップ回路１２の反転Ｑ端子の出力を、
論理積回路１４（アンド回路）にはフリップフロップ回
路１１のＱ端子とフリップフロップ回路１２のＱ端子の
出力をそれぞれ入力し、論理積回路１３の出力はアップ
ダウンカウンタ１５のダウン端子に、論理積回路１４の
出力はアップダウンカウンタ１５のアップ端子にそれぞ
れ入力する。アップダウンカウンタ１５はクリア信号の
到来から次のクリア信号の到来までの期間について、ア
ップ及びダウン端子への入力に応じてクロック信号をカ
ウントするものであり、ラッチ回路１６はそのカウント
結果を一時保持する。演算部１７はラッチ回路１６の出
力（カウント値）を入力してカウント値に応じたディジ
タル信号をディジタル／アナログ変換部１８（Ｄ／Ａコ
ンバータ）に供給するものである。ディジタル／アナロ
グ変換部１８は前記ディジタル信号に基づき電圧を発生
してこれを電圧制御発振器３に供給する。

【０００９】上述のように構成した図１のディジタルＰ
ＬＬ回路の動作を、以下タイミングチャートを用いて詳
細に説明する。基準信号と電圧制御発振器３の出力が同
期する以前の状態に於いては、図２に示すように分周器
９、１０直前の(A)点と(B)点の信号は互いに非同期であ
るから分周器９、１０の出力である(C)点と(D)点の信号
も当然のことながら非同期となっている。そこで、分周
器１０直前の(B)点の信号をクロックとしてフリップフ
ロップ回路１１、１２に供給することにより、分周器
９、１０の出力である(C)点と(D)点の信号の立ち上がり
が(B)点の信号の立ち上がりに一致し、フリップフロッ
プ回路１１のＱ端子出力(E)点、フリップフロップ回路
１２のＱ端子出力(F)点及び反転Ｑ端子出力(G)点では図
２に示すような出力信号が得られる。非同期状態に於い
ては図３（ａ）、（ｂ）に示すように論理積回路１３の
出力(H)点が"HIGH"レベルとなる期間と論理積回路１４
の出力(I)点が"HIGH"レベルとなる期間に差が生じる。
これに対し、位相同期状態が確立すると図４に示すよう
に(H)点が"HIGH"レベルとなる期間と(I)点が"HIGH"レベ
ルとなる期間が等しくなるのである。

【００１０】例えば、当初図３（ａ）のように入力信号
の位相が外れていた場合を考えると、アップダウンカウ
ンタ１５は(H)点が"HIGH"レベルとなる期間にあっては
カウントダウンする方向にクロックパルスをカウント
し、(I)点が"HIGH"レベルとなる期間にあってはカウン
トアップする方向にクロックパルスをカウントする。
尚、ここでは分周器１０直前の(B)点の信号（約１．５
４４ＭＨｚ）をクロックパルスとして用いている。分周
器１０の分周比は１／３８６であるから、デューティ比
が５０の場合、アップダウンカウンタ１５のカウント値
は１周期につき±１９３の範囲の値をとることになる。
また、フリップフロップ回路１２の反転Ｑ端子の(G)点
出力を分周器１９でＮ分周した(J)点の信号をラッチ回
路１６のクロック端子に接続し、同信号を遅延回路２０
を介してアップダウンカウンタ１５のクリア端子に接続
しているから、Ｎ周期に１回ずつアップダウンカウンタ
１５のカウント値はクリアされ、その直前のカウント値
がラッチ回路１６に保持されることになる。即ち、図５
に示すように、アップダウンカウンタ１５はクリアされ
た後、Ｎ周期分についてカウントを行い、(J)点の信号
の立ち上がりでラッチ回路１６がアップダウンカウンタ
１５の出力を一時保持する。而して、(J)点の信号の立
ち上がり信号は、遅延回路２０により所定の時間を隔し
てアップダウンカウンタ１５のクリア端子に供給される
から、カウント値がラッチ回路１６に保持された後、ア
ップダウンカウンタ１５がクリアされることになる。こ
れを１サイクルとしてこの動作が繰り返されるのであ
る。よって、アップダウンカウンタ１５のカウント値は
±１９３×Ｎの範囲をとることになるから、アップダウ
ンカウンタ１５の出力ビット数Ｍを３８６×Ｎ≦２^Mを
みたす値に設定すればカウント値が桁あふれるおそれは
ない。

【００１１】例えば、図３（ａ）の場合には、(H)点が"
HIGH"レベルとなる期間の方が(I)点が"HIGH"レベルとな
る期間より長いから、アップダウンカウンタ１５のカウ
ンタ出力はクリアされた時点よりダウン方向にカウント
が進むことになる。このときのアップダウンカウンタ１
５の出力のイメージを図示すると図３（ａ）の(K)のよ
うになる。これに対して、図３（ｂ）の場合には(I)点
が"HIGH"レベルとなる期間の方が長いために、アップダ
ウンカウンタ１５の出力は図３（ｂ）の(K)にそのイメ
ージを図示したようにアップ方向へカウントが進むこと
となる。図６は、図３（ａ）の場合について、アップダ
ウンカウンタ１５の出力である(K)点とラッチ回路１６
の出力である(P)点に於ける信号のイメージを模式的に
示したものであって、Ｎ周期分のカウント値がクリアさ
れる直前にラッチ回路１６に一時保持され、次のデータ
に書き換えられるまでこの出力状態を保持し続けること
になる。

【００１２】演算部１７は演算回路２１とアップダウン
カウンタ２２から成り、演算回路２１はラッチ回路１６
の出力信号に基づいて符号データとパルスを発生し、こ
れらをアップダウンカウンタ２２に供給し、ディジタル
／アナログ変換部１８に所望の電圧を出力させるための
ディジタル信号を生成するのである。演算回路２１は、
例えば、図７に示すように、ラッチ回路１６の出力信号
ｘが｜ｘ｜≦ａならば発生するパルス数を零とし、ａ＜
ｘ≦ｂならば符号データを"LOW"とすると共に１つのパ
ルスを出力し、ｂ＜ｘ≦ｃならば符号データを"LOW"と
すると共に２つのパルスを出力する。ここで、符号デー
タは"LOW"のとき正を"HIGH"のとき負を表す。この演算
回路２１は具体的には、例えば図８に示すような比較的
単純なロジック化色によって構成可能であり、アップダ
ウンカウンタ１５のカウント数に応じて（図７に示すよ
うな関係にしたがって）所定の数のパルスを発生するこ
とができる。一方、ラッチ回路１６の最上位ビットQ15
から供給される出力（アップダウンカウンタ１５のカウ
ント値）は、その正負を認識するための符号データとし
て用いている。即ち、アップダウンカウンタ１５がクリ
アされると出力は"000・・・000"となるからその最上位ビ
ットQ15は"LOW"となる。ここで１つアップカウントした
とき"000・・・001"となり以降カウントをアップしても最
上位ビットのQ15は"LOW"のままである。逆にクリアの状
態から１つダウンカウントしたときは"111・・・111"とな
り以降カウントをダウンしてもその最上位ビットQ15は"
HIGH"を維持する。そこで、この最上位ビットのQ15の出
力をカウント値の正負を認識するための符号データとし
て用いているのである。

【００１３】アップダウンカウンタ２２は図９に示すよ
うに、入力した符号データが"LOW"のとき入力されるパ
ルスをアップカウントし、符号データが"HIGH"のとき入
力されるパルスをダウンカウントするものであり、その
カウントデータをディジタル／アナログ変換部１８に供
給する。そして、該ディジタル／アナログ変換部１８は
入力したカウントデータに基づき出力する電圧値（アナ
ログ信号）を増減させ、電圧制御発振器３の発振周波数
を変化させるのである。例えば、アップダウンカウンタ
２２の出力が８ビットデータであって、ディジタル／ア
ナログ変換部１８の変換特性が図１０で表されるとする
と、アップダウンカウンタ２２を電源投入時に128カウ
ント（"80H"）となるようプリセットしておくことによ
り、ディジタル／アナログ変換部１８の電圧出力を２．
５ボルトを中心として変動するよう構成できる。また、
図１１は一般的な電圧制御水晶発振器（ＶＣＸＯ）の電
圧−発振周波数特性の一例を示すグラフであって、２．
５ボルトを中心として±２ボルト変化させたとき±３０
ｐｐｍの周波数変動を呈するものである。

【００１４】本回路は以上説明したように構成し機能す
るものであるから、引き込み時には(H)点及び(I)点の信
号が"HIGH"となる期間が等しくなる方向に電圧制御発振
器３の発振周波数が変化するよう動作し、位相同期状態
となった後はこれを維持するよう動作するのである。従
来のＰＬＬ回路では、基準信号と電圧制御発振器からの
フィードバック信号の立ち上がり又は立ち下がり点が互
いに一致するよう位相を制御するようループを構成する
のが一般的であった。これに対し、本実施例に於いて
は、図４に示すように２つの入力信号が１／４周期ずれ
た状態で位相同期が確立するよう構成した点に大きな特
徴がある。

【００１５】ここで、位相同期状態までの引き込みに要
する時間や位相同期状態の安定性を左右するのは、従来
の低域通過フィルタに代わって、ロジック回路のみで構
成可能な演算部に大きく依存することになり、該ロジッ
ク回路を構成するゲートの組合せのみにより比較的容易
に高速引き込みや安定性の向上を図ることができる。例
えば図１の実施例で考えると、演算部１７の演算回路２
１の特性を示す図７において、位相同期状態のときラッ
チ回路１６の出力ｘは−ａ〜ａの範囲となるが、この区
間を予め広く設定しておくことによって、引き込み速度
を早くすることが可能となり、この回路の入力に若干の
雑音が混入してカウント誤差が発生したとしても同期状
態を維持することができる。逆に、−ａ〜ａの範囲を狭
くすることによって、目的とする周波数から僅かにずれ
ただけでも位相同期状態に近づけようと作用するので、
安定した周波数出力を得ることが可能となるのである。

【００１６】更に、図７に於いて、ラッチ回路１６の出
力ｘがａ＜｜ｘ｜の範囲での階段状の特性を急峻に設定
すれば引き込みの速度が速くなり、緩やかに設定すると
変動が少なくなる。よって例えば、図１２に示すように
ａ＜｜ｘ｜＜ｂの範囲では比較的緩やかに、ｂ＜｜
ｘ｜の領域では急峻になるよう重み付けをして演算回
路２１を設定することにより、引き込み速度を高速に、
しかも位相同期状態を安定的に維持するよう構成するこ
とも可能である。更にまた、この演算部１７の設定に加
えて分周器１９の分周比を考慮することによって、位相
同期状態を確立するまでの引き込み時間を調整すること
が可能であり、これらを要求仕様に応じて適宜組み合わ
せて設計することにより、所望の特性を有するディジタ
ルＰＬＬ回路を比較的容易に得ることができるのであ
る。その設定も単にロジック回路の組み合わせのみで設
定可能であるから、従来の低域通過フィルタの設計に比
して比較的簡単に構成することができる。

【００１７】また、入力する信号のデューティ比が５０
の信号を扱う場合は、本実施例のように入力段の分周器
９、１０として２で割り切れる整数（偶数）分の一なる
分周比とすることが望ましい。

【００１８】以上、本発明を実施例に基づいて説明して
きたが、本発明はこの実施例に限定されるものではな
い。本実施例に於いては、上述したように２つの入力信
号が１／４周期ずれた状態で位相同期状態が維持される
ことになるが、図７の−ａ〜ａの範囲（演算回路の出力
パルス数がゼロとなる範囲）を横軸のどの部分に設定す
るかによって、位相同期状態における２つの入力信号の
ずれ量を任意に調整することもできるのである。

【００１９】また、本実施例に於いては、電圧制御発振
器３の電圧−周波数特性が２．５ボルトを中心として変
動するものとして、ディジタル／アナログ変換部１８の
出力電圧特性と一致していたが、例えば図１３のような
構成の低域通過フィルタをディジタル／アナログ変換部
１８と電圧制御発振器３の間に挿入し、電圧のレベル調
整を行うよう構成しても良い。これにより電圧制御発振
器３の電圧−周波数特性に対応することが可能となると
共に、ディジタル／アナログ変換部１８出力の高域ノイ
ズも除去することができる。尚、この低域通過フィルタ
は従来のＰＬＬ回路に用いられていたように、ループ特
性を左右するような特性を持ったものである必要はな
く、単にノイズの除去並びにディジタル／アナログ変換
部と電圧制御発振器間の電圧調整用として機能すれば十
分である。更に、無線機器の原振等に用いる単一周波数
を生成するものを例として説明したが、分周比を変更可
能な分周器で構成することにより周波数シンセサイザ等
に適用することも可能である。

【００２０】

【発明の効果】本発明は、以上詳述したように構成し機
能するものであるから、従来のように極めて面倒な低域
通過フィルタの設計を必要とすることなく、ロジック回
路の組み合わせのみにより、ループ特性を容易に設定す
ることが可能となり、回路のＩＣ化も比較的容易なディ
ジタルＰＬＬ回路を提供した点で著しい効果を奏する。

【００２１】

【図面の簡単な説明】

【図１】本発明に係るディジタルＰＬＬ回路の一実施例
を示すブロック図。

【図２】実施例の回路の入力段の動作を説明するための
タイムチャート図。

【図３】（ａ）及び（ｂ）は実施例の回路の非同期時の
動作を説明するためのタイムチャート図。

【図４】実施例の回路の同期時の動作を説明するための
タイムチャート図。

【図５】アップダウンカウンタとラッチ回路の動作を説
明するためのタイムチャート図。

【図６】ラッチ回路の動作を説明するための概念図。

【図７】演算回路の動作の一例を示す図。

【図８】演算回路の一例を示すブロック図。

【図９】演算部の動作の一例を示す図。

【図１０】ディジタル／アナログ変換部の特性の一例を
示す図。

【図１１】電圧制御発振器の電圧周波数特性の一例を示
す図。

【図１２】演算回路の動作の他の一例を示す図。

【図１３】低域通過フィルタの一例を示す回路図。

【図１４】従来のＰＬＬ回路の基本的な構成を示すブロ
ック図。

【図１５】従来のディジタルＰＬＬ回路用の汎用ＰＬＬ
−ＩＣの一例を示す回路図。

【符号の説明】

３・・・電圧制御発振器７・・・ディジタル位相比較部８、９、１０、１９・・・分周器１１、１２・・・フリップフロップ回路１３、１４・・・論理積回路１５、２２・・・アップダウンカウンタ１６・・・ラッチ回路１７・・・演算部１８・・・ディジタル／アナログ変換器２１・・・演算回路

Claims

【特許請求の範囲】

【請求項１】入力した基準信号と位相が同期した信号を
出力するディジタルＰＬＬ回路であって、ディジタル位相比較部とディジタル／アナログ変換部と
電圧制御発振器とをループ接続し、前記ディジタル位相
比較部はその他方の入力端子に前記基準信号を入力する
と共に、前記基準信号と前記電圧制御発振器からの信号
との論理積信号を得、且つ前記入力信号と前記電圧制御
発振器からの信号の何れか一方を反転した上で論理積信
号を得て、前記２つの論理積信号を比較した結果に対応
したディジタル信号を発生するよう構成したものである
ことを特徴とするディジタルＰＬＬ回路。
【請求項２】前記２つの論理積信号が等しくなったとき
同期保持状態となるよう構成したことを特徴とする請求
項１記載のディジタルＰＬＬ回路。
【請求項３】前記２つの論理積信号を所定の期間につい
てアップダウン・カウンタのアップ及びダウン端子にそ
れぞれ入力し、該アップダウン・カウンタのカウンタ値
に対応したディジタル信号を出力するよう構成したこと
を特徴とする請求項１または２記載のディジタルＰＬＬ
回路。