JP2013102458A - Pll回路 - Google Patents
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Abstract
検出を改善することができる技術を提供する。
【解決手段】基準信号VREFフィードバック信号VDIVとの位相及び周波数を比較するPFDと、PFDの出力をディジタル値に変換するTDCと、TDCの出力から高周波雑音成分を除去するDLFと、DLFの出力に基づいて制御されるDCOと、DCOの出力を分周しフィードバック信号VDIVを出力するDIVによりフィードバックループが構成される。フィードバックループのいずれかの箇所にオフセット値が加算され、フィードバック信号VDIVの位相が制御され、ロック時にもTDCに0ではない値が入力される。
【選択図】図1
Description
図1は本発明の実施の形態1によるADPLL(All Digital Phase−Locked Loop)の構成例を示すブロック図である。
図4は、本発明の実施の形態2によるADPLLの構成例を示すブロック図である。
もし、Delay−Line401がカウンタ404の変化に追従できない場合、
(カウンタ=2,Delay−Line=0.98)=2.98 → (カウンタ=3
, Delay−Line=0.99)=3.99≠3.00
となり、約1のエラーが生じる。また、前述の通りDelay−Line401が0を出力する近傍では、前段回路のスルーレートにより、正確な位相誤差を算出できない。つまり、Delay−Line出力が1か0に近い値の場合、正確な位相誤差を算出できない。この対策として、検出が正確に行えない位相差が互いに異なる二つ以上の系で位相差を測定し、適宜切り替えて使用する。
EDF=NDF/NDPRE … 式(2)
図7(a),(b)に、VREFがVDIVよりも進んでいる場合のタイミングチャートを示す。図7(a)は立ち上がりエッジで位相差を測定する場合を示し、図7(b)は立ち下がりエッジで位相差を測定する場合を示す。
図7(b)に示すように、立ち下がりエッジで位相差を測定する場合の位相差ETDCは次式で求まる。ここで、VREFの立ち上がりからVDIVの立ち上がりまでの期間をクロックVPREの立ち下がりエッジで測定した位相差をNCFとする。
ここでELOWはVPREのLOWの期間であり、デュティ比が50%ならば0.5となる。式(3)と式(4)で結果は同じ値となる。但し、エラーが発生するタイミングが異なる。
ここで、M=0〜(N−1),P>Mである。現実的な例として、N/(N+1)=4/5,P=38,M=0〜3である。図14(b)の例では、VDIVがHIGHとなった後の3クロックの間はプリスケーラが5分周を選択する。VPREを(PFD+TDC)のカウンタクロックとして使う場合、プリスケーラの周期がDCOの周波数VDCO/4で一意的に決まる為、固定の4分周の期間で使用する事が望ましい。具体的にはVDIVがHIGHになる直前の期間を比較に用いる事が望ましい。ロック時のVREFとVDIVの位相関係は、図4のコントロールロジック402の後段にあるオフセットコントロール406で調整できる。
図16(b)に示すように、立ち下がりエッジで位相差を測定する場合の位相差は次式で求まる。
ここでEHIGHはVPREのHIGHの期間であり、デュティ比が50%ならば0.5となる。
前記実施の形態2では、図4、図17、図18の説明において、位相差をカウンタで測定し、残りをDelay−Lineで測定すると説明してきた。本実施の形態3では、見方を変えた説明をする。
ETDC=DPE[n]=Div[n]−Ref[n−1] …式(8)
VDIVがVREFに対して進んでいる場合
ETDC=DPE[n]−E2π=Div[n]−Ref[n−1]−E2π …式(9)
ここでE2πは2πをディジタルコードに変換した値である。
VDIVでデータを取り込む前にVREF側の位相が更新されてしまうと、正確に周波数と位相を合わせることができない。この場合、VREFの周波数の1/2の周波数でロックしてしまう為、使用できない。
VDIVはVREFの2倍の周波数でも安定してロックしてしまう為、使用できない。
ETDC=[1_0000_……_00](ディジタルで負の最大値) …式(10)
(2)Div_F≧Ref_F・2
ETDC=[0_11………11](ディジタルで正の最大値) …式(11)
ここで、Div_F、Ref_FはそれぞれVDIVとVREFの2πディジタル変換器の出力とする。
本実施の形態4では、前記実施の形態1〜3によるADPLLの応用例を説明する。
201,202 遅延器
401 遅延列(Delay−Line)
402 コントロールロジック(Control Logic)
403 サンプラ(Sampler)
404 カウンタ(Counter)
405 加算器
406 オフセットコントロール(Offset Control)
407 プリスケーラ(Prescaler)
408 プログラマブルカウンタ
409 スワロウカウンタ
901 ディレイライン(Delay−Line)部
902 カウンタ(Counter)部
903 遅延素子
904 デコーダ(DEC)
905 サンプラ(D型フリップフロップ)
906 積分器
907 減算器
ALF アナログループフィルタ
CP チャージポンプ
DCO ディジタル制御発振器
DFF D型フリップフロップ
DIV 分周器
DLF ディジタルループフィルタ
PFD 位相周波数比較器
TDC 位相差ディジタル変換器
VCO 電圧制御発振器
Claims (8)
- 基準信号とフィードバック信号との位相及び周波数を比較し、その比較結果をディジタル値に変換する位相周波数比較器・位相差ディジタル変換器と、
前記位相周波数比較器・位相差ディジタル変換器の出力から高周波雑音成分を除去するディジタルループフィルタと、
前記ディジタルループフィルタの出力に基づいて制御されるディジタル制御発振器と、
前記ディジタル制御発振器の出力を分周し、前記フィードバック信号を出力する分周器と、によりフィードバックループが構成されたPLL回路であって、
前記位相周波数比較器・位相差ディジタル変換器は、
前記基準信号と前記フィードバック信号との位相差を第1の精度で測定するカウンタと、
前記基準信号と前記フィードバック信号との位相差を前記第1の精度より微小な第2の精度で測定する遅延列と、を有することを特徴とするPLL回路。 - 請求項1記載のPLL回路において、
前記分周器は、
前記ディジタル制御発振器の出力を分周してクロック信号を出力する第1分周器と、
前記第1分周器の出力を分周して前記フィードバック信号を出力する第2分周器と、を有し、
前記クロック信号が前記カウンタのクロックとして入力されていることを特徴とするPLL回路。 - 請求項1記載のPLL回路において、
前記ディジタル制御発振器の出力を分周してクロック信号を出力する第3分周器をさらに有し、
前記クロック信号が前記カウンタのクロックとして入力されていることを特徴とするPLL回路。 - 請求項1記載のPLL回路において、
前記ディジタル制御発振器の出力が前記カウンタのクロックとして入力されていることを特徴とするPLL回路。 - 請求項1記載のPLL回路において、
常に2系統以上のパスで位相差を測定し、前記遅延列の値から問題がないと判断できる位相差を採用し、前記カウンタと前記遅延列の位相差結合時のエラーを回避する機能を有することを特徴とするPLL回路。 - 請求項2記載のPLL回路において、
前記位相周波数比較器・位相差ディジタル変換器は、
前記カウンタと前記遅延列の測定結果に基づいて位相差を求めるコントロールロジックと、
前記コントロールロジックの後段に設けられたオフセット回路と、をさらに有し、
ロック時の位相関係を調整し、前記第1分周器の分周比が一定となる期間で、位相比較動作が出来るようになっていることを特徴とするPLL回路。 - 請求項1記載のPLL回路において、
前記カウンタの出力端と前記ディジタルループフィルタの入力端の間のいずれかの箇所にオフセット値が加算され、前記フィードバック信号の位相が制御され、ロック時に前記基準信号と前記フィードバック信号との位相差が0ではない値が入力されることを特徴とするPLL回路。 - 請求項1記載のPLL回路において、
前記遅延列の出力端と前記ディジタルループフィルタの入力端の間のいずれかの箇所にオフセット値が加算され、前記フィードバック信号の位相が制御され、ロック時に前記基準信号と前記フィードバック信号との位相差が0ではない値が入力されることを特徴とするPLL回路。
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