JP3857916B2 - 2モジュラスプリスケーラ回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、周波数シンセサイザ等に使用し得る2モジュラスプリスケーラ回路に関し、特に、小さな信号振幅で動作可能で、低消費電力化を計ることのできる2モジュラスプリスケーラ回路に係る。
【0002】
【従来の技術】
パルススワロー方式のPLLシンセサイザに用いられる2モジュラスプリスケーラの基本となる4分周と5分周に切替可能な“÷4/÷5分周器”は、図4に示されるような回路で構成される。同図において、数字符号11〜13はDフリップフロップ回路(DFF回路)、14、15はNOR回路を示している。この回路は、端子Mの入力信号の極性によって4分周と5分周に切り替わる構成となっている。
【0003】
図5は、“÷4/÷5分周器”の動作を示すタイミングチャートである。“÷4/÷5分周器”は、図5に示すように端子Mの入力がHiの時には、DFF3のD入力は変化しないため、DFF1とDFF2によって入力信号は4分周される。一方、端子Mの入力がLowの場合には、DFF3が動作し、入力信号は5分周される。
【0004】
この回路の出力に更に分周器を追加することで、2n分周と、2n+1分周を切替えることの出来る2モジュラスプリスケーラが構成できる。図6は“÷4/÷5分周器”を使用した“÷32/÷33分周器”の構成図であり、数字符号11〜13はDフリップフロップ回路(DFF回路)、14、15はNOR回路、16はOR回路、21〜23はTフリップフロップ回路(TFF回路)を表している。
【0005】
図6の回路において、“÷4/÷5分周器”を構成するDFF1、DFF2、DFF3は、入力信号の周波数で動作する必要があるが、TFF1、TFF2、TFF3はそれぞれ分周された信号が入力されるため後段に行くにしたがって動作周波数は低くなる。
【0006】
そのため、2モジユラスプリスケーラの低消費電力化のためには“÷4/÷5分周器”の低消費電力化が重要となる。一般にプリスケーラは高速動作を要求されるのでバイポーラプロセスが良く用いられるが、近年CMOSプロセスの高速化に伴ってCMOSによるプリスケーラの開発も行なわれている。
【0007】
CMOSプロセスの場合通常のCMOSゲートを用いるより、高速性が期待できる図7に示すようなカレント・モード・ロジック回路を用いたDFFが考えられる。図7の回路はトランジスタM1〜M6とRl、R2より構成されるマスターFFと、M8〜M13とR3、R4で構成されるスレーブFFにより構成される。同図のI−1、I−2は電流源である。
【0008】
トランジスタM5とM6、およびM12とM13は差動信号で入力されるクロックによりON、OFFし、電流パスが切り替わる。CNがHi、CPがLowの時はマスターFF側では電流パスがM5側になる、この時M1のゲート電圧INがM2のゲート電圧IPよりも高ければR1に電流が流れLowが読み込まれ、INがIPよりも小さければR2に電流が流れHiが読み込まれる。
【0009】
同時にスレーブFF側は電流パスがM13側になり、M10、M11により出力は保持される。CNがLow、CPがHiの時はマスターFF側は電流パスがM6側になり、M3、M4でデータが保持され、スレーブFF側では電流パスがM12側になり、M8、M9を介してデータが出力される。以上の動作によりこの回路は、DFFとして動作する。
【0010】
“÷4/÷5分周器”に用いられるNOR回路は、図7のDFF回路のデータ入カトランジスタM1を図8に示すようにM1A、M1Bと並列に接続されたトランジスタに置きかえるだけで容易に実現できる。図8の記号等は図7の記号と同様である。
【0011】
図8に示すNOR付きDFF回路では、CPがLowのデータ読み込み時にM1Aのゲート電圧AとM1Bのゲート電圧Bのどちらか一方、または両方がM2のゲー卜電圧VRよりも大きい場合にR1に電流が流れLowが読み込まれ、AとBの両者がVRよりも小さい時にR2に電流が流れHiが読み込まれるため、NOR付きDFFとして動作する。
【0012】
【発明が解決しようとする課題】
図8に示すNOR付きDFFはデータ入力が単相であるため、データのHi、Lowを判別するためのしきい値電圧VRが必要となる。この回路を動作させるのに必要となる電源電圧は、各トランジスタの動作電圧に信号振幅を加えた電圧値のものが必要となる。図8のNOR付きDFFでは、トランジスタ3段分の動作電圧に信号振幅電圧が必要である。
【0013】
信号振幅は大きい方が動作マージンが多くなるが、その分電源電圧が高くなってしまう。図8のNOR付きDFFは入力信号が単相人力であるためDCバイアスの動作マージンを確保するためには、信号の振幅を大きくとる必要があり、そのため、電源電圧を下げるのが困難であるという課題があった。
【0014】
【課題を解決するための手段】
本発明によれば、上述の課題は、前記特許請求の範囲に記載した手段によって解決される。すなわち、本願第1の発明は、入力されるクロック信号を、予め定めた分周数の組み合わせの内から、切替信号によって切替えられる分周数となるように分周するプリスケーラ回路であって、
【0015】
n個(nは3以上の自然数)のDフリップフロップと、2以上の入力端子を有する第1の多入力論理ゲートと、2以上の入力端子を有する第2の多入力論理ゲートとを含み、第1のDフリップフロップのデータ入力端子には第1の多入力論理ゲートの出力端子が接続され、
【0016】
第1から第n−2のDフリップフロップの出力端子は、第2から第n−1のDフリップフロップのデータ入力端子にそれぞれ接続され、第1の多入力論理ゲートの入力端子には、第n−1のDフリップフロップの出力端子と第nのDフリップフロップの出力端子が接続され、
【0017】
第2の多入力論理ゲートには、第n−1のDフリップフロップの出力端子と、切替信号が入力され、第nのDフリップフロップのデータ入力端子には、第2の多入力論理ゲートの出力端子が接続されるように2モジュラスプリスケーラ回路を構成し、上記それぞれの接続を全て差動信号を用いる接続とした2モジュラスプリスケーラ回路である。
【0018】
本願第2の発明は、本願第1の発明に係る2モジュラスプリスケーラ回路において、第1、および第2の多入力論理ゲートとして、電流源と、一端が電源に接続された第1、第2の抵抗器と、ソースが電流源の出力端に接続されドレインが第1の抵抗器の他端に並列に接続されたm個(mは2以上の自然数)のトランジスタと、
【0019】
電流源の出力端と、第2の抵抗器の他端との間にソース、ドレインを直列に接続されたm個のトランジスタを有し、m個の差動の入力データが、並列に接続されたトランジスタのゲートと直列に接続されたトランジスタのゲートのそれぞれに入力され、第1の抵抗器と第2の抵抗器の、それぞれの他端より差動信号として出力される多入力論理ゲートを使用して構成したものである。
【0020】
本願第3の発明は、本願第1の発明に係る2モジュラスプリスケーラ回路において、第1の多入力論理ゲートと、第1のDフリップフロップ、および第2の多入力論理ゲートと、第nのDフリップフロップとして、2個の電流源と、第1の電流源の出力端にソースが接続された第1、第2のトランジスタと、第2の電流源の出力端にソースが接続された第3、第4のトランジスタと、
【0021】
第1のトランジスタのドレインにソースが接続された第5、第6、第7のトランジスタと、第7のトランジスタのドレインにソースが接続された第8のトランジスタと、第2のトランジスタのドレインにソースが接続された第9、第10のトランジスタと、第3のトランジスタのドレインにソースが接続された第11、第12のトランジスタと、
【0022】
第4のトラジジスタのドレインにソースが接続された第13、第14のトランジスタと、片方の端子が電源に接続され、他方の端子が第5、第6、第9のトランジスタのドレインと、第10と第11のトランジスタのゲートに接続された第1の抵抗器と、片方の端子が電源に接続され、他方の端子が第8と第10のトランジスタのドレインと、第9と第12のトランジスタのゲートに接続された第2の抵抗器と、
【0023】
片方の端子が電源に接続され他方の端子が第11と第13のトランジスタのドレインと、第14のトランジスタのゲートに接続された第3の抵抗器と、片方の端子が電源に接続され、他方の端子が第12と第14のトランジスタのドレインと、第13のトランジスタのゲートに接続された第4の抵抗器とを有し、
【0024】
第1と第4のトランジスタのゲート、第2と第3のトランジスタのゲートに、それぞれ差動化されたクロック信号を入力し、第5、第8のトランジスタのゲートに差動化した第1のデータを入力し、第6、第7のトランジスタのゲートに差動化した第2のデータを入力する論理ゲート付きDフリップフロップを用いるように構成したものである。
【0025】
本願第4の発明は、本願第3の発明に係る2モジュラスプリスケーラ回路において、論理ゲート付きのDフリップフロップの、電流源を削除し、第1、第2、第3、第4のトランジスタのソースをグランドに接続して構成したものである。
【0026】
本発明では上述のように、NOR付きDFFの入力を差動化することによって信号の振幅を小さくすることを可能にしている。信号を差動化することによって信号振幅は1/2に下げることが出来るため、これによって低電源電圧化を実現する。そのために、差動入力差動出力のNOR/OR回路と、差動DFFを用いて初段のNOR付きDFFを構成する方法と、差動入力のNOR付きDFFを使用する方法がある。
【0027】
【発明の実施の形態】
図1は本発明の実施の形態の第1の例を示す図である。この例は本願第1の発明に対応する。同図において数字符号1〜3はDFF回路、4、5はNOR回路を表している。図1の回路は、DFF回路(Dフリップフロップ回路)とNOR回路(多入力論理ゲート)を全て差動化入出力化している。差動入出力NOR回路の例を図2に示す。これは本願第2の発明で規定するNOR回路に対応する。
【0028】
図2の回路は、高速性を確保するため電流モードで動作させるNOR回路である。同図において、R1、R2は抵抗器、M1〜M4はトランジスタ、I−1は電流源、APは入力信号、YPは出力信号を示している。図2の回路の端子APとBPがHiの時にはANとBNはLowである。
【0029】
このとき、R1に電流が流れ、R2には電流は流れないため、YPはLow、YNはHiとなる。APがHi、BPがLowの場合と、APがLow、BPがHiの場合は、R1に電流が流れるため、YPはLow、YNはHiとなる。すなわち、YPはAP、BPに対しNORとして動作する。ここで、DFFとしては、前述の図7の回路を使用する。
【0030】
図7の回路は、トランジスタM1〜M6とRl、R2より構成されるマスターFFと、M8〜M13とR3、R4で構成されるスレーブFFにより構成される。トランジスタM5とM6、およびM12とM13は差動信号で入力されるクロックによりON、OFFし、電流パスが切り替わる。
【0031】
CNがHi、CPがLowの時はマスターFF側では電流パスがM5側になる、この時M1のゲート電圧INがM2のゲート電圧IPよりも高ければR1に電流が流れLowが読み込まれ、INがIPよりも小さければR2に電流が流れHiが読み込まれる、同時にスレーブFF側は電流パスがM13側になり、M10、M11により出力は保持される。
【0032】
CNがLow、CPがHiの時はマスターFF側は電流パスがM6側になり、M3、M4でデータが保持され、スレーブFF側では電流パスがM12側になり、M8、M9を介してデータが出力される。以上の動作によりこの回路は、DFFとして動作する。NOR回路として前記図2の回路を使用し、DFFとして前記図7の回路を使用することで、全差動の“÷4/÷5分周器”が実現できる。
【0033】
図3は本発明の実施の形態の第2の例を示す図であって、本願第3の発明に対応する。図3の回路は、図8に示すNOR付きDFFのトランジスタM2を、直列接続されたトランジスタM2AとM2Bに置き換えたものである。図3の回路においてAPとAN、およびBPとBNにはそれぞれ差動の信号が入力される。
【0034】
CPがLowのデータ読み込み時において、APがLow、BPがLowの時にのみAN、BNがHiとなり、R2に電流が流れHiが読み込まれる。それ以外の場合には、M1A、M1Bのいずれかまたは両方に電流が流れ、M2A、M2Bのいずれか、または両方がオフするため、R1に電流が流れ、Lowが読み込まれる。
【0035】
従って、図3の回路は、NOR付きDFFとして動作する。図1のNOR1とDFF1、およびNOR2とDFF3に、図3のNOR付きDFFを使用し、DFF2に、図7のDFFを使用することで、全差動の“÷4/÷5分周器”が実現できる。また、図3のNOR付きDFF回路や、図7のDFF回路は、クロック信号が差動であるため、電流源を省略しても動作するから、電流源を省略して更に低電源電圧化することも可能である。
【0036】
【発明の効果】
本発明は、2モジュラスプリスケーラを構成する回路を、全て差動人力、差動出力としているので、従来の回路に比べ、信号振幅、信号の直流レベルに対する動作マージンを大きくすることができるから、小さな信号振幅で動作が可能である。これにより電源電圧の低下を図り、消費電力を減少させることができる利点がある。
【図面の簡単な説明】
【図1】本発明の実施の形態の第1の例を示す図である。
【図2】本発明の実施の形態の第1の例の差動入出力NOR回路の構成の例を示す図である。
【図3】本発明の実施の形態の第2の例を示す図である。
【図4】従来の“÷4/÷5分周器”の構成の例を示す図である。
【図5】“÷4/÷5分周器”のタイミングチャートである。
【図6】“÷32/÷33分周器”の構成の例を示す図である。
【図7】従来のカレントモードロジックによるDFFの回路構成を示す図である。
【図8】従来のカレントモードロジックによるNOR付きDFFの回路構成を示す図である。
【符号の説明】
1〜3、11〜13 DFF回路
4、5、14、15 NOR回路
16 OR回路
21〜23 TFF回路
M1〜M13、M1A、M1B、M2A、M2B トランジスタ
R1〜R4 抵抗器
I−1、I−2 電流源
Claims (3)
- 入力されるクロック信号を、予め定めた分周数の組み合わせの内から、切替信号によって切替えられる分周数となるように分周する2モジュラスプリスケーラ回路であって、
n個(nは3以上の自然数)のDフリップフロップと、2以上の入力を有する第1の多入力論理ゲートと、2以上の入力を有する第2の多入力論理ゲートとを含み、
第1のDフリップフロップのデータ入力端子には第1の多入力論理ゲートの出力端子が接続され、
第1から第n−2のDフリップフロップの出力端子は、第2から第n−1のDフリップフロップのデータ入力端子にそれぞれ接続され、
第1の多入力論理ゲートの入力端子には、第n−1のDフリップフロップの出力端子と第nのDフリップフロップの出力端子が接続され、
第2の多入力論理ゲートには、第n−1のDフリップフロップの出力端子と、切替信号が入力され、
第nのDフリップフロップのデータ入力端子には、第2の多入力論理ゲートの出力端子が接続されるように2モジュラスプリスケーラ回路を構成し、
上記それぞれの接続が、全て差動信号を用いる接続であり、
第1、および第2の多入力論理ゲートとして、
電流源と、一端がそれぞれ電源に接続された第1、第2の抵抗器と、
ソースが電流源の出力端に接続され、ドレインが第1の抵抗器の他端に並列に接続されたm個(mは2以上の自然数)のトランジスタと、
電流源の出力端と、第2の抵抗器の他端との間にソース、ドレインを直列に接続されたm個のトランジスタを有し、
m個の差動の入力データが、並列に接続されたトランジスタのゲートと直列に接続されたトランジスタのゲートのそれぞれに入力され、
第1の抵抗器と第2の抵抗器の、それぞれの他端より差動信号として出力される多入力論理ゲートを使用したことを特徴とする2モジュラスプリスケーラ回路。 - 入力されるクロック信号を、予め定めた分周数の組み合わせの内から、切替信号によって切替えられる分周数となるように分周する2モジュラスプリスケーラ回路であって、
n個(nは3以上の自然数)のDフリップフロップと、2以上の入力を有する第1の多入力論理ゲートと、2以上の入力を有する第2の多入力論理ゲートとを含み、
第1のDフリップフロップのデータ入力端子には第1の多入力論理ゲートの出力端子が接続され、
第1から第n−2のDフリップフロップの出力端子は、第2から第n−1のDフリップフロップのデータ入力端子にそれぞれ接続され、
第1の多入力論理ゲートの入力端子には、第n−1のDフリップフロップの出力端子と第nのDフリップフロップの出力端子が接続され、
第2の多入力論理ゲートには、第n−1のDフリップフロップの出力端子と、切替信号が入力され、
第nのDフリップフロップのデータ入力端子には、第2の多入力論理ゲートの出力端子が接続されるように2モジュラスプリスケーラ回路を構成し、
上記それぞれの接続が、全て差動信号を用いる接続であり、
第1の多入力論理ゲートと、第1のDフリップフロップ、および第2の多入力論理ゲートと、第nのDフリップフロップとして、
2個の電流源と、
第1の電流源の出力端にソースが接続された第1、第2のトランジスタと、
第2の電流源の出力端にソースが接続された第3、第4のトランジスタと、
第1のトランジスタのドレインにソースが接続された第5、第6、第7のトランジスタと、
第7のトランジスタのドレインにソースが接続された第8のトランジスタと、
第2のトランジスタのドレインにソースが接続された第9、第10のトランジスタと、
第3のトランジスタのドレインにソースが接続された第11、第12のトランジスタと、
第4のトラジジスタのドレインにソースが接続された第13、第14のトランジスタと、
片方の端子が電源に接続され、他方の端子が第5、第6、第9のトランジスタのドレインと、第10と第11のトランジスタのゲートに接続された第1の抵抗器と、
片方の端子が電源に接続され、他方の端子が第8と第10のトランジスタのドレインと、第9と第12のトランジスタのゲートに接続された第2の抵抗器と、
片方の端子が電源に接続され他方の端子が第11と第13のトランジスタのドレインと、第14のトランジスタのゲートに接続された第3の抵抗器と、
片方の端子が電源に接続され、他方の端子が第12と第14のトランジスタのドレインと、第13のトランジスタのゲートに接続された第4の抵抗器とを有し、
第1と第4のトランジスタのゲート、第2と第3のトランジスタのゲートに、それぞれ差動化されたクロック信号を入力し、
第5、第8のトランジスタのゲートに差動化した第1のデータを入力し、第6、第7のトランジスタのゲートに差動化した第2のデータを入力する論理ゲート付きDフリップフロップを用いることを特徴とする2モジュラスプリスケーラ回路。 - 論理ゲート付きのDフリップフロップにおいて、電流源を削除し、第1、第2、第3、第4のトランジスタのソースをグランドに接続する請求項2記載の2モジュラスプリスケーラ回路。
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