JP5847861B2 - ラッチ構造、周波数分周器、及びそれらを動作させる方法 - Google Patents
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Description
特許のための本出願は、2008年9月19日に出願された“ラッチ構造及び周波数分周器”と題された仮の(provisional)米国特許出願番号61/098665の利益を主張し、それは譲受人に譲受され、その全体において参照することによってここに組み入れられる。
以下に、本願出願時の特許請求の範囲に記載された発明を付記する。
[1]第1の入力が第1の入力ロジックレベルで第2の入力が前記第1の入力ロジックレベルであるときに第1の出力を第1の出力ロジックレベルに駆動し、前記第1の入力が第2の入力ロジックレベルで前記第2の入力が前記第2の入力ロジックレベルであるときに前記第1の出力を第1の出力ロジックレベルとは異なる第2の出力ロジックレベルに駆動し、前記第1の入力及び前記第2の入力に異なった入力ロジックレベルが印加されたときに前記第1の出力をハイインピーダンス状態に設定するように構成された第1の回路と、
第3の入力が前記第1の入力ロジックレベルで第4の入力が前記第1の入力ロジックレベルであるときに第2の出力を前記第1の出力ロジックレベルに駆動し、前記第3の入力が前記第2の入力ロジックレベルで前記第4の入力が前記第2の入力ロジックレベルであるときに前記第2の出力を前記第2の出力ロジックレベルに駆動し、前記第3の入力及び前記第4の入力に異なった入力ロジックレベルが印加されたときに前記第2の出力を前記ハイインピーダンス状態に設定するように構成された第2の回路と、
前記第1の回路が前記第1の出力を前記ハイインピーダンス状態に駆動し、前記第2の回路が前記第2の出力を前記ハイインピーダンス状態に駆動するときに、前記第1及び第2の出力の電圧レベルを維持するように構成された第3の回路と、
を備えた電子的ラッチ。
[2]前記第1の出力ロジックレベルはロジックロウであり、
前記第2の出力ロジックレベルはロジックハイであり、
前記第1の入力ロジックレベルはロジックハイであり、
前記第2の入力ロジックレベルはロジックロウである
[1]の電子的ラッチ。
[3]前記第3の回路は、クロス結合されたインバータのペアを備えている
[1]の電子的ラッチ。
[4]前記第1の回路は第1のトランジスタ、第2のトランジスタ、第3のトランジスタ及び第4のトランジスタを備え、前記第1、第2、第3及び第4のトランジスタは直列に接続され、前記第1、第2、第3及び第4のトランジスタのそれぞれはドレイン、ソース及びゲートを備え、前記第1の入力は前記第2のトランジスタのゲート及び前記第3のトランジスタのゲートに結合され、前記第1の出力は前記第2のトランジスタのドレイン及び前記第3のトランジスタのドレインに結合され、
前記第2の回路は第5のトランジスタ、第6のトランジスタ、第7のトランジスタ及び第8のトランジスタを備え、前記第5、第6、第7及び第8のトランジスタは直列に接続され、前記第5、第6、第7及び第8のトランジスタのそれぞれはドレイン、ソース及びゲートを備え、前記第3の入力は前記第6のトランジスタのゲート及び前記第7のトランジスタのゲートに結合され、前記第2の出力は前記第6のトランジスタのドレイン及び前記第7のトランジスタのドレインに結合されている
[3]の電子的ラッチ。
[5]前記第3の回路は、クロス結合されたインバータのペアを備えている
[4]の電子的ラッチ。
[6]前記第3の回路は第9のトランジスタ、第10のトランジスタ、第11のトランジスタ及び第12のトランジスタを備え、前記第9、第10、第11及び第12のトランジスタの各トランジスタはゲート、ソース及びドレインを備え、
前記第9のトランジスタのドレインは、前記第10のトランジスタのドレイン、前記第11のトランジスタのゲート、前記第12のトランジスタのゲート及び前記第1の出力に結合され、
前記第11のトランジスタのドレインは、前記第12のトランジスタのドレイン、前記第9のトランジスタのゲート、前記第10のトランジスタのゲート及び前記第2の出力に結合されている
[4]の電子的ラッチ。
[7]複数のラッチを備えた周波数分周器であって、前記複数のラッチの各ラッチは[1]にしたがい、前記周波数分周器は奇整数によって分周するように構成されている周波数分周器。
[8][7]の周波数分周器を備えた周波数発生器。
[9][8]の周波数発生器を備えた無線通信デバイス。
[10][8]の周波数発生器を備えたモバイル通信デバイス。
[11]第1の入力が第1の入力レベルで第2の入力が前記第1の入力レベルであるときに第1の出力を第1の出力レベルに駆動し、前記第1の入力が第2の入力レベルで前記第2の入力が前記第2の入力レベルであるときに前記第1の出力を前記第1の出力レベルとは異なる第2の出力レベルに駆動し、前記第1の入力及び前記第2の入力に異なった入力レベルが印加されたときに前記第1の出力をハイインピーダンス状態に設定する手段と、
第3の入力が前記第1の入力レベルで第4の入力が前記第1の入力レベルであるときに第2の出力を前記第1の出力レベルに駆動し、前記第3の入力が前記第2の入力レベルで前記第4の入力が前記第2の入力レベルであるときに前記第2の出力を前記第2の出力レベルに駆動し、前記第3の入力及び前記第4の入力に異なった入力レベルが印加されたときに前記第2の出力を前記ハイインピーダンス状態に設定する手段と、
前記第1の出力を駆動する手段が前記第1の出力を前記ハイインピーダンス状態に駆動し、前記第2の出力を駆動する手段が前記第2の出力を前記ハイインピーダンス状態に駆動するときに、前記第1及び第2の出力の電圧レベルを維持する手段と、
を備えた電子的ラッチ。
[12]前記第1の出力レベルはロジックロウであり、
前記第2の出力レベルはロジックハイであり、
前記第1の入力レベルはロジックハイであり、
前記第2の入力レベルはロジックロウである
[11]の電子的ラッチ。
[13]前記第1の出力を駆動する手段は、第1の複数のN−チャネルトランジスタを備え、
前記第2の出力を駆動する手段は、第2の複数のN−チャネルトランジスタを備え、
前記電圧レベルを維持する手段は、第3の複数のN−チャネルトランジスタを備える
[10]の電子的ラッチ。
[14]前記第1の出力を駆動する手段は、第1の複数のP−チャネルトランジスタを備え、
前記第2の出力を駆動する手段は、第2の複数のP−チャネルトランジスタを備え、
前記電圧レベルを維持する手段は、第3の複数のP−チャネルトランジスタを備える
[11]の電子的ラッチ。
[15]ポジティブサプライ電圧とグラウンド電位との間で動作するように構成された[11]の電子的ラッチ。
[16]ネガティブサプライ電圧とグラウンド電位との間で動作するように構成された[11]の電子的ラッチ。
[17]周波数発生器を備えた無線通信デバイスであって、前記周波数発生器は奇整数によって分周するように構成された周波数分周器を備え、前記周波数分周器は複数のラッチを備え、前記複数のラッチの各ラッチは[11]にしたがっている無線通信デバイス。
[18]複数のラッチを備えた周波数分周器であって、前記複数のラッチの各ラッチはクロックの立ち上がり及び立ち下がりエッジの両方で選択的に状態をオンにスイッチするように構成されている周波数分周器。
[19]前記複数のラッチは、奇数によって前記クロックの周波数を分周して実質的に50パーセントに等しいデューティサイクルを有する少なくとも1つの出力を得るように構成されている
[18]の周波数分周器。
[20]高周波セクションを備えた無線デバイスであって、前記高周波セクションは[19]の周波数分周器を備えている無線デバイス。
[21]前記奇数は3である[18]の周波数分周器。
[22]前記奇数は5である[18]の周波数分周器。
[23]前記奇数は5よりも大きい[18]の周波数分周器。
[24]電子的ラッチを動作させる方法であって、
第1の入力及び第1のクロック位相が第1の入力ロジックレベルであることに応答して第1の出力ロジックレベルで第1の出力を駆動することと、
第2の入力及び第2のクロック位相が前記第1の入力ロジックレベルであることに応答して前記第1の出力ロジックレベルで第2の出力を駆動することと、
前記第1の入力及び前記第1のクロック位相が第2の入力ロジックレベルであることに応答して第2の出力ロジックレベルで前記第1の出力を駆動することと、
前記第2の入力及び前記第2のクロック位相が前記第2の入力ロジックレベルであることに応答して前記第2の出力ロジックレベルで第2の出力を駆動することと、
前記第1の入力及び前記第1のクロック位相が異なった入力ロジックレベルであることに応答して前記第1の出力にハイインピーダンスを与えることと、
前記第2の入力及び前記第2のクロック位相が異なった入力ロジックレベルであることに応答して前記第2の出力に前記ハイインピーダンスを与えることと、
前記第1の入力及び前記第1のクロック位相が異なった入力ロジックレベルであり、前記第2の入力及び前記第2のクロック位相が異なった入力ロジックレベルであるときに、前記第1及び第2の出力のロジックレベルを維持することと、
を備えた方法。
[25]前記第2の入力は前記第1の入力の補数(complement)であり、
前記第2のクロック位相は前記第1のクロック位相の補数(complement)である
[24]の方法。
[26]前記第1の出力ロジックレベルはロジックロウであり、
前記第2の出力ロジックレベルはロジックハイであり、
前記第1の入力ロジックレベルはロジックハイであり、
前記第2の入力ロジックレベルはロジックロウである
[25]の方法。
Claims (20)
- 複数のラッチを備えた周波数分周器であって、前記複数のラッチの各ラッチは、
第1の入力が第1の入力ロジックレベルで第2の入力が前記第1の入力ロジックレベルであるときに第1の出力を第1の出力ロジックレベルに駆動し、前記第1の入力が第2の入力ロジックレベルで前記第2の入力が前記第2の入力ロジックレベルであるときに前記第1の出力を第1の出力ロジックレベルとは異なる第2の出力ロジックレベルに駆動し、前記第1の入力及び前記第2の入力に異なった入力ロジックレベルが印加されたときに前記第1の出力をハイインピーダンス状態に設定するように構成された第1の回路と、
第3の入力が前記第1の入力ロジックレベルで第4の入力が前記第1の入力ロジックレベルであるときに第2の出力を前記第1の出力ロジックレベルに駆動し、前記第3の入力が前記第2の入力ロジックレベルで前記第4の入力が前記第2の入力ロジックレベルであるときに前記第2の出力を前記第2の出力ロジックレベルに駆動し、前記第3の入力及び前記第4の入力に異なった入力ロジックレベルが印加されたときに前記第2の出力を前記ハイインピーダンス状態に設定するように構成された第2の回路と、
前記第1の回路が前記第1の出力を前記ハイインピーダンス状態に駆動し、前記第2の回路が前記第2の出力を前記ハイインピーダンス状態に駆動するときに、前記第1及び第2の出力の電圧レベルを維持するように構成された第3の回路と、
を備え、
前記周波数分周器は奇整数によってクロック周波数を分周するように構成されている周波数分周器。 - 前記第1の出力ロジックレベルはロジックロウであり、
前記第2の出力ロジックレベルはロジックハイであり、
前記第1の入力ロジックレベルはロジックハイであり、
前記第2の入力ロジックレベルはロジックロウである
請求項1の周波数分周器。 - 前記第3の回路は、クロス結合されたインバータのペアを備えている
請求項1の周波数分周器。 - 前記第1の回路は第1のトランジスタ、第2のトランジスタ、第3のトランジスタ及び第4のトランジスタを備え、前記第1、第2、第3及び第4のトランジスタは直列に接続され、前記第1、第2、第3及び第4のトランジスタのそれぞれはドレイン、ソース及びゲートを備え、前記第1の入力は前記第2のトランジスタのゲート及び前記第3のトランジスタのゲートに結合され、前記第1の出力は前記第2のトランジスタのドレイン及び前記第3のトランジスタのドレインに結合され、
前記第2の回路は第5のトランジスタ、第6のトランジスタ、第7のトランジスタ及び第8のトランジスタを備え、前記第5、第6、第7及び第8のトランジスタは直列に接続され、前記第5、第6、第7及び第8のトランジスタのそれぞれはドレイン、ソース及びゲートを備え、前記第3の入力は前記第6のトランジスタのゲート及び前記第7のトランジスタのゲートに結合され、前記第2の出力は前記第6のトランジスタのドレイン及び前記第7のトランジスタのドレインに結合されている
請求項3の周波数分周器。 - 前記第3の回路は、クロス結合されたインバータのペアを備えている請求項4の周波数分周器。
- 前記第3の回路は第9のトランジスタ、第10のトランジスタ、第11のトランジスタ及び第12のトランジスタを備え、前記第9、第10、第11及び第12のトランジスタの各トランジスタはゲート、ソース及びドレインを備え、
前記第9のトランジスタのドレインは、前記第10のトランジスタのドレイン、前記第11のトランジスタのゲート、前記第12のトランジスタのゲート及び前記第1の出力に結合され、
前記第11のトランジスタのドレインは、前記第12のトランジスタのドレイン、前記第9のトランジスタのゲート、前記第10のトランジスタのゲート及び前記第2の出力に結合されている
請求項4の周波数分周器。 - 請求項1の周波数分周器を備えた周波数発生器。
- 請求項7の周波数発生器を備えた無線通信デバイス。
- 請求項7の周波数発生器を備えたモバイル通信デバイス。
- 奇数によってクロックの周波数を分周するように構成された周波数分周器を備えた無線通信デバイスであって、前記周波数分周器は複数のラッチを備え、前記複数のラッチの各ラッチは、
第1の入力が第1の入力レベルで第2の入力が前記第1の入力レベルであるときに第1の出力を第1の出力レベルに駆動し、前記第1の入力が第2の入力レベルで前記第2の入力が前記第2の入力レベルであるときに前記第1の出力を前記第1の出力レベルとは異なる第2の出力レベルに駆動し、前記第1の入力及び前記第2の入力に異なった入力レベルが印加されたときに前記第1の出力をハイインピーダンス状態に設定する手段と、
第3の入力が前記第1の入力レベルで第4の入力が前記第1の入力レベルであるときに第2の出力を前記第1の出力レベルに駆動し、前記第3の入力が前記第2の入力レベルで前記第4の入力が前記第2の入力レベルであるときに前記第2の出力を前記第2の出力レベルに駆動し、前記第3の入力及び前記第4の入力に異なった入力レベルが印加されたときに前記第2の出力を前記ハイインピーダンス状態に設定する手段と、
前記第1の出力を駆動する手段が前記第1の出力を前記ハイインピーダンス状態に駆動し、前記第2の出力を駆動する手段が前記第2の出力を前記ハイインピーダンス状態に駆動するときに、前記第1及び第2の出力の電圧レベルを維持する手段と、
を備えた無線通信デバイス。 - 前記第1の出力レベルはロジックロウであり、
前記第2の出力レベルはロジックハイであり、
前記第1の入力レベルはロジックハイであり、
前記第2の入力レベルはロジックロウである
請求項10の無線通信デバイス。 - 前記第1の出力を駆動する手段は、第1の複数のP−チャネルトランジスタを備え、
前記第2の出力を駆動する手段は、第2の複数のP−チャネルトランジスタを備える
請求項10の無線通信デバイス。 - ポジティブサプライ電圧とグラウンド電位との間で動作するように構成された請求項10の無線通信デバイス。
- ネガティブサプライ電圧とグラウンド電位との間で動作するように構成された請求項10の無線通信デバイス。
- 前記複数のラッチの各ラッチは前記クロックの立ち上がり及び立ち下がりエッジの両方で選択的に状態をオンにスイッチするように構成されている請求項10の無線通信デバイス。
- 前記周波数分周器は、実質的に50パーセントに等しいデューティサイクルを有する少なくとも1つの出力を得るように構成されている
請求項10の無線通信デバイス。 - 高周波セクションを備えた無線デバイスであって、前記高周波セクションは前記周波数分周器を備えている
請求項10の無線通信デバイス。 - 前記奇数は3である請求項10の無線通信デバイス。
- 前記奇数は5である請求項10の無線通信デバイス。
- 前記奇数は5よりも大きい請求項10の無線通信デバイス。
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US8149017B2 (en) * | 2010-06-25 | 2012-04-03 | Xerox Corporation | Low-voltage to high-voltage level translation using capacitive coupling |
JP5712890B2 (ja) * | 2011-10-07 | 2015-05-07 | 富士通株式会社 | ラッチ回路 |
US8786328B2 (en) * | 2012-09-12 | 2014-07-22 | Texas Instruments Incorporated | RF logic divider |
CN104079290B (zh) * | 2013-03-25 | 2018-10-19 | 恩智浦美国有限公司 | 具有电阻性多晶路由的触发器电路 |
TWI533609B (zh) * | 2013-07-12 | 2016-05-11 | 晨星半導體股份有限公司 | 可實現50%工作週期之整數除頻器及可編程整數除頻器 |
CN104601167B (zh) * | 2013-10-31 | 2018-03-27 | 晨星半导体股份有限公司 | 可实现50%工作周期的整数除频器及可编程整数除频器 |
KR101634674B1 (ko) * | 2014-07-07 | 2016-07-08 | (주)에프씨아이 | 분주 신호 생성 방법과 이를 위한 주파수 분주기 |
US9948309B2 (en) * | 2014-11-14 | 2018-04-17 | Texas Instruments Incorporated | Differential odd integer divider |
CN106374914B (zh) * | 2015-07-23 | 2019-11-26 | 中国科学院电子学研究所 | 一种可编程分频器 |
CN108919974B (zh) * | 2016-01-05 | 2023-01-10 | 湖南工业大学 | 一种矩阵式键盘状态识别及编码方法 |
EP3217548B1 (en) * | 2016-03-11 | 2021-05-05 | Socionext Inc. | Multiplexers |
US10075150B2 (en) | 2016-08-03 | 2018-09-11 | Hewlett Packard Enterprise Development Lp | Set-reset latches |
GB2564915B (en) * | 2017-07-26 | 2021-03-03 | Cirrus Logic Int Semiconductor Ltd | Frequency-divider circuitry |
KR102460575B1 (ko) * | 2017-12-21 | 2022-10-31 | 에스케이하이닉스 주식회사 | 증폭 회로, 이를 이용하는 주파수 분주 회로, 반도체 장치 및 반도체 시스템 |
Family Cites Families (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4703495A (en) * | 1986-05-23 | 1987-10-27 | Advanced Micro Device, Inc. | High speed frequency divide-by-5 circuit |
JPS6436218A (en) * | 1987-07-31 | 1989-02-07 | Toshiba Corp | Frequency division circuit |
JPH0629791A (ja) * | 1991-09-21 | 1994-02-04 | Hitachi Ltd | フリップフロップ回路 |
US5281865A (en) | 1990-11-28 | 1994-01-25 | Hitachi, Ltd. | Flip-flop circuit |
JPH0595281A (ja) * | 1991-10-01 | 1993-04-16 | Nippon Telegr & Teleph Corp <Ntt> | スタテイツク型クロツクドcmos分周器 |
DE4340966C1 (de) | 1993-12-01 | 1995-01-19 | Siemens Ag | Schaltungsanordnung zur Erzeugung gerader Tastverhältnisse |
US5841298A (en) * | 1996-04-25 | 1998-11-24 | Industrial Technology Research Institute | Locally asynchronous, pipeline-able logic circuits for true-single-phase synchronous logic circuit |
DE69820326T2 (de) * | 1997-04-15 | 2004-11-18 | Koninklijke Philips Electronics N.V. | Frequenzteiler |
GB9727244D0 (en) | 1997-12-23 | 1998-02-25 | Sgs Thomson Microelectronics | A dividing circuit and transistor stage therefor |
JPH11205096A (ja) * | 1998-01-07 | 1999-07-30 | Matsushita Electric Ind Co Ltd | ダブル・エッジトリガ・フリップフロップ |
TW420452U (en) * | 1999-02-23 | 2001-01-21 | Silicon Integrated Sys Corp | Bi-directional edge triggered flip-flop |
US6707326B1 (en) * | 1999-08-06 | 2004-03-16 | Skyworks Solutions, Inc. | Programmable frequency divider |
US6417711B2 (en) | 1999-10-19 | 2002-07-09 | Honeywell Inc. | High speed latch and flip-flop |
US6389095B1 (en) * | 2000-10-27 | 2002-05-14 | Qualcomm, Incorporated | Divide-by-three circuit |
EP1241788A1 (en) | 2001-03-13 | 2002-09-18 | STMicroelectronics Limited | Digital frequency divider |
US6995589B2 (en) * | 2003-06-13 | 2006-02-07 | Via Technologies Inc. | Frequency divider for RF transceiver |
US7342429B2 (en) * | 2003-09-11 | 2008-03-11 | International Business Machines Corporation | Programmable low-power high-frequency divider |
US7227383B2 (en) * | 2004-02-19 | 2007-06-05 | Mosaid Delaware, Inc. | Low leakage and data retention circuitry |
JP2005303884A (ja) * | 2004-04-15 | 2005-10-27 | Sharp Corp | フリップフロップ回路及びにこれを用いた分周器 |
US20050253630A1 (en) * | 2004-05-11 | 2005-11-17 | Hong-Yi Huang | Dual-modulus prescaler using double edge triggered D-flip-flops |
US7373572B2 (en) * | 2005-01-26 | 2008-05-13 | Intel Corporation | System pulse latch and shadow pulse latch coupled to output joining circuit |
US7451384B2 (en) * | 2004-07-15 | 2008-11-11 | Honeywell International Inc. | Error recovery in asynchronous combinational logic circuits |
KR101125535B1 (ko) * | 2004-08-06 | 2012-03-23 | 에스티 에릭슨 에스에이 | 주파수 분주기 |
US7453294B1 (en) * | 2005-06-28 | 2008-11-18 | Altera Corporation | Dynamic frequency divider with improved leakage tolerance |
GB2437990B (en) * | 2006-01-24 | 2008-06-25 | Toumaz Technology Ltd | Frequency divider circuits |
WO2007109743A2 (en) * | 2006-03-21 | 2007-09-27 | Multigig Inc. | Frequency divider |
US20080115023A1 (en) * | 2006-10-27 | 2008-05-15 | Honeywell International Inc. | Set hardened register |
US20080164927A1 (en) * | 2007-01-09 | 2008-07-10 | International Business Machines Corporation | Low-Phase Noise Low-Power Accurate I/Q Generator Using A Dynamic Frequency Divider |
US20100134154A1 (en) * | 2007-04-02 | 2010-06-03 | Xin He | Odd number frequency dividing circuit |
TWI355805B (en) * | 2008-06-03 | 2012-01-01 | Ind Tech Res Inst | Frequency divider |
US8058901B2 (en) | 2008-09-19 | 2011-11-15 | Qualcomm Incorporated | Latch structure, frequency divider, and methods for operating same |
US8363455B2 (en) * | 2008-12-04 | 2013-01-29 | David Rennie | Eight transistor soft error robust storage cell |
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