KR102460575B1 - 증폭 회로, 이를 이용하는 주파수 분주 회로, 반도체 장치 및 반도체 시스템 - Google Patents
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Abstract
증폭 회로는 증폭 스테이지, 래치 스테이지, 저전압 공급기 및 고전압 공급기를 포함할 수 있다. 상기 증폭 스테이지는 제 1 신호 및 제 2 신호를 증폭하여 제 3 및 제 4 신호를 생성할 수 있다. 상기 래치 스테이지는 상기 제 3 및 제 4 신호를 래치할 수 있다. 상기 저전압 공급기는 기준 클럭 신호에 기초하여 상기 증폭 스테이지 및 상기 래치 스테이지로 저전압을 공급할 수 있다. 상기 고전압 공급기는 상기 기준 클럭 신호에 기초하여 상기 증폭 스테이지 및 상기 래치 스테이지로 고전압을 공급할 수 있다.
Description
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 증폭 회로, 이를 이용하는 주파수 분주 회로, 반도체 장치 및 반도체 시스템에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템은 반도체로 구성된 많은 전자 구성요소들을 포함할 수 있다. 컴퓨터 시스템을 구성하는 반도체 장치들은 클럭에 동기하여 데이터를 전송할 수 있고, 직렬 통신을 수행할 수 있다. 상기 반도체 장치들은 반도체 장치 내부에서 많은 용량의 데이터를 빠르게 처리하기 위해서 다른 반도체 장치로부터 직렬 방식으로 입력되는 데이터를 수신하여 병렬 방식의 데이터로 변환한다. 또한, 상기 반도체 장치들은 병렬 방식의 내부 데이터를 직렬 방식의 데이터로 변환하고, 변환된 데이터를 다른 반도체 장치로 출력할 수 있다.
상기 반도체 장치는 버스를 통해 직렬 방식으로 전송된 데이터를 정렬하기 위해 클럭 신호를 사용할 수 있다. 그러나, 시스템의 동작 속도가 빨라지면서, 클럭 신호의 주파수가 증가하였고, 고주파수 클럭 신호로 데이터를 정확하게 수신하는 것은 매우 어렵다. 따라서, 반도체 장치는 클럭 신호의 주파수를 분주하여 멀티 페이즈 클럭 신호를 생성할 수 있는 주파수 분주기를 포함하고, 분주된 클럭 신호를 이용하여 데이터를 증폭 및 래치함으로써 정확한 데이터를 수신할 수 있도록 한다.
본 발명의 실시예는 클럭 신호의 위상에 기초하여 증폭 동작과 분주 동작을 수행할 수 있는 증폭 회로, 이를 이용하는 주파수 분주 회로, 반도체 장치 및 반도체 시스템을 제공할 수 있다.
본 발명의 실시예는 반도체 장치의 동작 속도에 기초하여 증폭 회로가 정전류를 사용하거나 사용하지 않도록 제어할 수 있다.
본 발명의 실시예에 따른 증폭 회로는 제 1 신호 및 제 2 신호를 증폭하여 제 3 및 제 4 신호를 생성하는 증폭 스테이지; 상기 제 3 및 제 4 신호를 래치하는 래치 스테이지; 기준 클럭 신호에 기초하여 상기 증폭 스테이지 및 상기 래치 스테이지로 저전압을 공급하는 저전압 공급기; 및 상기 기준 클럭 신호에 기초하여 상기 증폭 스테이지 및 상기 래치 스테이지로 고전압을 공급하는 고전압 공급기를 포함할 수 있다.
본 발명의 실시예에 따른 주파수 분주 회로는 제 1 동작 구간에서 제 1 신호 및 제 2 신호를 차동 증폭하여 제 3 신호 및 제 4 신호를 생성하는 제 1 증폭 스테이지 및 제 2 동작 구간에서 상기 제 3 신호 및 상기 제 4 신호를 래치하는 제 1 래치 스테이지를 포함하는 제 1 증폭 회로; 및 상기 제 2 동작 구간에서 상기 제 3 신호 및 상기 제 4 신호를 차동 증폭하여 상기 제 1 신호 및 상기 제 2 신호를 생성하는 제 2 증폭 스테이지 및 상기 제 1 동작 구간에서 상기 제 1 신호 및 상기 제 2 신호를 래치하는 제 2 래치 스테이지를 포함하는 제 2 증폭 회로를 포함하고, 상기 제 1 동작 구간에서 상기 제 1 증폭 스테이지 및 상기 제 2 래치 스테이지로 저전압을 공급하고, 상기 제 2 동작 구간에서 상기 제 1 래치 스테이지 및 상기 제 2 증폭 스테이지로 상기 저전압을 공급하며, 상기 제 1 동작 구간에서 상기 제 1 증폭 스테이지 및 상기 제 2 래치 스테이지로 고전압을 공급하고, 상기 제 2 동작 구간에서 상기 제 1 래치 스테이지 및 상기 제 2 증폭 스테이지로 상기 고전압을 공급할 수 있다.
본 발명의 실시예에 따른 주파수 분주 회로는 제 1 동작 구간에서 제 1 신호 및 제 2 신호를 차동 증폭하여 제 3 신호 및 제 4 신호를 생성하는 제 1 증폭 스테이지 및 제 2 동작 구간에서 상기 제 3 신호 및 상기 제 4 신호를 래치하는 제 1 래치 스테이지를 포함하는 제 1 증폭 회로; 및 상기 제 2 동작 구간에서 상기 제 3 신호 및 상기 제 4 신호를 차동 증폭하여 상기 제 1 신호 및 상기 제 2 신호를 생성하는 제 2 증폭 스테이지 및 상기 제 1 동작 구간에서 상기 제 1 신호 및 상기 제 2 신호를 래치하는 제 2 래치 스테이지를 포함하는 제 2 증폭 회로를 포함하고, 상기 제 1 동작 구간에서 상기 제 1 증폭 스테이지 및 상기 제 2 래치 스테이지로 저전압을 공급하고, 상기 제 2 동작 구간에서 상기 제 1 래치 스테이지 및 상기 제 2 증폭 스테이지로 상기 저전압을 공급하며, 상기 제 1 동작 구간에서 상기 제 1 증폭 스테이지 및 상기 제 2 래치 스테이지로 고전압을 공급하고, 상기 제 2 동작 구간에서 상기 제 1 래치 스테이지 및 상기 제 2 증폭 스테이지로 상기 고전압을 공급하며, 고속 동작 모드에서 상기 제 1 및 제 2 증폭 스테이지로 상기 고전압을 공급할 수 있다.
본 발명의 실시예는 회로 면적을 감소시키고, 전력 소모를 감소시키며, 정확한 출력 신호를 생성할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 클럭 경로를 보다 상세히 보여주는 도면,
도 3은 본 발명의 실시예에 따른 주파수 분주 회로의 구성을 보여주는 도면,
도 4는 본 발명의 실시예에 따른 증폭 회로의 구성을 보여주는 도면,
도 5는 본 발명의 실시예에 따른 주파수 분주 회로의 구성을 보여주는 도면,
도 6은 본 발명의 실시예에 따른 주파수 분주 회로의 동작을 보여주는 타이밍도,
도 7은 본 발명의 실시예에 따른 증폭 회로의 구성을 보여주는 도면,
도 8은 본 발명의 실시예에 따른 주파수 분주 회로의 구성을 보여주는 도면,
도 9는 본 발명의 실시예에 따른 주파수 분주 회로의 동작을 보여주는 타이밍도이다.
도 2는 본 발명의 실시예에 따른 클럭 경로를 보다 상세히 보여주는 도면,
도 3은 본 발명의 실시예에 따른 주파수 분주 회로의 구성을 보여주는 도면,
도 4는 본 발명의 실시예에 따른 증폭 회로의 구성을 보여주는 도면,
도 5는 본 발명의 실시예에 따른 주파수 분주 회로의 구성을 보여주는 도면,
도 6은 본 발명의 실시예에 따른 주파수 분주 회로의 동작을 보여주는 타이밍도,
도 7은 본 발명의 실시예에 따른 증폭 회로의 구성을 보여주는 도면,
도 8은 본 발명의 실시예에 따른 주파수 분주 회로의 구성을 보여주는 도면,
도 9는 본 발명의 실시예에 따른 주파수 분주 회로의 동작을 보여주는 타이밍도이다.
도 1은 본 발명의 실시예에 따른 반도체 시스템(1)의 구성을 보여주는 도면이다. 도 1에서, 상기 반도체 시스템(1)은 제 1 반도체 장치(110) 및 제 2 반도체 장치(120)를 포함할 수 있다. 상기 제 1 반도체 장치(110)는 상기 제 2 반도체 장치(120)가 동작하는데 필요한 다양한 제어신호를 제공할 수 있다. 상기 제 1 반도체 장치(110)는 상기 제 2 반도체 장치(120)를 제어하기 위한 마스터 장치일 수 있다. 예를 들어, 상기 제 1 반도체 장치(110)는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor), 어플리케이션 프로세서(AP) 및 메모리 컨트롤러와 같은 호스트 장치일 수 있다. 상기 제 2 반도체 장치(120)는 상기 제 1 반도체 장치(110)에 의해 제어되어 다양한 동작을 수행하는 슬레이브 장치일 수 있다. 상기 제 2 반도체 장치(120)는 예를 들어, 메모리 장치일 수 있고, 상기 메모리 장치는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
상기 반도체 장치(120)는 복수의 버스를 통해 상기 제 1 반도체 장치(110)와 연결될 수 있다. 상기 복수의 버스는 신호를 전송하기 위한 신호 전송 경로, 링크 또는 채널일 수 있다. 상기 복수의 버스는 클럭 버스(101) 및 데이터 버스(102) 등을 포함할 수 있다. 상기 클럭 버스(101)는 단방향 버스일 수 있고, 상기 데이터 버스(102)는 양방향 버스일 수 있다. 상기 제 2 반도체 장치(120)는 상기 클럭 버스(101)를 통해 상기 제 1 반도체 장치(110)와 연결되고, 상기 클럭 버스(101)를 통해 클럭 신호(CLK)를 수신할 수 있다. 상기 클럭 신호(CLK)는 하나 또는 그 이상의 클럭 신호 쌍을 포함할 수 있다. 상기 제 2 반도체 장치(120)는 데이터 버스(102)를 통해 상기 제 1 반도체 장치(110)와 연결되고, 상기 데이터 버스(102)를 통해 상기 제 1 반도체 장치(110)로부터 데이터(DQ)를 수신하거나 상기 제 1 반도체 장치(110)로 상기 데이터(DQ)를 전송할 수 있다. 도시되지는 않았지만, 상기 반도체 시스템(1)은 커맨드 버스 및 어드레스 버스 등을 더 포함하고, 상기 제 2 반도체 장치(120)는 상기 커맨드 버스 및 상기 어드레스 버스를 통해 상기 제 1 반도체 장치(110)와 연결될 수 있다. 상기 커맨드 버스 및 상기 어드레스 버스는 단방향 버스일 수 있다. 상기 제 1 반도체 장치(110)는 상기 커맨드 버스를 통해 상기 제 2 반도체 장치(120)로 커맨드 신호를 전송할 수 있다. 상기 제 1 반도체 장치(110)는 상기 어드레스 버스를 통해 상기 제 2 반도체 장치(120)로 어드레스 신호를 전송할 수 있다.
상기 제 1 반도체 장치(110)는 클럭 전송기(111, TX), 데이터 전송기(113, TX), 데이터 수신기(114, RX), 직렬화기(115) 및 병렬화기(116)를 포함할 수 있다. 상기 클럭 전송기(111)는 상기 클럭 버스(101)와 연결되고, 상기 제 1 반도체 장치(110)에서 생성된 클럭 신호(CLK)를 상기 클럭 버스(101)로 출력할 수 있다. 상기 제 1 반도체 장치(110)는 위상 고정 루프 회로(도시하지 않음)와 같은 클럭 생성 회로를 구비하여 상기 클럭 신호(CLK)를 생성할 수 있다. 상기 제 1 및 제 2 반도체 장치(110, 120)는 직렬 데이터 통신을 수행할 수 있다. 상기 직렬화기(115)는 상기 제 1 반도체 장치(110)의 내부 데이터(DB)를 직렬화시킬 수 있다. 상기 데이터 전송기(113)는 상기 직렬화된 데이터를 상기 데이터 버스(102)를 통해 상기 데이터(DQ)로서 출력할 수 있다. 상기 데이터 수신기(114)는 상기 데이터 버스(102)를 통해 상기 제 2 반도체 장치(120)로부터 전송된 데이터(DQ)를 수신할 수 있다. 상기 병렬화기(116)는 상기 데이터 수신기(114)를 통해 수신된 데이터를 병렬화시켜 상기 제 1 반도체 장치(110)의 내부 데이터(DB)를 생성할 수 있다.
상기 제 2 반도체 장치(120)는 클럭 수신기(122, RX), 클럭 생성 회로(127), 데이터 전송기(123, TX), 데이터 수신기(124, RX), 직렬화기(125) 및 병렬화기(126)를 포함할 수 있다. 상기 클럭 수신기(122)는 상기 클럭 버스(101)와 연결될 수 있고, 상기 클럭 버스(101)를 통해 전송된 상기 클럭 신호(CLK)를 수신할 수 있다. 상기 클럭 생성 회로(127)는 상기 클럭 수신기(122)를 통해 상기 클럭 신호(CLK)를 수신하여 복수의 내부 클럭 신호(INCLK)를 생성할 수 있다. 상기 클럭 생성 회로(127)는 상기 클럭 신호(CLK)의 주파수를 분주하여 상기 복수의 내부 클럭 신호(INCLK)를 생성할 수 있다. 본 발명의 실시예에서, 상기 복수의 내부 클럭 신호(INCLK)는 상기 클럭 신호(CLK)보다 낮은 주파수를 가질 수 있다. 예를 들어, 상기 클럭 신호(CLK)의 주파수는 상기 복수의 내부 클럭 신호(INCLK)의 주파수의 2배일 수 있다.
상기 제 2 반도체 장치(120)는 상기 클럭 신호(CLK)에 동기하여 상기 제 1 반도체 장치(110)로부터 전송된 상기 데이터(DQ)를 수신하거나 상기 제 1 반도체 장치(110)로 상기 데이터(DQ)를 전송할 수 있다. 상기 제 2 반도체 장치는 상기 클럭 신호(CLK)에 동기하여 상기 데이터 버스(102)를 통해 전송된 데이터(DQ)를 수신 및/또는 샘플링할 수 있다. 상기 제 2 반도체 장치(120)는 상기 데이터(DQ)를 수신 및/또는 샘플링하기 위한 타이밍 마진을 충분히 확보하기 위해 상기 클럭 신호(CLK)를 분주하여 생성된 상기 내부 클럭 신호(INCLK)를 사용할 수 있다. 마찬가지로, 상기 제 2 반도체 장치(120)는 상기 클럭 신호(CLK)에 동기하여 상기 제 1 반도체 장치(110)로 상기 데이터(DQ)를 출력할 수 있다. 상기 제 2 반도체 장치(120)는 상기 데이터(DQ)를 출력하기 위한 타이밍 마진을 충분히 확보하기 위해 상기 클럭 신호(CLK)를 분주하여 생성된 상기 내부 클럭 신호(INCLK)를 사용할 수 있다. 상기 직렬화기(125)는 상기 제 2 반도체 장치(120)의 내부 데이터(DB)를 직렬화시킬 수 있다. 상기 직렬화기(125)는 상기 내부 클럭 신호(INCLK)에 동기하여 상기 제 2 반도체 장치(120)의 내부 데이터(DB)를 직렬화시킬 수 있다. 상기 데이터 전송기(123)는 상기 직렬화된 데이터를 상기 데이터 버스(102)를 통해 상기 데이터(DQ)로서 출력할 수 있다. 상기 데이터 수신기(124)는 상기 데이터 버스(102)를 통해 상기 제 1 반도체 장치(110)로부터 전송된 데이터(DQ)를 수신할 수 있다. 상기 병렬화기(126)는 상기 데이터 수신기(124)를 통해 수신된 데이터를 병렬화시킬 수 있다. 상기 병렬화기(126)는 상기 내부 클럭 신호(INCLK)에 동기하여 상기 데이터 수신기(124)를 통해 수신된 데이터를 병렬화시켜 상기 제 2 반도체 장치(120)의 내부 데이터(DB)를 생성할 수 있다.
도 2는 본 발명의 실시예에 따른 클럭 경로(20)를 보여주는 도면이다. 도 1을 함께 참조하면, 상기 제 2 반도체 장치(120)는 패드(210)를 통해 상기 클럭 버스(101)와 연결될 수 있다. 상기 클럭 수신기(122)는 상기 클럭 패드(210)를 통해 상기 클럭 신호(CLK)를 수신하여 기준 클럭 신호(RCK)를 생성할 수 있다. 상기 클럭 생성 회로(127)는 상기 기준 클럭 신호(RCK)의 주파수를 분주하여 상기 복수의 내부 클럭 신호(INCLK)를 생성할 수 있다. 상기 클럭 생성 회로(127)는 상기 기준 클럭 신호(RCK)의 주파수를 분주하여 상기 복수의 내부 클럭 신호(INCLK)를 생성하는 주파수 분주 회로를 포함할 수 있다. 상기 복수의 내부 클럭 신호(INCLK)는 버퍼(220)를 통해 버퍼링되고, 버퍼링된 내부 클럭 신호(INCLK)는 내부 클럭 버스(230)를 통해 상기 제 2 반도체 장치(120)의 내부 회로로 전송될 수 있다. 상기 직렬화기(125) 및 상기 병렬화기(126)는 상기 내부 클럭 버스(230)와 연결되고, 상기 내부 클럭 버스(230)를 통해 전송된 상기 내부 클럭 신호(INCLK)를 수신할 수 있다. 도 2에 도시된 것과 같이, 상기 제 2 반도체 장치(120)로 수신된 상기 클럭 신호(CLK)는 다양한 구성요소를 경유하고 상당히 긴 경로를 통해 상기 직렬화기(125) 및 상기 병렬화기(126)로 제공될 수 있다. 따라서, 상기 클럭 경로(20)에서는 지연시간이 발생될 수 밖에 없다. 상기 제 2 반도체 장치(120)는 데이터 입출력 동작을 위한 지연시간인 레이턴시를 규정하고 있다. 상기 레이턴시는 상기 제 2 반도체 장치(120)가 커맨드 신호에 기초하여 데이터 입출력 동작을 시작한 시점부터 실제로 데이터 버스(102)를 통해 데이터(DQ)가 수신 및 전송될 때까지의 지연 시간을 정의할 수 있다. 상기 레이턴시는 반도체 장치의 동작 속도와 연관될 수 있으므로, 상기 클럭 경로(20) 상에서 발생되는 지연시간을 최소화하는 것이 상기 제 2 반도체 장치(120)의 동작 속도를 향상시킬 수 있다. 상기 클럭 생성 회로(127)는 일반적으로 주파수 분주기와 버퍼로 구성될 수 있다. 본 발명의 실시예에 따른 반도체 장치는 개선된 주파수 분주 회로를 구비하여 상기 클럭 경로(20)에서 발생되는 지연시간을 최소화시킬 수 있다.
도 3은 본 발명의 실시예에 따른 주파수 분주 회로(300)의 구성을 보여주는 도면이다. 도 3에서, 상기 주파수 분주 회로(300)는 제 1 증폭 회로(310) 및 제 2 증폭 회로(320)를 포함할 수 있다. 상기 제 1 및 제 2 증폭 회로(310, 320)는 기준 클럭 신호(RCK) 또는 상보 기준 클럭 신호(RCKB)를 수신할 수 있다. 상기 제 1 및 제 2 증폭 회로(310, 320)는 상기 기준 클럭 신호(RCK) 및 상기 상보 기준 클럭 신호(RCKB)에 각각 동기하여 동작할 수 있다. 상기 제 1 증폭 회로(310)는 제 1 신호(ICK) 및 제 2 신호(ICKB)를 수신하고 상기 제 3 신호(QCK) 및 제 4 신호(QCKB)를 출력할 수 있다. 상기 제 1 증폭 회로(310)는 상기 제 1 신호(ICK) 및 제 2 신호(ICKB)를 차동 증폭하여 상기 제 3 신호(QCK) 및 상기 제 4 신호(QCKB)를 생성하고, 상기 제 3 신호(QCK) 및 상기 제 4 신호(QCKB)를 래치할 수 있다. 예를 들어, 상기 제 1 증폭 회로(310)는 제 1 동작 구간에서 상기 제 1 및 제 2 신호(ICK, ICKB)를 차동 증폭하여 상기 제 3 및 제 4 신호(QCK, QCKB)를 생성할 수 있다. 상기 제 1 증폭 회로(310)는 제 2 동작 구간에서 상기 제 3 및 제 4 신호(QCK, QCKB)를 래치할 수 있다. 상기 제 1 및 제 2 동작 구간은 서로 중첩되지 않을 수 있다. 상기 제 1 및 제 2 동작 구간은 상기 기준 클럭 신호(RCK)의 레벨에 따라 결정될 수 있다. 예를 들어, 상기 제 1 동작 구간은 상기 기준 클럭 신호(RCK)의 제 1 레벨 구간일 수 있고, 상기 제 1 레벨은 로직 로우 레벨일 수 있다. 상기 제 2 동작 구간은 상기 기준 클럭 신호(RCK)의 제 2 레벨 구간일 수 있고, 상기 제 2 레벨은 로직 하이 레벨일 수 있다. 상기 제 1 증폭 회로(310)는 상기 기준 클럭 신호(RCK)의 제 1 레벨 구간에서 상기 제 1 및 제 2 신호(ICK, ICKB)를 차동 증폭하여 상기 제 3 및 제 4 신호(QCK, QCKB)를 생성할 수 있고, 상기 기준 클럭 신호(RCK)의 제 2 레벨 구간에서 상기 제 3 및 제 4 신호(QCK, QCKB)를 래치할 수 있다.
상기 제 2 증폭 회로(320)는 상기 제 3 신호(QCK) 및 상기 제 4 신호(QCKB)를 수신하여 상기 제 1 신호(ICK) 및 상기 제 2 신호(ICKB)를 출력할 수 있다. 상기 제 2 증폭 회로(320)는 상기 제 3 및 제 4 신호(QCK, QCKB)를 차동 증폭하여 상기 제 1 및 제 2 신호(ICK, ICKB)를 생성하고, 상기 제 1 및 제 2 신호(ICK, ICKB)를 래치할 수 있다. 예를 들어, 상기 제 2 증폭 회로(320)는 상기 제 2 동작 구간에서 상기 제 3 및 제 4 신호(QCK, QCKB)를 차동 증폭하여 상기 제 1 및 제 2 신호(ICK, ICKB)를 생성할 수 있다. 상기 제 2 증폭 회로(320)는 상기 제 1 동작 구간에서 상기 제 1 및 제 2 신호(ICK, ICKB)를 래치할 수 있다. 상기 제 2 증폭 회로(320)는 상기 기준 클럭 신호(RCK)의 제 2 레벨 구간에서 상기 제 3 및 제 4 신호(QCK, QCKB)를 차동 증폭하여 상기 제 1 및 제 2 신호(ICK, ICKB)를 생성하고, 상기 기준 클럭 신호(RCK)의 제 1 레벨 구간에서 상기 제 1 및 제 2 신호(ICK, ICKB)를 래치할 수 있다.
상기 제 1 내지 제 4 신호(ICK, ICKB, QCK, QCKB)는 각각 도 1 및 도 2에 도시된 상기 내부 클럭 신호(INCLK)로 제공될 수 있다. 상기 제 1 신호(ICK)는 제 1 내부 클럭 신호로서 제공될 수 있다. 상기 제 2 신호(ICKB)는 상기 제 2 내부 클럭 신호로서 제공될 수 있고, 상기 제 1 내부 클럭 신호와 180도의 위상 차이를 가질 수 있다. 상기 제 3 신호(QCK)는 상기 제 3 내부 클럭 신호로서 제공될 수 있고, 상기 제 1 내부 클럭 신호와 90도의 위상 차이를 가질 수 있다. 상기 제 4 신호(QCKB)는 상기 제 4 내부 클럭 신호로서 제공될 수 있고, 상기 제 3 내부 클럭 신호와 180도의 위상 차이를 가지며, 상기 제 1 내부 클럭 신호와 270의 위상 차이를 가질 수 있다. 상기 제 1 및 제 2 증폭 회로(310, 320)는 서로 입출력 단자가 연결된 체인 구조를 형성하여 상기 기준 클럭 신호(RCK)가 입력되는 동안 상기 기준 클럭 신호(RCK)에 비해 2배 낮은 주파수 및/또는 2배 긴 주기를 갖고 토글하는 상기 제 1 내지 제 4 신호(ICK, ICKB, QCK, QCKB)를 계속하여 생성할 수 있다.
도 4는 본 발명의 실시예에 따른 증폭 회로(400)의 구성을 보여주는 도면이다. 도 4에 도시된 상기 증폭 회로(400)는 도 3에 도시된 제 1 증폭 회로(310)로 적용될 수 있다. 상기 증폭 회로(400)는 제 1 및 제 2 신호(ICK, ICKB)를 수신하여 제 3 및 제 4 신호(QCK, QCKB)를 출력할 수 있다. 상기 증폭 회로(400)는 제 1 동작 구간에서 상기 제 1 및 제 2 신호(ICK, ICKB)를 증폭하여 상기 제 3 및 제 4 신호(QCK, QCKB)를 생성할 수 있고, 제 2 동작 구간에서 상기 제 3 및 제 4 신호(QCK, QCKB)를 래치할 수 있다. 상기 증폭 회로(400)는 기준 클럭 신호(RCK)에 기초하여 상기 제 1 및 제 2 신호(ICK, ICKB)를 증폭하여 상기 제 3 및 제 4 신호(QCK, QCKB)를 생성하고, 상기 제 3 및 제 4 신호(QCK, QCKB)를 래치할 수 있다. 상기 증폭 회로(400)는 상기 기준 클럭 신호(RCK)의 제 1 레벨 구간에서 상기 제 1 및 제 2 신호(ICK, ICKB)를 증폭하여 상기 제 3 및 제 4 신호(QCK, QCKB)를 생성할 수 있고, 상기 기준 클럭 신호(RCK)의 제 2 레벨 구간에서 상기 제 3 및 제 4 신호(QCK, QCKB)를 래치할 수 있다.
도 4에서, 상기 증폭 회로(400)는 증폭 스테이지(410), 래치 스테이지(420), 저전압 공급기(430) 및 고전압 공급기(440)를 포함할 수 있다. 상기 증폭 스테이지(410)는 상기 제 1 및 제 2 신호(ICK, ICKB)를 증폭하여 상기 제 3 및 제 4 신호(QCK, QCKB)를 생성할 수 있다. 상기 래치 스테이지(420)는 상기 제 3 및 제 4 신호(QCK, QCKB)를 래치할 수 있다. 상기 증폭 스테이지(410)는 제 1 동작 구간에서 활성화되고, 상기 래치 스테이지(420)는 상기 제 2 동작 구간에서 활성화될 수 있다. 상기 증폭 스테이지(410)는 상기 제 1 동작 구간 및/또는 상기 기준 클럭 신호(RCK)의 제 1 레벨 구간에서 상기 제 1 및 제 2 신호(ICK, ICKB)를 증폭하여 상기 제 3 및 제 4 신호(QCK, QCKB)를 생성할 수 있다. 상기 래치 스테이지(420)는 상기 제 2 동작 구간 및/또는 상기 기준 클럭 신호(RCK)의 제 2 레벨 구간에서 상기 제 3 및 제 4 신호(QCK, QCKB)를 래치할 수 있다.
상기 저전압 공급기(430)는 상기 기준 클럭 신호(RCK)에 기초하여 상기 증폭 스테이지(410) 및 상기 래치 스테이지(420)로 저전압(VL)을 공급할 수 있다. 상기 저전압(VL)은 상기 증폭 회로(400)의 전원전압일 수 있다. 예를 들어, 상기 저전압(VL)은 접지전압일 수 있다. 상기 저전압 공급기(430)는 상기 제 1 동작 구간에서 상기 증폭 스테이지(410)로 상기 저전압(VL)을 공급하여 상기 증폭 스테이지(410)를 활성화시킬 수 있다. 상기 저전압 공급기(430)는 상기 제 2 동작 구간에서 상기 래치 스테이지(420)로 상기 저전압(VL)을 공급하여 상기 래치 스테이지(420)를 활성화시킬 수 있다. 상기 저전압 공급기(430)는 상기 기준 클럭 신호(RCK)에 기초하여 상기 증폭 스테이지(410) 및 상기 래치 스테이지(420) 중 하나로 상기 저전압(VL)을 공급할 수 있다. 상기 저전압 공급기(430)는 상기 기준 클럭 신호(RCK)의 제 1 레벨 구간에서 상기 증폭 스테이지(410)로 상기 저전압(VL)을 공급하고, 상기 기준 클럭 신호(RCK)의 제 2 레벨 구간에서 상기 래치 스테이지(420)로 상기 저전압(VL)을 공급할 수 있다.
상기 저전압 공급기(430)는 제 1 저전압 스위치(431) 및 제 2 저전압 스위치(432)를 포함할 수 있다. 상기 제 1 저전압 스위치(431)는 상기 기준 클럭 신호(RCK)에 기초하여 상기 증폭 스테이지(410)로 상기 저전압(VL)을 공급할 수 있다. 상기 제 1 저전압 스위치(431)는 상기 기준 클럭 신호(RCK)의 제 1 레벨 구간에서 상기 증폭 스테이지(410)로 상기 저전압(VL)을 공급할 수 있다. 상기 제 2 저전압 스위치(432)는 상기 기준 클럭 신호(RCK)에 기초하여 상기 래치 스테이지(420)로 상기 저전압(VL)을 공급할 수 있다. 상기 제 2 저전압 스위치(432)는 상기 기준 클럭 신호(RCK)의 제 2 레벨 구간에서 상기 래치 스테이지(420)로 상기 저전압(VL)을 공급할 수 있다.
상기 고전압 공급기(440)는 상기 기준 클럭 신호(RCK)에 기초하여 상기 증폭 스테이지(410) 및 상기 래치 스테이지(420)로 고전압(VH)을 공급할 수 있다. 상기 고전압(VH)은 상기 증폭 회로(400)의 전원전압일 수 있다. 예를 들어, 상기 고전압(VH)은 상기 저전압(VL)보다 높은 레벨을 가질 수 있다. 상기 고전압 공급기(440)는 상기 제 1 동작 구간에서 상기 증폭 스테이지(410)로 상기 고전압(VH)을 공급하여 상기 증폭 스테이지(410)를 활성화시킬 수 있다. 상기 고전압 공급기(440)는 상기 제 2 동작 구간에서 상기 래치 스테이지(420)로 상기 고전압(VH)을 공급하여 상기 래치 스테이지(420)를 활성화시킬 수 있다. 상기 고전압 공급기(440)는 상기 기준 클럭 신호(RCK)에 기초하여 상기 증폭 스테이지(410) 및 상기 래치 스테이지(420) 중 하나로 상기 고전압(VH)을 공급할 수 있다. 상기 고전압 공급기(440)는 상기 기준 클럭 신호(RCK)의 제 1 레벨 구간에서 상기 증폭 스테이지(410)로 상기 고전압(VH)을 공급하고, 상기 기준 클럭 신호(RCK)의 제 2 레벨 구간에서 상기 래치 스테이지(420)로 상기 고전압(VH)을 공급할 수 있다.
상기 고전압 공급기(440)는 제 1 고전압 스위치(441) 및 제 2 고전압 스위치(442)를 포함할 수 있다. 상기 제 1 고전압 스위치(441)는 상기 기준 클럭 신호(RCK)에 기초하여 상기 증폭 스테이지(410)로 상기 고전압(VH)을 공급할 수 있다. 상기 제 1 고전압 스위치(441)는 상기 기준 클럭 신호(RCK)의 제 1 레벨 구간에서 상기 증폭 스테이지(410)로 상기 고전압(VH)을 공급할 수 있다. 상기 제 2 고전압 스위치(442)는 상기 기준 클럭 신호(RCK)에 기초하여 상기 래치 스테이지(420)로 상기 고전압(VH)을 공급할 수 있다. 상기 제 2 고전압 스위치(442)는 상기 기준 클럭 신호(RCK)의 제 2 레벨 구간에서 상기 래치 스테이지(420)로 상기 고전압(VH)을 공급할 수 있다.
상기 증폭 회로(400)는 인에이블 스위치(450)를 더 포함할 수 있다. 상기 인에이블 스위치(450)는 인에이블 신호(EN)에 기초하여 상기 저전압 공급기(430)로 상기 저전압(VL)을 공급할 수 있다. 상기 인에이블 신호(EN)는 상기 증폭 회로(400)를 활성화시키기 위해 수신되고, 상기 인에이블 스위치(450)을 턴온시키기에 충분한 레벨을 갖는 바이어스 전압일 수 있다.
상기 증폭 스테이지(410)는 제 1 트랜지스터(T1), 제 2 트랜지스터(T2), 제 3 트랜지스터(T3) 및 제 4 트랜지스터(T4)를 포함할 수 있다. 상기 제 1 및 제 3 트랜지스터(T1, T3)는 P 채널 모스 트랜지스터일 수 있고, 상기 제 2 및 제 4 트랜지스터(T2, T4)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T1)의 게이트는 상기 제 1 신호(ICK)를 수신하고, 소스가 제 1 전원 노드(P1)와 연결될 수 있다. 상기 제 1 전원 노드(P1)는 상기 고전압 공급기(440)의 제 1 고전압 스위치(441)와 연결될 수 있다. 상기 제 2 트랜지스터(T2)의 게이트는 상기 제 1 신호(ICK)를 수신하고, 드레인이 상기 제 1 트랜지스터(T1)의 드레인과 연결되며, 소스가 제 2 전원 노드(P2)와 연결될 수 있다. 상기 제 2 전원 노드(P2)는 상기 저전압 공급기(430)의 제 1 저전압 스위치(431)와 연결될 수 있다. 상기 제 1 및 제 2 트랜지스터(T1, T2)의 드레인으로부터 상기 제 4 신호(QCKB)가 출력될 수 있다. 상기 제 3 트랜지스터(T3)의 게이트는 상기 제 2 신호(ICKB)를 수신하고, 소스가 상기 제 1 전원 노드(P1)와 연결될 수 있다. 상기 제 4 트랜지스터(T4)의 게이트는 상기 제 2 신호(ICKB)를 수신하고, 드레인이 상기 제 3 트랜지스터(T3)의 드레인과 연결되며, 소스가 상기 제 2 전원 노드(P2)와 연결될 수 있다. 상기 제 3 및 제 4 트랜지스터(T3, T4)의 드레인으로부터 상기 제 3 신호(OCK)가 출력될 수 있다.
상기 래치 스테이지(420)는 제 5 트랜지스터(T5), 제 6 트랜지스터(T6), 제 7 트랜지스터(T7) 및 제 8 트랜지스터(T8)를 포함할 수 있다. 상기 제 5 및 제 7 트랜지스터(T5, T7)는 P 채널 모스 트랜지스터일 수 있고, 상기 제 6 및 제 8 트랜지스터(T6, T8)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 5 트랜지스터(T5)의 게이트는 상기 제 3 및 제 4 트랜지스터(T3, T4)의 드레인과 연결되어 상기 제 3 신호(QCK)를 수신할 수 있다. 상기 제 5 트랜지스터(T5)의 소스는 상기 제 3 전원 노드(P3)와 연결될 수 있다. 상기 제 3 전원 노드(P3)는 상기 고전압 공급기(440)의 제 2 고전압 스위치(442)와 연결될 수 있다. 상기 제 6 트랜지스터(T6)의 게이트는 상기 제 3 신호(QCK)를 수신하고, 드레인이 상기 제 1 트랜지스터(T1), 상기 제 2 트랜지스터(T2) 및 상기 제 5 트랜지스터(T5)의 드레인과 공통 연결되며, 소스가 제 4 전원 노드(P4)와 연결될 수 있다. 상기 제 4 전원 노드(P4)는 상기 저전압 공급부(430)의 제 2 저전압 스위치(432)와 연결될 수 있다. 상기 제 7 트랜지스터(T7)의 게이트는 상기 제 1 및 제 2 트랜지스터(T1, T2)의 드레인과 연결되어 상기 제 4 신호(QCKB)를 수신할 수 있다. 상기 제 7 트랜지스터(T7)의 소스는 상기 제 3 전원 노드(P3)와 연결될 수 있다. 상기 제 8 트랜지스터(T8)의 게이트는 상기 제 4 신호(QCKB)를 수신하고, 드레인이 상기 제 3 트랜지스터(T3), 상기 제 4 트랜지스터(T4) 및 제 7 트랜지스터(T7)의 드레인과 공통 연결되며, 소스가 제 4 전원 노드(P4)와 연결될 수 있다.
상기 제 1 저전압 스위치(431)는 제 1 스위치 트랜지스터(S1)를 포함하고, 상기 제 2 저전압 스위치(432)는 제 2 스위치 트랜지스터(S2)를 포함할 수 있다. 상기 제 1 및 제 2 스위치 트랜지스터(S1, S2)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 스위칭 트랜지스터(S1)의 게이트는 상기 상보 기준 클럭 신호(RCKB)를 수신하고, 드레인이 상기 제 2 전원 노드(P2)와 연결되며, 소스가 공통 노드(CN1)와 연결될 수 있다. 상기 공통 노드(CN1)는 상기 인에이블 스위치(450)를 통해 상기 저전압(VL) 단자와 연결될 수 있다. 상기 제 2 스위칭 트랜지스터(S2)의 게이트는 상기 기준 클럭 신호(RCK)를 수신하고, 드레인이 상기 제 4 전원 노드(P4)와 연결되며, 소스가 상기 공통 노드(CN1)와 연결될 수 있다.
상기 제 1 고전압 스위치(441)는 제 3 스위치 트랜지스터(S3)를 포함하고, 상기 제 2 고전압 스위치(442)는 제 4 스위치 트랜지스터(S4)를 포함할 수 있다. 상기 제 3 및 제 4 스위치 트랜지스터(S3, S4)는 P 채널 모스 트랜지스터일 수 있다. 상기 제 3 스위치 트랜지스터(S3)의 게이트는 상기 기준 클럭 신호(RCK)를 수신하고, 소스가 상기 고전압(VH) 단자와 연결되며, 드레인이 상기 제 1 전원 노드(P1)와 연결될 수 있다. 상기 제 4 스위치 트랜지스터(S4)의 게이트는 상기 상보 기준 클럭 신호(RCKB)를 수신하고, 소스가 상기 고전압(VH) 단자와 연결되며, 드레인이 상기 제 3 전원 노드(P3)와 연결될 수 있다.
상기 제 1 동작 구간에서, 상기 제 1 고전압 스위치(441) 및 제 1 저전압 스위치(431)가 상기 기준 클럭 신호(RCK) 및 상기 상보 기준 클럭 신호(RCKB)에 기초하여 턴온될 수 있고, 상기 증폭 스테이지(410)는 상기 제 1 전원 노드(P1)를 통해 상기 고전압(VH)을 공급받고, 상기 제 3 전원 노드(P3)를 통해 상기 저전압(VL)을 공급받을 수 있다. 따라서, 상기 증폭 스테이지(410)가 상기 제 1 및 제 2 신호(ICK, ICKB)를 차동 증폭하여 상기 제 3 및 제 4 신호(QCK, QCKB)를 생성할 수 있다. 이 때, 상기 제 2 고전압 스위치(442) 및 상기 제 2 저전압 스위치(432)는 턴오프되므로 상기 래치 스테이지(420)로 상기 고전압(VH) 및 상기 저전압(VL)이 공급되지 않을 수 있다. 즉, 상기 제 3 및 제 4 전원 노드(P3, P4)는 플로팅될 수 있다. 따라서, 상기 제 1 및 제 2 신호(ICK, ICKB)에 기초하여 상기 제 3 및 제 4 신호(QCK, QCKB)의 전압 레벨이 변화하더라도 상기 래치 스테이지(420)는 어떠한 전류도 소모하지 않을 수 있다. 상기 제 2 동작 구간에서, 상기 제 2 고전압 스위치(442) 및 상기 제 2 저전압 스위치(432)가 상기 상보 기준 클럭 신호(RCKB) 및 상기 기준 클럭 신호(RCK)에 기초하여 턴온될 수 있고, 상기 래치 스테이지(420)는 상기 제 3 전원 노드(P3)를 통해 상기 고전압(VH)을 공급받고, 상기 제 4 전원 노드(P4)를 통해 상기 저전압(VL)을 공급받을 수 있다. 따라서, 상기 래치 스테이지(420)가 상기 제 3 및 제 4 신호(QCK, QCKB)를 래치하여 상기 제 3 및 제 4 신호(QCK, QCKB)의 레벨을 유지시킬 수 있다. 이 때, 상기 제 1 고전압 스위치(441) 및 상기 제 1 저전압 스위치(431)는 턴오프되므로 상기 증폭 스테이지(410)로 상기 고전압(VH) 및 상기 저전압(VL)이 공급되지 않을 수 있다. 즉, 상기 제 1 및 제 2 전원 노드(P1, P2)는 플로팅될 수 있다. 따라서, 상기 증폭 스테이지(410)는 어떠한 전류도 소모하지 않을 수 있다.
도 5는 본 발명의 실시예에 따른 주파수 분주 회로(500)의 구성을 보여주는 도면이다. 도 5에서, 상기 주파수 분주 회로(500)는 제 1 증폭 회로(500-1) 및 제 2 증폭 회로(500-2)를 포함할 수 있다. 상기 제 1 증폭 회로(500-1) 및 제 2 증폭 회로(500-2)는 도 4에 도시된 증폭 회로(400)와 실질적으로 동일할 수 있고, 중복되는 설명은 서술되지 않을 수 있다. 상기 제 1 증폭 회로(500-1)는 제 1 증폭 스테이지(510-1) 및 제 1 래치 스테이지(520-1)를 포함할 수 있다. 상기 제 1 증폭 스테이지(510-1)는 제 1 내지 제 4 트랜지스터(T1, T2, T3, T4)를 포함하고, 상기 제 1 및 제 2 신호(ICK, ICKB)를 차동 증폭하여 상기 제 3 및 제 4 신호(QCK, QCKB)를 생성할 수 있다. 상기 제 1 래치 스테이지(520-1)는 제 5 내지 제 8 트랜지스터(T5, T6, T7, T8)를 포함하고, 상기 제 3 및 제 4 신호(QCK, QCKB)를 래치할 수 있다. 상기 제 2 증폭 회로(500-2)는 입력 신호, 출력 신호 및 기준 클럭 신호의 연결관계에서 차이가 있을 뿐, 상기 제 1 증폭 회로(500-1)와 유사한 구성을 가질 수 있다. 상기 제 2 증폭 회로(500-2)는 제 2 증폭 스테이지(510-2) 및 제 2 래치 스테이지(520-2)를 포함할 수 있다. 상기 제 2 증폭 스테이지(510-2)는 상기 제 3 및 제 4 신호(QCK, QCKB)를 수신하여 상기 제 1 및 제 2 신호(ICK, ICKB)를 출력할 수 있다.
상기 제 2 증폭 스테이지(510-2)는 제 1 트랜지스터(T11), 제 2 트랜지스터(T12), 제 3 트랜지스터(T13) 및 제 4 트랜지스터(T14)를 포함할 수 있다. 상기 제 1 및 제 3 트랜지스터(T11, T13)는 P 채널 모스 트랜지스터일 수 있고, 상기 제 2 및 제 4 트랜지스터(T12, T14)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T11)의 게이트는 상기 제 4 신호(QCKB)를 수신하고, 소스가 제 5 전원 노드(P5)와 연결될 수 있다. 상기 제 2 트랜지스터(T12)의 게이트는 상기 제 4 신호(QCKB)를 수신하고, 드레인이 상기 제 1 트랜지스터(T11)의 드레인과 연결되며, 소스가 제 6 전원 노드(P6)와 연결될 수 있다. 상기 제 1 및 제 2 트랜지스터(T11, T12)의 드레인으로부터 상기 제 2 신호(ICKB)가 출력될 수 있다. 상기 제 3 트랜지스터(T13)의 게이트는 상기 제 3 신호(QCK)를 수신하고, 소스가 상기 제 5 전원 노드(P5)와 연결될 수 있다. 상기 제 4 트랜지스터(T14)의 게이트는 상기 제 3 신호(QCK)를 수신하고, 드레인이 상기 제 3 트랜지스터(T13)의 드레인과 연결되며, 소스가 상기 제 6 전원 노드(P6)와 연결될 수 있다. 상기 제 3 및 제 4 트랜지스터(T13, T14)의 드레인으로부터 상기 제 1 신호(ICK)가 출력될 수 있다.
상기 래치 스테이지(520-2)는 제 5 트랜지스터(T15), 제 6 트랜지스터(T16), 제 7 트랜지스터(T17) 및 제 8 트랜지스터(T18)를 포함할 수 있다. 상기 제 5 및 제 7 트랜지스터(T15, T17)는 P 채널 모스 트랜지스터일 수 있고, 상기 제 6 및 제 8 트랜지스터(T16, T18)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 5 트랜지스터(T15)의 게이트는 상기 제 3 및 제 4 트랜지스터(T13, T14)의 드레인과 연결되어 상기 제 1 신호(ICK)를 수신할 수 있다. 상기 제 5 트랜지스터(T15)의 소스는 제 7 전원 노드(P7)와 연결될 수 있다. 상기 제 6 트랜지스터(T16)의 게이트는 상기 제 1 신호(ICK)를 수신하고, 드레인이 상기 제 1 트랜지스터(T11), 상기 제 2 트랜지스터(T12) 및 상기 제 5 트랜지스터(T15)의 드레인과 공통 연결되며, 소스가 제 8 전원 노드(P8)와 연결될 수 있다. 상기 제 7 트랜지스터(T17)의 게이트는 상기 제 1 및 제 2 트랜지스터(T11, T12)의 드레인과 연결되어 상기 제 2 신호(ICKB)를 수신할 수 있다. 상기 제 7 트랜지스터(T17)의 소스는 상기 제 7 전원 노드(P7)와 연결될 수 있다. 상기 제 8 트랜지스터(T18)의 게이트는 상기 제 2 신호(ICKB)를 수신하고, 드레인이 상기 제 3 트랜지스터(T13), 상기 제 4 트랜지스터(T14) 및 제 7 트랜지스터(T17)의 드레인과 공통 연결되며, 소스가 제 8 전원 노드(P8)와 연결될 수 있다.
상기 주파수 분주 회로(500)는 저전압 공급 회로(530-1, 530-2) 및 고전압 공급 회로(540-1, 540-2)를 포함할 수 있다. 상기 저전압 공급 회로(530-1, 530-2)는 제 1 동작 구간에서 상기 제 1 증폭 스테이지(510-1) 및 상기 제 2 래치 스테이지(520-2)로 상기 저전압(VL)을 공급할 수 있다. 상기 저전압 공급 회로(530-1, 530-2)는 제 2 동작 구간에서 상기 제 1 래치 스테이지(520-1) 및 상기 제 2 증폭 스테이지(510-2)로 상기 저전압(VL)을 공급할 수 있다. 상기 고전압 공급 회로(540-1, 540-2)는 상기 제 1 동작 구간에서 상기 제 1 증폭 스테이지(510-1) 및 상기 제 2 래치 스테이지(520-2)로 상기 고전압(VH)을 공급할 수 있다. 상기 고전압 공급 회로(540-1, 540-2)는 상기 제 2 동작 구간에서 상기 제 1 래치 스테이지(520-1) 및 상기 제 2 증폭 스테이지(510-2)로 상기 고전압(VH)을 공급할 수 있다.
상기 저전압 공급 회로(530-1, 530-2)는 제 1 저전압 공급기(530-1) 및 제 2 저전압 공급기(530-2)를 포함할 수 있다. 상기 제 1 저전압 공급기(530-1)는 상기 기준 클럭 신호(RCK)에 기초하여 상기 제 1 증폭 스테이지(510-1) 및 제 1 래치 스테이지(520-1) 중 하나로 상기 저전압(VL)을 공급할 수 있다. 상기 제 1 저전압 공급기(530-1)는 제 1 저전압 스위치(531-1) 및 제 2 저전압 스위치(532-1)를 포함할 수 있다. 상기 제 1 저전압 스위치(531-1)는 상기 기준 클럭 신호(RCK)의 제 2 레벨 구간에서 상기 제 2 전원 노드(P2)로 상기 저전압(VL)을 공급할 수 있다. 상기 제 2 저전압 스위치(532-1)는 상기 기준 클럭 신호(RCK)의 제 1 레벨 구간에서 상기 제 4 전원 노드(P4)로 상기 저전압(VL)을 공급할 수 있다. 상기 제 1 저전압 공급기(530-1)는 상기 제 1 증폭 회로(500-1)의 구성요소일 수 있다. 상기 제 2 저전압 공급기(530-2)는 상기 기준 클럭 신호(RCK)에 기초하여 상기 제 2 증폭 스테이지(510-2) 및 상기 제 2 래치 스테이지(520-2) 중 하나로 상기 저전압(VL)을 공급할 수 있다. 상기 제 2 저전압 공급기(530-2)는 제 3 저전압 스위치(531-2) 및 제 4 저전압 스위치(532-2)를 포함할 수 있다. 상기 제 3 저전압 스위치(531-2)는 상기 기준 클럭 신호(RCK)의 제 2 레벨 구간에서 상기 제 6 전원 노드(P6)로 상기 저전압(VL)을 공급할 수 있다. 상기 제 4 저전압 스위치(532-2)는 상기 기준 클럭 신호(RCK)의 제 1 레벨 구간에서 상기 제 8 전원 노드(P8)로 상기 저전압을 공급할 수 있다. 상기 제 2 저전압 공급기(530-2)는 상기 제 2 증폭 회로(530-2)의 구성요소일 수 있다.
상기 고전압 공급 회로(540-1, 540-2)는 제 1 고전압 공급기(540-1) 및 제 2 고전압 공급기(540-2)를 포함할 수 있다. 상기 제 1 고전압 공급기(540-1)는 상기 기준 클럭 신호(RCK)에 기초하여 상기 제 1 증폭 스테이지(510-1) 및 제 1 래치 스테이지(520-1) 중 하나로 상기 고전압(VH)을 공급할 수 있다. 상기 제 1 고전압 공급기(540-1)는 제 1 고전압 스위치(541-1) 및 제 2 고전압 스위치(542-1)를 포함할 수 있다. 상기 제 1 고전압 스위치(541-1)는 상기 기준 클럭 신호(RCK)의 제 1 레벨 구간에서 상기 제 1 전원 노드(P1)로 상기 고전압(VH)을 공급할 수 있다. 상기 제 2 고전압 스위치(542-1)는 상기 기준 클럭 신호(RCK)의 제 2 레벨 구간에서 상기 제 3 전원 노드(P3)로 상기 고전압(VH)을 공급할 수 있다. 상기 제 1 고전압 공급기(540-1)는 상기 제 1 증폭 회로(500-1)의 구성요소일 수 있다. 상기 제 2 고전압 공급기(540-2)는 상기 기준 클럭 신호(RCK)에 기초하여 상기 제 2 증폭 스테이지(510-2) 및 상기 제 2 래치 스테이지(520-2) 중 하나로 상기 고전압(VH)을 공급할 수 있다. 상기 제 2 고전압 공급기(540-2)는 제 3 고전압 스위치(541-2) 및 제 4 고전압 스위치(542-2)를 포함할 수 있다. 상기 제 3 고전압 스위치(541-2)는 상기 기준 클럭 신호(RCK)의 제 2 레벨 구간에서 상기 제 5 전원 노드(P5)로 상기 고전압(VH)을 공급할 수 있다. 상기 제 4 고전압 스위치(542-2)는 상기 기준 클럭 신호(RCK)의 제 1 레벨 구간에서 상기 제 7 전원 노드(P7)로 상기 고전압(VH)을 공급할 수 있다. 상기 제 2 고전압 공급기(540-2)는 상기 제 2 증폭 회로(500-2)의 구성요소일 수 있다.
도 6은 본 발명의 실시예에 따른 주파수 분주 회로(500)의 동작을 보여주는 타이밍도이다. 도 5 및 도 6을 참조하여 본 발명의 실시예에 따른 주파수 분주 회로(500)의 동작을 설명하면 다음과 같다. 예를 들어, 상기 제 1 신호 및 제 3 신호(ICK, QCK)의 초기 상태는 로우 레벨일 수 있고, 상기 제 2 및 제 4 신호(ICKB, QCKB)의 초기 상태는 하이 레벨일 수 있다. 상기 기준 클럭 신호(RCK)가 하이 레벨이 되면(A), 상기 상보 기준 클럭 신호(RCKB)는 로우 레벨이 될 수 있다. 상기 기준 클럭 신호(RCK)가 하이 레벨일 때(A), 상기 제 2 저전압 스위치(532-1) 및 제 2 고전압 스위치(542-1)가 턴온되고, 상기 제 1 래치 스테이지(520-1)로 상기 고전압(VH) 및 상기 저전압(VL)이 공급될 수 있다. 또한, 상기 제 3 저전압 스위치(531-2) 및 상기 제 3 고전압 스위치(541-2)는 턴온되고, 상기 제 2 증폭 스테이지(510-2)로 상기 고전압(VH) 및 상기 저전압(VL)이 공급될 수 있다. 상기 제 1 래치 스테이지(520-1)의 제 5 트랜지스터(T5) 및 제 8 트랜지스터(T8)는 턴온되고, 상기 제 1 래치 스테이지(520-1)는 상기 제 3 신호(QCK)를 로우 레벨로 유지시키고, 상기 제 4 신호(QCKB)를 하이 레벨로 유지시킬 수 있다. 상기 제 2 증폭 스테이지(510-2)는 로우 레벨을 갖는 제 3 신호(QCK) 및 하이 레벨을 갖는 제 4 신호(QCKB)를 수신하므로, 상기 제 2 트랜지스터(T12) 및 상기 제 3 트랜지스터(T13)가 턴온될 수 있고, 로우 레벨을 갖는 제 2 신호(ICKB) 및 하이 레벨을 갖는 제 1 신호(ICK)가 생성될 수 있다. 이 때, 상기 제 1 저전압 스위치(531-1), 상기 제 1 고전압 스위치(541-1), 상기 제 4 저전압 스위치(532-2) 및 상기 제 4 고전압 스위치(542-2)는 턴오프될 수 있고, 상기 제 1 증폭 스테이지(510-1) 및 상기 제 2 래치 스테이지(520-2)는 상기 고전압(VH) 및 상기 저전압(VL)을 공급받지 않을 수 있다. 따라서, 상기 제 1 증폭 스테이지(510-1) 및 상기 제 2 래치 스테이지(520-2)에서는 별도의 전류 소모가 발생되지 않고, 상기 제 1 증폭 스테이지(510-1) 및 상기 제 2 래치 스테이지(520-2)에 의해 상기 제 1 내지 제 4 신호(ICK, ICKB, QCK, QCKB)의 전압 레벨이 변화되지 않을 수 있다.
상기 기준 클럭 신호(RCK)가 로우 레벨이 되면(B), 상기 상보 기준 클럭 신호(RCKB)는 하이 레벨이 될 수 있다. 상기 기준 클럭 신호(RCK)가 로우 레벨일 때(B), 상기 제 1 저전압 스위치(531-1) 및 제 1 고전압 스위치(541-1)가 턴온되고, 상기 제 1 증폭 스테이지(510-1)로 상기 고전압(VH) 및 상기 저전압(VL)이 공급될 수 있다. 또한, 상기 제 4 저전압 스위치(532-2) 및 상기 제 4 고전압 스위치(542-2)는 턴온되고, 상기 제 2 래치 스테이지(520-2)로 상기 고전압(VH) 및 상기 저전압(VL)이 공급될 수 있다. 상기 제 1 증폭 스테이지(510-1)는 하이 레벨을 갖는 제 1 신호(ICK) 및 로우 레벨을 갖는 제 2 신호(ICKB)를 수신하므로, 상기 제 2 트랜지스터(T2) 및 상기 제 3 트랜지스터(T3)가 턴온되고, 로우 레벨을 갖는 제 4 신호(QCKB) 및 하이 레벨을 갖는 제 3 신호(QCK)가 생성될 수 있다. 상기 제 2 래치 스테이지(520-2)의 제 6 트랜지스터(T16) 및 제 7 트랜지스터(T17)는 턴온되고, 상기 제 2 래치 스테이지(520-2)는 상기 제 1 신호(ICK)를 하이 레벨로 유지시키고, 상기 제 2 신호(ICKB)를 로우 레벨로 유지시킬 수 있다. 이 때, 상기 제 2 저전압 스위치(532-1), 상기 제 2 고전압 스위치(542-1), 상기 제 3 저전압 스위치(531-2) 및 상기 제 3 고전압 스위치(541-2)는 턴오프될 수 있고, 상기 제 1 래치 스테이지(520-1) 및 상기 제 2 증폭 스테이지(510-2)는 상기 고전압(VH) 및 상기 저전압(VL)을 공급받지 않을 수 있다. 따라서, 상기 제 1 래치 스테이지(520-1) 및 상기 제 2 증폭 스테이지(510-2)에서는 별도의 전류 소모가 발생되지 않고, 상기 제 1 래치 스테이지(520-1) 및 상기 제 2 증폭 스테이지(510-2)에 의해 상기 제 1 내지 제 4 신호(ICK, ICKB, QCK, QCKB)의 전압 레벨이 변화되지 않을 수 있다.
상기 기준 클럭 신호(RCK)가 다시 하이 레벨이 되었을 때(C), 상기 상보 기준 클럭 신호(RCKB)는 로우 레벨이 될 수 있다. 상기 기준 클럭 신호(RCK)가 하이 레벨일 때(C), 상기 제 2 저전압 스위치(532-1) 및 제 2 고전압 스위치(542-1)가 턴온되고, 상기 제 1 래치 스테이지(520-1)로 상기 고전압(VH) 및 상기 저전압(VL)이 공급될 수 있다. 또한, 상기 제 3 저전압 스위치(531-2) 및 상기 제 3 고전압 스위치(541-2)는 턴온되고, 상기 제 2 증폭 스테이지(510-2)로 상기 고전압(VH) 및 상기 저전압(VL)이 공급될 수 있다. 상기 제 1 래치 스테이지(520-1)의 제 6 트랜지스터(T6) 및 제 7 트랜지스터(T7)는 턴온되고, 상기 제 1 래치 스테이지(520-1)는 상기 제 3 신호(QCK)를 하이 레벨로 유지시키고, 상기 제 4 신호(QCKB)를 로우 레벨로 유지시킬 수 있다. 상기 제 2 증폭 스테이지(510-2)는 하이 레벨을 갖는 제 3 신호(QCK) 및 로우 레벨을 갖는 제 4 신호(QCKB)를 수신하므로, 상기 제 1 트랜지스터(T11) 및 상기 제 4 트랜지스터(T14)가 턴온될 수 있고, 하이 레벨을 갖는 제 2 신호(ICKB) 및 로우 레벨을 갖는 제 1 신호(ICK)가 생성될 수 있다. 이 때, 상기 제 1 저전압 스위치(531-1), 상기 제 1 고전압 스위치(541-1), 상기 제 4 저전압 스위치(532-2) 및 상기 제 4 고전압 스위치(542-2)는 턴오프될 수 있고, 상기 제 1 증폭 스테이지(510-1) 및 상기 제 2 래치 스테이지(520-2)는 상기 고전압(VH) 및 상기 저전압(VL)을 공급받지 않을 수 있다.
상기 기준 클럭 신호(RCK)가 다시 로우 레벨이 되었을 때(D), 상기 상보 기준 클럭 신호(RCKB)는 하이 레벨이 될 수 있다. 상기 기준 클럭 신호(RCK)가 로우 레벨일 때(D), 상기 제 1 저전압 스위치(531-1) 및 제 1 고전압 스위치(541-1)가 턴온되고, 상기 제 1 증폭 스테이지(510-1)로 상기 고전압(VH) 및 상기 저전압(VL)이 공급될 수 있다. 또한, 상기 제 4 저전압 스위치(532-2) 및 상기 제 4 고전압 스위치(542-2)는 턴온되고, 상기 제 2 래치 스테이지(520-2)로 상기 고전압(VH) 및 상기 저전압(VL)이 공급될 수 있다. 상기 제 1 증폭 스테이지(510-1)는 로우 레벨을 갖는 제 1 신호(ICK) 및 하이 레벨을 갖는 제 2 신호(CKB)를 수신하므로, 상기 제 1 트랜지스터(T1) 및 상기 제 4 트랜지스터(T4)가 턴온되고, 하이 레벨을 갖는 제 4 신호(QCKB) 및 로우 레벨을 갖는 제 3 신호(QCK)가 생성될 수 있다. 상기 제 2 래치 스테이지(520-2)의 제 5 트랜지스터(T15) 및 상기 제 8 트랜지스터(T18)가 턴온되고 상기 제 2 래치 스테이지(520-2)는 상기 제 1 신호(ICK)를 로우 레벨로 유지시키고, 상기 제 2 신호(ICKB)를 하이 레벨로 유지시킬 수 있다. 이 때, 상기 제 2 저전압 스위치(532-1), 상기 제 2 고전압 스위치(542-1), 상기 제 3 저전압 스위치(531-2) 및 상기 제 3 고전압 스위치(541-2)는 턴오프될 수 있고, 상기 제 1 래치 스테이지(520-1) 및 상기 제 2 증폭 스테이지(510-2)는 상기 고전압(VH) 및 상기 저전압(VL)을 공급받지 않을 수 있다. 위와 같이, 상기 기준 클럭 신호(RCK)의 제 1 레벨 및 제 2 레벨 구간이 반복되면서, 서로 90도의 위상 차이를 가지며 상기 기준 클럭 신호(RCK)보다 2배 낮은 주파수를 갖는 상기 제 1 내지 제 4 신호(ICK, ICKB, QCK, QCKB)가 생성될 수 있다.
도 7은 본 발명의 실시예에 따른 증폭 회로(700)의 구성을 보여주는 도면이다. 도 7에 도시된 상기 증폭 회로(700)는 도 3에 도시된 제 1 증폭 회로(310)로 적용될 수 있다. 상기 증폭 회로(700)는 제 1 및 제 2 신호(ICK, ICKB)를 수신하여 제 3 및 제 4 신호(QCK, QCKB)를 출력할 수 있다. 상기 증폭 회로(700)는 제 1 동작 구간에서 상기 제 1 및 제 2 신호(ICK, ICKB)를 증폭하여 상기 제 3 및 제 4 신호(QCK, QCKB)를 생성할 수 있고, 제 2 동작 구간에서 상기 제 3 및 제 4 신호(QCK, QCKB)를 래치할 수 있다. 상기 증폭 회로(700)는 기준 클럭 신호(RCK)에 기초하여 상기 제 1 및 제 2 신호(ICK, ICKB)를 증폭하여 상기 제 3 및 제 4 신호(QCK, QCKB)를 생성하고, 상기 제 3 및 제 4 신호(QCK, QCKB)를 래치할 수 있다. 상기 증폭 회로(700)는 상기 기준 클럭 신호(RCK)의 제 1 레벨 구간에서 상기 제 1 및 제 2 신호(ICK, ICKB)를 증폭하여 상기 제 3 및 제 4 신호(QCK, QCKB)를 생성할 수 있고, 상기 기준 클럭 신호(RCK)의 제 2 레벨 구간에서 상기 제 3 및 제 4 신호(QCK, QCKB)를 래치할 수 있다. 또한, 상기 증폭 회로(700)는 상기 제 3 및 제 4 신호(QCK, QCKB)가 로우 레벨을 가질 때 상기 제 3 및 제 4 신호(QCK, QCKB)에 대한 엠파시스 동작을 수행할 수 있다.
도 7에서, 상기 증폭 회로(700)는 증폭 스테이지(710), 래치 스테이지(720), 저전압 공급기(730) 및 고전압 공급기(740)를 포함할 수 있다. 상기 증폭 스테이지(710)는 상기 제 1 및 제 2 신호(ICK, ICKB)를 증폭하여 상기 제 3 및 제 4 신호(QCK, QCKB)를 생성할 수 있다. 상기 래치 스테이지(720)는 상기 제 3 및 제 4 신호(QCK, QCKB)를 래치할 수 있다. 상기 증폭 스테이지(710)는 상기 제 1 동작 구간 및/또는 상기 기준 클럭 신호(RCK)의 제 1 레벨 구간에서 상기 제 1 및 제 2 신호(ICK, ICKB)를 증폭하여 상기 제 3 및 제 4 신호(QCK, QCKB)를 생성할 수 있다. 상기 래치 스테이지(720)는 상기 제 2 동작 구간 및/또는 상기 기준 클럭 신호(RCK)의 제 2 레벨 구간에서 상기 제 3 및 제 4 신호(QCK, QCKB)를 래치할 수 있다.
상기 저전압 공급기(730)는 상기 기준 클럭 신호(RCK)에 기초하여 상기 증폭 스테이지(710) 및 상기 래치 스테이지(720)로 저전압(VL)을 공급할 수 있다. 상기 저전압 공급기(730)는 상기 기준 클럭 신호(RCK)에 기초하여 상기 증폭 스테이지(710) 및 상기 래치 스테이지(720) 중 하나로 상기 저전압(VL)을 공급할 수 있다. 상기 저전압 공급기(730)는 상기 기준 클럭 신호(RCK)의 제 1 레벨 구간에서 상기 증폭 스테이지(710)로 상기 저전압(VL)을 공급하고, 상기 기준 클럭 신호(RCK)의 제 2 레벨 구간에서 상기 래치 스테이지(720)로 상기 저전압(VL)을 공급할 수 있다.
상기 저전압 공급기(730)는 제 1 저전압 스위치(731) 및 제 2 저전압 스위치(732)를 포함할 수 있다. 상기 제 1 저전압 스위치(731)는 상기 기준 클럭 신호(RCK)에 기초하여 상기 증폭 스테이지(710)로 상기 저전압(VL)을 공급할 수 있다. 상기 제 1 저전압 스위치(731)는 상기 기준 클럭 신호(RCK)의 제 1 레벨 구간에서 상기 증폭 스테이지(710)로 상기 저전압(VL)을 공급할 수 있다. 상기 제 2 저전압 스위치(732)는 상기 기준 클럭 신호(RCK)에 기초하여 상기 래치 스테이지(720)로 상기 저전압(VL)을 공급할 수 있다. 상기 제 2 저전압 스위치(732)는 상기 기준 클럭 신호(RCK)의 제 2 레벨 구간에서 상기 래치 스테이지(720)로 상기 저전압(VL)을 공급할 수 있다.
상기 고전압 공급기(740)는 상기 기준 클럭 신호(RCK)에 기초하여 상기 증폭 스테이지(710) 및 상기 래치 스테이지(720)로 고전압(VH)을 공급할 수 있다. 상기 고전압 공급기(740)는 상기 기준 클럭 신호(RCK)에 기초하여 상기 증폭 스테이지(710) 및 상기 래치 스테이지(720) 중 하나로 상기 고전압(VH)을 공급할 수 있다. 상기 고전압 공급기(740)는 상기 기준 클럭 신호(RCK)의 제 1 레벨 구간에서 상기 증폭 스테이지(710)로 상기 고전압(VH)을 공급하고, 상기 기준 클럭 신호(RCK)의 제 2 레벨 구간에서 상기 래치 스테이지(720)로 상기 고전압(VH)을 공급할 수 있다. 상기 고전압 공급기(740)는 고속 동작 신호(HSB)에 기초하여 상기 기준 클럭 신호(RCK)에 무관하게 상기 증폭 스테이지(710)로 상기 고전압(VH)을 공급할 수 있다. 상기 고전압 공급기(740)는 고속 동작 신호(HSB)가 인에이블되었을 때 상기 기준 클럭 신호(RCK)에 무관하게 상기 증폭 스테이지(710)로 상기 고전압(VH)을 공급할 수 있다. 상기 고속 동작 신호(HSB)는 상기 증폭 회로(710)를 포함할 수 있는 반도체 장치의 동작 속도에 기초하여 인에이블될 수 있다. 상기 고속 동작 신호(HSB)는 고속 동작 모드에서 인에이블될 수 있다. 예를 들어, 상기 반도체 장치는 고주파수로 동작할 때 상기 고속 동작 신호(HSB)는 인에이블될 수 있고, 상기 반도체 장치가 상기 고주파수보다 낮은 저주파수로 동작할 때 상기 고속 동작 신호(HSB)는 디스에이블될 수 있다. 상기 고전압 공급기(740)는 상기 고속 동작 신호(HSB)가 인에이블되었을 때 상기 기준 클럭 신호(RCK)에 무관하게 상기 고전압(VH)을 상기 증폭 스테이지(710)로 공급하고, 상기 증폭 스테이지(710)는 로우 레벨을 갖는 제 3 및 제 4 신호(QCK, QCKB)에 대해 엠파시스 동작을 수행할 수 있다.
상기 고전압 공급기(740)는 제 1 고전압 스위치(741), 제 2 고전압 스위치(742) 및 제 3 고전압 스위치(743)를 포함할 수 있다. 상기 제 1 고전압 스위치(731)는 상기 기준 클럭 신호(RCK)에 기초하여 상기 증폭 스테이지(710)로 상기 고전압(VH)을 공급할 수 있다. 상기 제 1 고전압 스위치(741)는 상기 기준 클럭 신호(RCK)의 제 1 레벨 구간에서 상기 증폭 스테이지(710)로 상기 고전압(VH)을 공급할 수 있다. 상기 제 2 고전압 스위치(742)는 상기 기준 클럭 신호(RCK)에 기초하여 상기 래치 스테이지(720)로 상기 고전압(VH)을 공급할 수 있다. 상기 제 2 고전압 스위치(742)는 상기 기준 클럭 신호(RCK)의 제 2 레벨 구간에서 상기 래치 스테이지(720)로 상기 고전압(VH)을 공급할 수 있다. 상기 제 3 고전압 스위치(743)는 상기 고속 동작 신호(HSB)에 기초하여 상기 증폭 스테이지(710)로 상기 고전압(VH)을 공급할 수 있다. 상기 제 3 고전압 스위치(743)는 상기 고속 동작 신호(HSB)가 인에이블되었을 때 상기 증폭 스테이지(710)로 상기 고전압(VH)을 공급할 수 있다.
상기 증폭 회로(700)는 인에이블 스위치(750)를 더 포함할 수 있다. 상기 인에이블 스위치(750)는 인에이블 신호(EN)에 기초하여 상기 저전압 공급기(730)로 상기 저전압(VL)을 공급할 수 있다. 상기 인에이블 신호(EN)는 상기 증폭 회로(700)를 활성화시키기 위해 수신되고, 상기 인에이블 스위치(750)를 턴온시키기에 충분한 레벨을 갖는 바이어스 전압일 수 있다.
상기 증폭 스테이지(710)는 제 1 트랜지스터(T21), 제 2 트랜지스터(T22), 제 3 트랜지스터(T23) 및 제 4 트랜지스터(T24)를 포함할 수 있다. 상기 제 1 및 제 3 트랜지스터(T21, T23)는 P 채널 모스 트랜지스터일 수 있고, 상기 제 2 및 제 4 트랜지스터(T22, T24)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T21)의 게이트는 상기 제 1 신호(ICK)를 수신하고, 소스가 제 1 전원 노드(P21)와 연결될 수 있다. 상기 제 1 전원 노드(P21)는 상기 고전압 공급기(740)의 제 1 고전압 스위치(741) 및 제 3 고전압 스위치(743)와 연결될 수 있다. 상기 제 2 트랜지스터(T22)의 게이트는 상기 제 1 신호(ICK)를 수신하고, 드레인이 상기 제 1 트랜지스터(T21)의 드레인과 연결되며, 소스가 제 2 전원 노드(P22)와 연결될 수 있다. 상기 제 2 전원 노드(P22)는 상기 저전압 공급기(730)의 제 1 저전압 스위치(731)와 연결될 수 있다. 상기 제 1 및 제 2 트랜지스터(T21, T22)의 드레인으로부터 상기 제 4 신호(QCKB)가 출력될 수 있다. 상기 제 3 트랜지스터(T23)의 게이트는 상기 제 2 신호(ICKB)를 수신하고, 소스가 상기 제 1 전원 노드(P21)와 연결될 수 있다. 상기 제 4 트랜지스터(P24)의 게이트는 상기 제 2 신호(ICKB)를 수신하고, 드레인이 상기 제 3 트랜지스터(T23)의 드레인과 연결되며, 소스가 상기 제 2 전원 노드(P22)와 연결될 수 있다. 상기 제 3 및 제 4 트랜지스터(T23, T24)의 드레인으로부터 상기 제 3 신호(QCK)가 출력될 수 있다.
상기 래치 스테이지(720)는 제 5 트랜지스터(T25), 제 6 트랜지스터(T26), 제 7 트랜지스터(T27) 및 제 8 트랜지스터(T28)를 포함할 수 있다. 상기 제 5 및 제 7 트랜지스터(T25, T27)는 P 채널 모스 트랜지스터일 수 있고, 상기 제 6 및 제 8 트랜지스터(T26, T28)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 5 트랜지스터(T25)의 게이트는 상기 제 3 및 제 4 트랜지스터(T23, T24)의 드레인과 연결되어 상기 제 3 신호(QCK)를 수신할 수 있다. 상기 제 5 트랜지스터(T25)의 소스는 상기 제 3 전원 노드(P23)와 연결될 수 있다. 상기 제 3 전원 노드(P23)는 상기 고전압 공급기(740)의 제 2 고전압 스위치(742)와 연결될 수 있다. 상기 제 6 트랜지스터(T26)의 게이트는 상기 제 3 신호(QCK)를 수신하고, 드레인이 상기 제 1 트랜지스터(T21), 상기 제 2 트랜지스터(T22) 및 상기 제 5 트랜지스터(T2%)의 드레인과 공통 연결되며, 소스가 제 4 전원 노드(P24)와 연결될 수 있다. 상기 제 4 전원 노드(P24)는 상기 저전압 공급부(730)의 제 2 저전압 스위치(732)와 연결될 수 있다. 상기 제 7 트랜지스터(T27)의 게이트는 상기 제 1 및 제 2 트랜지스터(T21, T22)의 드레인과 연결되어 상기 제 4 신호(QCKB)를 수신할 수 있다. 상기 제 7 트랜지스터(T27)의 소스는 상기 제 3 전원 노드(P23)와 연결될 수 있다. 상기 제 8 트랜지스터(T28)의 게이트는 상기 제 4 신호(QCKB)를 수신하고, 드레인이 상기 제 3 트랜지스터(T23), 상기 제 4 트랜지스터(T24) 및 제 7 트랜지스터(T27)의 드레인과 공통 연결되며, 소스가 제 4 전원 노드(P24)와 연결될 수 있다.
상기 제 1 저전압 스위치(731)는 제 1 스위치 트랜지스터(S21)를 포함하고, 상기 제 2 저전압 스위치(732)는 제 2 스위치 트랜지스터(S22)를 포함할 수 있다. 상기 제 1 및 제 2 스위치 트랜지스터(S21, S22)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 스위치 트랜지스터(S21)의 게이트는 상기 상보 기준 클럭 신호(RCKB)를 수신하고, 드레인이 상기 제 2 전원 노드(P22)와 연결되며, 소스가 공통 노드(CN2)와 연결될 수 있다. 상기 공통 노드(CN2)는 상기 인에이블 스위치(750)를 통해 상기 저전압(VL) 단자와 연결될 수 있다. 상기 제 2 스위칭 트랜지스터(S22)의 게이트는 상기 기준 클럭 신호(RCK)를 수신하고, 드레인이 상기 제 4 전원 노드(P24)와 연결되며, 소스가 상기 공통 노드(CN2)와 연결될 수 있다.
상기 제 1 고전압 스위치(741)는 제 3 스위치 트랜지스터(S23)를 포함하고, 상기 제 2 고전압 스위치(742)는 제 4 스위치 트랜지스터(S24)를 포함하며, 상기 제 3 고전압 스위치(743)는 제 5 스위치 트랜지스터(S25)를 포함할 수 있다. 상기 제 3 내지 제 5 스위치 트랜지스터(S23, S24, S25)는 P 채널 모스 트랜지스터일 수 있다. 상기 제 3 스위치 트랜지스터(S23)의 게이트는 상기 기준 클럭 신호(RCK)를 수신하고, 소스가 상기 고전압(VH) 단자와 연결되며, 드레인이 상기 제 1 전원 노드(P21)와 연결될 수 있다. 상기 제 4 스위치 트랜지스터(S24)의 게이트는 상기 상보 기준 클럭 신호(RCKB)를 수신하고, 소스가 상기 고전압(VH) 단자와 연결되며, 드레인이 상기 제 3 전원 노드(P23)와 연결될 수 있다. 상기 제 5 스위치 트랜지스터(S25)의 게이트는 상기 고속 동작 신호(HSB)를 수신하고, 소스가 상기 고전압(VH) 단자와 연결되며, 드레인이 상기 제 1 전원 노드(P21)와 연결될 수 있다.
반도체 장치가 저주파수로 동작할 때, 상기 고속 동작 신호(HSB)는 디스에이블될 수 있고, 상기 제 3 고전압 스위치(743)는 턴오프될 수 있다. 상기 제 1 동작 구간에서, 상기 기준 클럭 신호(RCK) 및 상기 상보 기준 클럭 신호(RCKB)에 기초하여 상기 제 1 저전압 스위치(731) 및 제 1 고전압 스위치(741)는 턴온될 수 있고, 상기 증폭 스테이지(710)는 상기 저전압(VL) 및 상기 고전압(VH)을 공급받을 수 있다. 상기 증폭 스테이지(710)는 상기 제 1 및 제 2 신호(ICK, ICKB)를 차동 증폭하여 상기 제 3 및 제 4 신호(QCK, QCKB)를 생성할 수 있다. 이 때, 상기 제 2 저전압 스위치(732) 및 상기 제 2 고전압 스위치(742)는 턴오프될 수 있고, 상기 래치 스테이지(720)는 상기 저전압(VL) 및 상기 고전압(VH)을 공급 받지 않을 수 있다. 따라서, 상기 래치 스테이지(720)는 상기 제 3 및 제 4 신호(QCK, QCKB)에 의해 전류를 소모하지 않을 수 있다. 상기 제 2 동작 구간에서, 상기 기준 클럭 신호(QCK) 및 상기 상보 기준 클럭 신호(RCKB)에 기초하여 상기 제 2 저전압 스위치(732) 및 상기 제 2 고전압 스위치(742)는 턴온될 수 있고, 상기 래치 스테이지(720)는 상기 저전압(VL) 및 상기 고전압(VH)을 공급받을 수 있다. 상기 래치 스테이지(720)는 상기 제 3 및 제 4 신호(QCK, QCKB)의 레벨을 유지시켜 상기 제 3 및 제 4 신호(QCK, QCKB)를 래치할 수 있다. 이 때, 상기 제 1 저전압 스위치(731) 및 상기 제 1 고전압 스위치(741)는 턴오프될 수 있고, 상기 증폭 스테이지(710)는 상기 저전압(VL) 및 상기 고전압(VH)을 공급 받지 않을 수 있다. 따라서, 상기 증폭 스테이지(710)는 상기 제 1 및 제 2 신호(ICK, ICKB)에 의해 전류를 소모하지 않을 수 있다.
상기 반도체 장치가 고주파수로 동작할 때, 상기 고속 동작 신호(HSB)는 로우 레벨로 인에이블될 수 있고 상기 제 3 고전압 스위치(743)는 턴온될 수 있다. 상기 제 1 동작 구간에서, 상기 증폭 스테이지(710)는 상기 저전압(VL) 및 상기 고전압(VH)을 공급받고, 상기 제 1 및 제 2 신호(ICK, ICKB)를 차동 증폭하여 상기 제 3 및 제 4 신호(QCK, QCKB)를 생성할 수 있다. 이 때, 상기 래치 스테이지(720)는 상기 저전압(VL) 및 상기 고전압(VH)을 공급받지 않을 수 있고, 상기 래치 스테이지(720)에서 소모되는 전류는 없을 수 있다. 상기 제 2 동작 구간에서, 상기 래치 스테이지(720)는 상기 저전압(VL) 및 상기 고전압(VH)을 공급받고, 상기 제 3 및 제 4 신호(QCK, QCKB)의 레벨을 유지시켜 상기 제 3 및 제 4 신호(QCK, QCKB)를 래치할 수 있다. 이 때, 상기 증폭 스테이지(710)는 상기 저전압(VL)을 공급 받지 않지만, 상기 제 3 고전압 스위치(743)를 통해 상기 고전압(VH)을 공급받을 수 있다. 상기 증폭 스테이지(710)는 상기 제 1 및 제 2 신호(ICK, ICKB)에 기초하여 상기 제 3 및 제 4 신호(QCK, QCKB)에 대한 엠파시스 동작을 수행할 수 있다.
도 8은 본 발명의 실시예에 따른 주파수 분주 회로(800)의 구성을 보여주는 도면이다. 도 8에서, 상기 주파수 분주 회로(800)는 제 1 증폭 회로(800-1) 및 제 2 증폭 회로(800-2)를 포함할 수 있다. 상기 제 1 증폭 회로(800-1) 및 제 2 증폭 회로(800-2)는 도 7에 도시된 증폭 회로(700)와 실질적으로 동일할 수 있고, 중복되는 설명은 서술되지 않을 수 있다. 상기 제 1 증폭 회로(800-1)는 제 1 증폭 스테이지(810-1) 및 제 1 래치 스테이지(820-1)를 포함할 수 있다. 상기 제 1 증폭 스테이지(810-1)는 제 1 내지 제 4 트랜지스터(T21, T22, T23, T24)를 포함하고, 상기 제 1 및 제 2 신호(ICK, ICKB)를 차동 증폭하여 상기 제 3 및 제 4 신호(QCK, QCKB)를 생성할 수 있다. 상기 제 1 래치 스테이지(820-1)는 제 5 내지 제 8 트랜지스터(T25, T26, T27, T28)를 포함하고, 상기 제 3 및 제 4 신호(QCK, QCKB)를 래치할 수 있다. 상기 제 2 증폭 회로(800-2)는 입력 신호, 출력 신호 및 기준 클럭 신호의 연결관계에서 차이가 있을 뿐, 상기 제 1 증폭 회로(800-1)와 유사한 구성을 가질 수 있다. 상기 제 2 증폭 회로(800-2)는 제 2 증폭 스테이지(810-2) 및 제 2 래치 스테이지(820-2)를 포함할 수 있다. 상기 제 2 증폭 스테이지(810-1)는 상기 제 3 및 제 4 신호(QCK, QCKB)를 수신하여 상기 제 1 및 제 2 신호(ICK, ICKB)를 출력할 수 있다.
상기 제 2 증폭 스테이지(810-2)는 제 1 트랜지스터(T31), 제 2 트랜지스터(T32), 제 3 트랜지스터(T33) 및 제 4 트랜지스터(T34)를 포함할 수 있다. 상기 제 1 및 제 3 트랜지스터(T31, T33)는 P 채널 모스 트랜지스터일 수 있고, 상기 제 2 및 제 4 트랜지스터(T32, T34)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T31)의 게이트는 상기 제 4 신호(QCKB)를 수신하고, 소스가 제 5 전원 노드(P25)와 연결될 수 있다. 상기 제 2 트랜지스터(T32)의 게이트는 상기 제 4 신호(QCKB)를 수신하고, 드레인이 상기 제 1 트랜지스터(T31)의 드레인과 연결되며, 소스가 제 6 전원 노드(P26)와 연결될 수 있다. 상기 제 1 및 제 2 트랜지스터(T31, T32)의 드레인으로부터 상기 제 2 신호(ICKB)가 출력될 수 있다. 상기 제 3 트랜지스터(T33)의 게이트는 상기 제 3 신호(QCK)를 수신하고, 소스가 상기 제 5 전원 노드(P25)와 연결될 수 있다. 상기 제 4 트랜지스터(T34)의 게이트는 상기 제 3 신호(QCK)를 수신하고, 드레인이 상기 제 3 트랜지스터(T33)의 드레인과 연결되며, 소스가 상기 제 6 전원 노드(P26)와 연결될 수 있다. 상기 제 3 및 제 4 트랜지스터(T33, T34)의 드레인으로부터 상기 제 1 신호(ICK)가 출력될 수 있다.
상기 래치 스테이지(820-2)는 제 5 트랜지스터(T35), 제 6 트랜지스터(T36), 제 7 트랜지스터(T37) 및 제 8 트랜지스터(T38)를 포함할 수 있다. 상기 제 5 및 제 7 트랜지스터(T35, T37)는 P 채널 모스 트랜지스터일 수 있고, 상기 제 6 및 제 8 트랜지스터(T36, T38)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 5 트랜지스터(T35)의 게이트는 상기 제 3 및 제 4 트랜지스터(T33, T34)의 드레인과 연결되어 상기 제 1 신호(ICK)를 수신할 수 있다. 상기 제 5 트랜지스터(T35)의 소스는 제 7 전원 노드(P27)와 연결될 수 있다. 상기 제 6 트랜지스터(T36)의 게이트는 상기 제 1 신호(ICK)를 수신하고, 드레인이 상기 제 1 트랜지스터(T31), 상기 제 2 트랜지스터(T32) 및 상기 제 5 트랜지스터(T35)의 드레인과 공통 연결되며, 소스가 제 8 전원 노드(P28)와 연결될 수 있다. 상기 제 7 트랜지스터(T37)의 게이트는 상기 제 1 및 제 2 트랜지스터(T31, T32)의 드레인과 연결되어 상기 제 2 신호(ICKB)를 수신할 수 있다. 상기 제 7 트랜지스터(T37)의 소스는 상기 제 7 전원 노드(P27)와 연결될 수 있다. 상기 제 8 트랜지스터(T38)의 게이트는 상기 제 2 신호(ICKB)를 수신하고, 드레인이 상기 제 3 트랜지스터(T33), 상기 제 4 트랜지스터(T34) 및 제 7 트랜지스터(T37)의 드레인과 공통 연결되며, 소스가 제 8 전원 노드(P28)와 연결될 수 있다.
상기 주파수 분주 회로(800)는 저전압 공급 회로(830-1, 830-2) 및 고전압 공급 회로(840-1, 840-2)를 포함할 수 있다. 상기 저전압 공급 회로(830-1, 830-2)는 제 1 동작 구간에서 상기 제 1 증폭 스테이지(810-1) 및 상기 제 2 래치 스테이지(820-2)로 상기 저전압(VL)을 공급할 수 있다. 상기 저전압 공급 회로(830-1, 830-2)는 제 2 동작 구간에서 상기 제 1 래치 스테이지(820-1) 및 상기 제 2 증폭 스테이지(810-2)로 상기 저전압(VL)을 공급할 수 있다. 상기 고전압 공급 회로(840-1, 840-2)는 반도체 장치가 저주파수로 동작할 때 상기 제 1 동작 구간에서 상기 제 1 증폭 스테이지(810-1) 및 상기 제 2 래치 스테이지(820-2)로 상기 고전압(VH)을 공급할 수 있다. 상기 고전압 공급 회로(840-1, 840-2)는 상기 제 2 동작 구간에서 상기 제 1 래치 스테이지(820-1) 및 상기 제 2 증폭 스테이지(810-2)로 상기 고전압(VH)을 공급할 수 있다. 상기 고전압 공급 회로(840-1, 840-2)는 반도체 장치가 고주파수로 동작할 때 상기 제 1 및 제 2 동작 구간 모두에서 상기 제 1 증폭 스테이지(810-1) 및 제 2 증폭 스테이지(810-2)로 상기 고전압(VH)을 공급할 수 있다.
상기 저전압 공급 회로(830-1, 830-2)는 제 1 저전압 공급기(830-1) 및 제 2 저전압 공급기(830-2)를 포함할 수 있다. 상기 제 1 저전압 공급기(830-1)는 상기 기준 클럭 신호(RCK)에 기초하여 상기 제 1 증폭 스테이지(810-1) 및 제 1 래치 스테이지(820-1) 중 하나로 상기 저전압(VL)을 공급할 수 있다. 상기 제 1 저전압 공급기(830-1)는 제 1 저전압 스위치(831-1) 및 제 2 저전압 스위치(832-1)를 포함할 수 있다. 상기 제 1 저전압 스위치(831-1)는 상기 기준 클럭 신호(RCK)의 제 1 레벨 구간에서 상기 제 2 전원 노드(P22)로 상기 저전압(VL)을 공급할 수 있다. 상기 제 2 저전압 스위치(832-1)는 상기 기준 클럭 신호(RCK)의 제 2 레벨 구간에서 상기 제 4 전원 노드(P24)로 상기 저전압(VL)을 공급할 수 있다. 상기 제 1 저전압 공급기(830-1)는 상기 제 1 증폭 회로(800-1)의 구성요소일 수 있다. 상기 제 2 저전압 공급기(830-2)는 상기 기준 클럭 신호(RCK)에 기초하여 상기 제 2 증폭 스테이지(810-2) 및 상기 제 2 래치 스테이지(820-2) 중 하나로 상기 저전압(VL)을 공급할 수 있다. 상기 제 2 저전압 공급기(830-2)는 제 3 저전압 스위치(831-2) 및 제 4 저전압 스위치(832-2)를 포함할 수 있다. 상기 제 3 저전압 스위치(831-2)는 상기 기준 클럭 신호(RCK)의 제 2 레벨 구간에서 상기 제 6 전원 노드(P26)로 상기 저전압(VL)을 공급할 수 있다. 상기 제 4 저전압 스위치(832-2)는 상기 기준 클럭 신호(RCK)의 제 1 레벨 구간에서 상기 제 8 전원 노드(P28)로 상기 저전압(VL)을 공급할 수 있다. 상기 제 2 저전압 공급기(830-2)는 상기 제 2 증폭 회로(800-2)의 구성요소일 수 있다.
상기 고전압 공급 회로(840-1, 840-2)는 제 1 고전압 공급기(840-1) 및 제 2 고전압 공급기(840-2)를 포함할 수 있다. 상기 제 1 고전압 공급기(840-1)는 상기 기준 클럭 신호(RCK)에 기초하여 상기 제 1 증폭 스테이지(810-1) 및 제 1 래치 스테이지(820-1) 중 하나로 상기 고전압(VH)을 공급할 수 있다. 상기 제 1 고전압 공급기(840-1)는 상기 고속 동작 신호(HSB)에 기초하여 상기 제 1 증폭 스테이지(810-1)로 상기 고전압(VH)을 공급할 수 있다. 상기 제 1 고전압 공급기(840-1)는 제 1 고전압 스위치(841-1), 제 2 고전압 스위치(842-1) 및 제 3 고전압 스위치(843-1)를 포함할 수 있다. 상기 제 1 고전압 스위치(841-1)는 상기 기준 클럭 신호(RCK)의 제 1 레벨 구간에서 상기 제 1 전원 노드(P21)로 상기 고전압(VH)을 공급할 수 있다. 상기 제 2 고전압 스위치(842-1)는 상기 기준 클럭 신호(RCK)의 제 2 레벨 구간에서 상기 제 3 전원 노드(P23)로 상기 고전압(VH)을 공급할 수 있다. 상기 제 3 고전압 스위치(843-1)는 상기 고속 동작 신호(HSB)가 인에이블되었을 때, 상기 기준 클럭 신호(RCK)에 무관하게 상기 제 1 전원 노드(P21)로 상기 고전압(VH)을 공급할 수 있다. 상기 제 1 고전압 공급기(840-1)는 상기 제 1 증폭 회로(500-1)의 구성요소일 수 있다.
상기 제 2 고전압 공급기(840-2)는 상기 기준 클럭 신호(RCK)에 기초하여 상기 제 2 증폭 스테이지(810-2) 및 상기 제 2 래치 스테이지(820-2) 중 하나로 상기 고전압(VH)을 공급할 수 있다. 상기 제 2 고전압 공급기(840-2)는 상기 고속 동작 신호(HSB)에 기초하여 상기 제 2 증폭 스테이지(810-2)로 상기 고전압(VH)을 공급할 수 있다. 상기 제 2 고전압 공급기(840-2)는 제 4 고전압 스위치(841-2), 제 5 고전압 스위치(842-2) 및 제 6 고전압 스위치(843-2)를 포함할 수 있다. 상기 제 4 고전압 스위치(841-2)는 상기 기준 클럭 신호(RCK)의 제 2 레벨 구간에서 상기 제 5 전원 노드(P25)로 상기 고전압(VH)을 공급할 수 있다. 상기 제 5 고전압 스위치(842-2)는 상기 기준 클럭 신호(RCK)의 제 1 레벨 구간에서 상기 제 7 전원 노드(P27)로 상기 고전압(VH)을 공급할 수 있다. 상기 제 6 고전압 스위치(843-2)는 상기 고속 동작 신호(HSB)가 인에이블되었을 때, 상기 기준 클럭 신호(RCK)에 무관하게 상기 제 5 전원 노드(P25)로 상기 고전압(VH)을 공급할 수 있다. 상기 제 2 고전압 공급기(840-2)는 상기 제 2 증폭 회로(800-2)의 구성요소일 수 있다.
도 9는 본 발명의 실시예에 따른 주파수 분주 회로(800)의 동작을 보여주는 타이밍도이다. 도 8 및 도 9를 참조하여 본 발명의 실시예에 따른 주파수 분주 회로(800)의 동작을 설명하면 다음과 같다. 상기 주파수 분주 회로(800)는 반도체 장치가 저주파수로 동작할 때 도 6에 도시된 것과 동일하게 동작할 수 있다. 따라서, 반도체 장치가 고주파수로 동작할 때 상기 주파수 분주 회로(800)의 동작을 설명하기로 한다. 상기 반도체 장치가 고주파수로 동작할 때 상기 고속 동작 신호(HSB)는 인에이블될 수 있고, 상기 제 1 고전압 공급기(840-1) 및 상기 제 2 고전압 공급기(840-2)는 상기 기준 클럭 신호(RCK)에 무관하게 상기 고전압(VH)을 상기 제 1 및 제 2 증폭 스테이지(810-1, 810-2)로 각각 공급할 수 있다. 예를 들어, 상기 제 1 신호(ICK) 및 제 3 신호(QCK)의 초기 상태는 로우 레벨일 수 있고, 상기 제 2 및 제 4 신호(ICKB, QCKB)의 초기 상태는 하이 레벨일 수 있다. 상기 기준 클럭 신호(RCK)가 하이 레벨이 되면(A'), 상기 상보 기준 클럭 신호(RCKB)는 로우 레벨이 될 수 있다. 상기 기준 클럭 신호(RCK)가 하이 레벨일 때(A'), 상기 제 2 저전압 스위치(832-1) 및 제 2 고전압 스위치(842-1)가 턴온되고, 상기 제 1 래치 스테이지(820-1)로 상기 고전압(VH) 및 상기 저전압(VL)이 공급될 수 있다. 또한, 상기 제 3 저전압 스위치(831-2) 및 상기 제 4 고전압 스위치(841-2)는 턴온되고, 상기 제 2 증폭 스테이지(810-2)로 상기 고전압(VH) 및 상기 저전압(VL)이 공급될 수 있다. 상기 제 4 신호(QCKB)가 하이 레벨이고 상기 제 3 신호(QCK)가 로우 레벨이므로, 상기 제 5 트랜지스터(T25) 및 제 8 트랜지스터(T28)가 턴온될 수 있다. 상기 제 1 래치 스테이지(820-1)는 상기 제 3 신호(QCK)를 로우 레벨로 유지시키고, 상기 제 4 신호(QCKB)를 하이 레벨로 유지시킬 수 있다. 상기 제 2 증폭 스테이지(810-2)는 로우 레벨을 갖는 제 3 신호(QCK) 및 하이 레벨을 갖는 제 4 신호(QCKB)를 수신하므로, 상기 제 2 트랜지스터(T32) 및 상기 제 3 트랜지스터(T33)가 턴온될 수 있고, 로우 레벨을 갖는 제 2 신호(ICKB) 및 하이 레벨을 갖는 제 1 신호(ICK)가 생성될 수 있다. 이 때, 제 1 증폭 스테이지(810-1)는 상기 제 3 고전압 스위치(843-1)를 통해 상기 고전압(VH)을 공급받고 상기 제 2 신호(ICKB)가 로우 레벨이므로, 상기 제 3 트랜지스터(T23)가 턴온될 수 있다. 따라서, 상기 제 3 트랜지스터(T23) 및 상기 제 8 트랜지스터(T28)를 통해 전류가 흐를 수 있고, 상기 제 3 신호(QCK)의 전압 레벨은 EP로 표시된 것과 같이 약간 상승될 수 있다. 상기 제 1 증폭 스테이지(810-1)는 로우 레벨을 갖는 상기 제 3 신호(QCK)의 전압 레벨을 약간 상승시켜 상기 제 3 신호(QCK)가 이후에 하이 레벨로 천이하는 것을 용이하게 할 수 있다. 즉, 상기 제 1 증폭 스테이지(810-1)는 상기 제 3 신호(QCK)에 대한 엠파시스 동작을 수행할 수 있다.
상기 기준 클럭 신호(RCK)가 로우 레벨이 되면(B'), 상기 상보 기준 클럭 신호(RCKB)는 하이 레벨이 될 수 있다. 상기 기준 클럭 신호(RCK)가 로우 레벨일 때(B'), 상기 제 1 저전압 스위치(831-1) 및 제 1 고전압 스위치(841-1)가 턴온되고, 상기 제 1 증폭 스테이지(810-1)로 상기 고전압(VH) 및 상기 저전압(VL)이 공급될 수 있다. 또한, 상기 제 4 저전압 스위치(832-2) 및 상기 제 5 고전압 스위치(842-2)는 턴온되고, 상기 제 2 래치 스테이지(820-2)로 상기 고전압(VH) 및 상기 저전압(VL)이 공급될 수 있다. 상기 제 1 증폭 스테이지(810-1)는 하이 레벨을 갖는 제 1 신호(ICK) 및 로우 레벨을 갖는 제 2 신호(ICKB)를 수신하므로, 상기 제 2 트랜지스터(T22) 및 상기 제 3 트랜지스터(T23)가 턴온되고, 로우 레벨을 갖는 제 4 신호(QCKB) 및 하이 레벨을 갖는 제 3 신호(QCK)가 생성될 수 있다. 상기 제 3 신호(QCK)는 엠파시스 동작에 의해 전압 레벨이 약간 상승된 상태이므로, 용이하게 하이 레벨로 천이될 수 있다. 상기 제 1 신호(ICK)는 하이 레벨이고 상기 제 2 신호(ICKB)는 로우 레벨이므로, 상기 제 6 트랜지스터(T36) 및 상기 제 7 트랜지스터(T37)가 턴온될 수 있다. 상기 제 2 래치 스테이지(820-2)는 상기 제 1 신호(ICK)를 하이 레벨로 유지시키고, 상기 제 2 신호(ICKB)를 로우 레벨로 유지시킬 수 있다. 이 때, 제 2 증폭 스테이지(810-2)는 상기 제 6 고전압 스위치(843-2)를 통해 상기 고전압(VH)을 공급받고 상기 제 4 신호(QCKB)가 로우 레벨이므로, 상기 제 1 트랜지스터(T31)가 턴온될 수 있다. 따라서, 상기 제 1 트랜지스터(T31) 및 상기 제 6 트랜지스터(T36)를 통해 전류가 흐를 수 있고, 상기 제 2 신호(ICKB)의 전압 레벨은 EP로 표시된 것과 같이 약간 상승될 수 있다. 상기 제 2 증폭 스테이지(810-2)는 로우 레벨을 갖는 상기 제 2 신호(ICKB)의 전압 레벨을 약간 상승시켜 상기 제 2 신호(ICKB)가 이후에 하이 레벨로 천이하는 것을 용이하게 할 수 있다. 즉, 상기 제 2 증폭 스테이지(810-2)는 상기 제 2 신호(ICKB)에 대한 엠파시스 동작을 수행할 수 있다.
상기 기준 클럭 신호(RCK)가 다시 하이 레벨이 되었을 때(C'), 상기 상보 기준 클럭 신호(RCKB)는 로우 레벨이 될 수 있다. 상기 기준 클럭 신호(RCK)가 하이 레벨일 때(C'), 상기 제 2 저전압 스위치(832-1) 및 제 2 고전압 스위치(834-1)가 턴온되고, 상기 제 1 래치 스테이지(820-1)로 상기 고전압(VH) 및 상기 저전압(VL)이 공급될 수 있다. 또한, 상기 제 3 저전압 스위치(831-2) 및 상기 제 4 고전압 스위치(841-2)는 턴온되고, 상기 제 2 증폭 스테이지(810-2)로 상기 고전압(VH) 및 상기 저전압(VL)이 공급될 수 있다. 상기 제 3 신호(OCK)는 하이 레벨이고 상기 제 4 신호(QCKB)는 로우 레벨이므로, 상기 제 6 트랜지스터(T26) 및 상기 제 7 트랜지스터(T27)가 턴온될 수 있다. 상기 제 1 래치 스테이지(820-1)는 상기 제 3 신호(QCK)를 하이 레벨로 유지시키고, 상기 제 4 신호(QCKB)를 로우 레벨로 유지시킬 수 있다. 상기 제 2 증폭 스테이지(810-2)는 하이 레벨을 갖는 제 3 신호(QCK) 및 로우 레벨을 갖는 제 4 신호(QCKB)를 수신하므로, 상기 제 1 트랜지스터(T31) 및 상기 제 4 트랜지스터(T34)가 턴온될 수 있고, 하이 레벨을 갖는 제 2 신호(ICKB) 및 로우 레벨을 갖는 제 1 신호(ICK)가 생성될 수 있다. 상기 제 2 신호(ICKB)는 엠파시스 동작에 의해 전압 레벨이 약간 상승된 상태이므로, 용이하게 하이 레벨로 천이될 수 있다. 이 때, 제 1 증폭 스테이지(810-1)는 상기 제 3 고전압 스위치(843-1)를 통해 상기 고전압(VH)을 공급받고 상기 제 1 신호(ICK)가 로우 레벨이므로, 상기 제 1 트랜지스터(T21)가 턴온될 수 있다. 따라서, 상기 제 1 트랜지스터(T21) 및 상기 제 6 트랜지스터(T26)를 통해 전류가 흐를 수 있고, 상기 제 4 신호(QCKB)의 전압 레벨은 EP로 표시된 것과 같이 약간 상승될 수 있다. 상기 제 1 증폭 스테이지(810-1)는 로우 레벨을 갖는 상기 제 4 신호(QCKB)의 전압 레벨을 약간 상승시켜 상기 제 4 신호(QCKB)가 이후에 하이 레벨로 천이하는 것을 용이하게 할 수 있다. 즉, 상기 제 1 증폭 스테이지(810-1)는 상기 제 4 신호(QCKB)에 대한 엠파시스 동작을 수행할 수 있다.
상기 기준 클럭 신호(RCK)가 다시 로우 레벨이 되었을 때(D'), 상기 상보 기준 클럭 신호(RCKB)는 하이 레벨이 될 수 있다. 상기 기준 클럭 신호(RCK)가 로우 레벨일 때(D'), 상기 제 1 저전압 스위치(831-1) 및 제 1 고전압 스위치(841-1)가 턴온되고, 상기 제 1 증폭 스테이지(810-1)로 상기 고전압(VH) 및 상기 저전압(VL)이 공급될 수 있다. 또한, 상기 제 4 저전압 스위치(832-2) 및 상기 제 5 고전압 스위치(842-2)는 턴온되고, 상기 제 2 래치 스테이지(820-2)로 상기 고전압(VH) 및 상기 저전압(VL)이 공급될 수 있다. 상기 제 1 증폭 스테이지(810-1)는 로우 레벨을 갖는 제 1 신호(ICK) 및 하이 레벨을 갖는 제 2 신호(ICKB)를 수신하므로, 상기 제 1 트랜지스터(T21) 및 상기 제 4 트랜지스터(T14)가 턴온되고, 하이 레벨을 갖는 제 4 신호(QCKB) 및 로우 레벨을 갖는 제 3 신호(QCK)가 생성될 수 있다. 상기 제 4 신호(QCKB)는 엠파시스 동작에 의해 전압 레벨이 약간 상승된 상태이므로, 용이하게 하이 레벨로 천이될 수 있다. 상기 제 1 신호(ICK)는 로우 레벨이고 상기 제 2 신호(ICKB)는 하이 레벨이므로, 상기 제 5 트랜지스터(T35) 및 상기 제 8 트랜지스터(T38)가 턴온될 수 있다. 상기 제 2 래치 스테이지(820-2)는 상기 제 1 신호(ICK)를 로우 레벨로 유지시키고, 상기 제 2 신호(ICKB)를 하이 레벨로 유지시킬 수 있다. 이 때, 제 2 증폭 스테이지(810-2)는 상기 제 6 고전압 스위치(843-2)를 통해 상기 고전압(VH)을 공급받고 상기 제 3 신호(QCK)가 로우 레벨이므로, 상기 제 3 트랜지스터(T33)가 턴온될 수 있다. 따라서, 상기 제 3 트랜지스터(T33) 및 상기 제 8 트랜지스터(T38)를 통해 전류가 흐를 수 있고, 상기 제 1 신호(ICK)의 전압 레벨은 EP로 표시된 것과 같이 약간 상승될 수 있다. 상기 제 2 증폭 스테이지(810-2)는 로우 레벨을 갖는 상기 제 1 신호(ICK)의 전압 레벨을 약간 상승시켜 상기 제 1 신호(ICK)가 이후에 하이 레벨로 천이하는 것을 용이하게 할 수 있다. 즉, 상기 제 2 증폭 스테이지(810-2)는 상기 제 1 신호(ICK)에 대한 엠파시스 동작을 수행할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (22)
- 제 1 신호 및 제 2 신호를 증폭하여 제 3 신호 및 제 4 신호를 생성하는 증폭 스테이지;
상기 제 3 및 제 4 신호를 래치하는 래치 스테이지;
기준 클럭 신호에 기초하여 상기 증폭 스테이지 및 상기 래치 스테이지로 저전압을 공급하는 저전압 공급기; 및
상기 기준 클럭 신호에 기초하여 상기 증폭 스테이지 및 상기 래치 스테이지로 고전압을 공급하는 고전압 공급기를 포함하고,
상기 저전압 공급기는 상기 기준 클럭 신호에 기초하여 상기 래치 스테이지로 상기 저전압을 공급하는 제 1 저전압 스위치를 포함하는 증폭 회로. - ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 저전압 공급기는 상기 기준 클럭 신호에 기초하여 상기 증폭 스테이지로 상기 저전압을 공급하는 제 2 저전압 스위치를 더 포함하는 증폭 회로. - ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 고전압 공급기는 상기 기준 클럭 신호의 레벨에 따라 상기 증폭 스테이지 및 상기 래치 스테이지 중 하나로 상기 고전압을 공급하고,
상기 기준 클럭 신호에 기초하여 상기 증폭 스테이지로 상기 고전압을 공급하는 제 1 고전압 스위치; 및
상기 기준 클럭 신호에 기초하여 상기 래치 스테이지로 상기 고전압을 공급하는 제 2 고전압 스위치를 포함하는 증폭 회로. - ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 고전압 공급기는 고속 동작 신호를 더 수신하고,
상기 고속 동작 신호에 기초하여 상기 기준 클럭 신호의 레벨에 무관하게 상기 증폭 스테이지로 상기 고전압을 공급하는 증폭 회로. - ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제 4 항에 있어서,
상기 고전압 공급기는 상기 기준 클럭 신호에 기초하여 상기 증폭 스테이지로 상기 고전압을 공급하는 제 1 고전압 스위치;
상기 기준 클럭 신호에 기초하여 상기 래치 스테이지로 상기 고전압을 공급하는 제 2 고전압 스위치; 및
상기 고속 동작 신호에 기초하여 상기 증폭 스테이지로 상기 고전압을 공급하는 제 3 고전압 스위치를 포함하는 증폭 회로. - 제 1 동작 구간에서 제 1 신호 및 제 2 신호를 차동 증폭하여 제 3 신호 및 제 4 신호를 생성하는 제 1 증폭 스테이지 및 제 2 동작 구간에서 상기 제 3 신호 및 상기 제 4 신호를 래치하는 제 1 래치 스테이지를 포함하는 제 1 증폭 회로; 및
상기 제 2 동작 구간에서 상기 제 3 신호 및 상기 제 4 신호를 차동 증폭하여 상기 제 1 신호 및 상기 제 2 신호를 생성하는 제 2 증폭 스테이지 및 상기 제 1 동작 구간에서 상기 제 1 신호 및 상기 제 2 신호를 래치하는 제 2 래치 스테이지를 포함하는 제 2 증폭 회로를 포함하고,
상기 제 1 동작 구간에서 상기 제 1 증폭 스테이지 및 상기 제 2 래치 스테이지로 저전압을 공급하고, 상기 제 2 동작 구간에서 상기 제 1 래치 스테이지 및 상기 제 2 증폭 스테이지로 상기 저전압을 공급하며,
상기 제 1 동작 구간에서 상기 제 1 증폭 스테이지 및 상기 제 2 래치 스테이지로 고전압을 공급하고, 상기 제 2 동작 구간에서 상기 제 1 래치 스테이지 및 상기 제 2 증폭 스테이지로 상기 고전압을 공급하는 주파수 분주 회로. - ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제 6 항에 있어서,
상기 제 1 및 제 2 증폭 회로는 기준 클럭 신호에 기초하여 동작하고,
상기 제 1 동작 구간은 상기 기준 클럭 신호의 제 1 레벨 구간이고, 상기 제 2 동작 구간은 상기 기준 클럭 신호의 제 2 레벨 구간인 주파수 분주 회로. - ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제 6 항에 있어서,
상기 제 1 증폭 회로는 기준 클럭 신호에 기초하여 상기 제 1 증폭 스테이지 및 상기 제 1 래치 스테이지 중 하나로 상기 저전압을 공급하는 제 1 저전압 공급기; 및
상기 기준 클럭 신호에 기초하여 상기 제 1 증폭 스테이지 및 상기 제 1 래치 스테이지 중 하나로 상기 고전압을 공급하는 제 1 고전압 공급기를 더 포함하는 주파수 분주 회로. - ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제 8 항에 있어서,
상기 제 1 저전압 공급기는 상기 기준 클럭 신호의 제 1 레벨 구간에서 상기 제 1 증폭 스테이지로 상기 저전압을 공급하는 제 1 저전압 스위치; 및
상기 기준 클럭 신호의 제 2 레벨 구간에서 상기 제 1 래치 스테이지로 상기 저전압을 공급하는 제 2 저전압 스위치를 포함하는 주파수 분주 회로. - ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제 8 항에 있어서,
상기 제 1 고전압 공급기는 상기 기준 클럭 신호의 제 1 레벨 구간에서 상기 제 1 증폭 스테이지로 상기 고전압을 공급하는 제 1 고전압 스위치; 및
상기 기준 클럭 신호의 제 2 레벨 구간에서 상기 제 1 래치 스테이지로 상기 고전압을 공급하는 제 2 고전압 스위치를 포함하는 주파수 분주 회로. - ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제 6 항에 있어서,
상기 제 2 증폭 회로는 기준 클럭 신호에 기초하여 상기 제 2 증폭 스테이지 및 상기 제 2 래치 스테이지 중 하나로 상기 저전압을 공급하는 제 2 저전압 공급기; 및
상기 기준 클럭 신호에 기초하여 상기 제 2 증폭 스테이지 및 상기 제 2 래치 스테이지 중 하나로 상기 고전압을 공급하는 제 2 고전압 공급기를 더 포함하는 주파수 분주 회로. - ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제 11 항에 있어서,
상기 제 2 저전압 공급기는 상기 기준 클럭 신호의 제 1 레벨 구간에서 상기 제 2 래치 스테이지로 상기 저전압을 공급하는 제 3 저전압 스위치; 및
상기 기준 클럭 신호의 제 2 레벨 구간에서 상기 제 2 증폭 스테이지로 상기 저전압을 공급하는 제 4 저전압 스위치를 포함하는 주파수 분주 회로. - ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제 11 항에 있어서,
상기 제 2 고전압 공급기는 상기 기준 클럭 신호의 제 1 레벨 구간에서 상기 제 2 래치 스테이지로 상기 고전압을 공급하는 제 3 고전압 스위치; 및
상기 기준 클럭 신호의 제 2 레벨 구간에서 상기 제 2 증폭 스테이지로 상기 고전압을 공급하는 제 4 고전압 스위치를 포함하는 주파수 분주 회로. - 제 1 동작 구간에서 제 1 신호 및 제 2 신호를 차동 증폭하여 제 3 신호 및 제 4 신호를 생성하는 제 1 증폭 스테이지 및 제 2 동작 구간에서 상기 제 3 신호 및 상기 제 4 신호를 래치하는 제 1 래치 스테이지를 포함하는 제 1 증폭 회로; 및
상기 제 2 동작 구간에서 상기 제 3 신호 및 상기 제 4 신호를 차동 증폭하여 상기 제 1 신호 및 상기 제 2 신호를 생성하는 제 2 증폭 스테이지 및 상기 제 1 동작 구간에서 상기 제 1 신호 및 상기 제 2 신호를 래치하는 제 2 래치 스테이지를 포함하는 제 2 증폭 회로를 포함하고,
상기 제 1 동작 구간에서 상기 제 1 증폭 스테이지 및 상기 제 2 래치 스테이지로 저전압을 공급하고, 상기 제 2 동작 구간에서 상기 제 1 래치 스테이지 및 상기 제 2 증폭 스테이지로 상기 저전압을 공급하며,
상기 제 1 동작 구간에서 상기 제 1 증폭 스테이지 및 상기 제 2 래치 스테이지로 고전압을 공급하고, 상기 제 2 동작 구간에서 상기 제 1 래치 스테이지 및 상기 제 2 증폭 스테이지로 상기 고전압을 공급하며, 고속 동작 모드에서 상기 제 1 및 제 2 증폭 스테이지로 상기 고전압을 공급하는 주파수 분주 회로. - ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제 14 항에 있어서,
상기 제 1 및 제 2 증폭 회로는 기준 클럭 신호에 기초하여 각각 동작하고,
상기 제 1 동작 구간은 상기 기준 클럭 신호의 제 1 레벨 구간이고, 상기 제 2 동작 구간은 상기 기준 클럭 신호의 제 2 레벨 구간인 주파수 분주 회로. - ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제 14 항에 있어서,
상기 제 1 증폭 회로는 기준 클럭 신호에 기초하여 상기 제 1 증폭 스테이지 및 상기 제 1 래치 스테이지 중 하나로 상기 저전압을 공급하는 제 1 저전압 공급기; 및
상기 기준 클럭 신호에 기초하여 상기 제 1 증폭 스테이지 및 상기 제 1 래치 스테이지 중 하나로 상기 고전압을 공급하고, 고속 동작 신호에 기초하여 상기 기준 클럭 신호의 레벨에 무관하게 상기 제 1 증폭 스테이지로 상기 고전압을 공급하는 제 1 고전압 공급기를 포함하는 주파수 분주 회로. - ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제 16 항에 있어서,
상기 제 1 저전압 공급기는 상기 기준 클럭 신호의 제 1 레벨 구간에서 상기 제 1 증폭 스테이지로 상기 저전압을 공급하는 제 1 저전압 스위치; 및
상기 기준 클럭 신호의 제 2 레벨 구간에서 상기 제 1 래치 스테이지로 상기 저전압을 공급하는 제 2 저전압 스위치를 포함하는 주파수 분주 회로. - ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제 16 항에 있어서,
상기 제 1 고전압 공급기는 상기 기준 클럭 신호의 제 1 레벨 구간에서 상기 제 1 증폭 스테이지로 상기 고전압을 공급하는 제 1 고전압 스위치;
상기 기준 클럭 신호의 제 2 레벨 구간에서 상기 제 1 래치 스테이지로 상기 고전압을 공급하는 제 2 고전압 스위치; 및
상기 고속 동작 신호에 기초하여 상기 제 1 증폭 스테이지로 상기 고전압을 공급하는 제 3 고전압 스위치를 포함하는 주파수 분주 회로. - ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제 14 항에 있어서,
상기 제 2 증폭 회로는 기준 클럭 신호에 기초하여 상기 제 2 증폭 스테이지 및 상기 제 2 래치 스테이지 중 하나로 상기 저전압을 공급하는 제 2 저전압 공급기; 및
상기 기준 클럭 신호에 기초하여 상기 제 2 증폭 스테이지 및 상기 제 2 래치 스테이지 중 하나로 상기 고전압을 공급하고, 상기 고속 동작 신호에 기초하여 상기 기준 클럭 신호의 레벨에 무관하게 상기 제 2 증폭 스테이지로 상기 고전압을 공급하는 고전압 공급기를 포함하는 주파수 분주 회로. - ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈제 19 항에 있어서,
상기 제 2 저전압 공급기는 상기 기준 클럭 신호의 제 1 레벨 구간에서 상기 제 2 래치 스테이지로 상기 저전압을 공급하는 제 3 저전압 스위치; 및
상기 기준 클럭 신호의 제 2 레벨 구간에서 상기 제 2 증폭 스테이지로 상기 저전압을 공급하는 제 4 저전압 스위치를 포함하는 주파수 분주 회로. - ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈제 19 항에 있어서,
상기 제 2 고전압 공급기는 상기 기준 클럭 신호의 제 1 레벨 구간에서 상기 제 2 래치 스테이지로 상기 고전압을 공급하는 제 4 고전압 스위치;
상기 기준 클럭 신호의 제 2 레벨 구간에서 상기 제 2 증폭 스테이지로 상기 고전압을 공급하는 제 5 고전압 스위치; 및
상기 고속 동작 신호에 기초하여 상기 제 2 증폭 스테이지로 상기 고전압을 공급하는 제 6 고전압 스위치를 포함하는 주파수 분주 회로. - 제 1 동작 구간에서 제 1 신호 및 제 2 신호를 증폭하여 제 3 신호 및 제 4 신호를 생성하는 증폭 스테이지;
제 2 동작 구간에서 상기 제 3 및 제 4 신호를 래치하는 래치 스테이지;
상기 제 1 동작 구간에서 저전압을 상기 증폭 스테이지로 공급하고, 상기 제 2 동작 구간에서 상기 저전압을 상기 래치 스테이지로 공급하는 저전압 공급기; 및
상기 제 1 동작 구간에서 고전압을 상기 증폭 스테이지로 공급하고, 상기 제 2 동작 구간에서 상기 고전압을 상기 래치 스테이지로 공급하는 고전압 공급기를 포함하는 증폭 회로.
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