JP6305701B2

JP6305701B2 - 半導体装置

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Publication number: JP6305701B2
Application number: JP2013150175A
Authority: JP
Inventors: 桂太立石; 周二吉田; 紀史馬場
Original assignee: Cypress Semiconductor Corp
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Priority date: 2013-07-19
Filing date: 2013-07-19
Publication date: 2018-04-04
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Description

本発明は、半導体装置に関する。

従来より、コンピュータシステムのバスに結合される複数のデバイスと、プログラム可能に構成され、前記デバイス毎にクロック供給の許可／禁止を指示するクロックドライブ制御情報がセットされるレジスタとを具備するコンピュータシステムがある。このコンピュータシステムは、前記複数のデバイスそれぞれのクロック信号線をドライブする複数のバッファ回路を有し、前記デバイス毎にクロック信号を供給するクロックドライブ装置をさらに具備する。このクロックドライブ装置では、前記各バッファ回路は、前記レジスタにセットされているクロックドライブ制御情報に従ってクロック信号線のドライブ動作が許可／禁止されるように構成されている。前記複数のデバイスそれぞれのクロック信号線を選択的にドライブできるようになっている（例えば、特許文献１参照）。

特開平０９−０６２６２２号公報

ところで、従来のコンピュータシステムでは、バッファ回路によるクロック信号線のドライブ動作を禁止しても、バッファ回路の後段にはクロック信号線が接続されているため、消費電力を十分に低減することは困難である。

そこで、消費電力の低減を図った半導体装置を提供することを目的とする。

本発明の実施の形態の半導体装置は、駆動力を調整する駆動力調整部を有し、クロックを伝送するバッファ回路と、前記バッファ回路から出力されるクロックを伝送するクロック伝送路に設けられ、オン状態で前記バッファ回路から出力されるクロックを伝送し、オフ状態で前記バッファ回路から出力されるクロックを遮断するスイッチ回路と、前記バッファ回路の駆動力調整部の制御と、前記スイッチ回路のオン／オフの切替制御とを行う制御部であって、前記クロック伝送路によるクロックの伝送を停止する際に、前記バッファ回路の駆動力を低下させるとともに、前記スイッチ回路をオフにする、制御部とを含む。

消費電力の低減を図った半導体装置を提供することができる。

前提技術による半導体装置１を示す図である。実施の形態の半導体装置１００を示す図である。実施の形態の半導体装置１００に含まれるバッファ回路１１０とスイッチ回路１３０を示す図である。バッファ回路１１０とスイッチ回路１３０の真理値表を示す図である。実施の形態の半導体装置１００の駆動状態を示す図である。実施の形態の半導体装置１００の例示的な第１駆動パターンを示すフローチャートである。実施の形態の半導体装置１００の例示的な第１駆動パターンを示すタイミングチャートである。実施の形態の半導体装置１００の例示的な第２駆動パターンを示すフローチャートである。実施の形態の半導体装置１００の例示的な第２駆動パターンを示すタイミングチャートである。実施の形態の半導体装置１００の例示的な第３駆動パターンを示すフローチャートである。実施の形態の半導体装置１００の例示的な第３駆動パターンを示すタイミングチャートである。

以下において本発明の半導体装置を適用した実施の形態について説明する前に、図１を用いて、前提技術による半導体装置について説明する。

図１は、前提技術による半導体装置１を示す図である。

半導体装置１は、入力端子１Ａ、セレクタ１０、ＰＬＬ(Phase Locked Loop：位相同期回路)２０、レギュレータ３０、ＰＭＵ(Power Management Unit：パワーマネジメントユニット)４０、バッファ５０、ＣＰＵ(Central Processing Unit：中央演算処理装置)６０、周辺回路７１、７２、７３を含む。

入力端子１Ａは、基準クロック(reference clk)が入力される端子であり、例えば、水晶発振器に接続される。入力端子１Ａに入力されるクロックは、半導体装置１の動作に用いられる。

セレクタ１０は、一対の入力端子の一方にＰＬＬ２０の出力端子が接続され、他方に入力端子１Ａが接続される。セレクタ１０の選択信号入力端子にはＰＭＵ４０から動作クロック選択信号(Operation Clock Select Signal)が入力される。また、セレクタ１０の出力端子は、複数のバッファ５０の初段の入力端子に接続されている。

セレクタ１０は、選択信号入力端子に入力される動作クロック選択信号に基づき、ＰＬＬ２０から入力されるクロック、又は、入力端子１Ａから入力されるクロックの一方を選択し、ソースクロック(source clock)として出力する。

セレクタ１０は、選択信号入力端子に入力される動作クロック選択信号が'１'(High)であるときはＰＬＬ２０から入力されるクロックを選択し、選択信号入力端子に入力される動作クロック選択信号が'０'(Low)であるときは入力端子１Ａから入力されるクロックを選択する。

ＰＬＬ２０は、自己の入力端子が入力端子１Ａに接続され、出力端子がセレクタ１０の片方の入力端子に接続されている。また、ＰＬＬ２０には、ＰＭＵ４０からイネーブル信号(PLL Enable Signal)が入力される。ＰＬＬ２０は、ＰＭＵ４０から入力されるイネーブル信号により、オン又はオフが切り替えられる。

レギュレータ３０は、図示しない直流電源に接続されており、直流電源から供給される直流電力の電圧値を降圧した直流電力を出力する。レギュレータ３０は、セレクタ１０、ＰＬＬ２０、ＰＭＵ４０、バッファ５０、ＣＰＵ６０、周辺回路７１、７２、７３に直流電力を供給する。

また、レギュレータ３０は、ＰＭＵ４０から入力されるモード制御信号(Regulator mode Control Signal)に基づき、動作状態が切り替えられる。レギュレータ３０の動作状態は、モード制御信号により、通常モード又はスタンバイモードに設定される。

ＰＭＵ４０は、半導体装置１の電力を管理する装置である。ＰＭＵ４０は、ＰＬＬ２０とレギュレータ３０にイネーブル信号(PLL Enable Signal)とモード制御信号(Regulator mode Control Signal)をそれぞれ入力する。また、ＰＭＵ４０は、ＣＰＵ６０にモード制御信号(CPU Mode Control Signal)を入力する。ＰＭＵ４０がＣＰＵ６０に入力するモード制御信号は、ＣＰＵ６０のオン／オフを表す。

バッファ５０は、セレクタ１０の出力端子に初段のバッファ５０の入力端子が接続されている。初段のバッファ５０の出力端子は、２つの２段目のバッファ５０の入力端子に接続されており、２つの２段目のバッファ５０の出力端子は、それぞれ、２つの３段目のバッファ５０に接続されている。３段目のバッファ５０は４つあり、それぞれに複数のバッファ５０が直列に接続されることにより、４本のクロック伝送路が形成されている。

図１において最も上側に位置するクロック伝送路には、ＣＰＵ６０が接続されている。また、上側から２番目、３番目、４番目のクロックの伝送路には、それぞれ、周辺回路７１、７２、７３が接続されている。ＣＰＵ６０、周辺回路７１、７２、７３には、複数のバッファ５０を介して、セレクタ１０から出力されるクロックが入力される。

ＣＰＵ６０は、バッファ５０から入力されるクロックに基づいて動作し、所定の処理を行う。ＣＰＵ６０は、レジスタアクセスバスを介して周辺回路７１、７２、７３に接続されている。ＣＰＵ６０は、レジスタアクセスバスを介して、周辺回路７１、７２、７３の内部のレジスタにアクセスすることができる。

周辺回路７１、７２、７３は、ＣＰＵ６０の周辺に位置する回路であり、例えば、通信用のインターフェース回路等である。周辺回路７１、７２、７３が通信用のインターフェース回路である場合は、例えば、CAN(Controller Area Network)、I2C(I-squared C: Inter Integrated Circuit)等のバスに接続されるインターフェース回路であればよい。

また、周辺回路７１、７２、７３は、例えば、タイマー、ＡＤＣ(Analog to Digital Converter)、ＤＡＣ(Digital to Analog Conveter)等であってもよい。

以上のような半導体装置１では、ＰＭＵ４０からセレクタ１０に入力される動作クロック選択信号に応じて選択されるクロックが、ＣＰＵ６０、周辺回路７１、７２、７３の動作状態によらずに、バッファ５０を介してＣＰＵ６０、周辺回路７１、７２、７３に供給される。すなわち、ＣＰＵ６０、周辺回路７１、７２、７３には、それぞれの動作状態によらずに、常にクロックが供給される。

以下の実施の形態では、前提技術の半導体装置１よりも消費電力を低減した半導体装置を提供する。以下、本発明の半導体装置を適用した実施の形態について説明する。

＜実施の形態＞
図２は、実施の形態の半導体装置１００を示す図である。なお、以下では、前提技術の半導体装置１の構成要素と同様の構成要素には同一符号を付し、その説明を省略する。

半導体装置１００は、入力端子１Ａ、セレクタ１０、ＰＬＬ２０、レギュレータ３０、ＰＭＵ４０、バッファ５０、及び周辺回路７１、７２、７３を含む。

また、半導体装置１００は、さらに、バッファ回路１１０Ａ、１１０Ｂ、１１０Ｃ、１１０Ｄ、１１０Ｅ、１１０Ｆ、１１０Ｇ、スイッチ回路１３０Ａ、１３０Ｂ、１３０Ｃ、１３０Ｄ、制御部１５０、及びＣＰＵ１６０を含む。

半導体装置１００は、例えば、一つのシリコン基板に、ＰＭＯＳ(P-channel Metal Oxide Semiconductor)トランジスタとＮＭＯＳ(N-channel Metal Oxide Semiconductor)トランジスタを形成することにより、一つのチップとして実現することができる。半導体装置１００は、図２に示す構成要素の他に、さらに別の構成要素（例えば、ＲＡＭ(Random Access Memory）又はフラッシュメモリ等)を含んでいてもよい。

以下では、説明の便宜上、バッファ回路１１０Ａ〜１１０Ｇの動作を説明する際に、バッファ回路１１０Ａ〜１１０Ｇをそれぞれ記号BUF1〜BUF7で示す場合がある。同様に、スイッチ回路１３０Ａ〜１３０Ｄをそれぞれ記号SWITCH1〜SWITCH4で示す場合がある。

なお、図２に示す通り、半導体装置１００に含まれるバッファ５０は、前提技術の半導体装置１に含まれるバッファ５０のうち、４段目以降に対応するバッファ５０である。バッファ５０は、前提技術の半導体装置１に含まれる４段目以降のバッファ５０と同様に、４本のクロック伝送路を構築している。ここでは、上側から順番に、クロック伝送路５５Ａ、５５Ｂ、５５Ｃ、５５Ｄと称す。

バッファ回路１１０Ａの入力端子は、セレクタ１０の出力端子に接続される。バッファ回路１１０Ａには、ＰＭＵ４０からセレクタ１０に入力される動作クロック選択信号(Operation Clock Select Signal)によって選択されるクロックが入力される。

セレクタ１０の選択信号入力端子に入力される動作クロック選択信号が'１'(High)であるときはＰＬＬ２０から入力されるクロックがバッファ回路１１０Ａに入力される。また、セレクタ１０の選択信号入力端子に入力される動作クロック選択信号が'０'(Low)であるときは入力端子１Ａから入力されるクロックがバッファ回路１１０Ａに入力される。

バッファ回路１１０Ａの出力端子には、バッファ回路１１０Ｂ及び１１０Ｃが接続されているため、バッファ回路１１０Ａから出力されるクロックは、バッファ回路１１０Ｂ及び１１０Ｃに入力される。

バッファ回路１１０Ａは、クロックを出力する駆動力を調整することができるバッファ回路の一例である。バッファ回路１１０Ａの駆動力は、制御部１５０から入力される制御信号bufcon1によって調整される。バッファ回路１１０Ａの詳細については後述する。

バッファ回路１１０Ｂ及び１１０Ｃの入力端子は、ともにバッファ回路１１０Ａの出力端子に接続される。バッファ回路１１０Ｂの出力端子は、バッファ回路１１０Ｄ及び１１０Ｅの入力端子に接続される。バッファ回路１１０Ｃの出力端子は、バッファ回路１１０Ｆ及び１１０Ｇの入力端子に接続される。

バッファ回路１１０Ｂから出力されるクロックは、バッファ回路１１０Ｄ及び１１０Ｅに入力される。バッファ回路１１０Ｃから出力されるクロックは、バッファ回路１１０Ｆ及び１１０Ｇに入力される。

バッファ回路１１０Ｂ及び１１０Ｃは、それぞれ、クロックを出力する駆動力を調整することができるバッファ回路の一例である。バッファ回路１１０Ｂ及び１１０Ｃの駆動力は、それぞれ、制御部１５０から入力される制御信号bufcon2及びbufcon3によって調整される。バッファ回路１１０Ｂ及び１１０Ｃの詳細については後述する。

バッファ回路１１０Ｄ及び１１０Ｅの入力端子は、ともにバッファ回路１１０Ｂの出力端子に接続される。バッファ回路１１０Ｄの出力端子は、スイッチ回路１３０Ａに接続される。バッファ回路１１０Ｅの出力端子は、スイッチ回路１３０Ｂに接続される。

バッファ回路１１０Ｄ及び１１０Ｅは、それぞれ、クロックを出力する駆動力を調整することができるバッファ回路の一例である。バッファ回路１１０Ｄ及び１１０Ｅの駆動力は、それぞれ、制御部１５０から入力される制御信号bufcon4及びbufcon5によって調整される。バッファ回路１１０Ｄ及び１１０Ｅの詳細については後述する。

バッファ回路１１０Ｆ及び１１０Ｇの入力端子は、ともにバッファ回路１１０Ｃの出力端子に接続される。バッファ回路１１０Ｆの出力端子は、スイッチ回路１３０Ｃに接続される。バッファ回路１１０Ｇの出力端子は、スイッチ回路１３０Ｄに接続される。

バッファ回路１１０Ｆ及び１１０Ｇは、それぞれ、クロックを出力する駆動力を調整することができるバッファ回路の一例である。バッファ回路１１０Ｆ及び１１０Ｇの駆動力は、それぞれ、制御部１５０から入力される制御信号bufcon6及びbufcon7によって調整される。バッファ回路１１０Ｆ及び１１０Ｇの詳細については後述する。

スイッチ回路１３０Ａは、バッファ回路１１０Ｄとクロック伝送路５５Ａとの間に直列に挿入されるスイッチ回路の一例である。スイッチ回路１３０Ａは、例えば、トランスファーゲートによって実現される。スイッチ回路１３０Ａは、制御部１５０から入力される制御信号switchcon1によってオン／オフの切り替えが行われる。

スイッチ回路１３０Ａは、オンのときはバッファ回路１１０Ｄの出力端子とクロック伝送路５５Ａとの間を導通させるため、バッファ回路１１０Ｄから伝送されるクロックをそのまま出力する。スイッチ回路１３０Ａは、オフのときはバッファ回路１１０Ｄの出力端子とクロック伝送路５５Ａとの間を遮断するため、バッファ回路１１０Ｄから伝送されるクロックを出力しない。

スイッチ回路１３０Ｂ〜１３０Ｄは、それぞれ、バッファ回路１１０Ｅ、１１０Ｆ、１１０Ｇとクロック伝送路５５Ｂ、５５Ｃ、５５Ｄとの間に直列に挿入されるスイッチ回路の一例である。スイッチ回路１３０Ｂ〜１３０Ｄは、それぞれ、スイッチ回路１３０Ａと同様に、例えば、トランスファーゲートによって実現される。

スイッチ回路１３０Ｂ〜１３０Ｄは、それぞれ、制御部１５０から入力される制御信号switchcon2、switchcon3、switchcon4によってオン／オフの切り替えが行われる。スイッチ回路１３０Ｂ〜１３０Ｄの動作は、スイッチ回路１３０Ａの動作と同様である。

すなわち、スイッチ回路１３０Ｂ〜１３０Ｄは、それぞれ、オンのときはバッファ回路１１０Ｅ〜１１０Ｇの出力端子とクロック伝送路５５Ｂ〜５５Ｄとの間を導通させる。また、スイッチ回路１３０Ｂ〜１３０Ｄは、それぞれ、オフのときはバッファ回路１１０Ｅ〜１１０Ｇの出力端子とクロック伝送路５５Ｂ〜５５Ｄとの間を遮断する。

制御部１５０は、バッファ回路１１０Ａ〜１１０Ｇの駆動力の調整と、スイッチ回路１３０Ａ〜１３０Ｄのオン／オフの切替制御とを行う制御部の一例である。

制御部１５０には、ＰＭＵ４０からイネーブル信号(PLL Enable Signal)とモード制御信号(Regulator mode Control Signal)が入力され、周辺回路７１、７２、７３から制御信号１〜３が入力され、レジスタアクセスバスを介してＣＰＵ１６０からコマンドが入力される。

制御部１５０は、イネーブル信号(PLL Enable Signal)、モード制御信号(Regulator mode Control Signal)、制御信号１〜３、及び、ＣＰＵ１６０から入力されるコマンドに基づき、バッファ回路１１０Ａ〜１１０Ｇの駆動力の調整と、スイッチ回路１３０Ａ〜１３０Ｄのオン／オフの切替制御とを行う。

ＣＰＵ１６０は、半導体装置１００の駆動状態を切り替えるための制御処理を行う。ＣＰＵ１６０は、レジスタアクセスバス(Register Access Bus)１６１を介して、周辺回路７１、７２、７３と、制御部１５０とに接続されている。ＣＰＵ１６０は、半導体装置１００の駆動状態を切り替える際に、周辺回路７１、７２、７３と制御部１５０にレジスタアクセスバス１６１を介してコマンドを送信する。

ここで、周辺回路７１、７２、７３は、レジスタを内蔵しており、ＣＰＵ１６０がレジスタへのデータの書き込みを行う際に、ＣＰＵ１６０からライトコマンド(Enable Write Access)を受信すると、それぞれ、制御信号１〜３を制御部１５０に出力する。制御部１５０は、制御信号１〜３に基づいて次の動作状態を検知し、バッファ回路１１０Ａ〜１１０Ｇの駆動力の調整と、スイッチ回路１３０Ａ〜１３０Ｄのオン／オフの切替制御とを行う。

また、ＣＰＵ１６０は、バス１６２を介してＰＭＵ４０と接続されている。ＣＰＵ１６０は、動作状態を切り替える際に、セレクタ１０、ＰＬＬ２０、レギュレータ３０の動作状態を切り替える必要があるときは、その旨を表すコマンドをバス１６２を介してＰＭＵ４０に入力する。

ＰＭＵ４０は、ＣＰＵ１６０からコマンドを受信すると、コマンドの内容に応じて、動作クロック選択信号(Operation Clock Select Signal)、イネーブル信号(PLL Enable Signal)、又はモード制御信号(Regulator mode Control Signal)を出力する。

なお、図２には、バッファ回路１１０Ｄ〜１１０Ｇと、クロック伝送路５５Ａ〜５５Ｄとの間にそれぞれスイッチ回路１３０Ａ〜１３０Ｄを挿入した回路構成を示すが、スイッチ回路１３０Ａ〜１３０Ｄと同様のスイッチをバッファ回路１１０Ａ、１１０Ｂ、１１０Ｃの出力側にも挿入してもよい。

すなわち、バッファ回路１１０Ａの出力端子と、バッファ回路１１０Ｂ及び１１０Ｃの入力端子との間に、スイッチ回路１３０Ａ〜１３０Ｄと同様のスイッチを挿入してもよい。バッファ回路１１０Ｂの出力端子と、バッファ回路１１０Ｄ及び１１０Ｅの入力端子との間に、スイッチ回路１３０Ａ〜１３０Ｄと同様のスイッチを挿入してもよい。また、バッファ回路１１０Ｃの出力端子と、バッファ回路１１０Ｆ及び１１０Ｇの入力端子との間に、スイッチ回路１３０Ａ〜１３０Ｄと同様のスイッチを挿入してもよい。

次に、バッファ回路１１０Ａ〜１１０Ｇとスイッチ回路１３０Ａ〜１３０Ｄの回路構成について説明する。バッファ回路１１０Ａ〜１１０Ｇは同様の回路構成を有するため、バッファ回路１１０Ａ〜１１０Ｇを特に区別しない場合は、単にバッファ回路１１０と称す。また、スイッチ回路１３０Ａ〜１３０Ｄは同様の回路構成を有するため、スイッチ回路１３０Ａ〜１３０Ｄを特に区別しない場合には、単にスイッチ回路１３０と称す。

また、制御部１５０から出力される制御信号bufcon1〜bufcon7を特に区別しない場合は、単に制御信号bufconと称す。また、制御部１５０から出力される制御信号switchcon1〜switchcon4を特に区別しない場合は、単に制御信号switchconと称す。

図３は、実施の形態の半導体装置１００に含まれるバッファ回路１１０とスイッチ回路１３０を示す図である。図４は、バッファ回路１１０とスイッチ回路１３０の真理値表を示す図である。

図３に示すバッファ回路１１０とスイッチ回路１３０は、図２に示すバッファ回路１１０Ｄ〜１１０Ｇとスイッチ回路１３０Ａ〜１３０Ｄとの各対に対応する。また、上述のように、バッファ回路１１０Ａ〜１１０Ｃの出力側にスイッチ回路１３０Ａ〜１３０Ｄと同様のスイッチを挿入する場合は、図３に示すバッファ回路１１０とスイッチ回路１３０は、バッファ回路１１０Ａ〜１１０Ｃと、出力側のスイッチとの各対に対応する。

図３に示すように、バッファ回路１１０は、入力端子１１１、出力端子１１２、信号入力端子１１３Ａ、１１３Ｂ、インバータ１１４Ａ、１１４Ｂ、ＮＯＲ回路１１５Ａ、１１５Ｂ、及びインバータ１１６Ａ、１１６Ｂを含む。

バッファ回路１１０は、さらに、ＮＡＮＤ回路１１７Ａ、１１７Ｂ、インバータ１１８Ａ、１１８Ｂ、及びインバータ１２０Ａ、１２０Ｂ、１２０Ｃを含む。

なお、以下では、説明の便宜上、ＮＯＲ回路１１５Ａ、１１５Ｂ、及び、ＮＡＮＤ回路１１７Ａ、１１７Ｂの各一対の入力端子については、図３中において上側にある端子を一方の端子と称し、下側にある端子を他方の端子と称す。

入力端子１１１は、クロックが入力される端子である。入力端子１１１は、バッファ回路１１０の内部では、インバータ１２０ＡのＰＭＯＳ(P-channel Metal Oxide Semiconductor)トランジスタ１２１Ａのゲート、ＮＭＯＳ(N-channel Metal Oxide Semiconductor)トランジスタ１２２Ａのゲート、ＮＯＲ回路１１５Ａ、１１５Ｂの他方の入力端子、及び、ＮＡＮＤ回路１１７Ａ、１１７Ｂの一方の入力端子に接続されている。

なお、図４（Ａ）の真理値表では、入力端子１１１に入力されるクロックの信号レベルをＡで表す。

出力端子１１２は、インバータ１２０Ａ、１２０Ｂ、１２０Ｃの出力端子に接続されており、インバータ１２０Ａ、１２０Ｂ、１２０Ｃで反転されるクロックを出力する端子である。バッファ回路１１０は、クロックの駆動力を小(Small)、中(Medium)、大(Large)のいずれかに設定することができるため、出力端子１１２からは、３段階の駆動力のうちのいずれかの駆動力によるクロックが出力される。

なお、図４（Ａ）の真理値表では、出力端子１１２から出力されるクロックの信号レベルをＯＵＴで表す。

信号入力端子１１３Ａ、１１３Ｂは、制御部１５０から制御信号bufconが入力される端子である。制御信号bufconは２ビットであり、信号入力端子１１３Ａ、１１３Ｂにそれぞれのビット値を表す信号が入力される。

信号入力端子１１３Ａは、インバータ１１４Ａの入力端子、及び、ＮＯＲ回路１１５Ａの一方の入力端子に接続されている。同様に、信号入力端子１１３Ｂは、インバータ１１４Ｂの入力端子、及び、ＮＯＲ回路１１５Ｂの一方の入力端子に接続されている。

なお、図４（Ａ）の真理値表では、信号入力端子１１３Ａ、１１３Ｂに入力される制御信号bufconのビット値をそれぞれ、Ｃ１、Ｃ２で表す。

インバータ１１４Ａ、１１４Ｂは、それぞれ、自己の入力端子が信号入力端子１１３Ａ、１１３Ｂに接続され、自己の出力端子がＮＡＮＤ回路１１７Ａ、１１７Ｂの一方の入力端子に接続されている。

ＮＯＲ回路１１５Ａ、１１５Ｂは、それぞれ、自己の一方の入力端子が信号入力端子１１３Ａ、１１３Ｂに接続され、自己の他方の入力端子が入力端子１１１に接続される。ＮＯＲ回路１１５Ａ、１１５Ｂの出力端子は、それぞれ、インバータ１１６Ａ、１１６Ｂの入力端子に接続される。

インバータ１１６Ａ、１１６Ｂは、それぞれ、自己の入力端子がＮＯＲ回路１１５Ａ、１１５Ｂの出力端子に接続され、自己の出力端子が、それぞれ、インバータ１２０Ｂ、１２０ＣのＰＭＯＳトランジスタ１２１Ｂ、１２１Ｃのゲートに接続される。

ＮＡＮＤ回路１１７Ａ、１１７Ｂは、それぞれ、自己の一方の入力端子がインバータ１１４Ａ、１１４Ｂの出力端子に接続され、自己の他方の入力端子が、入力端子１１１に接続される。

インバータ１１８Ａ、１１８Ｂは、それぞれ、自己の入力端子がＮＡＮＤ回路１１７Ａ、１１７Ｂの出力端子に接続され、自己の出力端子が、インバータ１２０Ｂ、１２０ＣのＮＭＯＳトランジスタ１２２Ｂ、１２２Ｃのゲートに接続されている。

このような回路により、インバータ１２０Ａは、入力端子１１１に入力されるクロックによって直接的に駆動される。

また、インバータ１２０Ｂは、インバータ１１４Ａ、ＮＯＲ回路１１５Ａ、インバータ１１６Ａ、ＮＡＮＤ回路１１７Ａ、インバータ１１８Ａを介して、入力端子１１１に入力されるクロックと、信号入力端子１１３Ａに入力される制御信号bufconのビット値Ｃ１によって駆動される。インバータ１１４Ａ、ＮＯＲ回路１１５Ａ、インバータ１１６Ａ、ＮＡＮＤ回路１１７Ａ、インバータ１１８Ａは、第１切替回路の一例である。

また、第１切替回路の一例としてのインバータ１１４Ａ、ＮＯＲ回路１１５Ａ、インバータ１１６Ａ、ＮＡＮＤ回路１１７Ａ、及びインバータ１１８Ａに、インバータ１２０Ｂを加えた回路は、第２インバータ回路部の一例である。

同様に、インバータ１２０Ｃは、インバータ１１４Ｂ、ＮＯＲ回路１１５Ｂ、インバータ１１６Ｂ、ＮＡＮＤ回路１１７Ｂ、インバータ１１８Ｂを介して、入力端子１１１に入力されるクロックと、信号入力端子１１３Ｂに入力される制御信号bufconのビット値Ｃ２によって駆動される。インバータ１１４Ｂ、ＮＯＲ回路１１５Ｂ、インバータ１１６Ｂ、ＮＡＮＤ回路１１７Ｂ、インバータ１１８Ｂは、第２切替回路の一例である。

また、第２切替回路の一例としてのインバータ１１４Ｂ、ＮＯＲ回路１１５Ｂ、インバータ１１６Ｂ、ＮＡＮＤ回路１１７Ｂ、及びインバータ１１８Ｂに、インバータ１２０Ｃを加えた回路は、第３インバータ回路部の一例である。

インバータ１２０Ａは、ＰＭＯＳトランジスタ１２１ＡとＮＭＯＳトランジスタ１２２Ａを有する。

同様に、インバータ１２０Ｂは、ＰＭＯＳトランジスタ１２１ＢとＮＭＯＳトランジスタ１２２Ｂを有する。また、インバータ１２０Ｃは、ＰＭＯＳトランジスタ１２１ＣとＮＭＯＳトランジスタ１２２Ｃを有する。

インバータ１２０Ａは、第１インバータ回路部の一例である。インバータ１２０ＡのＰＭＯＳトランジスタ１２１ＡとＮＭＯＳトランジスタ１２２Ａのゲートは、入力端子１１１に接続されている。ＰＭＯＳトランジスタ１２１Ａのソースは電源に接続され、ドレインは、ＮＭＯＳトランジスタ１２２Ａのドレインに接続されている。ＮＭＯＳトランジスタ１２２Ａのソースは接地されている。

インバータ１２０Ａは、入力端子１１１に入力されるクロックがＨ(High)レベルの場合は、ＰＭＯＳトランジスタ１２１Ａがオフになり、ＮＭＯＳトランジスタ１２２Ａがオンになることにより、入力端子１１１に入力されるクロックを反転したＬ(Low)レベルのクロックを出力端子１１２に出力する。

また、インバータ１２０Ａは、入力端子１１１に入力されるクロックがＬ(Low)レベルの場合は、ＰＭＯＳトランジスタ１２１Ａがオンになり、ＮＭＯＳトランジスタ１２２Ａがオフになることにより、入力端子１１１に入力されるクロックを反転したＨ(High)レベルのクロックを出力端子１１２に出力する。

インバータ１２０Ｂは、第２インバータ回路部の一例である。インバータ１２０ＢのＰＭＯＳトランジスタ１２１Ｂのゲートはインバータ１１６Ａの出力端子に接続され、ＮＭＯＳトランジスタ１２２Ｂのゲートは、インバータ１１８Ａの出力端子に接続されている。ＰＭＯＳトランジスタ１２１Ｂのソースは電源に接続され、ドレインは、ＮＭＯＳトランジスタ１２２Ｂのドレインに接続されている。ＮＭＯＳトランジスタ１２２Ｂのソースは接地されている。

インバータ１２０Ｂは、制御信号bufconのビット値Ｃ１が'０'のときに、インバータ１１６Ａ、１１８Ａの出力が入力端子１１１に入力されるクロックと等しくなり、制御信号bufconのビット値Ｃ１が'１'のときに、インバータ１１６Ａ、１１８Ａの出力が、それぞれ、'１'、'０'になる。

このため、インバータ１２０Ｂは、制御信号bufconのビット値Ｃ１が'０'のときに、入力端子１１１に入力されるクロックがＨ(High)レベルの場合は、ＰＭＯＳトランジスタ１２１Ｂがオフになり、ＮＭＯＳトランジスタ１２２Ｂがオンになることにより、入力端子１１１に入力されるクロックを反転したＬ(Low)レベルのクロックを出力端子１１２に出力する。これは、インバータ１２０Ａと同様の動作である。

また、インバータ１２０Ｂは、制御信号bufconのビット値Ｃ１が'０'のときに、入力端子１１１に入力されるクロックがＬ(Low)レベルの場合は、ＰＭＯＳトランジスタ１２１Ｂがオンになり、ＮＭＯＳトランジスタ１２２Ｂがオフになることにより、入力端子１１１に入力されるクロックを反転したＨ(High)レベルのクロックを出力端子１１２に出力する。これは、インバータ１２０Ａと同様の動作である。

また、インバータ１２０Ｂは、制御信号bufconのビット値Ｃ１が'１'のときは、インバータ１１６Ａ、１１８Ａの出力が、それぞれ、'１'、'０'になるため、ＰＭＯＳトランジスタ１２１Ｂ及びＮＭＯＳトランジスタ１２２Ｂがともにオフとなる。

また、インバータ１２０Ｃは、インバータ１２０Ｂとの回路の対称性により、インバータ１２０Ｂと同様に動作する。すなわち、インバータ１２０Ｃは、制御信号bufconのビット値Ｃ２が'０'のときに、クロックを反転して出力端子１１２に出力する。これは、インバータ１２０Ａと同様の動作である。

また、インバータ１２０Ｃは、制御信号bufconのビット値Ｃ２が'１'のときは、インバータ１１６Ｂ、１１８Ｂの出力が、それぞれ、'１'、'０'になるため、ＰＭＯＳトランジスタ１２１Ｃ及びＮＭＯＳトランジスタ１２２Ｃがともにオフとなる。これは、インバータ１２０Ｂと同様の動作である。

以上より、バッファ回路１１０は、インバータ１２０Ｂ及び１２０Ｃがオフの場合は、インバータ１２０Ａのみが駆動されるため、バッファ回路１１０のクロックの駆動力は小(Small)となる。

また、バッファ回路１１０は、インバータ１２０Ｂがオンでインバータ１２０Ｃがオフの場合は、インバータ１２０Ａ及び１２０Ｂが駆動されるため、バッファ回路１１０のクロックの駆動力は中(Medium)となる。

また、バッファ回路１１０は、インバータ１２０Ｂ及び１２０Ｃがともにオンにされる場合は、インバータ１２０Ａ、１２０Ｂ、１２０Ｃのすべてが駆動されるため、バッファ回路１１０のクロックの駆動力は大(Large)となる。

以上のように、バッファ回路１１０に入力される制御信号bufconにより、バッファ回路１１０の駆動力を小(Small)、中(Medium)、大(Large)のいずれかに設定することができる。

これらの動作は、図４（Ａ）に示す真理値表の通りである。なお、ここでは、バッファ回路１１０の駆動力を中(Medium)に設定する場合に、バッファ１２０Ａ及び１２０Ｂを駆動する形態について説明する。しかしながら、中(Medium)の駆動力を得るために、図４（Ａ）に示す真理値表におけるＣ１とＣ２の値を入れ替えれば、バッファ１２０Ａ及び１２０Ｃを駆動することにより、バッファ回路１１０の駆動力を中(Medium)に設定することができる。

スイッチ回路１３０は、トランスファーゲートであり、ＰＭＯＳトランジスタ１３１、ＮＭＯＳトランジスタ１３２、インバータ１３３、入力端子１３４、出力端子１３５、信号入力端子１３６を含む。

ＰＭＯＳトランジスタ１３１のソースとＮＭＯＳトランジスタ１３２のドレインは入力端子１３４に接続され、ＰＭＯＳトランジスタ１３１のドレインとＮＭＯＳトランジスタ１３２のソースは出力端子１３５に接続される。

ＰＭＯＳトランジスタ１３１のゲートには、インバータ１３３の出力端子が接続される。インバータ１３３の入力端子は、信号入力端子１３６に接続される。ＮＭＯＳトランジスタ１３２のゲートは、信号入力端子１３６に接続される。信号入力端子１３６は、制御部１５０（図２参照）に接続され、制御信号switchconが入力される。

制御部１５０から出力される制御信号switchconが'１'(High)の場合は、ＰＭＯＳトランジスタ１３１及びＮＭＯＳトランジスタ１３２がオンになり、入力端子１３４と出力端子１３５は導通する。これは、図４（Ｂ）の真理値表に示す通りである。この場合は、入力端子１３４から入力されるクロックが出力端子１３５から出力される。

制御部１５０から出力される制御信号switchconが'０'(Low)の場合は、ＰＭＯＳトランジスタ１３１及びＮＭＯＳトランジスタ１３２がオフになり、入力端子１３４と出力端子１３５は遮断される。これは、図４（Ｂ）の真理値表に示す通りである。この場合は、入力端子１３４から入力されるクロックは出力端子１３５から出力されない。

ここで、制御部１５０（図２参照）は、バッファ回路１１０の駆動力を中(Medium)又は大(Large)に設定するための制御信号bufconをバッファ回路１１０に入力する場合は、スイッチ回路１３０に入力する制御信号switchconを'１'(High)に設定する。

この結果、バッファ回路１１０に入力されるクロックは、中(Medium)又は大(Large)の駆動力で出力され、スイッチ回路１３０を経て、スイッチ回路１３０の出力側に接続される回路等に伝送される。駆動力を中(Medium)又は大(Large)のいずれに設定するかは、例えば、クロックの周波数、又は、スイッチ回路１３０の出力側に接続される回路等の規模等に応じて選択すればよい。

また、制御部１５０（図２参照）は、バッファ回路１１０の駆動力を小(Small)に設定するための制御信号bufconをバッファ回路１１０に入力する場合は、スイッチ回路１３０に入力する制御信号switchconを'０'(Low)に設定する。

この結果、バッファ回路１１０に入力されるクロックは、小(Small)の駆動力で出力されるが、スイッチ回路１３０が遮断されている（オフにされている）ため、クロックはスイッチ回路１３０の出力側に接続される回路等には伝送されない。

例えば、スイッチ回路１３０の出力側に接続される回路等が動作しないタイミングでは、クロックの駆動力を小(Small)に設定するとともに、スイッチ回路１３０をオフにすることにより、半導体装置１００の消費電力を低減することができる。

ここで、スイッチ回路１３０をオンにする場合と、オフにする場合とで、バッファ回路１１０の出力端子１１２からスイッチ回路１３０側を見た負荷容量の違いについて説明する。バッファ回路１１０の出力端子１１２からスイッチ回路１３０側を見た負荷容量とは、スイッチ回路１３０の入力端子１３４から出力端子１３５側を見た負荷容量と同義である。

ここで、説明の便宜上、一例として、図３に示すバッファ回路１１０及びスイッチ回路１３０が、図２に示すバッファ回路１１０Ｄ及びスイッチ回路１３０Ａであり、スイッチ回路１３０Ａの出力側（後段）には複数のバッファ５０によって構築されるクロック伝送路５５Ａが接続されていることとする。

また、バッファ回路１１０Ｄ、スイッチ回路１３０Ａ、及びバッファ５０に含まれるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは、すべて同一のサイズであることとする。

そして、バッファ回路１１０Ｄ、スイッチ回路１３０Ａ、及びバッファ５０に含まれるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート幅をW、ゲート長をL、オーバーラップ容量をCov、単位面積当たりのゲート容量をCoxとする。

スイッチ回路１３０Ａがオフの場合には、ＰＭＯＳトランジスタ１３１とＮＭＯＳトランジスタ１３２の接合容量が、バッファ回路１１０Ｄの出力端子１１２からスイッチ回路１３０Ａ側を見た負荷容量になり、負荷容量 = WCovと表すことができる。

一方、スイッチ回路１３０Ａがオンの場合には、スイッチ回路１３０Ａの後段に接続されるクロック伝送路５５Ａに含まれる複数のバッファ５０のゲート容量が、バッファ回路１１０Ｄの出力端子１１２からスイッチ回路１３０Ａ側を見た負荷容量になり、負荷容量 = 2/3WLCox + WCovと表すことができる。

このため、スイッチ回路１３０Ａをオフにした場合は、スイッチ回路１３０Ａをオンにした場合よりも、バッファ回路１１０Ｄの出力端子１１２からスイッチ回路１３０Ａ側を見た負荷容量が 2/3WLCoxだけ小さくなる。

従って、スイッチ回路１３０Ａをオフにすると、バッファ回路１１０Ｄの出力端子１１２からスイッチ回路１３０Ａ側を見た負荷容量が小さくなる。このため、バッファ回路１１０Ｄの駆動力は、スイッチ回路１３０Ａをオンにした状態で単にバッファ回路１１０Ｄの駆動力を小さくする場合よりも、さらに小さな駆動力で足りることになる。

これは、次のような理由によるものである。スイッチ回路１３０Ａをオンにした状態でバッファ回路１１０Ｄの駆動力を低減する場合には、スイッチ回路１３０Ａの後段のクロック伝送路５５Ａを駆動するための最低限度の駆動力が必要になる。これに対して、スイッチ回路１３０Ａをオフにすると、スイッチ回路１３０Ａの後段のクロック伝送路５５Ａを駆動する必要がなくなるため、スイッチ回路１３０Ａをオンにした状態に比べて、バッファ回路１１０Ｄの駆動力をさらに低減できる。

このような理由により、スイッチ回路１３０Ａをオフにすると、スイッチ回路１３０Ａをオンにした状態で単にバッファ回路１１０Ｄの駆動力を小さくする場合よりも、さらにバッファ回路１１０Ｄの駆動力を低減できる。

これは、バッファ回路１１０Ｂ〜１１０Ｄとスイッチ回路１３０Ｂ〜１３０Ｄとの各組においても同様である。また、バッファ回路１１０Ａ〜１１０Ｃの後段にスイッチ回路１３０を挿入した場合にも同様である。

以上のような理由から、実施の形態の半導体装置１００では、スイッチ回路１３０の出力側（後段）の回路等が動作しないタイミングでは、バッファ回路１１０の駆動力を小さくするとともに、スイッチ回路１３０をオフにする。

すなわち、実施の形態の半導体装置１００では、スイッチ回路１３０の後段の回路等が動作しないタイミングでは、スイッチ回路１３０をオフにした上で、バッファ回路１１０の駆動力を小さくする。

このように、スイッチ回路１３０のオフと、バッファ回路１１０の駆動力の低下を同時に行うことにより、スイッチ回路１３０よりも後段の回路をオフにでき、かつ、スイッチ回路１３０がオンの状態で単にバッファ回路１１０の駆動力を低下させる場合よりも、さらにバッファ回路１１０の駆動力を低減できる。

このようにして、実施の形態の半導体装置１００は、消費電力を低減する。

次に、図５を用いて、実施の形態の半導体装置１００の駆動パターンについて説明する。

図５は、実施の形態の半導体装置１００の駆動状態を示す図である。図５には、１７種類の駆動状態(State No.)を示す。駆動状態(State No.)１〜１７は、図５に示す表の一番左の縦の列によって表される。

また、図５の表には、左側から右側にかけて、Regulator状態、PLL駆動状態、周辺回路の動作状態、バッファ回路の駆動力、及びスイッチ回路の制御を示す。

Regulator状態は、レギュレータ３０の状態を示し、通常動作(Normal Operation)とスタンバイ(Standby)がある。通常動作(Normal Operation)はＣＰＵ１６０（図２参照）がオンにされて動作する状態であり、スタンバイ(Standby)はＣＰＵ１６０がオフにされて動作しない状態である。

PLL駆動状態は、ＰＬＬ２０の駆動状態を表し、ＰＬＬ２０がオンの状態とオフの状態がある。ＰＬＬ２０がオンのときは、セレクタ１０（図２参照）がＰＬＬ２０から出力されるクロックを選択する場合である。

ＰＬＬ２０から出力されるクロックは、入力端子１Ａ（図２参照）に入力される基準クロック(reference clk)よりも周波数が高い。このため、ＰＬＬ２０がオンの状態は、ＰＬＬ２０がオフの状態よりも高い周波数のクロックで半導体装置１００が駆動される場合であり、ＰＬＬ２０がオフの状態は、ＰＬＬ２０がオンの状態よりも低い周波数のクロックで半導体装置１００が駆動される場合である。

周辺回路の動作状態には、ＣＰＵ、周辺１、周辺２、周辺３の４つの項目が含まれ、それぞれ、ＣＰＵ２０、周辺回路７１、周辺回路７２、周辺回路７３の動作状態（オン／オフ）を表す。

バッファの駆動力には、BUF1〜BUF7の７つの項目が含まれ、それぞれ、バッファ回路１１０Ａ〜１１０Ｇの駆動力を表す。バッファ回路１１０Ａ〜１１０Ｇのクロックの駆動力は、Ｌ(Large：大)、Ｍ(Medium：中)、Ｓ(Small：小)のうちのいずれかである。BUF1〜BUF7は、それぞれ、制御信号bufcon1〜bufcon7によって表される駆動力である。

なお、バッファ回路１１０Ａ〜１１０Ｇの駆動力がＳに設定されるのは、後段にクロックを伝送する必要がないときである。バッファ回路１１０Ａ〜１１０Ｇの駆動力を最低でもＳに保持する理由は、クロックを伝送していない動作状態から次の動作状態に遷移したときに、後段の回路にクロックを伝送する場合があるからであり、このような場合に備えて最低限度の駆動力で動作させておくためである。

スイッチ回路の制御には、SWITCH1〜SWITCH4の４つの項目が含まれ、それぞれ、スイッチ回路１３０Ａ〜１３０Ｄのオン／オフの状態を表す。SWITCH1〜SWITCH4は、制御信号switchcon1〜switchcon4によって定まるオン／オフの状態を表す。

実施の形態の半導体装置１００の駆動状態は、図５に示す１７種類の駆動状態のいずれかに設定される。半導体装置１００は、セレクタ１０（図２参照）から出力されるクロックに応じて、図５に示す１７種類の駆動状態を遷移しながら駆動される。

なお、図５に示す１７種類の駆動状態は、ＣＰＵ１６０から出力されるコマンドに基づいて実現される。

バッファの駆動力BUF1〜BUF7に対応する制御信号bufcon1〜bufcon7は、ＣＰＵ１６０がレジスタへのデータの書き込みを行う際に、ＣＰＵ１６０からライトコマンド(Enable Write Access)を受信した周辺回路７１、７２、７３が生成する制御信号１〜３（図２参照）に基づいて、制御部１５０が出力する。

また、Regulator状態とPLL駆動状態は、ＣＰＵ１６０からコマンドを受信したＰＭＵ４０が出力する。

なお、ＣＰＵ１６０のオン／オフは、ＰＭＵ４０によって行われる。

次に、図６から図１１を用いて、半導体装置１００の３つの例示的な駆動パターンについて説明する。

図６は、実施の形態の半導体装置１００の例示的な第１駆動パターンを示すフローチャートである。図７は、実施の形態の半導体装置１００の例示的な第１駆動パターンを示すタイミングチャートである。

図７には、駆動状態(State No.)、レギュレータ３０に入力される電源Ｖｃｃ、基準クロック(reference clk)、レギュレータ３０の状態（通常動作(Normal Operation)又はスタンバイ(Standby)）、ＰＬＬ２０の駆動状態（pllen）を示す。

図７には、さらに、セレクタ１０に入力される選択信号(source clk sel)、セレクタ１０から出力されるクロック(source clk)、ＣＰＵ１６０の動作状態(CPU mode)、レジスタアクセスバスのコマンド(Register Access Bus)、周辺３（周辺回路７３）の動作状態を示す。レジスタアクセスバス(Register Access Bus)は、ＣＰＵ１６０からレジスタアクセスバス１６１を介して周辺回路７１〜７３に入力されるコマンドを表す。

図７には、さらに、制御部１５０が出力する制御信号bufcon1〜bufcon7と制御信号switchcon1〜switchcon4を示す。制御信号bufcon1〜bufcon7は、それぞれ、バッファ回路１１０Ａ〜１１０Ｇ（図２参照）に入力される。制御信号switchcon1〜switchcon4は、それぞれ、スイッチ回路１３０Ａ〜１３０Ｄに入力される。

図６及び図７に示す第１駆動パターンは、ＣＰＵ１６０をオンにした後に、周辺回路７３を起動し、その後周辺回路７３を停止する駆動パターンであり、周辺回路７１、７２は起動されない。第１駆動パターンは、図５に示す駆動状態１、２、１と遷移するパターンである。

まず、図６に示すように、半導体装置１００の電源がオン(Power On)になると、ステップＳ１１において、駆動状態１(State No.1)が選択され、ＣＰＵ１６０がオンにされ、周辺回路はすべてオフのままである。

このとき、図７では、時刻ｔ１１において半導体装置１００の電源がオン(Power On)にされ、レギュレータ３０は通常動作(Normal Operation)の状態、ＰＬＬ２０はオフ、ＣＰＵ１６０はオン、周辺回路７１〜７３はオフである。また、選択信号(source clk sel)は基準クロック(reference clk)を選択する信号であり、クロック(source clk)は基準クロック(reference clk)と等しい。

また、時刻ｔ１１では駆動状態１(State No.1)が選択されるため、制御信号bufcon1, bufcon2, bufcon4が示す駆動力はＭ、制御信号bufcon3, bufcon5, bufcon6, bufcon7が示す駆動力はＳ、制御信号switchcon1はオン(ON)であり、制御信号switchcon2〜switchcon4はオフ(OFF)である。

この結果、図２では、バッファ回路１１０Ａ、１１０Ｂ、１１０Ｄの駆動力はＭ(Medium：中)になり、スイッチ回路１３０Ａがオンにされ、ＣＰＵ１６０がオンになる。

また、バッファ回路１１０Ｃ、１１０Ｅ〜１１０Ｇの駆動力はＳになり、スイッチ回路１３０Ｂ、１３０Ｃ、１３０Ｄはオフにされ、周辺回路７１〜７３はオフである。

すなわち、ＣＰＵ１６０のみがオンになっており、ＣＰＵ１６０にクロックを伝送する経路に含まれるバッファ回路１１０Ａ、１１０Ｂ、１１０Ｄの駆動力はＭになるとともに、スイッチ回路１３０Ａがオンにされる。バッファ回路１１０Ａ、１１０Ｂ、１１０Ｄの駆動力がＭに設定されるのは、ＰＬＬ２０がオフであるからである。

また、周辺回路７１〜７３はオフであるため、周辺回路７１〜７３にクロックを伝送する経路に含まれるバッファ回路１１０Ｃ、１１０Ｅ〜１１０Ｇの駆動力はＳになるとともに、スイッチ回路１３０Ｂ、１３０Ｃ、１３０Ｄはオフにされる。

従って、スイッチ回路１３０Ｂ、１３０Ｃ、１３０Ｄの後段のクロック伝送路５５Ｂ〜５５Ｄは動作せず、消費電力を低減することができる。また、スイッチ回路１３０Ｂ〜１３０Ｄをオフにするため、バッファ回路１１０Ｃ、１１０Ｅ〜１１０Ｇの駆動力はＳで済むため、このことによっても消費電力を低減することができる。

次に、図６に示すステップＳ１２において、駆動状態２(State No.2)が選択される。まず、ＣＰＵ１６０が周辺回路７３に書き込みを行えるようにするために、ＣＰＵ１６０がレジスタアクセスバス１６１を介して、制御部１５０に周辺３ Enable Write Accessを入力する。

これにより、図７では、時刻ｔ１２において、レジスタアクセスバス１６１に、周辺３ Enable Write Accessが表れる。そして、制御部１５０によって制御信号bufcon3とbufcon7が示す駆動力がＭに切り替えられるとともに、制御信号switchcon4がオンに切り替えられる。これは、駆動状態２(State No.2)でＣＰＵ１６０と周辺回路７３をオンにするためである。

そして、時刻ｔ１２から基準クロック(reference clk)の２サイクル分の時間が経過した時刻ｔ１３において、周辺回路７３がオン(ON)になる。これは、図６に示すステップＳ１３において周辺回路７３が起動されることに対応する。

この結果、図２では、バッファ回路１１０Ａ、１１０Ｂ、１１０Ｃ、１１０Ｄ、１１０Ｇの駆動力はＭ(Medium：中)になり、スイッチ回路１３０Ａ、１３０Ｄがオンにされ、ＣＰＵ１６０と周辺回路７３がオンになる。

すなわち、ＣＰＵ１６０と周辺回路７３がオンになっており、ＣＰＵ１６０及び周辺回路７３にクロックを伝送する経路に含まれるバッファ回路１１０Ａ、１１０Ｂ、１１０Ｃ、１１０Ｄ、１１０Ｇの駆動力はＭになる。また、スイッチ回路１３０Ａ及び１３０Ｄがオンにされる。

また、周辺回路７１、７２はオフであるため、周辺回路７１、７２にクロックを伝送する経路に含まれるバッファ回路１１０Ｅ、１１０Ｆの駆動力はＳになるとともに、スイッチ回路１３０Ｂ、１３０Ｃはオフにされる。

従って、スイッチ回路１３０Ｂ、１３０Ｃの後段のクロック伝送路５５Ｂ、５５Ｃは動作せず、消費電力を低減することができる。また、スイッチ回路１３０Ｂ、１３０Ｃをオフにするため、バッファ回路１１０Ｅ、１１０Ｆの駆動力はＳで済むため、このことによっても消費電力を低減することができる。

次に、図６に示すステップＳ１４において、ＣＰＵ１６０が周辺回路７３への書き込みを禁止するために、ＣＰＵ１６０がレジスタアクセスバスを介して、制御部１５０に周辺３ Disable Write Accessを入力する。

これにより、図７では、時刻ｔ１４において、レジスタアクセスバスに、周辺３ Disable Write Accessが表れる。そして、時刻ｔ１４から基準クロック(reference clk)の２サイクル分の時間が経過した時刻ｔ１５において、周辺回路７３がオフ(OFF)になる。これは、図６に示すステップＳ１５に対応する。

周辺回路７３がオフ(OFF)になると、基準クロック(reference clk)の次の立ち上がりのタイミングである時刻ｔ１６において、制御部１５０は、制御信号bufcon3, bufcon7が示す駆動力をＳに切り替えるとともに、制御信号switchcon4をオフ(OFF)にする。

これにより、図２に示す回路では、バッファ回路１１０Ｃ，１１０Ｇの駆動力がＳに切り替えるとともに、スイッチ回路１３０Ｄがオフにされ、駆動状態１(State No.1)に戻る。なお、図６に示すように、フローチャートでは、フローがステップＳ１５からＳ１１にリターンすることに対応する。

以上で第１駆動パターンの動作が終了する。

次に、図８及び図９を用いて、実施の形態の半導体装置１００の第２駆動パターンについて説明する。

図８は、実施の形態の半導体装置１００の例示的な第２駆動パターンを示すフローチャートである。図９は、実施の形態の半導体装置１００の例示的な第２駆動パターンを示すタイミングチャートである。

図８及び図９に示す第２駆動パターンは、ＣＰＵ１６０をオンにした後に、ＰＬＬ２０をオンにし、さらに周辺回路７２を起動し、その後周辺回路７２を停止する駆動パターンであり、周辺回路７１、７３は起動されない。第２駆動パターンは、図５に示す駆動状態１、９、１１、９、１と遷移するパターンである。

なお、図９には、第１駆動パターンについての図７と同様の基準クロック等の波形を示すが、図７に示す周辺３（周辺回路７３）の代わりに周辺２（周辺回路７２）を示す。

まず、図８に示すように、半導体装置１００の電源がオン(Power On)になると、ステップＳ２１において、駆動状態１(State No.1)が選択され、ＣＰＵ１６０がオンにされ、周辺回路はすべてオフのままである。これは、図６に示すステップＳ１１と同様である。

このとき、図９では、時刻ｔ２１において半導体装置１００の電源がオン(Power On)にされ、レギュレータ３０は通常動作(Normal Operation)の状態、ＰＬＬ２０はオフ、ＣＰＵ１６０はオン、周辺回路７１〜７３はオフである。また、選択信号(source clk sel)は基準クロック(reference clk)を選択する信号であり、クロック(source clk)は基準クロック(reference clk)と等しい。

また、時刻ｔ２１では駆動状態１(State No.1)が選択されるため、制御信号bufcon1, bufcon2, bufcon4が示す駆動力はＭ、制御信号bufcon3, bufcon5, bufcon6, bufcon7が示す駆動力はＳ、制御信号switchcon1はオン(ON)であり、制御信号switchcon2〜switchcon4はオフ(OFF)である。

この結果、図２では、バッファ回路１１０Ａ、１１０Ｂ、１１０Ｄの駆動力はＭになり、スイッチ回路１３０Ａがオンにされ、ＣＰＵ１６０がオンになる。

以上のように、時刻ｔ２１における動作は、図７に示す時刻ｔ１１における動作と同様である。

次に、図８に示すステップＳ２２において、駆動状態９(State No.9)が選択され、ＰＬＬ２０がオンにされる。図９では、時刻ｔ２２において、ＣＰＵ１６０がＰＭＵ４０と制御部１５０にコマンドを送り、ＰＭＵ４０がＰＬＬ２０をオンにするとともに、制御部１５０は制御信号bufcon1, bufcon2, bufcon4が表す駆動力をＬに切り替える。

ＰＬＬ２０が出力する周波数の高いクロックをＣＰＵ１６０に伝送する前に、クロックの伝送経路に含まれるバッファ回路１１０Ａ、１１０Ｂ１１０Ｄの駆動力を予め最大のＬに変更するためである。

次に、図８に示すステップＳ２３において、ＰＭＵ４０によって選択信号(source clk sel)がＰＬＬ２０から出力するクロックを選択する信号に切り替えられる。すなわち、セレクタ１０が出力するクロック(source clk)がＰＬＬ２０から出力されるクロックに切り替えられる。

図９では、時刻ｔ２２から基準クロック(reference clk)の２サイクル分の時間が経過した時刻ｔ２３において、選択信号(source clk sel)がsource clk = PLLに切り替えられる。これにより、セレクタ１０が出力するクロック(source clk)は、ＰＬＬ２０から出力される周波数の高いクロックに切り替えられる。

ここでは一例として、ＰＬＬ２０から出力されるクロックの周波数は、基準クロック(reference clk)の周波数の２倍であることとする。しかしながら、これは一例であり、ＰＬＬ２０から出力されるクロックの周波数は、任意に設定することができる。

次に、図８に示すステップＳ２４において、駆動状態１１(State No.11)が選択され、ＰＬＬ２０がオンにされる。まず、ＣＰＵ１６０が周辺回路７２に書き込みを行えるようにするために、ＣＰＵ１６０がレジスタアクセスバスを介して、制御部１５０に周辺２ Enable Write Accessを入力する。

これにより、図９では、時刻ｔ２４において、レジスタアクセスバスに、周辺２ Enable Write Accessが表れる。そして、制御部１５０によって制御信号bufcon3とbufcon6が示す駆動力がＬに切り替えられるとともに、制御信号switchcon3がオンに切り替えられる。これは、駆動状態１１(State No.11)でＣＰＵ１６０と周辺回路７２をオンにするためである。

そして、時刻ｔ２４からクロックの２サイクル分の時間が経過した時刻ｔ２５において、周辺回路７２がオン(ON)になる。これは、図８に示すステップＳ２５において周辺回路７２が起動されることに対応する。

この結果、図２では、ＰＬＬ２０がオンにされた状態でセレクタ１０はＰＬＬ２０から出力されるクロックを選択し、バッファ回路１１０Ａ、１１０Ｂ、１１０Ｃ、１１０Ｄ、１１０Ｆの駆動力はＬになり、スイッチ回路１３０Ａ、１３０Ｃがオンにされ、ＣＰＵ１６０と周辺回路７２がオンになる。

すなわち、ＣＰＵ１６０と周辺回路７２がオンになっており、ＣＰＵ１６０及び周辺回路７２にクロックを伝送する経路に含まれるバッファ回路１１０Ａ、１１０Ｂ、１１０Ｃ、１１０Ｄ、１１０Ｆの駆動力はＬになる。また、スイッチ回路１３０Ａ及び１３０Ｃがオンにされる。

また、周辺回路７１、７３はオフであるため、周辺回路７１、７３にクロックを伝送する経路に含まれるバッファ回路１１０Ｅ、１１０Ｇの駆動力はＳになるとともに、スイッチ回路１３０Ｂ、１３０Ｄはオフにされる。

従って、スイッチ回路１３０Ｂ、１３０Ｄの後段のクロック伝送路５５Ｂ、５５Ｄは動作せず、消費電力を低減することができる。また、スイッチ回路１３０Ｂ、１３０Ｄをオフにするため、バッファ回路１１０Ｅ、１１０Ｇの駆動力はＳで済むため、このことによっても消費電力を低減することができる。

次に、図８に示すステップＳ２６において、ＣＰＵ１６０が周辺回路７２への書き込みを禁止するために、ＣＰＵ１６０がレジスタアクセスバスを介して、制御部１５０に周辺２ Disable Write Accessを入力する。

これにより、図９では、時刻ｔ２６において、レジスタアクセスバスに、周辺２ Disable Write Accessが表れる。そして、時刻ｔ２６からクロックの２サイクル分の時間が経過した時刻ｔ２７おいて、周辺回路７２がオフ(OFF)になる。これは、図８に示すステップＳ２７に対応する。

周辺回路７２がオフ(OFF)になると、クロックの次の立ち上がりのタイミングである時刻ｔ２８において、制御部１５０は、制御信号bufcon3, bufcon6が示す駆動力をＳに切り替えるとともに、制御信号switchcon3をオフ(OFF)にする。

これにより、図２に示す回路では、バッファ回路１１０Ｃ，１１０Ｆの駆動力がＳに切り替えるとともに、スイッチ回路１３０Ｃがオフにされ、駆動状態９(State No.9)に戻る。なお、これは、図８に示すステップＳ２８に対応する。

次に、図８に示すステップＳ２９において、ＰＭＵ４０によって選択信号(source clk sel)が基準クロック(reference clk)を選択する信号に切り替えられる。すなわち、セレクタ１０が出力するクロック(source clk)がＰＬＬ２０から出力されるクロックに切り替えられる。

図９では、時刻ｔ２９において、選択信号(source clk sel)がsource clk = reference clkに切り替えられる。これにより、セレクタ１０が出力するクロック(source clk)は、基準クロック(reference clk)に切り替えられる。

次いで、図８に示すステップＳ３０において、ＰＭＵ４０によってＰＬＬ２０がオフにされる。図９では、時刻ｔ３０において、ＰＬＬ２０がオフにされ、制御部１５０は制御信号bufcon1, bufcon2, bufcon4が表す駆動力をＭ(Medium：中)に切り替える。これにより、駆動状態１(State No.1)に戻る。

以上で第２駆動パターンの動作が終了する。

以上のように、第２駆動パターンにおいては、ＰＬＬ２０が出力するクロックをＣＰＵ１６０と周辺回路７２に伝送する経路に含まれるバッファ回路１１０Ａ、１１０Ｂ、１１０Ｃ、１１０Ｄ、１１０Ｆの駆動力をＬに設定する。これは、ＰＬＬ２０が出力する周波数の高いクロックを伝送するために、大きな駆動力を用いるためである。

また、第２駆動パターンの最初から最後までオフの状態に保持される周辺回路７１、７２に接続されるスイッチ１３０Ｂ、１３０Ｄはオフに保持されるため、クロック伝送路５５Ｂ、５５Ｄをバッファ１１０Ｅ、１１０Ｇからそれぞれ切り離すことができる。

このため、バッファ１１０Ｅ、１１０Ｇの駆動力はＳ(Small：小)で済むため、消費電力の低減を図ることができる。

次に、図１０及び図１１を用いて、実施の形態の半導体装置１００の第３駆動パターンについて説明する。

図１０は、実施の形態の半導体装置１００の例示的な第３駆動パターンを示すフローチャートである。図１１は、実施の形態の半導体装置１００の例示的な第３駆動パターンを示すタイミングチャートである。

図１０及び図１１に示す第３駆動パターンは、ＣＰＵ１６０をオンにした後に、周辺回路７１を起動し、その後スタンバイモードに設定し、さらにスタンバイモードから復帰する駆動パターンであり、周辺回路７２、７３は起動されない。また、ＰＬＬ２０もオフの状態に保持される。第３駆動パターンは、図５に示す駆動状態１、５、１７、５と遷移するパターンである。

なお、図１１には、第１駆動パターンについての図７と同様の基準クロック等の波形を示すが、図７に示す周辺３（周辺回路７３）の代わりに周辺回路７１（周辺１）を示す。

まず、図１０に示すように、半導体装置１００の電源がオン(Power On)になると、ステップＳ３１において、駆動状態１(State No.1)が選択され、ＣＰＵ１６０がオンにされ、周辺回路はすべてオフのままである。これは、図６に示すステップＳ１１と同様である。

このとき、図１１では、時刻ｔ３１において半導体装置１００の電源がオン(Power On)にされ、レギュレータ３０は通常動作(Normal Operation)の状態、ＰＬＬ２０はオフ、ＣＰＵ１６０はオン、周辺回路７１〜７３はオフである。また、選択信号(source clk sel)は基準クロック(reference clk)を選択する信号であり、クロック(source clk)は基準クロック(reference clk)と等しい。

また、時刻ｔ３１では駆動状態１(State No.1)が選択されるため、制御信号bufcon1, bufcon2, bufcon4が示す駆動力はＭ、制御信号bufcon3, bufcon5, bufcon6, bufcon7が示す駆動力はＳ、制御信号switchcon1はオン(ON)であり、制御信号switchcon2〜switchcon4はオフ(OFF)である。

以上のように、時刻ｔ３１における動作は、図７に示す時刻ｔ１１における動作と同様である。

次に、図１０に示すステップＳ３２において、駆動状態５(State No.5)が選択される。まず、ＣＰＵ１６０が周辺回路７１に書き込みを行えるようにするために、ＣＰＵ１６０がレジスタアクセスバスを介して、制御部１５０に周辺１ Enable Write Accessを入力する。

これにより、図１１では、時刻ｔ３２において、レジスタアクセスバスに、周辺１ Enable Write Accessが表れる。そして、制御部１５０によって制御信号bufcon5が示す駆動力がＭに切り替えられるとともに、制御信号switchcon2がオンに切り替えられる。これは、駆動状態５(State No.5)でＣＰＵ１６０と周辺回路７１をオンにするためである。

そして、時刻ｔ３２からクロックの２サイクル分の時間が経過した時刻ｔ３３において、周辺回路７１がオン(ON)になる。これは、図１０に示すステップＳ３３において周辺回路７１が起動されることに対応する。

この結果、図２では、バッファ回路１１０Ａ、１１０Ｂ、１１０Ｄ、１１０Ｅの駆動力はＭになり、スイッチ回路１３０Ａ、１３０Ｂがオンにされ、ＣＰＵ１６０と周辺回路７１がオンになる。

すなわち、ＣＰＵ１６０と周辺回路７１がオンになっており、ＣＰＵ１６０及び周辺回路７１にクロックを伝送する経路に含まれるバッファ回路１１０Ａ、１１０Ｂ、１１０Ｄ、１１０Ｅの駆動力はＭになる。また、スイッチ回路１３０Ａ及び１３０Ｂがオンにされる。

また、周辺回路７２、７３はオフであるため、周辺回路７２、７３にクロックを伝送する経路に含まれるバッファ回路１１０Ｃ、１１０Ｆ、１１０Ｇの駆動力はＳになるとともに、スイッチ回路１３０Ｃ、１３０Ｄはオフにされる。

従って、スイッチ回路１３０Ｃ、１３０Ｄの後段のクロック伝送路５５Ｃ、５５Ｄは動作せず、消費電力を低減することができる。また、スイッチ回路１３０Ｃ、１３０Ｄをオフにするため、バッファ回路１１０Ｃ、１１０Ｆ、１１０Ｇの駆動力はＳで済むため、このことによっても消費電力を低減することができる。

次に、図１０に示すステップＳ３４において、ＰＭＵ４０によってレギュレータ３０の状態が通常動作(Normal Operation)からスタンバイ(Standby)に切り替えられる。すなわち、半導体装置１００はスタンバイモードに切り替えられる。

図１１では、時刻ｔ３４において、制御信号bufcon1, bufcon2, bufcon4, bufcon5はＳに切り替えられ、制御信号switchcon1, switchcon2はオフ(OFF)にされる。これにより、図２では、バッファ回路１１０Ａ、１１０Ｂ、１１０Ｄ、１１０Ｅの駆動力がＳに切り替えられ、スイッチ回路１３０Ａ、１３０Ｂがオフにされる。

次いで、図１０に示すステップＳ３５において、スタンバイモードから復帰すべく、ＰＭＵ４０によってレギュレータ３０の状態がスタンバイ(Standby)から通常動作(Normal Operation)に切り替えられ、駆動状態５(State No.5)に復帰する。

図１１では、時刻ｔ３５において、制御信号bufcon1, bufcon2, bufcon4, bufcon5がＭに切り替えられ、制御信号switchcon1, switchcon2がオン(ON)に切り替えられる。

以上で第３駆動パターンの動作が終了する。

以上のように、第３駆動パターンにおいては、ＣＰＵ１６０と周辺回路７１に伝送する経路に含まれるバッファ回路１１０Ａ、１１０Ｂ、１１０Ｄ、１１０Ｅの駆動力をＭに設定する。

また、第３駆動パターンの最初から最後までオフの状態に保持される周辺回路７２、７３に接続されるスイッチ１３０Ｃ、１３０Ｄはオフに保持されるため、クロック伝送路５５Ｃ、５５Ｄをバッファ１１０Ｆ、１１０Ｇからそれぞれ切り離すことができる。

このため、バッファ１１０Ｆ、１１０Ｇの駆動力はＳで済むため、消費電力の低減を図ることができる。

また、スタンバイモードでは、すべてのバッファ回路１１０Ａ〜１１０Ｇの駆動力をＳに設定するとともに、すべてのスイッチ回路１３０Ａ〜１３０Ｄをオフにする。これにより、クロック伝送路５５Ａ〜５５Ｄをそれぞれバッファ１１０Ｄ〜１１０Ｇからそれぞれ切り離すことができる。

このため、バッファ１１０Ｄ〜１１０Ｇの駆動力はＳで済むため、消費電力の低減を図ることができる。また、このとき、バッファ１１０Ａ〜１１０Ｃの駆動力もＳで済むため、消費電力の低減を図ることができる。

以上のように、実施の形態によれば、消費電力を低減した半導体装置１００を提供することができる。

実施の形態の半導体装置１００では、スイッチ回路１３０の出力側（後段）の回路等が動作しないタイミングでは、バッファ回路１１０の駆動力を小さくするとともに、スイッチ回路１３０をオフにする。換言すれば、スイッチ回路１３０をオフにした上で、バッファ回路１１０の駆動力を小さくする。

以上のようにして、実施の形態の半導体装置１００は、消費電力を低減する。

なお、ここでは、第１駆動パターン、第２駆動パターン、及び第３駆動パターンを代表例として説明したが、図５に示す１７種類の動作状態は、いずれの動作状態からいずれの動作状態へも遷移することができる。従って、図５に示す１７種類の動作状態を組み合わせることにより、実施の形態の半導体装置１００において、種々の駆動パターンを実現することができる。

そして、いずれの駆動パターンにおいても、スイッチ回路１３０のオフと、バッファ回路１１０の駆動力の低下を同時に行う動作状態を実現することにより、半導体装置１００の消費電力を低減することができる。

また、以上では、半導体装置１００がＰＬＬ２０を含み、ＰＬＬ２０が基準クロックから高速用のクロックを生成する形態について説明したが、このように基準クロックとは異なる周波数のクロックを生成する構成要素はＰＬＬ２０に限られるものではない。例えば、ＰＬＬ２０以外の同期回路を用いて高速クロックを生成してもよいし、分周器を用いて基準クロックよりも周波数の低いクロックを生成してもよい。

また、以上では、ＰＬＬ２０のオン／オフに応じて、バッファ回路１１０の駆動力をＬ／Ｍに切り替える形態について説明したが、ＰＬＬ２０を含まない場合には、バッファ回路１１０の駆動力をＭ(Medium)とＳ(Small)で切り替えるようにすればよい。このような場合には、バッファ回路１１０に含まれるインバータの段数を１段減らすことができる。

また、以上では、図２に示すように、４つのクロック伝送路５５Ａ〜５５Ｄがあり、それぞれにＣＰＵ１６０、周辺回路７１〜７３が接続されている形態について説明した。しかしながら、このような回路構成は一例であるため、実際の回路構成に応じて、スイッチ回路１３０を適宜配置してバッファ回路１１０とクロック伝送路５５とを切り離すことによって消費電力の低減を図ればよい。

以上、本発明の例示的な実施の形態の半導体装置について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
以上の実施の形態に関し、さらに以下の付記を開示する。
（付記１）
クロックの駆動力を調整する駆動力調整部を有し、クロックを伝送するバッファ回路と、
前記バッファ回路から出力されるクロックを伝送するクロック伝送路に設けられ、オン状態で前記バッファ回路から出力されるクロックを伝送し、オフ状態で前記バッファ回路から出力されるクロックを遮断するスイッチ回路と、
前記バッファ回路の駆動力調整部の制御と、前記スイッチ回路のオン／オフの切替制御とを行う制御部であって、前記クロック伝送路によるクロックの伝送を停止する際に、前記バッファ回路の駆動力を低下させるとともに、前記スイッチ回路をオフにする、制御部と
を含む、半導体装置。
（付記２）
前記駆動力調整部は、
前記バッファ回路の入力端子と出力端子との間に接続され、前記入力端子からクロックが入力される第１インバータ回路部と、
前記第１インバータ回路部に並列に接続され、前記入力端子から入力されるクロックと、前記制御部から入力される制御信号とに基づいて動作する第２インバータ回路部と
を備え、
前記クロック伝送路によるクロックの伝送を停止する際に、前記制御部から入力される制御信号に基づき前記第２インバータ回路部がオフにされることにより、前記バッファ回路の駆動力が低下する、付記１記載の半導体装置。
（付記３）
前記第２インバータ回路部は、
前記バッファ回路の出力端子に自己の出力端子が接続される第１インバータと、
前記クロック及び前記制御信号が入力され、前記制御部が前記クロック伝送路によるクロックの伝送を停止する際に、前記第１インバータをオフにする第１切替回路と
を有する、付記２記載の半導体装置。
（付記４）
前記第１インバータ回路部は、前記バッファ回路の入力端子と出力端子との間に接続され、前記入力端子からクロックが入力されるインバータである、付記２又は３記載の半導体装置。
（付記５）
前記駆動力調整部は、前記バッファ回路の入力端子と出力端子との間で前記第１インバータ回路部及び前記第２インバータ回路部と並列に接続され、前記入力端子から入力されるクロックと、前記制御部から入力される制御信号とに基づいて動作する第３インバータ回路部をさらに備え、
前記クロック伝送路によるクロックの伝送を停止する際に、前記第３インバータ回路部は前記制御部から入力される制御信号に基づきオフにされ、
前記クロック伝送路にクロックを伝送する際は、前記スイッチ回路がオンにされた状態で、前記クロックの周波数が所定周波数以上の場合は、前記制御部から入力される制御信号に基づき前記第２インバータ回路部及び前記第３インバータ回路部がオンにされ、前記クロックの周波数が所定周波数未満の場合は、前記制御部から入力される制御信号に基づき前記第２インバータ回路部がオンにされるとともに前記第３インバータ回路部がオフにされる、付記２乃至４のいずれか一項記載の半導体装置。
（付記６）
前記第３インバータ回路部は、
前記バッファ回路の出力端子に自己の出力端子が接続される第２インバータと、
前記クロック及び前記制御信号が入力され、前記制御部が前記クロック伝送路によるクロックの伝送を停止する際に、前記第２インバータをオフにする第２切替回路と
を有する、付記５記載の半導体装置。

１００半導体装置
１Ａ入力端子
１０セレクタ
２０ＰＬＬ
３０レギュレータ
４０ＰＭＵ
５０バッファ
５５Ａ、５５Ｂ、５５Ｃ、５５Ｄクロック伝送路
７１、７２、７３周辺回路
１１０Ａ、１１０Ｂ、１１０Ｃ、１１０Ｄ、１１０Ｅ、１１０Ｆ、１１０Ｇバッファ回路
１２０Ａ、１２０Ｂ、１２０Ｃインバータ
１３０Ａ、１３０Ｂ、１３０Ｃ、１３０Ｄスイッチ回路
１５０制御部
１６０ＣＰＵ

Claims

クロックの駆動力を調整する駆動力調整部を有し、クロックを伝送するバッファ回路と、
前記バッファ回路から出力されるクロックを伝送するクロック伝送路に設けられ、オン状態で前記バッファ回路から出力されるクロックを伝送し、オフ状態で前記バッファ回路から出力されるクロックを遮断するスイッチ回路と、
前記バッファ回路の駆動力調整部の制御と、前記スイッチ回路のオン／オフの切替制御とを行う制御部であって、前記クロック伝送路によるクロックの伝送を停止する際に、前記バッファ回路の駆動力を低下させるとともに、前記駆動力をゼロより大きく保持しつつ、前記スイッチ回路をオフにする、制御部と
を含む、半導体装置。
前記駆動力調整部は、
前記バッファ回路の入力端子と出力端子との間に接続され、前記入力端子からクロックが入力される第１インバータ回路部と、
前記第１インバータ回路部に並列に接続され、前記入力端子から入力されるクロックと、前記制御部から入力される制御信号とに基づいて動作する第２インバータ回路部と
を備え、
前記クロック伝送路によるクロックの伝送を停止する際に、前記制御部から入力される制御信号に基づき前記第２インバータ回路部がオフにされることにより、前記バッファ回路の駆動力が低下する、請求項１記載の半導体装置。
前記第２インバータ回路部は、
前記バッファ回路の出力端子に自己の出力端子が接続される第１インバータと、
前記クロック及び前記制御信号が入力され、前記制御部が前記クロック伝送路によるクロックの伝送を停止する際に、前記第１インバータをオフにする第１切替回路と
を有する、請求項２記載の半導体装置。
前記駆動力調整部は、前記バッファ回路の入力端子と出力端子との間で前記第１インバータ回路部及び前記第２インバータ回路部と並列に接続され、前記入力端子から入力されるクロックと、前記制御部から入力される制御信号とに基づいて動作する第３インバータ回路部をさらに備え、
前記クロック伝送路によるクロックの伝送を停止する際に、前記第３インバータ回路部は前記制御部から入力される制御信号に基づきオフにされ、
前記クロック伝送路にクロックを伝送する際は、前記スイッチ回路がオンにされた状態で、前記クロックの周波数が所定周波数以上の場合は、前記制御部から入力される制御信号に基づき前記第２インバータ回路部及び前記第３インバータ回路部がオンにされ、前記クロックの周波数が所定周波数未満の場合は、前記制御部から入力される制御信号に基づき前記第２インバータ回路部がオンにされるとともに前記第３インバータ回路部がオフにされる、請求項２又は３記載の半導体装置。
前記第３インバータ回路部は、
前記バッファ回路の出力端子に自己の出力端子が接続される第２インバータと、
前記クロック及び前記制御信号が入力され、前記制御部が前記クロック伝送路によるクロックの伝送を停止する際に、前記第２インバータをオフにする第２切替回路と
を有する、請求項４記載の半導体装置。