JP2010112893A - ラッチ回路及びその制御方法 - Google Patents
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Abstract
【課題】スキャン機能を有するラッチ回路の通常動作時に、電力消費を抑える動作と遅いマスタデータを出力する動作のいずれか一方を選択可能にする。
【解決手段】第１のラッチは、クロックに従って入力データを保持して出力し、第１のスキャンクロックに従って入力スキャンデータを保持して出力する。論理回路は、第２のスキャンクロックと動作モードとの所定の論理演算を行い、アップデートクロックを生成して出力する。第２のラッチは、第１のラッチからアップデートクロックが入力された場合に、論理回路から入力されるデータ又はスキャンデータを保持する。
【選択図】図１
【解決手段】第１のラッチは、クロックに従って入力データを保持して出力し、第１のスキャンクロックに従って入力スキャンデータを保持して出力する。論理回路は、第２のスキャンクロックと動作モードとの所定の論理演算を行い、アップデートクロックを生成して出力する。第２のラッチは、第１のラッチからアップデートクロックが入力された場合に、論理回路から入力されるデータ又はスキャンデータを保持する。
【選択図】図１
Description
本発明は、データ入力端子とスキャンデータ入力端子を有するラッチ回路及びその制御方法に関する。
Ｄラッチ回路にテスト又は初期設定に使用されるスキャン機能を持たせるためには、第１のラッチに、通常動作には不要な第２のラッチを追加する必要がある。この場合、第２のラッチは、システム動作を行うシステムクロックとは異なるスキャン用のクロックで駆動される。
図７は、スキャン機能を有する従来のＤラッチ回路の構成例を示している。このＤラッチ回路は、スキャンクロック入力端子１１、１５、クロック入力端子１２、データ入力端子１３、スキャンデータ入力端子１４、スイッチ１６、１７、１９、ラッチ部１８、２０、バッファ２１、２２、及びデータ出力端子２３、２４を備える。このうち、スイッチ１６、１７及びラッチ部１８は第１のラッチを構成し、スイッチ１９及びラッチ部２０は第２のラッチを構成する。
スキャンクロック入力端子１５及び１１には、第１のスキャンクロック信号ＳＣＡＮＣＬＫ＿Ａ及び第２のスキャンクロック信号ＳＣＡＮＣＬＫ＿Ｂがそれぞれ入力される。クロック入力端子１２、データ入力端子１３、及びスキャンデータ入力端子１４には、クロック信号ＣＬＫ、データ信号ＤＡＴＡ＿ＩＮ、及びスキャンデータ信号ＳＣＡＮ＿ＩＮがそれぞれ入力される。
スイッチ１６は、クロック信号ＣＬＫがハイレベル（Ｈ）のときにオンとなり、ローレベル（Ｌ）のときにオフとなる。スイッチ１７は、スキャンクロック信号ＳＣＡＮＣＬＫ＿ＡがＨのときにオンとなり、Ｌのときにオフとなる。ラッチ部１８は、入力される信号の値を保持してスイッチ１９及びバッファ２２に出力する。したがって、クロック信号ＣＬＫ又はスキャンクロック信号ＳＣＡＮＣＬＫ＿ＡがＨのときにスイッチ１６又は１７への入力信号がラッチ部１８の出力端子へ伝達され、Ｌのときにラッチ部１８の出力信号が保持される。
スイッチ１９は、スキャンクロック信号ＳＣＡＮＣＬＫ＿ＢがＨのときにオンとなり、Ｌのときにオフとなる。ラッチ部２０は、入力される信号の値を保持してバッファ２１に出力する。したがって、スキャンクロック信号ＳＣＡＮＣＬＫ＿ＢがＨのときにスイッチ１９への入力信号がラッチ部２０の出力端子へ伝達され、Ｌのときにラッチ部２０の出力信号が保持される。
バッファ２１及び２２は、入力される信号を一定時間遅延させてデータ出力端子２３及び２４にそれぞれ出力する。
このＤラッチ回路の使用方法としては、例えば、次の２通りが考えられる。
（１）第１の使用方法
通常動作時において、スキャンクロック信号ＳＣＡＮＣＬＫ＿ＡをＬに固定し、クロック信号ＣＬＫにより第１のラッチを駆動する。また、スキャンクロック信号ＳＣＡＮＣＬＫ＿ＢをＨに固定することで第２のラッチをスルー状態にして、第１のラッチの出力データをそのままデータ出力端子２３に出力する。この場合、データ出力端子２３及び２４から出力されるマスタデータ信号ＭＡＳＴＥＲ２及びＭＡＳＴＥＲ１は、後段の回路においてそれぞれ遅いマスタデータ及び速いマスタデータとして使用される。
このＤラッチ回路の使用方法としては、例えば、次の２通りが考えられる。
（１）第１の使用方法
通常動作時において、スキャンクロック信号ＳＣＡＮＣＬＫ＿ＡをＬに固定し、クロック信号ＣＬＫにより第１のラッチを駆動する。また、スキャンクロック信号ＳＣＡＮＣＬＫ＿ＢをＨに固定することで第２のラッチをスルー状態にして、第１のラッチの出力データをそのままデータ出力端子２３に出力する。この場合、データ出力端子２３及び２４から出力されるマスタデータ信号ＭＡＳＴＥＲ２及びＭＡＳＴＥＲ１は、後段の回路においてそれぞれ遅いマスタデータ及び速いマスタデータとして使用される。
一方、スキャン動作時においては、クロック信号ＣＬＫをＬに固定し、スキャンクロック信号ＳＣＡＮＣＬＫ＿Ａにより第１のラッチを駆動する。また、スキャンクロック信号ＳＣＡＮＣＬＫ＿Ｂにより第２のラッチを駆動する。この場合、データ出力端子２３からスキャンデータ信号がスキャンアウトデータ信号として出力される。
（２）第２の使用方法
通常動作時において、スキャンクロック信号ＳＣＡＮＣＬＫ＿ＡをＬに固定し、クロック信号ＣＬＫにより第１のラッチを駆動する。また、スキャンクロック信号ＳＣＡＮＣＬＫ＿ＢをＬに固定し、第２のラッチを閉じておく。この場合、データ出力端子２４から後段の回路にマスタデータ信号ＭＡＳＴＥＲ１のみが出力される。
通常動作時において、スキャンクロック信号ＳＣＡＮＣＬＫ＿ＡをＬに固定し、クロック信号ＣＬＫにより第１のラッチを駆動する。また、スキャンクロック信号ＳＣＡＮＣＬＫ＿ＢをＬに固定し、第２のラッチを閉じておく。この場合、データ出力端子２４から後段の回路にマスタデータ信号ＭＡＳＴＥＲ１のみが出力される。
一方、スキャン動作時においては、クロック信号ＣＬＫをＬに固定し、スキャンクロック信号ＳＣＡＮＣＬＫ＿Ａにより第１のラッチを駆動する。また、スキャンクロック信号ＳＣＡＮＣＬＫ＿Ｂにより第２のラッチを駆動する。この場合、データ出力端子２３からスキャンデータ信号がスキャンアウトデータ信号として出力される。
図８は、図７のＤラッチ回路の詳細な回路構成例を示している。このＤラッチ回路は、クロック入力端子３１、スキャンクロック入力端子３２、３４、データ入力端子３５、スキャンデータ入力端子３３、及びデータ出力端子８１、８２を備える。
Ｄラッチ回路は、さらにP-channel Metal Oxide Semiconductor Field Effect Transistor （ＭＯＳＦＥＴ）４１、４３、４６、４８、５０、５１、５４、５６、５８、６０、６２、６３、６６、６８、７０、及び７２を備える。Ｄラッチ回路は、さらにN-channel ＭＯＳＦＥＴ４２、４４、４７、４９、５２、５３、５５、５７、５９、６１、６４、６５、６７、６９、７１、及び７３を備える。Ｄラッチ回路は、さらにトランスファゲート４５を備える。
以下では、P-channel ＭＯＳＦＥＴ及びN-channel ＭＯＳＦＥＴをそれぞれＰＭＯＳ及びＮＭＯＳと記す。ＰＭＯＳ４１、４３、４６、４８、５０、５４、５６、５８、６０、６２、６６、６８、７０、及び７２のソース電極は電源電位ＶＤＤに接続され、ＮＭＯＳ４２、４４、４７、４９、５３、５５、５７、５９、６１、６５、６７、６９、７１、及び７３のソース電極は接地電位に接続されている。
クロック入力端子３１には、クロック信号ＣＬＫを反転した反転クロック信号ＩＣＬＫが入力され、スキャンクロック入力端子３２及び３４には、スキャンクロック信号ＳＣＡＮＣＬＫ＿Ａ及びＳＣＡＮＣＬＫ＿Ｂがそれぞれ入力される。データ入力端子３５及びスキャンデータ入力端子３３には、データ信号ＤＡＴＡ＿ＩＮ及びスキャンデータ信号ＳＣＡＮ＿ＩＮがそれぞれ入力される。データ出力端子８１からは、マスタデータ信号ＭＡＳＴＥＲ１が出力され、データ出力端子８２からは、マスタデータ信号ＭＡＳＴＥＲ２又はスキャンアウトデータ信号が出力される。
ＰＭＯＳ４１及びＮＭＯＳ４２はインバータを構成し、反転クロック信号ＩＣＬＫを反転して、トランスファゲート４５のＮＭＯＳ側ゲート電極７５に出力する。トランスファゲート４５のＰＭＯＳ側ゲート電極７４には、反転クロック信号ＩＣＬＫが入力される。ＰＭＯＳ４３及びＮＭＯＳ４４はインバータを構成し、データ信号ＤＡＴＡ＿ＩＮを反転して、トランスファゲート４５の入力端子に出力する。
トランスファゲート４５は、ＰＭＯＳ側ゲート電極７４及びＮＭＯＳ側ゲート電極７５がそれぞれＬ及びＨになったときに、入力データ信号を出力端子からデータ信号ＰＣＭ１
として出力する。
として出力する。
ＰＭＯＳ４６及びＮＭＯＳ４７はインバータを構成し、データ信号ＰＣＭ１を反転して、マスタデータ信号ＭＡＳＴＥＲ１を出力する。
ＰＭＯＳ４８、５０、５１及びＮＭＯＳ４９、５２、５３はクロックドインバータを構成し、スキャンクロック信号ＳＣＡＮＣＬＫ＿ＡがＨのときに、スキャンデータ信号ＳＣＡＮ＿ＩＮを反転してデータ信号ＰＣＭ１を出力する。
ＰＭＯＳ４８、５０、５１及びＮＭＯＳ４９、５２、５３はクロックドインバータを構成し、スキャンクロック信号ＳＣＡＮＣＬＫ＿ＡがＨのときに、スキャンデータ信号ＳＣＡＮ＿ＩＮを反転してデータ信号ＰＣＭ１を出力する。
ＰＭＯＳ５４及びＮＭＯＳ５５はインバータを構成し、データ信号ＰＣＭ１を反転してデータ信号ＰＡＭ１を出力する。ＰＭＯＳ５６及びＮＭＯＳ５７はインバータを構成し、データ信号ＰＡＭ１を反転してデータ信号ＰＣＭ１を出力する。ＰＭＯＳ５４、５６及びＮＭＯＳ５５、５７は、図７のラッチ部１８に対応する。
ＰＭＯＳ５８及びＮＭＯＳ５９はインバータを構成し、スキャンクロック信号ＳＣＡＮＣＬＫ＿Ｂを反転して出力する。ＰＭＯＳ６０、６２、６３及びＮＭＯＳ６１、６４、６５はクロックドインバータを構成し、スキャンクロック信号ＳＣＡＮＣＬＫ＿Ｂを反転した信号がＬのときに、つまり、スキャンクロック信号ＳＣＡＮＣＬＫ＿ＢがＨのときに、データ信号ＰＡＭ１を反転してデータ信号ＰＣＳ１を出力する。
ＰＭＯＳ６６及びＮＭＯＳ６７はインバータを構成し、データ信号ＰＣＳ１を反転して出力する。ＰＭＯＳ６８及びＮＭＯＳ６９はインバータを構成し、ＰＭＯＳ６６及びＮＭＯＳ６７から出力されたデータ信号を反転してデータ信号ＰＣＳ１を出力する。ＰＭＯＳ６６、６８及びＮＭＯＳ６７、６９は、図７のラッチ部２０に対応する。
ＰＭＯＳ７０及びＮＭＯＳ７１はインバータを構成し、ＰＭＯＳ６６及びＮＭＯＳ６７から出力されたデータ信号を反転して出力する。ＰＭＯＳ７２及びＮＭＯＳ７３はインバータを構成し、ＰＭＯＳ７０及びＮＭＯＳ７１から出力されたデータ信号を反転して、マスタデータ信号ＭＡＳＴＥＲ２又はスキャンアウトデータ信号を出力する。
トランスファゲート４５は、図７のスイッチ１６に対応し、ＰＭＯＳ４８、５０、５１及びＮＭＯＳ４９、５２、５３から構成されるクロックドインバータは、図７のスイッチ１７に対応する。また、ＰＭＯＳ６０、６２、６３及びＮＭＯＳ６１、６４、６５から構成されるクロックドインバータは、図７のスイッチ１９に対応する。
第１ラッチ及び第２ラッチを含み、スキャンテストを行わないときに第２ラッチへのクロック信号の供給を停止するパルスラッチ回路も知られている。スレーブラッチにトランスミッションゲートを設け、モード信号によりトランスミッションゲートを非道通にするフリップフロップ回路も知られている。また、通常動作時にマスタ部のトランスファゲートを閉じて周辺回路からの信号供給を遮断するＤフリップフロップ回路も知られている。
特開２００６−３３９９４８号公報
特開平０９−２７０６７７号公報
特開２００５−２２１３５２号公報
上述した従来のＤラッチ回路には、次のような問題がある。
第１の使用方法では、通常動作時においても第２のラッチ及びバッファ２１が動作するため、無駄な電力消費が発生する。また、第２の使用方法では、通常動作時の電力消費は抑えられるが、後段の回路で遅いマスタデータを使用することはできない。
第１の使用方法では、通常動作時においても第２のラッチ及びバッファ２１が動作するため、無駄な電力消費が発生する。また、第２の使用方法では、通常動作時の電力消費は抑えられるが、後段の回路で遅いマスタデータを使用することはできない。
特に、集積回路（ＩＣ）チップ等の半導体装置に複数のＤラッチ回路が含まれている場合、スキャンクロック信号ＳＣＡＮＣＬＫ＿ＢはそれらのＤラッチ回路に共通の信号であるため、Ｄラッチ回路毎に使用方法を異ならせることはできない。
本発明の課題は、スキャン機能を有するラッチ回路の通常動作時に、電力消費を抑える動作と遅いマスタデータを出力する動作のいずれかを選択可能にすることである。
開示のラッチ回路は、第１及び第２のラッチと論理回路を有する。
第１のラッチは、データ入力端子とクロック入力端子とスキャンデータ入力端子と第１のスキャンクロック入力端子を有する。そして、クロック入力端子からクロックが入力された場合にデータ入力端子から入力されるデータを保持して出力する。また、第１のスキャンクロック入力端子から第１のスキャンクロックが入力された場合にスキャンデータ入力端子から入力されるスキャンデータを保持して出力する。
第１のラッチは、データ入力端子とクロック入力端子とスキャンデータ入力端子と第１のスキャンクロック入力端子を有する。そして、クロック入力端子からクロックが入力された場合にデータ入力端子から入力されるデータを保持して出力する。また、第１のスキャンクロック入力端子から第１のスキャンクロックが入力された場合にスキャンデータ入力端子から入力されるスキャンデータを保持して出力する。
論理回路は、第２のスキャンクロック入力端子と動作モード入力端子を有する。そして、第２のスキャンクロック入力端子から入力される第２のスキャンクロックと動作モード入力端子から入力される動作モードとの所定の論理演算を行い、アップデートクロックを生成して出力する。
第２のラッチは、第１のラッチの出力端子に接続されるアップデート入力端子と論理回路の出力端子に接続されるアップデートクロック入力端子を有する。そして、アップデートクロック入力端子からアップデートクロックが入力された場合に、アップデート入力端子から入力されるデータ又はスキャンデータを保持する。
第２のスキャンクロックと動作モードとの所定の論理演算の結果が第２のラッチのアップデートクロック入力端子に出力され、第２のラッチが駆動される。このため、第２のスキャンクロックのレベルを固定した場合でも、動作モードのレベルにより第２のラッチの動作を制御することができる。
ラッチ回路がスキャン動作を行わない通常動作時において、第２のラッチを使用するか否かを選択することができる。したがって、ラッチ回路毎に、２種類の通常動作のいずれかを選択的に行わせることが可能になる。
以下、図面を参照しながら、最良の実施形態を詳細に説明する。
制御用の動作モード信号の接続を変更することにより、１つのラッチ回路を高速／高駆動力ラッチ回路に切り替えることもでき、省電力ラッチ回路に切り替えることもできる。これにより、設計の最終段階で遅延に余裕がある場合等に、動作モード信号を繋ぐだけで電力を削減することが可能になる。
制御用の動作モード信号の接続を変更することにより、１つのラッチ回路を高速／高駆動力ラッチ回路に切り替えることもでき、省電力ラッチ回路に切り替えることもできる。これにより、設計の最終段階で遅延に余裕がある場合等に、動作モード信号を繋ぐだけで電力を削減することが可能になる。
図１は、スキャン機能を有する実施形態のＤラッチ回路の構成例を示している。このＤラッチ回路は、図７に示したＤラッチ回路に、動作モード入力端子１０１及び所定の論理回路としての論理積（ＡＮＤ）回路１０２を追加した構成を有し、ＩＣチップ等の半導体装置内に設けられる。
ＡＮＤ回路１０２の出力端子は、スイッチ１９のアップデートクロック入力端子１１１に接続され、ラッチ部１８の出力端子は、スイッチ１９のアップデート入力端子１１２に接続される。
動作モード入力端子１０１には、動作モード信号ＳＣＡＮ＿ＭＯＤＥが入力される。ＡＮＤ回路１０２は、動作モード信号ＳＣＡＮ＿ＭＯＤＥとスキャンクロック信号ＳＣＡＮＣＬＫ＿Ｂの論理積を演算し、アップデートクロック信号を生成してアップデートクロック入力端子１１１に出力する。
スイッチ１９は、アップデートクロック信号がＨのときにオンとなり、Ｌのときにオフとなる。したがって、スイッチ１９は、動作モード信号ＳＣＡＮ＿ＭＯＤＥとスキャンクロック信号ＳＣＡＮＣＬＫ＿ＢがともにＨのときにオンとなり、いずれか一方がＬのときにオフとなる。スイッチ１６、１７、ラッチ部１８、２０、及びバッファ２１、２２の動作は、図７の場合と同様である。
このＤラッチ回路の動作モードとしては、例えば、次の３通りが考えられる。
（１）第１の通常動作モード
スキャンクロック信号ＳＣＡＮＣＬＫ＿ＡをＬに固定し、クロック信号ＣＬＫにより第１のラッチを駆動する。また、動作モード信号ＳＣＡＮ＿ＭＯＤＥをＨに固定し、スキャンクロック信号ＳＣＡＮＣＬＫ＿ＢをＨに固定することで第２のラッチをスルー状態にする。この場合、データ出力端子２３及び２４からマスタデータ信号ＭＡＳＴＥＲ２及びＭＡＳＴＥＲ１がそれぞれ出力される。
（１）第１の通常動作モード
スキャンクロック信号ＳＣＡＮＣＬＫ＿ＡをＬに固定し、クロック信号ＣＬＫにより第１のラッチを駆動する。また、動作モード信号ＳＣＡＮ＿ＭＯＤＥをＨに固定し、スキャンクロック信号ＳＣＡＮＣＬＫ＿ＢをＨに固定することで第２のラッチをスルー状態にする。この場合、データ出力端子２３及び２４からマスタデータ信号ＭＡＳＴＥＲ２及びＭＡＳＴＥＲ１がそれぞれ出力される。
（２）第２の通常動作モード
スキャンクロック信号ＳＣＡＮＣＬＫ＿ＡをＬに固定し、クロック信号ＣＬＫにより第１のラッチを駆動する。また、動作モード信号ＳＣＡＮ＿ＭＯＤＥ又はスキャンクロック信号ＳＣＡＮＣＬＫ＿Ｂの少なくとも一方をＬにすることで、第２のラッチを閉じておく。この場合、データ出力端子２４からマスタデータ信号ＭＡＳＴＥＲ１のみが出力される。
スキャンクロック信号ＳＣＡＮＣＬＫ＿ＡをＬに固定し、クロック信号ＣＬＫにより第１のラッチを駆動する。また、動作モード信号ＳＣＡＮ＿ＭＯＤＥ又はスキャンクロック信号ＳＣＡＮＣＬＫ＿Ｂの少なくとも一方をＬにすることで、第２のラッチを閉じておく。この場合、データ出力端子２４からマスタデータ信号ＭＡＳＴＥＲ１のみが出力される。
（３）スキャン動作モード
クロック信号ＣＬＫをＬに固定し、スキャンクロック信号ＳＣＡＮＣＬＫ＿Ａにより第１のラッチを駆動する。また、動作モード信号ＳＣＡＮ＿ＭＯＤＥをＨにすることで、スキャンクロック信号ＳＣＡＮＣＬＫ＿Ｂにより第２のラッチを駆動する。スキャンクロック信号ＳＣＡＮＣＬＫ＿Ａの信号値Ｈは、スキャンクロック信号ＳＣＡＮＣＬＫ＿Ｂの信号値Ｈと交互に入力される。この場合、データ出力端子２３からスキャンデータ信号がスキャンアウトデータ信号として出力される。
クロック信号ＣＬＫをＬに固定し、スキャンクロック信号ＳＣＡＮＣＬＫ＿Ａにより第１のラッチを駆動する。また、動作モード信号ＳＣＡＮ＿ＭＯＤＥをＨにすることで、スキャンクロック信号ＳＣＡＮＣＬＫ＿Ｂにより第２のラッチを駆動する。スキャンクロック信号ＳＣＡＮＣＬＫ＿Ａの信号値Ｈは、スキャンクロック信号ＳＣＡＮＣＬＫ＿Ｂの信号値Ｈと交互に入力される。この場合、データ出力端子２３からスキャンデータ信号がスキャンアウトデータ信号として出力される。
このように、第１の通常動作モードでは、遅いマスタデータを後段の回路に出力することができ、第２の通常動作モードでは、第２のラッチを駆動しないことでダイナミック電力を削減することができる。
例えば、設計初期には、動作モード信号ＳＣＡＮ＿ＭＯＤＥを動作モード入力端子１０１に接続せずに、動作モード入力端子１０１を電源電位に固定して、遅いマスタデータが使えるようにしておく。そして、設計後期において遅いマスタデータが不要になったときに、動作モード信号ＳＣＡＮ＿ＭＯＤＥを動作モード入力端子１０１に接続するようにする。これにより、設計の最終段階で、ＩＣチップのバルクや他の配線を変更することなく、容易にダイナミック電力を削減することができる。
図２は、ＡＮＤ回路の代わりに所定の論理回路として否定的論理和（ＮＯＲ）回路を用いたＤラッチ回路の詳細な回路構成例を示している。このＤラッチ回路は、図８に示したＤラッチ回路において、ＰＭＯＳ５８及びＮＭＯＳ５９を削除し、動作モード入力端子２０１、ＰＭＯＳ２１１、２１２、及びＮＭＯＳ２１３、２１４を追加した構成を有する。
したがって、トランジスタの数が図８のＤラッチ回路の場合より２個多いだけで済むという利点を有する。
したがって、トランジスタの数が図８のＤラッチ回路の場合より２個多いだけで済むという利点を有する。
ＰＭＯＳ２１１のソース電極は電源電位ＶＤＤに接続され、ＮＭＯＳ２１３及び２１４のソース電極は接地電位に接続されている。
動作モード入力端子２０１には、動作モード信号ＳＣＡＮ＿ＭＯＤＥが入力される。ＰＭＯＳ２１１、２１２及びＮＭＯＳ２１３、２１４はＮＯＲ回路を構成し、動作モード信号ＳＣＡＮ＿ＭＯＤＥとスキャンクロック信号ＳＣＡＮＣＬＫ＿Ｂの否定的論理和を演算して出力する。このＮＯＲ回路は、図１のＡＮＤ回路１０２の代わりに用いられる。
動作モード入力端子２０１には、動作モード信号ＳＣＡＮ＿ＭＯＤＥが入力される。ＰＭＯＳ２１１、２１２及びＮＭＯＳ２１３、２１４はＮＯＲ回路を構成し、動作モード信号ＳＣＡＮ＿ＭＯＤＥとスキャンクロック信号ＳＣＡＮＣＬＫ＿Ｂの否定的論理和を演算して出力する。このＮＯＲ回路は、図１のＡＮＤ回路１０２の代わりに用いられる。
ＰＭＯＳ６０、６２、６３及びＮＭＯＳ６１、６４、６５から構成されるクロックドインバータは、否定的論理和がＬのときに、データ信号ＰＡＭ１を反転してデータ信号ＰＣＳ１を出力する。他の回路素子の動作は、図８の場合と同様である。
それぞれの動作モードにおける図２のＤラッチ回路の動作は、以下の通りである。
（１）第１の通常動作モード
図３に示すように、スキャンクロック信号ＳＣＡＮＣＬＫ＿ＡをＬに固定することで、ＰＭＯＳ４８、５０、５１及びＮＭＯＳ４９、５２、５３から構成されるクロックドインバータをオフにする。そして、反転クロック信号ＩＣＬＫによりトランスファゲート４５を駆動する。
（１）第１の通常動作モード
図３に示すように、スキャンクロック信号ＳＣＡＮＣＬＫ＿ＡをＬに固定することで、ＰＭＯＳ４８、５０、５１及びＮＭＯＳ４９、５２、５３から構成されるクロックドインバータをオフにする。そして、反転クロック信号ＩＣＬＫによりトランスファゲート４５を駆動する。
また、動作モード信号ＳＣＡＮ＿ＭＯＤＥをＨに固定し、スキャンクロック信号ＳＣＡＮＣＬＫ＿ＢをＬに固定することで、ＰＭＯＳ６０、６２、６３及びＮＭＯＳ６１、６４、６５から構成されるクロックドインバータをオンにする。
これにより、反転クロック信号ＩＣＬＫの立下りエッジでデータ信号ＤＡＴＡ＿ＩＮの値ａが第１のラッチにデータ信号ＰＡＭ１として格納されるとともに、マスタデータ信号ＭＡＳＴＥＲ１として出力される。また、データ信号ＰＡＭ１はクロックドインバータを通過して第２のラッチにも格納され、マスタデータ信号ＭＡＳＴＥＲ２として出力される。こうして、マスタデータ信号ＭＡＳＴＥＲ１及びＭＡＳＴＥＲ２の値はｘからａに変化する。
（２）第２の通常動作モード
図４に示すように、スキャンクロック信号ＳＣＡＮＣＬＫ＿ＡをＬに固定することで、ＰＭＯＳ４８、５０、５１及びＮＭＯＳ４９、５２、５３から構成されるクロックドインバータをオフにする。そして、反転クロック信号ＩＣＬＫによりトランスファゲート４５を駆動する。
図４に示すように、スキャンクロック信号ＳＣＡＮＣＬＫ＿ＡをＬに固定することで、ＰＭＯＳ４８、５０、５１及びＮＭＯＳ４９、５２、５３から構成されるクロックドインバータをオフにする。そして、反転クロック信号ＩＣＬＫによりトランスファゲート４５を駆動する。
また、動作モード信号ＳＣＡＮ＿ＭＯＤＥ及びスキャンクロック信号ＳＣＡＮＣＬＫ＿ＢをＬに固定することで、ＰＭＯＳ６０、６２、６３及びＮＭＯＳ６１、６４、６５から構成されるクロックドインバータをオフにする。
これにより、反転クロック信号ＩＣＬＫの立下りエッジでデータ信号ＤＡＴＡ＿ＩＮの値ａが第１のラッチにデータ信号ＰＡＭ１として格納されるとともに、マスタデータ信号ＭＡＳＴＥＲ１として出力される。しかし、データ信号ＰＡＭ１はクロックドインバータを通過しないため、第２のラッチには格納されず、マスタデータ信号ＭＡＳＴＥＲ２の値ａは変化しない。したがって、マスタデータ信号ＭＡＳＴＥＲ１の値のみがｘからａに変化する。
（３）スキャン動作モード
図５に示すように、反転クロック信号ＩＣＬＫをＨに固定することで、トランスファゲート４５をオフにする。そして、スキャンクロック信号ＳＣＡＮＣＬＫ＿Ａにより、ＰＭＯＳ４８、５０、５１及びＮＭＯＳ４９、５２、５３から構成されるクロックドインバータを駆動する。
図５に示すように、反転クロック信号ＩＣＬＫをＨに固定することで、トランスファゲート４５をオフにする。そして、スキャンクロック信号ＳＣＡＮＣＬＫ＿Ａにより、ＰＭＯＳ４８、５０、５１及びＮＭＯＳ４９、５２、５３から構成されるクロックドインバータを駆動する。
また、動作モード信号ＳＣＡＮ＿ＭＯＤＥをＬに固定し、スキャンクロック信号ＳＣＡＮＣＬＫ＿Ｂにより、ＰＭＯＳ６０、６２、６３及びＮＭＯＳ６１、６４、６５から構成されるクロックドインバータを駆動する。スキャンクロック信号ＳＣＡＮＣＬＫ＿Ａの信号値Ｈは、スキャンクロック信号ＳＣＡＮＣＬＫ＿Ｂの信号値Ｈと交互に入力される。
図５では、データ出力端子８２から出力されるデータ信号は、マスタデータ信号ＭＡＳＴＥＲ２ではなく、スキャンアウトデータ信号ＳＣＡＮ＿ＯＵＴとして記されている。
まず、スキャンクロック信号ＳＣＡＮＣＬＫ＿Ａの立上りエッジ５０１でスキャンデータ信号ＳＣＡＮ＿ＩＮの値ｃが第１のラッチにデータ信号ＰＡＭ１として格納されるとともに、マスタデータ信号ＭＡＳＴＥＲ１として出力される。これにより、マスタデータ信号ＭＡＳＴＥＲ１の値がｘからｃに変化する。
まず、スキャンクロック信号ＳＣＡＮＣＬＫ＿Ａの立上りエッジ５０１でスキャンデータ信号ＳＣＡＮ＿ＩＮの値ｃが第１のラッチにデータ信号ＰＡＭ１として格納されるとともに、マスタデータ信号ＭＡＳＴＥＲ１として出力される。これにより、マスタデータ信号ＭＡＳＴＥＲ１の値がｘからｃに変化する。
このとき、スキャンクロック信号ＳＣＡＮＣＬＫ＿ＢはＬになっているため、ＰＭＯＳ６０、６２、６３及びＮＭＯＳ６１、６４、６５から構成されるクロックドインバータはオフのままであり、データ信号ＰＡＭ１は第２のラッチには格納されない。したがって、スキャンアウトデータ信号ＳＣＡＮ＿ＯＵＴの値ｘは変化しない。
次に、スキャンクロック信号ＳＣＡＮＣＬＫ＿Ｂの立上りエッジ５１１で、ＰＭＯＳ６０、６２、６３及びＮＭＯＳ６１、６４、６５から構成されるクロックドインバータがオンとなり、データ信号ＰＡＭ１の値ｃが第２のラッチに格納される。これにより、スキャンアウトデータ信号ＳＣＡＮ＿ＯＵＴの値がｘからcに変化する。
次に、スキャンクロック信号ＳＣＡＮＣＬＫ＿Ａの立上りエッジ５０２でスキャンデータ信号ＳＣＡＮ＿ＩＮの値ｄが第１のラッチにデータ信号ＰＡＭ１として格納されるとともに、マスタデータ信号ＭＡＳＴＥＲ１として出力される。これにより、マスタデータ信号ＭＡＳＴＥＲ１の値がｃからｄに変化する。このとき、スキャンクロック信号ＳＣＡＮＣＬＫ＿ＢはＬになっているため、スキャンアウトデータ信号ＳＣＡＮ＿ＯＵＴの値ｃは変化しない。
次に、スキャンクロック信号ＳＣＡＮＣＬＫ＿Ｂの立上りエッジ５１２で、ＰＭＯＳ６０、６２、６３及びＮＭＯＳ６１、６４、６５から構成されるクロックドインバータがオンとなり、データ信号ＰＡＭ１の値ｄが第２のラッチに格納される。これにより、スキャンアウトデータ信号ＳＣＡＮ＿ＯＵＴの値がｃからｄに変化する。
図６は、図１のＤラッチ回路を複数個含む回路の例を示している。この回路は、Ｄラッチ回路６０１〜６０３及び組み合わせ回路６１１、６１２を含み、ＩＣチップ等の半導体装置内に設けられる。
Ｄラッチ回路６０１〜６０３の入力端子ＣＫ、ＳＭ、ＡＣＫ、及びＢＣＫは、図１のクロック入力端子１２、動作モード入力端子１０１、スキャンクロック入力端子１５、及びスキャンクロック入力端子１１にそれぞれ対応する。入力端子ＳＩ及びＤＩＮは、図１のスキャンデータ入力端子１４及びデータ入力端子１３にそれぞれ対応する。また、出力端子Ｍ１及びＭ２は、図１のデータ出力端子２４及び２３にそれぞれ対応する。
Ｄラッチ回路６０１〜６０３の入力端子ＣＫには、クロック信号ＣＬＫが入力される。
また、Ｄラッチ回路６０１〜６０３の入力端子ＡＣＫ及びＢＣＫには、スキャンクロック信号ＳＣＡＮＣＬＫ＿Ａ及びＳＣＡＮＣＬＫ＿Ｂがそれぞれ入力される。図を簡単にするため、これらのスキャンクロック信号の信号線は省略されている。
また、Ｄラッチ回路６０１〜６０３の入力端子ＡＣＫ及びＢＣＫには、スキャンクロック信号ＳＣＡＮＣＬＫ＿Ａ及びＳＣＡＮＣＬＫ＿Ｂがそれぞれ入力される。図を簡単にするため、これらのスキャンクロック信号の信号線は省略されている。
Ｄラッチ回路６０１及び６０３の入力端子ＳＭには、動作モード信号ＳＣＡＮ＿ＭＯＤＥが入力され、Ｄラッチ回路６０２の入力端子ＳＭは電源電位ＶＤＤに接続され、Ｈに固定されている。
Ｄラッチ回路６０１の入力端子ＳＩ及びＤＩＮには、スキャンデータ信号ＳＣＡＮ＿ＩＮ及びデータ信号ＤＡＴＡ＿ＩＮが入力される。Ｄラッチ回路６０１の出力端子Ｍ１及びＭ２は、組み合わせ回路６１１の入力端子及びＤラッチ回路６０２の入力端子ＳＩにそれぞれ接続され、組み合わせ回路６１１の出力端子は、Ｄラッチ回路６０２の入力端子ＤＩＮに接続されている。
また、Ｄラッチ回路６０２の出力端子Ｍ１は、組み合わせ回路６１２の入力端子に接続され、Ｄラッチ回路６０２の出力端子Ｍ２は、組み合わせ回路６１２の別の入力端子及びＤラッチ回路６０３の入力端子ＳＩに接続されている。さらに、組み合わせ回路６１２の出力端子は、Ｄラッチ回路６０３の入力端子ＤＩＮに接続されている。
この場合、Ｄラッチ回路６０１及び６０３の入力端子ＳＭには動作モード信号ＳＣＡＮ＿ＭＯＤＥが供給されるため、Ｄラッチ回路６０１及び６０３は、第２の通常動作モード又はスキャン動作モードで動作することが可能である。動作モード信号ＳＣＡＮ＿ＭＯＤＥがＬのときは第２の通常動作モードで動作し、Ｈのときはスキャン動作モードで動作する。
スキャン動作モードにおいて、Ｄラッチ回路６０１の出力端子Ｍ２は、スキャンアウトデータ信号をＤラッチ回路６０２に出力するために使用され、Ｄラッチ回路６０３の出力端子Ｍ２は、スキャンアウトデータ信号を後段の回路（不図示）に出力するために使用される。
一方、Ｄラッチ回路６０２の入力端子ＳＭはＨに固定されているため、Ｄラッチ回路６０２は、第１の通常動作モード又はスキャン動作モードで動作することが可能である。スキャンクロック信号ＳＣＡＮＣＬＫ＿ＢがＨのときは第１の通常動作モードで動作し、スキャンクロック信号ＳＣＡＮＣＬＫ＿Ｂがパルス信号のときはスキャン動作モードで動作する。
Ｄラッチ回路６０２の出力端子Ｍ２は、第１の通常動作モードにおいて、マスタデータ信号ＭＡＳＴＥＲ２を組み合わせ回路６１２に出力するために使用される。また、スキャン動作モードにおいては、スキャンアウトデータ信号をＤラッチ回路６０３に出力するために使用される。
図６の回路において、図１のＤラッチ回路の代わりに図２のＤラッチ回路を用いることも可能である。この場合、Ｄラッチ回路６０１〜６０３の入力端子ＣＫには、クロック信号ＣＬＫの代わりに反転クロック信号ＩＣＬＫが入力される。また、Ｄラッチ回路６０１及び６０３の入力端子ＳＭは、接地電位に接続されてＬに固定され、Ｄラッチ回路６０２の入力端子ＳＭには、動作モード信号ＳＣＡＮ＿ＭＯＤＥが入力される。
これにより、Ｄラッチ回路６０１及び６０３は、図４及び図５に示したように、第２の通常動作モード又はスキャン動作モードで動作することができる。一方、Ｄラッチ回路６０２は、図３及び図５に示したように、第１の通常動作モード又はスキャン動作モードで
動作することができる。
動作することができる。
なお、図６には３個のＤラッチ回路と２個の組み合わせ回路が示されているが、Ｄラッチ回路及び組み合わせ回路の数はこれに限られるものではなく、１つ以上であればよい。
以上、図１から図６までを参照しながら説明した実施形態に関し、さらに以下の付記を開示する。
以上、図１から図６までを参照しながら説明した実施形態に関し、さらに以下の付記を開示する。
（付記１）
データ入力端子とクロック入力端子とスキャンデータ入力端子と第１のスキャンクロック入力端子を有し、前記クロック入力端子からクロックが入力された場合に前記データ入力端子から入力されるデータを保持して出力するとともに、前記第１のスキャンクロック入力端子から第１のスキャンクロックが入力された場合に前記スキャンデータ入力端子から入力される前記スキャンデータを保持して出力する第１のラッチと、
第２のスキャンクロック入力端子と動作モード入力端子を有し、前記第２のスキャンクロック入力端子から入力される第２のスキャンクロックと前記動作モード入力端子から入力される動作モードとの所定の論理演算を行い、アップデートクロックを生成して出力する論理回路と、
前記第１のラッチの出力端子に接続されるアップデート入力端子と前記論理回路の出力端子に接続されるアップデートクロック入力端子を有するとともに、前記アップデートクロック入力端子から前記アップデートクロックが入力された場合に、前記アップデート入力端子から入力される前記データ又は前記スキャンデータを保持する第２のラッチを有することを特徴とするラッチ回路。
（付記２）
前記ラッチ回路は
前記動作モード入力端子に電源電位又は接地電位を接続することにより、
前記第１のラッチが保持する前記データを第１のマスタデータとして出力し、
前記第２のラッチが保持する前記データを第２のマスタデータとして出力することを特徴とする付記１記載のラッチ回路。
（付記３）
前記ラッチ回路は
前記第２のスキャンクロック入力端子に電源電位又は接地電位を接続し、前記クロック入力端子に前記クロックを入力することにより、
前記第１のラッチが保持する前記データを前記第１のマスタデータとして出力し、
前記第２のラッチが保持する前記データを前記第２のマスタデータとして出力し、
前記第１のスキャンクロック入力端子に前記第１のスキャンクロックを入力し、前記第２のスキャンクロック入力端子に前記第２のスキャンクロックを入力することにより、
前記第１のラッチが保持する前記スキャンデータを前記アップデート入力端子に出力し、
前記第２のラッチが保持する前記スキャンデータをスキャンアウトデータとして出力することを特徴とする付記２記載のラッチ回路。
（付記４）
前記ラッチ回路は
前記動作モード入力端子にスキャンモードを入力することにより、
前記第１のラッチが保持する前記データをマスタデータとして出力し、
前記第２のラッチが保持する前記スキャンデータをスキャンアウトデータとして出力することを特徴とする付記１記載のラッチ回路。
（付記５）
前記ラッチ回路は
前記動作モード入力端子又は前記第２のスキャンクロック入力端子の少なくとも一方にローレベルのスキャンモードを入力し、前記クロック入力端子に前記クロックを入力する
ことにより、
前記第１のラッチが保持する前記データを前記マスタデータとして出力し、
前記動作モード入力端子にハイレベルのスキャンモードを入力し、前記第１のスキャンクロック入力端子に前記第１のスキャンクロックを入力し、前記第２のスキャンクロック入力端子に前記第２のスキャンクロックを入力することにより、
前記第１のラッチが保持する前記スキャンデータを前記アップデート入力端子に出力し、
前記第２のラッチが保持する前記スキャンデータをスキャンアウトデータとして出力することを特徴とする付記４記載のラッチ回路。
（付記６）
前記第１のスキャンクロックは、前記第２のスキャンクロックと交互に入力されることを特徴とする付記４記載のラッチ回路。
（付記７）
前記ラッチ回路はさらに、
前記第１のラッチが保持する前記データ又は前記スキャンデータを出力する第１のバッファと、
前記第２のラッチが保持する前記データ又は前記スキャンデータを出力する第２のバッファを有することを特徴とする付記１〜６のいずれか１項に記載のラッチ回路。
（付記８）
前記所定の論理演算は論理積又は否定的論理和であることを特徴とする付記１記載のラッチ回路。
（付記９）
複数のラッチ回路を有する回路であって、
前記複数のラッチ回路の各々は、
データ入力端子とクロック入力端子とスキャンデータ入力端子と第１のスキャンクロック入力端子を有し、前記クロック入力端子からクロックが入力された場合に前記データ入力端子から入力されるデータを保持して出力するとともに、前記第１のスキャンクロック入力端子から第１のスキャンクロックが入力された場合に前記スキャンデータ入力端子から入力される前記スキャンデータを保持して出力する第１のラッチと、
第２のスキャンクロック入力端子と動作モード入力端子を有し、前記第２のスキャンクロック入力端子から入力される第２のスキャンクロックと前記動作モード入力端子から入力される動作モードとの所定の論理演算を行い、アップデートクロックを生成して出力する論理回路と、
前記第１のラッチの出力端子に接続されるアップデート入力端子と前記論理回路の出力端子に接続されるアップデートクロック入力端子を有するとともに、前記アップデートクロック入力端子から前記アップデートクロックが入力された場合に、前記アップデート入力端子から入力される前記データ又は前記スキャンデータを保持する第２のラッチを有し、
前記複数のラッチ回路のうち一のラッチ回路は
前記動作モード入力端子に電源電位又は接地電位を接続することにより、
前記第１のラッチが保持する前記データを第１のマスタデータとして出力し、
前記第２のラッチが保持する前記データを第２のマスタデータとして出力し、
前記複数のラッチ回路のうち他の一のラッチ回路は
前記動作モード入力端子にスキャンモードを入力することにより、
前記第１のラッチが保持する前記データをマスタデータとして出力し、
前記第２のラッチが保持する前記スキャンデータをスキャンアウトデータとして出力することを特徴とする回路。
（付記１０）
データ入力端子とクロック入力端子とスキャンデータ入力端子と第１のスキャンクロック入力端子を有し、前記クロック入力端子からクロックが入力された場合に前記データ入
力端子から入力されるデータを保持して出力するとともに、前記第１のスキャンクロック入力端子から第１のスキャンクロックが入力された場合に前記スキャンデータ入力端子から入力される前記スキャンデータを保持して出力する第１のラッチと、
第２のスキャンクロック入力端子と動作モード入力端子を有し、前記第２のスキャンクロック入力端子から入力される第２のスキャンクロックと前記動作モード入力端子から入力される動作モードとの所定の論理演算を行い、アップデートクロックを生成して出力する論理回路と、
前記第１のラッチの出力端子に接続されるアップデート入力端子と前記論理回路の出力端子に接続されるアップデートクロック入力端子を有するとともに、前記アップデートクロック入力端子から前記アップデートクロックが入力された場合に、前記アップデート入力端子から入力される前記データ又は前記スキャンデータを保持する第２のラッチを有することを特徴とする半導体装置。
（付記１１）
データ入力端子とクロック入力端子とスキャンデータ入力端子と第１のスキャンクロック入力端子を有する第１のラッチと、前記第１のラッチの出力端子に接続されるアップデート入力端子を有する第２のラッチと、第２のスキャンクロック入力端子と、動作モード入力端子とを有するラッチ回路の制御方法であって、
前記第２のスキャンクロック入力端子と前記動作モード入力端子に電源電位又は接地電位を接続し、
前記第２のスキャンクロック入力端子から入力される前記電源電位又は接地電位と前記動作モード入力端子から入力される前記電源電位又は接地電位との所定の論理演算を行い、前記第２のラッチに出力し、
前記クロック入力端子にクロックを入力し、
前記データ入力端子にデータを入力し、
前記第１のラッチが、前記データ入力端子から入力される前記データを保持して出力し、
前記第１のラッチから出力される前記データを第１のマスタデータとして出力し、
前記第２のラッチが、前記アップデート入力端子から入力される前記データを保持して第２のマスタデータとして出力し、
前記第２のスキャンクロック入力端子に第２のスキャンクロックを入力し、
前記動作モード入力端子にスキャンモードを入力し、
前記第２のスキャンクロック入力端子から入力される前記第２のスキャンクロックと前記動作モード入力端子から入力される前記スキャンモードとの所定の論理演算を行い、アップデートクロックを生成して前記第２のラッチに出力し、
前記第１のスキャンクロック入力端子に第１のスキャンクロックを入力し、
前記スキャンデータ入力端子にスキャンデータを入力し、
前記第１のラッチが、前記スキャンデータ入力端子から入力される前記スキャンデータを保持して出力し、
前記第１のラッチから出力される前記スキャンデータをマスタデータとして出力し、
前記第２のラッチが、前記アップデート入力端子から入力される前記スキャンデータを保持してスキャンアウトデータとして出力することを特徴とする制御方法。
（付記１２）
データ入力端子とクロック入力端子とスキャンデータ入力端子と第１のスキャンクロック入力端子を有し、前記クロック入力端子からクロックが入力された場合に前記データ入力端子から入力されるデータを保持して出力するとともに、前記第１のスキャンクロック入力端子から第１のスキャンクロックが入力された場合に前記スキャンデータ入力端子から入力される前記スキャンデータを保持して出力する第１のラッチと、
第２のスキャンクロック入力端子と動作モード入力端子を有し、前記第２のスキャンクロック入力端子から入力される第２のスキャンクロックと前記動作モード入力端子から入力される動作モードの否定的論理和を演算し、アップデートクロックを生成して出力する
否定的論理和回路と、
前記第１のラッチの出力端子に接続されるアップデート入力端子と前記否定的論理和回路の出力端子に接続されるアップデートクロック入力端子を有するとともに、前記アップデートクロック入力端子から前記アップデートクロックが入力された場合に、前記アップデート入力端子から入力される前記データ又は前記スキャンデータを保持する第２のラッチを有することを特徴とするラッチ回路。
データ入力端子とクロック入力端子とスキャンデータ入力端子と第１のスキャンクロック入力端子を有し、前記クロック入力端子からクロックが入力された場合に前記データ入力端子から入力されるデータを保持して出力するとともに、前記第１のスキャンクロック入力端子から第１のスキャンクロックが入力された場合に前記スキャンデータ入力端子から入力される前記スキャンデータを保持して出力する第１のラッチと、
第２のスキャンクロック入力端子と動作モード入力端子を有し、前記第２のスキャンクロック入力端子から入力される第２のスキャンクロックと前記動作モード入力端子から入力される動作モードとの所定の論理演算を行い、アップデートクロックを生成して出力する論理回路と、
前記第１のラッチの出力端子に接続されるアップデート入力端子と前記論理回路の出力端子に接続されるアップデートクロック入力端子を有するとともに、前記アップデートクロック入力端子から前記アップデートクロックが入力された場合に、前記アップデート入力端子から入力される前記データ又は前記スキャンデータを保持する第２のラッチを有することを特徴とするラッチ回路。
（付記２）
前記ラッチ回路は
前記動作モード入力端子に電源電位又は接地電位を接続することにより、
前記第１のラッチが保持する前記データを第１のマスタデータとして出力し、
前記第２のラッチが保持する前記データを第２のマスタデータとして出力することを特徴とする付記１記載のラッチ回路。
（付記３）
前記ラッチ回路は
前記第２のスキャンクロック入力端子に電源電位又は接地電位を接続し、前記クロック入力端子に前記クロックを入力することにより、
前記第１のラッチが保持する前記データを前記第１のマスタデータとして出力し、
前記第２のラッチが保持する前記データを前記第２のマスタデータとして出力し、
前記第１のスキャンクロック入力端子に前記第１のスキャンクロックを入力し、前記第２のスキャンクロック入力端子に前記第２のスキャンクロックを入力することにより、
前記第１のラッチが保持する前記スキャンデータを前記アップデート入力端子に出力し、
前記第２のラッチが保持する前記スキャンデータをスキャンアウトデータとして出力することを特徴とする付記２記載のラッチ回路。
（付記４）
前記ラッチ回路は
前記動作モード入力端子にスキャンモードを入力することにより、
前記第１のラッチが保持する前記データをマスタデータとして出力し、
前記第２のラッチが保持する前記スキャンデータをスキャンアウトデータとして出力することを特徴とする付記１記載のラッチ回路。
（付記５）
前記ラッチ回路は
前記動作モード入力端子又は前記第２のスキャンクロック入力端子の少なくとも一方にローレベルのスキャンモードを入力し、前記クロック入力端子に前記クロックを入力する
ことにより、
前記第１のラッチが保持する前記データを前記マスタデータとして出力し、
前記動作モード入力端子にハイレベルのスキャンモードを入力し、前記第１のスキャンクロック入力端子に前記第１のスキャンクロックを入力し、前記第２のスキャンクロック入力端子に前記第２のスキャンクロックを入力することにより、
前記第１のラッチが保持する前記スキャンデータを前記アップデート入力端子に出力し、
前記第２のラッチが保持する前記スキャンデータをスキャンアウトデータとして出力することを特徴とする付記４記載のラッチ回路。
（付記６）
前記第１のスキャンクロックは、前記第２のスキャンクロックと交互に入力されることを特徴とする付記４記載のラッチ回路。
（付記７）
前記ラッチ回路はさらに、
前記第１のラッチが保持する前記データ又は前記スキャンデータを出力する第１のバッファと、
前記第２のラッチが保持する前記データ又は前記スキャンデータを出力する第２のバッファを有することを特徴とする付記１〜６のいずれか１項に記載のラッチ回路。
（付記８）
前記所定の論理演算は論理積又は否定的論理和であることを特徴とする付記１記載のラッチ回路。
（付記９）
複数のラッチ回路を有する回路であって、
前記複数のラッチ回路の各々は、
データ入力端子とクロック入力端子とスキャンデータ入力端子と第１のスキャンクロック入力端子を有し、前記クロック入力端子からクロックが入力された場合に前記データ入力端子から入力されるデータを保持して出力するとともに、前記第１のスキャンクロック入力端子から第１のスキャンクロックが入力された場合に前記スキャンデータ入力端子から入力される前記スキャンデータを保持して出力する第１のラッチと、
第２のスキャンクロック入力端子と動作モード入力端子を有し、前記第２のスキャンクロック入力端子から入力される第２のスキャンクロックと前記動作モード入力端子から入力される動作モードとの所定の論理演算を行い、アップデートクロックを生成して出力する論理回路と、
前記第１のラッチの出力端子に接続されるアップデート入力端子と前記論理回路の出力端子に接続されるアップデートクロック入力端子を有するとともに、前記アップデートクロック入力端子から前記アップデートクロックが入力された場合に、前記アップデート入力端子から入力される前記データ又は前記スキャンデータを保持する第２のラッチを有し、
前記複数のラッチ回路のうち一のラッチ回路は
前記動作モード入力端子に電源電位又は接地電位を接続することにより、
前記第１のラッチが保持する前記データを第１のマスタデータとして出力し、
前記第２のラッチが保持する前記データを第２のマスタデータとして出力し、
前記複数のラッチ回路のうち他の一のラッチ回路は
前記動作モード入力端子にスキャンモードを入力することにより、
前記第１のラッチが保持する前記データをマスタデータとして出力し、
前記第２のラッチが保持する前記スキャンデータをスキャンアウトデータとして出力することを特徴とする回路。
（付記１０）
データ入力端子とクロック入力端子とスキャンデータ入力端子と第１のスキャンクロック入力端子を有し、前記クロック入力端子からクロックが入力された場合に前記データ入
力端子から入力されるデータを保持して出力するとともに、前記第１のスキャンクロック入力端子から第１のスキャンクロックが入力された場合に前記スキャンデータ入力端子から入力される前記スキャンデータを保持して出力する第１のラッチと、
第２のスキャンクロック入力端子と動作モード入力端子を有し、前記第２のスキャンクロック入力端子から入力される第２のスキャンクロックと前記動作モード入力端子から入力される動作モードとの所定の論理演算を行い、アップデートクロックを生成して出力する論理回路と、
前記第１のラッチの出力端子に接続されるアップデート入力端子と前記論理回路の出力端子に接続されるアップデートクロック入力端子を有するとともに、前記アップデートクロック入力端子から前記アップデートクロックが入力された場合に、前記アップデート入力端子から入力される前記データ又は前記スキャンデータを保持する第２のラッチを有することを特徴とする半導体装置。
（付記１１）
データ入力端子とクロック入力端子とスキャンデータ入力端子と第１のスキャンクロック入力端子を有する第１のラッチと、前記第１のラッチの出力端子に接続されるアップデート入力端子を有する第２のラッチと、第２のスキャンクロック入力端子と、動作モード入力端子とを有するラッチ回路の制御方法であって、
前記第２のスキャンクロック入力端子と前記動作モード入力端子に電源電位又は接地電位を接続し、
前記第２のスキャンクロック入力端子から入力される前記電源電位又は接地電位と前記動作モード入力端子から入力される前記電源電位又は接地電位との所定の論理演算を行い、前記第２のラッチに出力し、
前記クロック入力端子にクロックを入力し、
前記データ入力端子にデータを入力し、
前記第１のラッチが、前記データ入力端子から入力される前記データを保持して出力し、
前記第１のラッチから出力される前記データを第１のマスタデータとして出力し、
前記第２のラッチが、前記アップデート入力端子から入力される前記データを保持して第２のマスタデータとして出力し、
前記第２のスキャンクロック入力端子に第２のスキャンクロックを入力し、
前記動作モード入力端子にスキャンモードを入力し、
前記第２のスキャンクロック入力端子から入力される前記第２のスキャンクロックと前記動作モード入力端子から入力される前記スキャンモードとの所定の論理演算を行い、アップデートクロックを生成して前記第２のラッチに出力し、
前記第１のスキャンクロック入力端子に第１のスキャンクロックを入力し、
前記スキャンデータ入力端子にスキャンデータを入力し、
前記第１のラッチが、前記スキャンデータ入力端子から入力される前記スキャンデータを保持して出力し、
前記第１のラッチから出力される前記スキャンデータをマスタデータとして出力し、
前記第２のラッチが、前記アップデート入力端子から入力される前記スキャンデータを保持してスキャンアウトデータとして出力することを特徴とする制御方法。
（付記１２）
データ入力端子とクロック入力端子とスキャンデータ入力端子と第１のスキャンクロック入力端子を有し、前記クロック入力端子からクロックが入力された場合に前記データ入力端子から入力されるデータを保持して出力するとともに、前記第１のスキャンクロック入力端子から第１のスキャンクロックが入力された場合に前記スキャンデータ入力端子から入力される前記スキャンデータを保持して出力する第１のラッチと、
第２のスキャンクロック入力端子と動作モード入力端子を有し、前記第２のスキャンクロック入力端子から入力される第２のスキャンクロックと前記動作モード入力端子から入力される動作モードの否定的論理和を演算し、アップデートクロックを生成して出力する
否定的論理和回路と、
前記第１のラッチの出力端子に接続されるアップデート入力端子と前記否定的論理和回路の出力端子に接続されるアップデートクロック入力端子を有するとともに、前記アップデートクロック入力端子から前記アップデートクロックが入力された場合に、前記アップデート入力端子から入力される前記データ又は前記スキャンデータを保持する第２のラッチを有することを特徴とするラッチ回路。
１１、１５、３２、３４ スキャンクロック入力端子
１２、３１ クロック入力端子
１３、３５ データ入力端子
１４、３３ スキャンデータ入力端子
１６、１７、１９ スイッチ
１８、２０ ラッチ部
２１、２２ バッファ
２３、２４、８１、８２ データ出力端子
４１、４３、４６、４８、５０、５１、５４、５６、５８、６０、６２、６３、６６、６８、７０、７２、２１１、２１２ ＰＭＯＳ
４２、４４、４７、４９、５２、５３、５５、５７、５９、６１、６４、６５、６７、６９、７１、７３、２１３、２１４ ＮＭＯＳ
４５ トランスファゲート
１０１、２０１ 動作モード入力端子
１０２ ＡＮＤ回路
１１１ アップデートクロック入力端子
１１２ アップデート入力端子
５０１、５０２、５１１、５１２ 立上りエッジ
６０１、６０２、６０３ Ｄラッチ回路
６１１、６１２ 組み合わせ回路
１２、３１ クロック入力端子
１３、３５ データ入力端子
１４、３３ スキャンデータ入力端子
１６、１７、１９ スイッチ
１８、２０ ラッチ部
２１、２２ バッファ
２３、２４、８１、８２ データ出力端子
４１、４３、４６、４８、５０、５１、５４、５６、５８、６０、６２、６３、６６、６８、７０、７２、２１１、２１２ ＰＭＯＳ
４２、４４、４７、４９、５２、５３、５５、５７、５９、６１、６４、６５、６７、６９、７１、７３、２１３、２１４ ＮＭＯＳ
４５ トランスファゲート
１０１、２０１ 動作モード入力端子
１０２ ＡＮＤ回路
１１１ アップデートクロック入力端子
１１２ アップデート入力端子
５０１、５０２、５１１、５１２ 立上りエッジ
６０１、６０２、６０３ Ｄラッチ回路
６１１、６１２ 組み合わせ回路
Claims (10)
- データ入力端子とクロック入力端子とスキャンデータ入力端子と第１のスキャンクロック入力端子を有し、前記クロック入力端子からクロックが入力された場合に前記データ入力端子から入力されるデータを保持して出力するとともに、前記第１のスキャンクロック入力端子から第１のスキャンクロックが入力された場合に前記スキャンデータ入力端子から入力される前記スキャンデータを保持して出力する第１のラッチと、
第２のスキャンクロック入力端子と動作モード入力端子を有し、前記第２のスキャンクロック入力端子から入力される第２のスキャンクロックと前記動作モード入力端子から入力される動作モードとの所定の論理演算を行い、アップデートクロックを生成して出力する論理回路と、
前記第１のラッチの出力端子に接続されるアップデート入力端子と前記論理回路の出力端子に接続されるアップデートクロック入力端子を有するとともに、前記アップデートクロック入力端子から前記アップデートクロックが入力された場合に、前記アップデート入力端子から入力される前記データ又は前記スキャンデータを保持する第２のラッチを有することを特徴とするラッチ回路。 - 前記ラッチ回路は
前記動作モード入力端子に電源電位又は接地電位を接続することにより、
前記第１のラッチが保持する前記データを第１のマスタデータとして出力し、
前記第２のラッチが保持する前記データを第２のマスタデータとして出力することを特徴とする請求項１記載のラッチ回路。 - 前記ラッチ回路は
前記動作モード入力端子にスキャンモードを入力することにより、
前記第１のラッチが保持する前記データをマスタデータとして出力し、
前記第２のラッチが保持する前記スキャンデータをスキャンアウトデータとして出力することを特徴とする請求項１記載のラッチ回路。 - 前記第１のスキャンクロックは、前記第２のスキャンクロックと交互に入力されることを特徴とする請求項３記載のラッチ回路。
- 前記ラッチ回路はさらに、
前記第１のラッチが保持する前記データ又は前記スキャンデータを出力する第１のバッファと、
前記第２のラッチが保持する前記データ又は前記スキャンデータを出力する第２のバッファを有することを特徴とする請求項１〜４のいずれか１項に記載のラッチ回路。 - 前記所定の論理演算は論理積又は否定的論理和であることを特徴とする請求項１記載のラッチ回路。
- 複数のラッチ回路を有する回路であって、
前記複数のラッチ回路の各々は、
データ入力端子とクロック入力端子とスキャンデータ入力端子と第１のスキャンクロック入力端子を有し、前記クロック入力端子からクロックが入力された場合に前記データ入力端子から入力されるデータを保持して出力するとともに、前記第１のスキャンクロック入力端子から第１のスキャンクロックが入力された場合に前記スキャンデータ入力端子から入力される前記スキャンデータを保持して出力する第１のラッチと、
第２のスキャンクロック入力端子と動作モード入力端子を有し、前記第２のスキャンクロック入力端子から入力される第２のスキャンクロックと前記動作モード入力端子から入
力される動作モードとの所定の論理演算を行い、アップデートクロックを生成して出力する論理回路と、
前記第１のラッチの出力端子に接続されるアップデート入力端子と前記論理回路の出力端子に接続されるアップデートクロック入力端子を有するとともに、前記アップデートクロック入力端子から前記アップデートクロックが入力された場合に、前記アップデート入力端子から入力される前記データ又は前記スキャンデータを保持する第２のラッチを有し、
前記複数のラッチ回路のうち一のラッチ回路は
前記動作モード入力端子に電源電位又は接地電位を接続することにより、
前記第１のラッチが保持する前記データを第１のマスタデータとして出力し、
前記第２のラッチが保持する前記データを第２のマスタデータとして出力し、
前記複数のラッチ回路のうち他の一のラッチ回路は
前記動作モード入力端子にスキャンモードを入力することにより、
前記第１のラッチが保持する前記データをマスタデータとして出力し、
前記第２のラッチが保持する前記スキャンデータをスキャンアウトデータとして出力することを特徴とする回路。 - データ入力端子とクロック入力端子とスキャンデータ入力端子と第１のスキャンクロック入力端子を有し、前記クロック入力端子からクロックが入力された場合に前記データ入力端子から入力されるデータを保持して出力するとともに、前記第１のスキャンクロック入力端子から第１のスキャンクロックが入力された場合に前記スキャンデータ入力端子から入力される前記スキャンデータを保持して出力する第１のラッチと、
第２のスキャンクロック入力端子と動作モード入力端子を有し、前記第２のスキャンクロック入力端子から入力される第２のスキャンクロックと前記動作モード入力端子から入力される動作モードとの所定の論理演算を行い、アップデートクロックを生成して出力する論理回路と、
前記第１のラッチの出力端子に接続されるアップデート入力端子と前記論理回路の出力端子に接続されるアップデートクロック入力端子を有するとともに、前記アップデートクロック入力端子から前記アップデートクロックが入力された場合に、前記アップデート入力端子から入力される前記データ又は前記スキャンデータを保持する第２のラッチを有することを特徴とする半導体装置。 - データ入力端子とクロック入力端子とスキャンデータ入力端子と第１のスキャンクロック入力端子を有する第１のラッチと、前記第１のラッチの出力端子に接続されるアップデート入力端子を有する第２のラッチと、第２のスキャンクロック入力端子と、動作モード入力端子とを有するラッチ回路の制御方法であって、
前記第２のスキャンクロック入力端子と前記動作モード入力端子に電源電位又は接地電位を接続し、
前記第２のスキャンクロック入力端子から入力される前記電源電位又は接地電位と前記動作モード入力端子から入力される前記電源電位又は接地電位との所定の論理演算を行い、前記第２のラッチに出力し、
前記クロック入力端子にクロックを入力し、
前記データ入力端子にデータを入力し、
前記第１のラッチが、前記データ入力端子から入力される前記データを保持して出力し、
前記第１のラッチから出力される前記データを第１のマスタデータとして出力し、
前記第２のラッチが、前記アップデート入力端子から入力される前記データを保持して第２のマスタデータとして出力し、
前記第２のスキャンクロック入力端子に第２のスキャンクロックを入力し、
前記動作モード入力端子にスキャンモードを入力し、
前記第２のスキャンクロック入力端子から入力される前記第２のスキャンクロックと前記動作モード入力端子から入力される前記スキャンモードとの所定の論理演算を行い、アップデートクロックを生成して前記第２のラッチに出力し、
前記第１のスキャンクロック入力端子に第１のスキャンクロックを入力し、
前記スキャンデータ入力端子にスキャンデータを入力し、
前記第１のラッチが、前記スキャンデータ入力端子から入力される前記スキャンデータを保持して出力し、
前記第１のラッチから出力される前記スキャンデータをマスタデータとして出力し、
前記第２のラッチが、前記アップデート入力端子から入力される前記スキャンデータを保持してスキャンアウトデータとして出力することを特徴とする制御方法。 - データ入力端子とクロック入力端子とスキャンデータ入力端子と第１のスキャンクロック入力端子を有し、前記クロック入力端子からクロックが入力された場合に前記データ入力端子から入力されるデータを保持して出力するとともに、前記第１のスキャンクロック入力端子から第１のスキャンクロックが入力された場合に前記スキャンデータ入力端子から入力される前記スキャンデータを保持して出力する第１のラッチと、
第２のスキャンクロック入力端子と動作モード入力端子を有し、前記第２のスキャンクロック入力端子から入力される第２のスキャンクロックと前記動作モード入力端子から入力される動作モードの否定的論理和を演算し、アップデートクロックを生成して出力する否定的論理和回路と、
前記第１のラッチの出力端子に接続されるアップデート入力端子と前記否定的論理和回路の出力端子に接続されるアップデートクロック入力端子を有するとともに、前記アップデートクロック入力端子から前記アップデートクロックが入力された場合に、前記アップデート入力端子から入力される前記データ又は前記スキャンデータを保持する第２のラッチを有することを特徴とするラッチ回路。
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