JP2006253945A - 半導体集積回路装置 - Google Patents

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Abstract

【課題】 半導体集積回路の高性能化・多機能化により、１つのチップ内で複数の周波数のクロック信号を用いるため、設計過程におけるタイミング調整が困難になっている。
【解決手段】 クロック信号に複数レベルの振幅を持たせ、閾値電圧の異なるフリップフロップ回路を用いることで一本のクロック信号線で2種類以上の周波数を同時に供給することが可能となる。これにより周波数毎にクロック信号線を分離する必要が無く、クロック系統を簡素化することが可能となり、異なる周波数間でのタイミング調整容易性が向上する。また、クロック信号の振幅を制御することで、任意の閾値のフリップフリップ回路だけを動作させることも可能となる。
【選択図】 図４

Description

本発明は半導体集積回路装置にかかわり、特に周波数の異なる複数のクロックが複数の機能ブロックに供給するように構成された半導体集積回路装置に関する。
従来、同期型設計を採用した半導体集積回路装置において、複数の機能ブロックに対して共通のクロック信号線を設け、所定の周波数を有するクロックを複数の機能ブロックに供給している。従って、半導体集積回路装置において複数の周波数が必要とされる場合、周波数ごとにクロックを供給する信号線を分割し、複数のクロック信号線を介して複数の周波数を有するクロックをそれぞれの機能ブロックに別個に供給していた（例えば、特許文献１参照。）。
特開２００２−６９８２号公報
しかし、周波数の異なるクロック信号を複数のクロック信号線を介して対応する機能ブロックに供給することにより、複数のクロック信号線間でわずかなタイミングのずれが生じるため、同期型設計を採用した半導体集積回路装置を正しく機能させるためには、タイミングのずれを補正する必要があった。
また、同一のクロック信号線に接続された複数の機能ブロックのうち、ある特定のブロックのみに対してクロックの供給を停止させることができないという問題があった。
また、周期的な同一クロック波形を用い、クロック供給先である機能ブロックの通常動作時とテスト動作時の周波数を変更することができないという問題があった。
また、クロック信号線のみでフリップフロップ回路の複数データ入力のいずれかを選択することができないという問題があった。
また、１本のクロック信号線のみでクロック信号とデータの両方を供給することができないという問題があった。
また、１本のクロック信号線のみでフリップフリップ回路に対して非同期セットまたは非同期リセットをかけることができないという問題があった。
また、クロック信号線を用いてセキュリティ等に使用するイネーブル信号を生成することができないという問題があった。
また、１本のリセット信号線によって複数ある機能ブロックのうちのリセットをかけるブロックを選択することができないという問題があった。
この課題を解決するために本発明の半導体集積回路装置は、少なくとも２つ以上の高電位値と電位値０とを繰り返すクロックパルスを生成する。
本発明の半導体集積回路装置は、特定の電位値を閾値とし閾値未満の電位から閾値以上の電位へクロック信号が変化するとデータを取り込む少なくとも１つ以上の保持手段を含む第１の機能実行手段と、前記第１の機能実行手段の閾値より小さい特定の電位値を閾値とし、閾値未満の電位から閾値以上の電位へクロック信号が変化するとデータを取り込む少なくとも１つ以上の保持手段を含む第２の機能実行手段と、少なくとも２つ以上の高電位値と電位値０とを繰り返すクロックパルスを生成し、前記第１の機能実行手段と前記第２の機能実行手段とにクロックを供給するクロック供給手段と、前記第１の機能実行手段と前記第２の機能実行手段と前記クロック供給手段とに少なくとも２つ以上の高電位値と電位値０とを供給する電圧供給手段とを備えている。
この構成によれば、振幅の異なるクロック信号と閾値電圧の異なる保持手段を用いることにより、１本のクロック信号線で2種類の周波数を同時に供給することが可能となる。
本発明の半導体集積回路装置は、特定の電位値を閾値とし閾値未満の電位から閾値以上の電位へクロック信号が変化するとデータを取り込む少なくとも１つ以上の保持手段を含む第１の機能実行手段と、前記第１の機能実行手段の閾値より小さい特定の電位値を閾値とし、閾値未満の電位から閾値以上の電位へクロック信号が変化するとデータを取り込む少なくとも１つ以上の保持手段を含む第２の機能実行手段と、少なくとも２つ以上の高電位値と低電位値とを繰り返すクロックパルスを生成し、前記第１の機能実行手段と前記第２の機能実行手段とにクロックを供給するクロック供給手段と、前記第１の機能実行手段と前記第２の機能実行手段と前記クロック供給手段とに少なくとも２つ以上の高電位値と低電位値とを供給する電圧供給手段とを備えている。
この構成によれば、１本のクロック信号線で任意の機能実行手段のみを停止することが可能となる。
本発明の半導体集積回路装置は、特定の電位値を閾値とし閾値未満の電位から閾値以上の電位へクロック信号が変化するとデータを取り込む少なくとも１つ以上の保持手段を含む第１の機能実行手段と、前記第１の機能実行手段の閾値より小さい特定の電位値を閾値とし、閾値未満の電位から閾値以上の電位へクロック信号が変化するとデータを取り込む少なくとも１つ以上の保持手段を含む第２の機能実行手段と、入力したクロックを前記第１の機能実行手段の閾値以上の電位を入力すると入力電位値を変換し、前記第１の機能実行手段の閾値値以下の電位を入力すると電位値０を変換し、変換した値を前記第１の機能実行手段にクロック信号を出力する第１の電圧値変換手段と、入力したクロックを前記第２の機能実行手段の閾値以上の電位を入力すると前記第２の機能実行手段の閾値を変換し、前記第２の機能実行手段の閾値以下の電位を入力すると入力電位値を変換し、変換した値を前記第２の機能実行手段にクロック信号を出力する第２の電圧値変換手段と、少なくとも２つ以上の高電位値と電位値０とを繰り返すクロックパルスを生成し、第１の電圧値変換手段と前記第２の電圧値変換手段とにクロックを供給するクロック供給手段と、前記第１の機能実行手段と前記第２の機能実行手段と前記クロック供給手段とに少なくとも２つ以上の高電位値と電位値０とを供給する電圧供給手段とを備えている。
この構成によれば、各機能実行手段に対して必要な電圧のみ供給することで省電力化が可能となる。
本発明の半導体集積回路装置は、選択信号により第１の入力と第２の入力とを選択する第１の選択手段と、クロック信号に対して特定の電位値を第１の閾値電位とし、第１の閾値電位より低い特定の電位値を第２の閾値電位とし、選択信号により第１の閾値と第２の閾値とを選択する第２の選択手段と、前記第１の選択手段により選択された入力からデータを入力し、前記第２の選択手段により選択されたクロックが閾値電位未満の電位から閾値電位以上の電位に変化するとデータを取り込む第１の保持手段と、少なくとも１つ以上の前記第１の選択手段と少なくとも１つ以上の前記第２の選択手段と少なくとも１つ以上の前記第１の保持手段とを含む第１の機能実行手段と、少なくとも２つ以上の高電位値と電位値０とを繰り返すクロックパルスを生成し、前記第１の機能実行手段にクロックを供給するクロック供給手段と、前記第１の機能実行手段と前記クロック供給手段とに少なくとも２つ以上の高電位値と電位値０とを供給する電圧供給手段とを備えている。
この構成によれば、振幅の異なるクロック波形と選択信号を用いて保持手段のクロック信号に対する閾値を制御することにより、テスト動作時と通常動作時の周波数を変更することが可能となる。
本発明の半導体集積回路装置は、制御信号によりクロック信号の振幅を制御する第１の制御手段と、クロック信号に対して特定の電位値を第１の閾値電位とし、クロック信号が第１の閾値電位以上のときに第１の入力を選択し、クロック信号が第１の閾値電位未満のときに第２の入力を選択する第１の選択手段と、前記第１の選択手段により選択された入力からデータを入力し、クロック信号に対して前記第１の閾値電位より低い特定の電位値を第２の閾値電位とし、第２の閾値電位未満の電位から第２閾値電位以上の電位にクロック信号が変化するとデータを取り込む第１の保持手段と、少なくとも１つ以上の前記第１の保持手段と、少なくとも１つ以上の前記第１の選択手段とを含む第１の機能実行手段と、少なくとも２つ以上の高電位値と電位値０とを繰り返すクロックパルスを生成し、前記第１の機能実行手段にクロックを供給するクロック供給手段と、前記第１の機能実行手段と前記クロック供給手段とに少なくとも２つ以上の高電位値と電位値０とを供給し、前記第１の制御手段に少なくとも1つ以上の高電位値と電位値０とを供給する電圧供給手段と、を備えている。
この構成によれば、１本のクロック信号線で保持手段の入力を切り替えることが可能となるため、別途切り替え信号線を用いる必要がなくなる。
本発明の半導体集積回路装置は、特定の電位値を第１の閾値とし、第１の閾値より高い特定の電位値を第２の閾値とし、クロック信号が第１の閾値未満の電位から第２の閾値以上の電位へ変化するとＨＩＧＨ値としてデータを取り込み、クロック信号が第１の閾値未満の電位から第１の閾値以上第２の閾値未満の電位へ変化するとＬＯＷ値としてデータを取り込む第１の保持手段と、少なくとも１つ以上の前記第１の保持手段を含む第１の機能実行手段と、外部より入力値を入力し、入力値がＨＩＧＨの場合前記第２の閾値以上の電位と電位値０とを繰り返すクロックパルスを生成し、入力値がＬＯＷの場合前記第１の閾値以上前記第２の閾値未満の電位と電位値０とを繰り返すクロックパルスを生成し、前記第１の機能実行手段にクロックを供給するクロック供給手段と、前記第１の機能実行手段と前記クロック供給手段とに少なくとも２つ以上の高電位値と電位値０とを供給する電圧供給手段とを備えている。
この構成によれば、保持手段のデータ入力端子とクロック入力端子の閾値を異なる電位にすることで、１本のクロック信号線でクロック信号とデータ信号を同時に供給することが可能となる。
本発明の半導体集積回路装置は、制御信号によりクロック信号の振幅を制御する第１の制御手段と、クロック信号に対して特定の電位値を第１の閾値電位とし、クロック信号が第１の閾値電位以上のときに低電位を出力する第２の制御手段と、クロック信号に対して前記第１の閾値電位より低い特定の電位値を第２の閾値電位とし、クロック信号が第２の閾値電位以上のときに低電位を出力する第３の制御手段と、クロック信号に対して前記第２の閾値電位より低い特定の電位値を第３の閾値電位とし、クロック信号が前記第１の閾値電位以上のときに内部状態を低電位にし、クロック信号が前記第２の閾値電位以上前記第１の閾値電位未満のときに内部状態を高電位にし、クロック信号が前記第３の閾値電位未満から前記第３の閾値電位以上前記第２の閾値電位未満のときに入力データを取り込む第１の保持手段と、少なくとも１つ以上の前記第２の制御手段と、少なくとも１つ以上の前記第３制御手段と、少なくとも１つ以上の前記第１の保持手段とを含む第１の機能実行手段と、前記第１の制御手段より制御信号を入力し少なくとも２つ以上の高電位値と電位値０とを繰り返すクロックパルスを生成し、前記第１の機能実行手段にクロックを供給するクロック供給手段と、前記第１の制御手段と前記第１の機能実行手段と前記クロック供給手段とに少なくとも２つ以上の高電位値と電位値０とを供給し、前記第１の制御手段に少なくとも1つ以上の高電位値と電位値０とを供給する電圧供給手段とを備えている。
この構成によれば、１本のクロック信号線で保持手段に対して非同期セット、非同期リセットをかけることが可能となるため、別途セット信号線及びリセット信号線を用いる必要がなくなる。
本発明の半導体集積回路装置は、特定の電位値を第１の閾値とし、クロック信号が第１の閾値未満から第１の閾値以上に変化するときに高電位を取り込む第１の保持手段と、第１の閾値よりも低い特定の電位値を第２の閾値とし、クロック信号が第２の閾値未満から第２の閾値以上に変化するときに高電位を取り込む第２の保持手段と、第２の閾値よりも低い特定の電位値を第３の閾値とし、クロック信号が第３の閾値未満から第３の閾値以上に変化するときに高電位を取り込む第３の保持手段と、前記第１の保持手段の出力と前記第２の保持手段の出力と前記第３の保持手段の出力を入力信号とし、３つの入力信号が特定の値の場合に特定の電圧値を出力する制御手段と、少なくとも１つ以上の前記第１の保持手段と、少なくとも１つ以上の前記第２の保持手段と、少なくとも1つ以上の前記第３の保持手段と、少なくとも１つ以上の前記制御手段を含む第１の機能実行手段と、クロック制御信号を入力し少なくとも３つ以上の高電位値と電位値０とを繰り返すクロックパルスを生成し、前記第１の機能実行手段にクロックを供給するクロック供給手段と、前記第１の機能実行手段と前記クロック供給手段とに少なくとも２つ以上の高電位値と電位値０とを供給する電圧供給手段とを備えている。
この構成によれば、クロック信号の電位と組み合わせ回路によって、セキュリティ等に使用するイネーブル信号を生成することが可能となる。
本発明の半導体集積回路装置は、特定の電位値を第１の閾値とし、前記第１の閾値未満の電位から前記第１の閾値以上の電位へクロック信号が変化するとデータを取り込む少なくとも１つ以上の保持手段を含む第１の機能実行手段と、前記第１の機能実行手段の閾値より小さい特定の電位値を第２の閾値とし、前記第２の閾値未満の電位から前記第２の閾値以上の電位へクロック信号が変化するとデータを取り込む少なくとも１つ以上の保持手段を含む第２の機能実行手段と、少なくとも２つ以上の高電位値と電位値０とを繰り返すクロックパルスを生成し、前記第１の機能実行手段と前記第２の機能実行手段とにクロックを供給するクロック供給手段と、前記第１の機能実行手段と前記第２の機能実行手段と前記クロック供給手段とに少なくとも２つ以上の高電位値と電位値０とを供給する電圧供給手段とを備えている。
この構成によれば、振幅の異なるクロック信号と閾値電圧の異なる保持手段を用いることにより、１本のクロック信号線で2種類の周波数を同時に供給することが可能となるほか、半周期よりも短い間隔でデータの取り込みをすることが可能となる。
本発明の半導体集積回路装置は、特定の電位値を第１の閾値とし第１の閾値未満の電位から第１の閾値以上の電位へクロック信号が変化するとデータを取り込み、特定の電位値を第３の閾値とし第３の閾値未満の電位にリセット信号が変化すると内部状態を低電位にする少なくとも１つ以上の保持手段を含む第１の機能実行手段と、前記第１の機能実行手段の第１の閾値より小さい特定の電位値を第２の閾値とし第２の閾値未満の電位から第２の閾値以上の電位へクロック信号が変化するとデータを取り込み、前記第１の機能実行手段の第３の閾値より低い特定の電位値を第４の閾値とし第4の閾値未満の電位にリセット信号が変化すると内部状態を低電位にする少なくとも１つ以上の保持手段を含む第２の機能実行手段と、少なくとも２つ以上の高電位値と電位値０とを繰り返すクロックパルスを生成し、前記第１の機能実行手段と前記第２の機能実行手段とにクロックを供給し、少なくとも２つ以上の高電位値のリセット信号を前記第１の機能実行手段と前記第２の機能実行手段とに供給するクロック供給手段と、前記第１の機能実行手段と前記第２の機能実行手段と前記クロック供給手段とに少なくとも２つ以上の高電位値と電位値０とを供給する電圧供給手段とを備えている。
この構成によれば、リセット信号の電位によって、１本のリセット信号線で非同期リセットをかける機能実行手段を選択することが可能となる。
本発明に係る半導体集積回路装置によると、振幅の異なるクロック信号と閾値電圧の異なる保持手段を用いることにより、１本のクロック信号線で2種類の周波数を同時に供給することが可能となり、また１本のクロック信号線で任意の機能実行手段のみを停止することが可能となり、また各機能実行手段に対して必要な電圧のみ供給することで省電力化が可能となり、また振幅の異なるクロック波形と選択信号を用いて保持手段のクロック信号に対する閾値を制御することにより、テスト動作時と通常動作時の周波数を変更することが可能となり、また１本のクロック信号線で保持手段の入力を切り替えることが可能となるため、別途切り替え信号線を用いる必要がなくなり、また保持手段のデータ入力端子とクロック入力端子の閾値を異なる電位にすることで、１本のクロック信号線でクロック信号とデータ信号を同時に供給することが可能となり、また１本のクロック信号線で保持手段に対して非同期セット、非同期リセットをかけることが可能となるため、別途セット信号線及びリセット信号線を用いる必要がなくなり、またクロック信号の電位と組み合わせ回路によって、セキュリティ等に使用するイネーブル信号を生成することが可能となり、また振幅の異なるクロック信号と閾値電圧の異なる保持手段を用いることにより、１本のクロック信号線で2種類の周波数を同時に供給することが可能となるほか、半周期よりも短い間隔でデータの取り込みをすることが可能となり、またリセット信号の電位によって、１本のリセット信号線で非同期リセットをかける機能実行手段を選択することが可能となる。
（実施の形態１）
図１は本実施の形態１における半導体集積回路装置の構成を表すブロック図である。
半導体集積回路装置101は、クロックジェネレータ102とクロック信号線103と第１機能ブロック104と第２機能ブロック105とレギュレータ106とから構成される。
図２はクロックジェネレータ102の回路図である。
クロックジェネレータ102はレギュレータ106から電源電圧VDD１と電源電圧VDD2と基準電圧VSSを供給され、外部からの原発振クロックが接続されたパルス発生器110とドレイン端子を電源電圧VDD1に接続されゲート端子をパルス発生器110に接続されたPchトランジスタ107とドレイン端子を電源電圧VDD1より低い電源電圧VDD2に接続されゲート端子をパルス発生器110に接続されたPchトランジスタ108とドレイン端子をトランジスタ107のソース端子とトランジスタ108のソース端子とクロック信号線103に接続されゲート端子をパルス発生器110に接続されソース端子をVSSに接続されたNchトランジスタ109とから構成される。
第１機能ブロック104は第１フリップフロップ回路111から構成される。
第１フリップフロップ回路111は前段のロジックに接続されたD入力端子と後段のロジックに接続されたQ出力端子とクロック信号線103からクロックを入力するCK入力端子とから構成されレベルA電位未満の電位がレベルA電位以上の電位に変化するときにD入力端子の電位を取り込む。
第２機能ブロック105は第２フリップフロップ回路112から構成される。
第２フリップフロップ回路112は前段のロジックに接続されたD入力端子と後段のロジックに接続されたQ出力端子とクロック信号線103からクロックを入力するCK入力端子とから構成されレベルB電位未満の電位がレベルB電位以上の電位に変化するときにD入力端子の電位を取り込む。
クロック信号線103は第１機能ブロック104と第２機能ブロック105に対しクロックジェネレータ102から出力されるクロック信号を供給する。
レギュレータ106はクロックジェネレータ102に対し電源電圧VDD1とVDD1より低い電源電圧VDD2と基準電圧VSSを供給し、第１機能ブロック104に対し電源電圧VDD1と基準電圧VSSを供給し、第２機能ブロック105に対しVDD1より低い電源電圧VDD2と基準電圧VSSを供給する。
以上のように構成された半導体集積回路装置について、以下にその動作を説明する。
図３はPchトランジスタ107のゲート端子A電位とPchトランジスタ108のゲート端子B電位とNchトランジスタ109のゲート端子C電位とクロックジェネレータ102からクロック信号線103に伝播されるクロック出力信号の関係を示したタイミング図である。
図４はクロック信号線103と第１機能ブロック104と第２機能ブロック105との関係を示したタイミング図である。
以下では図３及び図４に示す時刻1乃至時刻5について説明する。
＜時刻1での動作＞
Nchトランジスタ109はパルス発生器110からゲート端子CにＬＯＷが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＬＯＷが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVSSからVDD1のレベルの電圧に変化する。第１機能ブロック104はクロック信号線103よりVSSからVDD1に変化するクロックを入力する。第１フリップフロップ111はCK端子がVSSからVDD1に変化するのでD端子の値を取り込む。第２機能ブロック105はクロック信号線103よりVSSからVDD1に変化するクロックを入力する。第２フリップフロップ112はCK端子がVSSからVDD1に変化するのでD端子の値を取り込む。
＜時刻1と時刻2の間の動作＞
Nchトランジスタ109はパルス発生器110からゲート端子CにＬＯＷが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＬＯＷが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVDD1のレベルの電圧を維持する。第１機能ブロック104は、クロック信号線103よりVDD1の電圧のクロックを入力する。第１フリップフロップ111はCK端子がVDD1の電圧であるので内部データを保持する。第２機能ブロック105はクロック信号線103よりVDD1の電圧のクロックを入力する。第２フリップフロップ112はCK端子がVDD1の電圧であるので内部データを保持する。
＜時刻2での動作＞
Nchトランジスタ109はパルス発生器110からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVDD1からVSSのレベルの電圧に変化する。第１機能ブロック104はクロック信号線103よりVDD1からVSSに変化するクロックを入力する。第１フリップフロップ111はCK端子がVDD1からVSSに変化し内部データを保持する。第２機能ブロック105はクロック信号線103よりVDD1からVSSに変化するクロックを入力する。第２フリップフロップ112はCK端子がVDD1からVSSに変化し内部データを保持する。
＜時刻2と時刻3の間の動作＞
Nchトランジスタ109はパルス発生器110からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVSSのレベルの電圧を維持する。第１機能ブロック104はクロック信号線103よりVSSの電圧のクロックを入力する。第１フリップフロップ111はCK端子がVSSの電圧であるので内部データを保持する。第２機能ブロック105はクロック信号線103よりVSSの電圧のクロックを入力する。第２フリップフロップ112はCK端子がVSSの電圧であるので内部データを保持する。
＜時刻3での動作＞
Nchトランジスタ109はパルス発生器110からゲート端子CにＬＯＷが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＬＯＷが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVSSからVDD2のレベルの電圧に変化する。第１機能ブロック104はクロック信号線103よりVSSからVDD2に変化するクロックを入力する。第１フリップフロップ111はCK端子がVSSからVDD2に変化するが内部データを保持する。第２機能ブロック105はクロック信号線103よりVSSからVDD２に変化するクロックを入力する。第２フリップフロップ112はCK端子がVSSからVDD２に変化するのでD端子の値を取り込む。
＜時刻3と時刻4の間の動作＞
Nchトランジスタ109はパルス発生器110からゲート端子CにＬＯＷが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＬＯＷが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVDD2のレベルの電圧を維持する。第１機能ブロック104はクロック信号線103よりVDD2の電圧のクロックを入力する。第１フリップフロップ111はCK端子がVDD2の電圧であるので内部データを保持する。第２機能ブロック105はクロック信号線103よりVDD2の電圧のクロックを入力する。第２フリップフロップ112はCK端子がVDD2の電圧であるので内部データを保持する。
＜時刻4での動作＞
Nchトランジスタ109はパルス発生器110からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVDD2からVSSのレベルの電圧に変化する。第１機能ブロック104はクロック信号線103よりVDD2からVSSに変化するクロックを入力する。第１フリップフロップ111はCK端子がVDD2からVSSに変化し内部データを保持する。第２機能ブロック105はクロック信号線103よりVDD2からVSSに変化するクロックを入力する。第２フリップフロップ112はCK端子がVDD2からVSSに変化し内部データを保持する。
＜時刻4と時刻5の間の動作＞
Nchトランジスタ109はパルス発生器110からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVSSのレベルの電圧を維持する。第１機能ブロック104はクロック信号線103よりVSSの電圧のクロックを入力する。第１フリップフロップ111はCK端子がVSSの電圧であるので内部データを保持する。第２機能ブロック105はクロック信号線103よりVSSの電圧のクロックを入力する。第２フリップフロップ112はCK端子がVSSの電圧であるので内部データを保持する。
以上の時刻1から時刻5の動作を繰り返すことで第１フリップフロップ回路111は周期Aでデータを取り込み、第２フリップフロップ回路112は周期Bでデータを取り込む。
このように振幅の異なるクロック信号と閾値電圧の異なるフリップフロップ回路を用いることにより一本のクロック信号線で2種類の周波数を同時に供給することが可能となり、第１機能ブロックおよび第２機能ブロックへのクロック調整を一度で実施することが可能となり、設計工数を削減することができる。
なお、本実施の形態はフリップフロップ回路の閾値電圧を2種類としたが、3種類以上としても良い。
（実施の形態2）
本発明の実施の形態１では、第１機能ブロックと第２機能ブロックとに同一のクロック信号線が接続されているために、２つの機能ブロックのうちどちらか一方のクロックを停止させることができない。
図5は本実施の形態2における半導体集積回路装置の構成を表すブロック図である。
半導体集積回路装置201は、クロックジェネレータ202とクロック信号線103と第１機能ブロック104と第２機能ブロック105とレギュレータ106とから構成される。
図6はクロックジェネレータ202の回路図である。
クロックジェネレータ202はレギュレータ106から電源電圧VDD１と電源電圧VDD2と基準電圧VSSを供給され、外部からの原発振クロックが接続されたパルス発生器210とドレイン端子を電源電圧VDD1に接続されゲート端子をパルス発生器210に接続されたPchトランジスタ107とドレイン端子を電源電圧VDD1より低い電源電圧VDD2に接続されゲート端子をパルス発生器210に接続されたPchトランジスタ108とドレイン端子をトランジスタ107のソース端子とトランジスタ108のソース端子とクロック信号線103に接続されゲート端子をパルス発生器210に接続されソース端子をVSSに接続されたNchトランジスタ109とから構成される。
パルス発生器210はゲート端子A電位とゲート端子B電位とゲート端子C電位に対し図7及び図8に示す電位を供給することが可能である。
以上のように構成された半導体集積回路装置について、以下にその動作を説明する。
図7はPchトランジスタ107のゲート端子A電位とPchトランジスタ108のゲート端子B電位とNchトランジスタ109のゲート端子C電位によってクロック出力信号がVSSとVDD2の間で変化するタイミング図である。
図8はPchトランジスタ107のゲート端子A電位とPchトランジスタ108のゲート端子B電位とNchトランジスタ109のゲート端子C電位によってクロック出力信号がVDD2とVDD1の間で変化するタイミング図である。
以下ではVSSとVDD2の間で変化するクロック出力信号及びVDD2とVDD1の間で変化するクロック出力信号の時刻1乃至時刻3について順に説明する。
＜VSSとVDD2の間で変化するクロック出力信号の動作＞
＜時刻1での動作＞
Nchトランジスタ109はパルス発生器210からゲート端子CにＬＯＷが入力される。Pchトランジスタ108はパルス発生器210からゲート端子BにＬＯＷが入力される。Pchトランジスタ107はパルス発生器210からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVSSからVDD2のレベルの電圧に変化する。第１機能ブロック104はクロック信号線103よりVSSからVDD2に変化するクロックを入力する。第１フリップフロップ111はCK端子がVSSからVDD2に変化するが内部データを保持する。第２機能ブロック105はクロック信号線103よりVSSからVDD2に変化するクロックを入力する。第２フリップフロップ112はCK端子がVSSからVDD2に変化するのでD端子の値を取り込む。
＜時刻1と時刻2の間の動作＞
Nchトランジスタ109はパルス発生器210からゲート端子CにＬＯＷが入力される。Pchトランジスタ108はパルス発生器210からゲート端子BにＬＯＷが入力される。Pchトランジスタ107はパルス発生器210からゲート端子AにＬＯＷが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVDD2のレベルの電圧を維持する。第１機能ブロック104はクロック信号線103よりVDD2の電圧のクロックを入力する。第１フリップフロップ111はCK端子がVDD2の電圧であるので内部データを保持する。第２機能ブロック105はクロック信号線103よりVDD2の電圧のクロックを入力する。第２フリップフロップ112はCK端子がVDD2の電圧であるので内部データを保持する。
＜時刻2での動作＞
Nchトランジスタ109はパルス発生器210からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ108はパルス発生器210からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器210からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVDD2からVSSのレベルの電圧に変化する。第１機能ブロック104はクロック信号線103よりVDD2からVSSに変化するクロックを入力する。第１フリップフロップ111はCK端子がVDD2からVSSに変化し内部データを保持する。第２機能ブロック105はクロック信号線103よりVDD2からVSSに変化するクロックを入力する。第２フリップフロップ112はCK端子がVDD2からVSSに変化し内部データを保持する。
＜時刻2と時刻3の間の動作＞
Nchトランジスタ109はパルス発生器210からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ108はパルス発生器210からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器210からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVSSのレベルの電圧を維持する。第１機能ブロック104はクロック信号線103よりVSSの電圧のクロックを入力する。第１フリップフロップ111はCK端子がVSSの電圧であるので内部データを保持する。第２機能ブロック105はクロック信号線103よりVSSの電圧のクロックを入力する。第２フリップフロップ112はCK端子がVSSの電圧であるので内部データを保持する。
以上の時刻1から時刻3までの動作を繰り返すことで第１フリップフロップ回路111は内部データを保持し続け、第２フリップフロップ回路112は周期Bでデータを取り込む。
＜VDD2とVDD1の間で変化するクロック出力信号の動作＞
＜時刻1での動作＞
Nchトランジスタ109はパルス発生器210からゲート端子CにＬＯＷが入力される。Pchトランジスタ108はパルス発生器210からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器210からゲート端子AにＬＯＷが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVDD2からVDD1のレベルの電圧に変化する。第１機能ブロック104はクロック信号線103よりVDD2からVDD1に変化するクロックを入力する。第１フリップフロップ111はCK端子がVDD2からVDD1に変化するのでD端子の値を取り込む。第２機能ブロック105はクロック信号線103よりVDD2からVDD1に変化するクロックを入力する。第２フリップフロップ112はCK端子がVDD2からVDD1に変化するので内部データを保持する。
＜時刻1と時刻2の間の動作＞
Nchトランジスタ109はパルス発生器210からゲート端子CにＬＯＷが入力される。Pchトランジスタ108はパルス発生器210からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器210からゲート端子AにＬＯＷが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVDD1のレベルの電圧を維持する。第１機能ブロック104はクロック信号線103よりVDD1の電圧のクロックを入力する。第１フリップフロップ111はCK端子がVDD1の電圧であるので内部データを保持する。第２機能ブロック105はクロック信号線103よりVDD1の電圧のクロックを入力する。第２フリップフロップ112はCK端子がVDD1の電圧であるので内部データを保持する。
＜時刻2での動作＞
Nchトランジスタ109はパルス発生器210からゲート端子CにＬＯＷが入力される。Pchトランジスタ108はパルス発生器210からゲート端子BにＬＯＷが入力される。Pchトランジスタ107はパルス発生器210からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVDD1からVDD2のレベルの電圧に変化する。第１機能ブロック104はクロック信号線103よりVDD1からVDD2に変化するクロックを入力する。第１フリップフロップ111はCK端子がVDD1からVDD2に変化し内部データを保持する。第２機能ブロック105はクロック信号線103よりVDD1からVDD2に変化するクロックを入力する。第２フリップフロップ112はCK端子がVDD1からVDD2に変化し内部データを保持する。
＜時刻2と時刻3の間の動作＞
Nchトランジスタ109はパルス発生器210からゲート端子CにＬＯＷが入力される。Pchトランジスタ108はパルス発生器210からゲート端子BにＬＯＷが入力される。Pchトランジスタ107はパルス発生器210からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVDD2のレベルの電圧を維持する。第１機能ブロック104はクロック信号線103よりVDD2の電圧のクロックを入力する。第１フリップフロップ111はCK端子がVDD2の電圧であるので内部データを保持する。第２機能ブロック105はクロック信号線103よりVDD2の電圧のクロックを入力する。第２フリップフロップ112はCK端子がVDD2の電圧であるので内部データを保持する。
以上の時刻1から時刻3までの動作を繰り返すことで第１フリップフロップ回路111は周期Bでデータを取り込み、第２フリップフロップ回路112は内部データを保持し続ける。
このようにパルス発生器210からの出力信号を変化させることにより一本のクロック信号線で任意の機能ブロックのみを停止することが可能となる。
なお、本実施の形態はフリップフロップ回路の閾値電圧を2種類としたが、3種類以上としても良い。
（実施の形態3）
本発明の実施の形態１及び実施の形態2において、第１機能ブロックに対して不要なVDD2レベルのクロックが入力されており、また第２機能ブロックに対して閾値電圧の2倍以上であるVDD1レベルのクロックが入力されるため消費電力が増加してしまう。
図9は本実施の形態3における半導体集積回路装置の構成を表すブロック図である。
半導体集積回路装置301は、クロックジェネレータ102とクロック信号線103と第１機能ブロック104と第２機能ブロック105とレギュレータ106と第１電圧フィルタ313と第１クロック信号線314と第２電圧フィルタ315と第２クロック信号線316とから構成される。
クロック信号線103は第１電圧フィルタ313と第２電圧フィルタ315に対しクロックジェネレータ102から出力されるクロック信号を供給する。
第１電圧フィルタ313はクロック信号線103から入力されたクロック信号の電位がVDD1であるときはその電位を、VDD1未満であるときはVSSの電位を第１クロック信号線314に供給する。
第１クロック信号線314は第１機能ブロック104に対し第１電圧フィルタ313から出力される電位を供給する。
第２電圧フィルタ315はクロック信号線103から入力されたクロック信号の電位がVDD2以上であるときはVDD2の電位を、VDD2未満であるときはVSSの電位を第２クロック信号線316に供給する。
第２クロック信号線316は第２機能ブロック105に対し第２電圧フィルタ315から出力される電位を供給する。
以上のように構成された半導体集積回路装置について、以下にその動作を説明する。
図3はPchトランジスタ107のゲート端子A電位とPchトランジスタ108のゲート端子B電位とNchトランジスタ109のゲート端子C電位とクロックジェネレータ102からクロック信号線103に伝播されるクロック出力信号の関係を示したタイミング図である。
図10はクロック信号線103の電位とクロック信号線314の電位とクロック信号線316の電位の関係を示したタイミング図である。
以下では図3及び図10に示す時刻1乃至時刻5について順に説明する。
＜時刻1での動作＞
Nchトランジスタ109はパルス発生器110からゲート端子CにＬＯＷが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＬＯＷが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVSSからVDD1のレベルの電圧に変化する。第１電圧フィルタ313はクロック信号線103よりVSSからVDD1に変化する電圧を入力し、第１クロック信号線314に対しVSSからVDD1に変化する電圧を供給する。第１クロック信号線314は第１電圧フィルタ313よりVSSからVDD1に変化する電圧を入力し、第１機能ブロック104に対しVSSからVDD1に変化する電圧を供給する。
第１機能ブロック104は第１クロック信号線314よりVSSからVDD1に変化するクロックを入力する。第１フリップフロップ111はCK端子がVSSからVDD1に変化するのでD端子の値を取り込む。第２電圧フィルタ315はクロック信号線103よりVSSからVDD1に変化する電圧を入力し、第２クロック信号線316に対しVSSからVDD2に変化する電圧を供給する。第２クロック信号線316は第２電圧フィルタ315よりVSSからVDD2に変化する電圧を入力し、第２機能ブロック105に対しVSSからVDD2に変化する電圧を供給する。第２機能ブロック105は第２クロック信号線316よりVSSからVDD2に変化するクロックを入力する。第２フリップフロップ112はCK端子がVSSからVDD2に変化するのでD端子の値を取り込む。
＜時刻1と時刻2の間の動作＞
Nchトランジスタ109はパルス発生器110からゲート端子CにＬＯＷが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＬＯＷが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVDD1のレベルの電圧を維持する。第１電圧フィルタ313はクロック信号線103よりVDD1の電圧を入力し、第１クロック信号線314に対しVDD1の電圧を供給する。第１クロック信号線314は第１電圧フィルタ313よりVDD1の電圧を入力し、第１機能ブロック104に対しVDD1の電圧を供給する。第１機能ブロック104は第１クロック信号線314よりVDD1の電圧のクロックを入力する。第１フリップフロップ111はCK端子がVDD1の電圧であるので内部データを保持する。第２電圧フィルタ315はクロック信号線103よりVDD１の電圧を入力し、第２クロック信号線316に対しVDD2の電圧を供給する。第２クロック信号線316は第２電圧フィルタ315よりVDD2の電圧を入力し、第２機能ブロック105に対しVDD2の電圧を供給する。第２機能ブロック105は第２クロック信号線316よりVDD2のクロックを入力する。第２フリップフロップ112はCK端子がVDD2の電圧であるので内部データを保持する。
＜時刻2での動作＞
Nchトランジスタ109はパルス発生器110からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVDD1からVSSのレベルの電圧に変化する。第１電圧フィルタ313はクロック信号線103よりVDD1からVSSに変化する電圧を入力し、第１クロック信号線314に対しVDD1からVSSに変化する電圧を供給する。第１クロック信号線314は第１電圧フィルタ313よりVDD1からVSSに変化する電圧を入力し、第１機能ブロック104に対しVDD1からVSSに変化する電圧を供給する。第１機能ブロック104は第１クロック信号線314よりVDD1からVSSに変化するクロックを入力する。第１フリップフロップ111はCK端子がVDD1からVSSに変化し内部データを保持する。第２電圧フィルタ315はクロック信号線103よりVDD1からVSSに変化する電圧を入力し、第２クロック信号線316に対しVDD2からVSSに変化する電圧を供給する。第２クロック信号線316は第２電圧フィルタ315よりVDD2からVSSに変化する電圧を入力し、第２機能ブロック105に対しVDD2からVSSに変化する電圧を供給する。第２機能ブロック105は第２クロック信号線316よりVDD2からVSSに変化するクロックを入力する。第２フリップフロップ112はCK端子がVDD2からVSSに変化し内部データを保持する。
＜時刻2と時刻3の間の動作＞
Nchトランジスタ109はパルス発生器110からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVSSのレベルの電圧を維持する。第１電圧フィルタ313はクロック信号線103よりVSSの電圧を入力し、第１クロック信号線314に対しVSSの電圧を供給する。第１クロック信号線314は第１電圧フィルタ313よりVSSの電圧を入力し、第１機能ブロック104に対しVSSの電圧を供給する。第１機能ブロック104は第１クロック信号線314よりVSSの電圧のクロックを入力する。第１フリップフロップ111はCK端子がVSSの電圧であるので内部データを保持する。第２電圧フィルタ315はクロック信号線103よりVSSの電圧を入力し、第２クロック信号線316に対しVSSの電圧を供給する。第２クロック信号線316は第２電圧フィルタ315よりVSSの電圧を入力し、第２機能ブロック105に対しVSSの電圧を供給する。第２機能ブロック105は第２クロック信号線316よりVSSのクロックを入力する。第２フリップフロップ112はCK端子がVSSの電圧であるので内部データを保持する。
＜時刻3での動作＞
Nchトランジスタ109はパルス発生器110からゲート端子CにＬＯＷが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＬＯＷが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVSSからVDD2のレベルの電圧に変化する。第１電圧フィルタ313はクロック信号線103よりVSSからVDD2に変化する電圧を入力し、第１クロック信号線314に対しVSSの電圧を供給する。第１クロック信号線314は第１電圧フィルタ313よりVSSの電圧を入力し、第１機能ブロック104に対しVSSの電圧を供給する。第１機能ブロック104は第１クロック信号線314よりVSSの電圧のクロックを入力する。第１フリップフロップ111はCK端子がVSSであるので内部データを保持する。第２電圧フィルタ315はクロック信号線103よりVSSからVDD2に変化する電圧を入力し、第２クロック信号線316に対しVSSからVDD2に変化する電圧を供給する。第２クロック信号線316は第２電圧フィルタ315よりVSSからVDD2に変化する電圧を入力し、第２機能ブロック105に対しVSSからVDD2に変化する電圧を供給する。第２機能ブロック105は第２クロック信号線316よりVSSからVDD2に変化するクロックを入力する。第２フリップフロップ112はCK端子がVSSからVDD2に変化するのでD端子の値を取り込む。
＜時刻3と時刻4の間の動作＞
Nchトランジスタ109はパルス発生器110からゲート端子CにＬＯＷが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＬＯＷが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVDD2のレベルの電圧を維持する。第１電圧フィルタ313はクロック信号線103よりVDD2の電圧を入力し、第１クロック信号線314に対しVSSの電圧を供給する。第１クロック信号線314は第１電圧フィルタ313よりVSSの電圧を入力し、第１機能ブロック104に対しVSSの電圧を供給する。第１機能ブロック104は第１クロック信号線314よりVSSの電圧のクロックを入力する。第１フリップフロップ111はCK端子がVSSの電圧であるので内部データを保持する。第２電圧フィルタ315はクロック信号線103よりVDD2の電圧を入力し、第２クロック信号線316に対しVDD2の電圧を供給する。第２クロック信号線316は第２電圧フィルタ315よりVDD2の電圧を入力し、第２機能ブロック105に対しVDD2の電圧を供給する。第２機能ブロック105は第２クロック信号線316よりVDD2のクロックを入力する。第２フリップフロップ112はCK端子がVDD2の電圧であるので内部データを保持する。
＜時刻4での動作＞
Nchトランジスタ109はパルス発生器110からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVDD2からVSSのレベルの電圧に変化する。第１電圧フィルタ313はクロック信号線103よりVDD2からVSSに変化する電圧を入力し、第１クロック信号線314に対しVSSの電圧を供給する。第１クロック信号線314は第１電圧フィルタ313よりVSSの電圧を入力し、第１機能ブロック104に対しVSSの電圧を供給する。第１機能ブロック104は第１クロック信号線314よりVSSの電圧のクロックを入力する。第１フリップフロップ111はCK端子がVSSであるので内部データを保持する。第２電圧フィルタ315はクロック信号線103よりVDD2からVSSに変化する電圧を入力し、第２クロック信号線316に対しVDD2からVSSに変化する電圧を供給する。第２クロック信号線316は第２電圧フィルタ315よりVDD2からVSSに変化する電圧を入力し、第２機能ブロック105に対しVDD2からVSSに変化する電圧を供給する。第２機能ブロック105は第２クロック信号線316よりVDD2からVSSに変化するクロックを入力する。第２フリップフロップ112はCK端子がVDD2からVSSに変化し内部データを保持する。
＜時刻4と時刻5の間の動作＞
Nchトランジスタ109はパルス発生器110からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVSSのレベルの電圧を維持する。第１電圧フィルタ313はクロック信号線103よりVSSの電圧を入力し、第１クロック信号線314に対しVSSの電圧を供給する。第１クロック信号線314は第１電圧フィルタ313よりVSSの電圧を入力し、第１機能ブロック104に対しVSSの電圧を供給する。第１機能ブロック104は第１クロック信号線314よりVSSの電圧のクロックを入力する。第１フリップフロップ111はCK端子がVSSの電圧であるので内部データを保持する。第２電圧フィルタ315はクロック信号線103よりVSSの電圧を入力し、第２クロック信号線316に対しVSSの電圧を供給する。第２クロック信号線316は第２電圧フィルタ315よりVSSの電圧を入力し、第２機能ブロック105に対しVSSの電圧を供給する。第２機能ブロック105は第２クロック信号線316よりVSSのクロックを入力する。第２フリップフロップ112はCK端子がVSSの電圧であるので内部データを保持する。
以上の時刻1から時刻5までの動作を繰り返すことで第１機能ブロックに対してはVDD1またはVSSの電圧のみ供給し、第２機能ブロックに対してはVDD2またはVSSの電圧のみを供給することで省電力化が可能となる。
なお、本実施の形態はフリップフロップ回路の閾値電圧を2種類としたが、3種類以上としても良い。
（実施の形態4）
本発明の実施の形態１乃至実施の形態3において一本のクロック信号線のみでスキャン動作中のシフト動作時とキャンプチャ動作時で周波数を変更することができない。
図11は本実施の形態4における半導体集積回路装置の構成を表すブロック図である。
半導体集積回路装置401は、クロックジェネレータ402とクロック信号線103と第１機能ブロック404とレギュレータ406とモードコントローラ417とから構成される。
クロック信号線103は第１機能ブロック404に対しクロックジェネレータ402から出力されるクロック信号を供給する。
図12はクロックジェネレータ402の回路図である。
クロックジェネレータ402はレギュレータ406から電源電圧VDD１と電源電圧VDD2と基準電圧VSSを供給され、外部からの原発振クロックが接続されたパルス発生器410とドレイン端子を電源電圧VDD1に接続されゲート端子をパルス発生器110に接続されたPchトランジスタ107とドレイン端子を電源電圧VDD1より低い電源電圧VDD2に接続されゲート端子をパルス発生器110に接続されたPchトランジスタ108とドレイン端子をトランジスタ107のソース端子とトランジスタ108のソース端子とクロック信号線103に接続されゲート端子をパルス発生器410に接続されソース端子をVSSに接続されたNchトランジスタ109とから構成される。
モードコントローラ417は外部からのスキャンテスト信号440と外部からの外部シフトイネーブル信号441を入力し、第１機能ブロック404に対して内部シフトイネーブル信号418が接続され、スキャンテスト信号440がＨＩＧＨかつ外部シフトイネーブル信号441がＨＩＧＨのときに内部シフトイネーブル信号418にＨＩＧＨを出力しそれ以外のときはＬＯＷを出力する。
第１機能ブロック404は、第１フリップフロップ回路411と第２フリップフロップ412とから構成される。
第１フリップフロップ回路411は、前段のロジックに接続されたD入力端子と後段のロジックに接続されたQ出力端子とQ出力端子の反転論理を出力し後段のスキャンチェーンに接続されたNQ出力端子とモードコントローラ417から内部シフトイネーブル信号418を入力するNT入力端子と第２フリップフロップ回路412のNQ出力端子に接続されたDT入力端子とクロック信号線103からクロックを入力するCK入力端子とから構成される。
第２フリップフロップ回路412は、前段のロジックに接続されたD入力端子と後段のロジックに接続されたQ出力端子とQ出力端子の反転論理を出力し後段の第１フリップフロップ411のDT入力端子に接続されたNQ出力端子とモードコントローラ417から内部シフトイネーブル信号418を入力するNT入力端子と前段のスキャンチェーンに接続されたDT入力端子とクロック信号線103からクロックを入力するCK入力端子とから構成される。
図13は第１フリップフロップ回路411の構成図である。
第１フリップフロップ回路411は選択端子がNT入力端子に接続され第１入力端子がD入力端子に接続され第２入力端子がDT入力端子に接続され出力端子がデータフリップフロップ442のD0入力端子に接続され選択端子がＬＯＷのときに第１入力端子の値を入力し選択端子がＨＩＧＨのときに第２入力端子の値を入力する2入力選択器443と入力端子がCK入力端子に接続されCK入力端子の電位がレベルA以上であるときにＨＩＧＨを出力する第１バッファ445と入力端子がCK入力端子に接続されCK入力端子の電位がレベルB以上であるときにＨＩＧＨを出力する第２バッファ446と選択端子がNT入力端子に接続され第１入力端子が第１バッファ445の出力端子に接続され第２入力端子が第２バッファ446の出力端子に接続され選択端子がＬＯＷのときに第１入力端子の値を入力し選択端子がＨＩＧＨのときに第２入力端子の値を入力する2入力選択器444と入力端子が2入力選択器444の出力端子に接続され出力端子をデータフリップフロップ442のCK0入力端子に接続されデータフリップフロップ回路442のD0入力端子が安定したデータを取り込むのに十分な内部遅延をもつ第３バッファ447とQ0出力端子がQ出力端子に接続されNQ0出力端子がNQ出力端子に接続端子に接続されたデータフリップフロップ442とで構成される。
第２フリップフロップ回路412は第１フリップフロップ回路と同様の回路構成を持つ。
パルス発生器410はゲート端子A電位とゲート端子B電位とゲート端子C電位に対し図14及び図15にに示す電位を供給することが可能である。
レギュレータ406はクロックジェネレータ402に対し電源電圧VDD1とVDD1より低い電源電圧VDD2と基準電圧VSSを供給し、第１機能ブロック404に対し電源電圧VDD1と電源電圧VDD2と基準電圧VSSを供給し、モードコントローラ417に対し電源電圧VDD2と基準電圧VSSを供給する。
以上のように構成された半導体集積回路装置について、以下の3つの場合に分けてその動作を説明する。
（i）通常動作時
（ii） スキャンテスト時のシフト動作
（iii）スキャンテスト時のキャプチャ動作
（i）通常動作時の動作
スキャンテスト信号440はＬＯＷが入力される。外部シフトイネーブル信号441はＬＯＷが入力される。モードコントローラ417は入力端子が前記の値をもつ事により内部シフトイネーブル信号418にＬＯＷを出力する。第１機能ブロックはモードコントローラ417よりＬＯＷを入力しクロックジェネレータ402よりクロックを入力する。第１フリップフロップ回路411及び第２フリップフロップ412はNT入力端子にＬＯＷを入力しCK入力端子にクロックを入力する。第１フリップフロップ回路411及び第２フリップフロップ412はNT入力端子にＬＯＷが入力されるのでCK入力端子の電位がレベルA未満からレベルA以上に変化するときにD入力端子の値を取り込み、それ以外のときは内部データを保持する。
（ii） スキャンテスト時のシフト動作
図14はPchトランジスタ107のゲート端子A電位とPchトランジスタ108のゲート端子B電位とNchトランジスタ109のゲート端子C電位とクロックジェネレータ402からクロック信号線103に伝播されるクロック出力信号の関係を示したタイミング図である。
図15はクロック信号線103の電位と内部シフトイネーブル信号418の関係を示したタイミング図である。
以下では図14及び図15に示す時刻1乃至時刻5について順に説明する。
＜時刻1での動作＞
Nchトランジスタ109はパルス発生器110からゲート端子CにＬＯＷが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＬＯＷが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVSSからVDD1のレベルの電圧に変化する。スキャンテスト信号440はＨＩＧＨが入力される。外部シフトイネーブル信号441はＨＩＧＨが入力される。モードコントローラ417は入力端子が前記の値をもつ事により内部シフトイネーブル信号418にＨＩＧＨを出力する。第１機能ブロック404はモードコントローラ417よりＨＩＧＨを入力し第１フリップフロップ回路411及び第２フリップフロップ回路412のNT端子にＨＩＧＨを供給する。第１フリップフロップ回路411及び第２フリップフロップ回路412はNT入力端子にＨＩＧＨが入力されることによりDT入力端子を選択しCK入力端子の閾値がレベルBとなる。CK入力端子がVSSからVDD1に変化するのでDT端子の値を取り込む。
＜時刻1と時刻2の間の動作＞
Nchトランジスタ109はパルス発生器110からゲート端子CにＬＯＷが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＬＯＷが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVDD1のレベルの電圧を維持する。スキャンテスト信号440はＨＩＧＨが入力される。外部シフトイネーブル信号441はＨＩＧＨが入力される。モードコントローラ417は入力端子が前記の値をもつ事により内部シフトイネーブル信号418にＨＩＧＨを出力する。第１機能ブロック404はモードコントローラ417よりＨＩＧＨを入力し第１フリップフロップ回路411及び第２フリップフロップ回路412のNT端子にＨＩＧＨを供給する。第１フリップフロップ回路411及び第２フリップフロップ回路412はNT入力端子にＨＩＧＨが入力されることにより、DT入力端子を選択しCK入力端子の閾値がレベルBとなる。CK入力端子がVDD1の電位であるので内部データを保持する。
＜時刻2での動作＞
Nchトランジスタ109はパルス発生器110からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVDD1からVSSのレベルの電圧に変化する。スキャンテスト信号440はＨＩＧＨが入力される。外部シフトイネーブル信号441はＨＩＧＨが入力される。モードコントローラ417は入力端子が前記の値をもつ事により内部シフトイネーブル信号418にＨＩＧＨを出力する。第１機能ブロック404はモードコントローラ417よりＨＩＧＨを入力し第１フリップフロップ回路411及び第２フリップフロップ回路412のNT端子にＨＩＧＨを供給する。第１フリップフロップ回路411及び第２フリップフロップ回路412はNT入力端子にＨＩＧＨが入力されることにより、DT入力端子を選択しCK入力端子の閾値がレベルBとなる。CK入力端子がVDD1からVSSに変化するので内部データを保持する。
＜時刻2と時刻3の間の動作＞
Nchトランジスタ109はパルス発生器110からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVSSのレベルの電圧を維持する。スキャンテスト信号440はＨＩＧＨが入力される。外部シフトイネーブル信号441はＨＩＧＨが入力される。モードコントローラ417は入力端子が前記の値をもつ事により内部シフトイネーブル信号418にＨＩＧＨを出力する。第１機能ブロック404はモードコントローラ417よりＨＩＧＨを入力し第１フリップフロップ回路411及び第２フリップフロップ回路412のNT端子にＨＩＧＨを供給する。第１フリップフロップ回路411及び第２フリップフロップ回路412はNT入力端子にＨＩＧＨが入力されることにより、DT入力端子を選択しCK入力端子の閾値がレベルBとなる。CK入力端子がVSSであるので内部データを保持する。
＜時刻3での動作＞
Nchトランジスタ109はパルス発生器110からゲート端子CにＬＯＷが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＬＯＷが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVSSからVDD2のレベルの電圧に変化する。スキャンテスト信号440はＨＩＧＨが入力される。外部シフトイネーブル信号441はＨＩＧＨが入力される。モードコントローラ417は入力端子が前記の値をもつ事により内部シフトイネーブル信号418にＨＩＧＨを出力する。第１機能ブロック404はモードコントローラ417よりＨＩＧＨを入力し第１フリップフロップ回路411及び第２フリップフロップ回路412のNT端子にＨＩＧＨを供給する。第１フリップフロップ回路411及び第２フリップフロップ回路412はNT入力端子にＨＩＧＨが入力されることにより、DT入力端子を選択しCK入力端子の閾値がレベルBとなる。CK入力端子がVSSからVDD２のレベルの電圧に変化し内部データを保持する。
＜時刻3と時刻4の間の動作＞
Nchトランジスタ109はパルス発生器110からゲート端子CにＬＯＷが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＬＯＷが入力される。 Pchトランジスタ107はパルス発生器110からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVDD2のレベルの電圧を維持する。スキャンテスト信号440はＨＩＧＨが入力される。外部シフトイネーブル信号441はＨＩＧＨが入力される。モードコントローラ417は入力端子が前記の値をもつ事により内部シフトイネーブル信号418にＨＩＧＨを出力する。第１機能ブロック404はモードコントローラ417よりＨＩＧＨを入力し第１フリップフロップ回路411及び第２フリップフロップ回路412のNT端子にＨＩＧＨを供給する。第１フリップフロップ回路411及び第２フリップフロップ回路412はNT入力端子にＨＩＧＨが入力されることにより、DT入力端子を選択しCK入力端子の閾値がレベルBとなる。CK入力端子がVDD２のレベルの電圧を維持し内部データを保持する。
＜時刻4での動作＞
Nchトランジスタ109はパルス発生器110からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVDD2からVSSのレベルの電圧に変化する。スキャンテスト信号440はＨＩＧＨが入力される。外部シフトイネーブル信号441はＨＩＧＨが入力される。モードコントローラ417は入力端子が前記の値をもつ事により内部シフトイネーブル信号418にＨＩＧＨを出力する。第１機能ブロック404はモードコントローラ417よりＨＩＧＨを入力し第１フリップフロップ回路411及び第２フリップフロップ回路412のNT端子にＨＩＧＨを供給する。第１フリップフロップ回路411及び第２フリップフロップ回路412はNT入力端子にＨＩＧＨが入力されることにより、DT入力端子を選択しCK入力端子の閾値がレベルBとなる。CK入力端子がVDD2からVSSのレベルの電圧に変化し内部データを保持する。
＜時刻4と時刻5の間の動作＞
Nchトランジスタ109はパルス発生器110からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVSSのレベルの電圧を維持する。スキャンテスト信号440はＨＩＧＨが入力される。外部シフトイネーブル信号441はＨＩＧＨが入力される。モードコントローラ417は入力端子が前記の値をもつ事により内部シフトイネーブル信号418にＨＩＧＨを出力する。第１機能ブロック404はモードコントローラ417よりＨＩＧＨを入力し第１フリップフロップ回路411及び第２フリップフロップ回路412のNT端子にＨＩＧＨを供給する。第１フリップフロップ回路411及び第２フリップフロップ回路412はNT入力端子にＨＩＧＨが入力されることにより、DT入力端子を選択しCK入力端子の閾値がレベルBとなる。CK入力端子がVSSであるので内部データを保持する。
以上の時刻1から時刻5までの動作を繰り返すことで第１フリップフロップ回路及び第２フリップフロップ回路412はNT入力端子がＨＩＧＨであるので周期BでDT入力端子の値を取り込む動作をする。
（iii）スキャンテスト時のキャプチャ動作
図16はクロック信号線103の電位と内部シフトイネーブル信号418の関係を示したタイミング図である。
以下では図14及び図16に示す時刻1乃至時刻5について順に説明する。
＜時刻1での動作＞
Nchトランジスタ109はパルス発生器110からゲート端子CにＬＯＷが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＬＯＷが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVSSからVDD1のレベルの電圧に変化する。スキャンテスト信号440はＨＩＧＨが入力される。外部シフトイネーブル信号441はＨＩＧＨが入力される。モードコントローラ417は入力端子が前記の値をもつ事により内部シフトイネーブル信号418にＨＩＧＨを出力する。第１機能ブロック404はモードコントローラ417よりＨＩＧＨを入力し第１フリップフロップ回路411及び第２フリップフロップ回路412のNT端子にＨＩＧＨを供給する。第１フリップフロップ回路411及び第２フリップフロップ回路412はNT入力端子にＨＩＧＨが入力されることによりDT入力端子を選択しCK入力端子の閾値がレベルBとなる。CK入力端子がVSSからVDD1に変化するのでDT端子の値を取り込む。
＜時刻1と時刻2の間の動作＞
Nchトランジスタ109はパルス発生器110からゲート端子CにＬＯＷが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＬＯＷが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVDD1のレベルの電圧を維持する。スキャンテスト信号440はＨＩＧＨが入力される。外部シフトイネーブル信号441はＨＩＧＨが入力される。モードコントローラ417は入力端子が前記の値をもつ事により内部シフトイネーブル信号418にＨＩＧＨを出力する。第１機能ブロック404はモードコントローラ417よりＨＩＧＨを入力し第１フリップフロップ回路411及び第２フリップフロップ回路412のNT端子にＨＩＧＨを供給する。第１フリップフロップ回路411及び第２フリップフロップ回路412はNT入力端子にＨＩＧＨが入力されることにより、DT入力端子を選択しCK入力端子の閾値がレベルBとなる。CK入力端子がVDD1の電位であるので内部データを保持する。
＜時刻2での動作＞
Nchトランジスタ109はパルス発生器110からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVDD1からVSSのレベルの電圧に変化する。スキャンテスト信号440はＨＩＧＨが入力される。外部シフトイネーブル信号441はＬＯＷが入力される。モードコントローラ417は入力端子が前記の値をもつ事により内部シフトイネーブル信号418にＬＯＷを出力する。第１機能ブロック404はモードコントローラ417よりＬＯＷを入力し第１フリップフロップ回路411及び第２フリップフロップ回路412のNT端子にＬＯＷを供給する。第１フリップフロップ回路411及び第２フリップフロップ回路412はNT入力端子にＬＯＷが入力されることにより、D入力端子を選択しCK入力端子の閾値がレベルAとなる。CK入力端子がVDD1からVSSに変化するので内部データを保持する。
＜時刻2と時刻3の間の動作＞
Nchトランジスタ109はパルス発生器110からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVSSのレベルの電圧を維持する。スキャンテスト信号440はＨＩＧＨが入力される。外部シフトイネーブル信号441はＬＯＷが入力される。モードコントローラ417は入力端子が前記の値をもつ事により内部シフトイネーブル信号418にＬＯＷを出力する。第１機能ブロック404はモードコントローラ417よりＬＯＷを入力し第１フリップフロップ回路411及び第２フリップフロップ回路412のNT端子にＬＯＷを供給する。第１フリップフロップ回路411及び第２フリップフロップ回路412はNT入力端子にＬＯＷが入力されることにより、D入力端子を選択しCK入力端子の閾値がレベルAとなる。CK入力端子がVSSであるので内部データを保持する。
＜時刻3での動作＞
Nchトランジスタ109はパルス発生器110からゲート端子CにＬＯＷが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＬＯＷが入力される。 Pchトランジスタ107はパルス発生器110からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVSSからVDD2のレベルの電圧に変化する。スキャンテスト信号440はＨＩＧＨが入力される。外部シフトイネーブル信号441はＬＯＷが入力される。モードコントローラ417は入力端子が前記の値をもつ事により内部シフトイネーブル信号418にＬＯＷを出力する。第１機能ブロック404はモードコントローラ417よりＬＯＷを入力し第１フリップフロップ回路411及び第２フリップフロップ回路412のNT端子にＬＯＷを供給する。第１フリップフロップ回路411及び第２フリップフロップ回路412はNT入力端子にＬＯＷが入力されることにより、D入力端子を選択しCK入力端子の閾値がレベルAとなる。CK入力端子がVSSからVDD２のレベルの電圧に変化するのでD入力端子の値を取り込む。
＜時刻3と時刻4の間の動作＞
Nchトランジスタ109はパルス発生器110からゲート端子CにＬＯＷが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＬＯＷが入力される。 Pchトランジスタ107はパルス発生器110からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVDD2のレベルの電圧を維持する。スキャンテスト信号440はＨＩＧＨが入力される。外部シフトイネーブル信号441はＬＯＷが入力される。モードコントローラ417は入力端子が前記の値をもつ事により内部シフトイネーブル信号418にＬＯＷを出力する。第１機能ブロック404はモードコントローラ417よりＬＯＷを入力し第１フリップフロップ回路411及び第２フリップフロップ回路412のNT端子にＬＯＷを供給する。第１フリップフロップ回路411及び第２フリップフロップ回路412はNT入力端子にＬＯＷが入力されることにより、D入力端子を選択しCK入力端子の閾値がレベルAとなる。CK入力端子がVDD２のレベルの電圧を維持し内部データを保持する。
＜時刻4での動作＞
Nchトランジスタ109はパルス発生器110からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVDD2からVSSのレベルの電圧に変化する。スキャンテスト信号440はＨＩＧＨが入力される。外部シフトイネーブル信号441はＨＩＧＨ入力される。モードコントローラ417は入力端子が前記の値をもつ事により内部シフトイネーブル信号418にＨＩＧＨを出力する。第１機能ブロック404はモードコントローラ417よりＨＩＧＨを入力し第１フリップフロップ回路411及び第２フリップフロップ回路412のNT端子にＨＩＧＨを供給する。第１フリップフロップ回路411及び第２フリップフロップ回路412はNT入力端子にＨＩＧＨが入力されることにより、DT入力端子を選択しCK入力端子の閾値がレベルBとなる。CK入力端子がVDD2からVSSのレベルの電圧に変化し内部データを保持する。
＜時刻4と時刻5の間の動作＞
Nchトランジスタ109はパルス発生器110からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVSSのレベルの電圧を維持する。スキャンテスト信号440はＨＩＧＨが入力される。外部シフトイネーブル信号441はＨＩＧＨが入力される。モードコントローラ417は入力端子が前記の値をもつ事により内部シフトイネーブル信号418にＨＩＧＨを出力する。第１機能ブロック404はモードコントローラ417よりＨＩＧＨを入力し第１フリップフロップ回路411及び第２フリップフロップ回路412のNT端子にＨＩＧＨを供給する。第１フリップフロップ回路411及び第２フリップフロップ回路412はNT入力端子にＨＩＧＨが入力されることにより、DT入力端子を選択しCK入力端子の閾値がレベルBとなる。CK入力端子がVSSであるので内部データを保持する。
以上のように時刻1でDT入力端子の値を取り込んだ後、時刻3でD入力端子の値を取り込むことでキャプチャ動作時は周期Aで動作することが可能となる。
このようにレベルの異なるクロック波形とシフトイネーブル信号を用いてフリップフロップ回路のCK入力端子の閾値を制御することにより、シフト動作時とキャプチャ動作時の周波数を変更することが可能となる。
（実施の形態5）
本発明の実施の形態４においてシフトイネーブル信号を用いずにシフト動作を行うことができない。
図17は本実施の形態5における半導体集積回路装置の構成を表すブロック図である。
半導体集積回路装置501は、クロックジェネレータ502とクロック信号線103と第１機能ブロック504とレギュレータ506とモードコントローラ517とから構成される。
図18はクロックジェネレータ502の回路図である。
クロックジェネレータ502はレギュレータ506から電源電圧VDD１と電源電圧VDD2と基準電圧VSSを供給され、外部からの原発振クロックとモードコントローラからのシフトイネーブル信号442が接続されたパルス発生器510とドレイン端子を電源電圧VDD1に接続されゲート端子をパルス発生器510に接続されたPchトランジスタ107とドレイン端子を電源電圧VDD1より低い電源電圧VDD2に接続されゲート端子をパルス発生器510に接続されたPchトランジスタ108とドレイン端子をトランジスタ107のソース端子とトランジスタ108のソース端子とクロック信号線103に接続されゲート端子をパルス発生器510に接続されソース端子をVSSに接続されたNchトランジスタ109とから構成される。
パルス発生器510はゲート端子A電位とゲート端子B電位とゲート端子C電位に対し図20、図21及び図22に示す電位を供給することが可能である。
クロック信号線103は第１機能ブロック504に対しクロックジェネレータ502から出力されるクロック信号を供給する。
第１機能ブロック504は、第１フリップフロップ回路511と第２フリップフロップ回路512とから構成される。第１フリップフロップ回路511及び第２フリップフロップ回路512は同様の構成であるため、第１フリップフロップ回路511のみ構成を説明する。
図19は第１フリップフロップ回路511の構成図である。
図23はクロック出力信号に対する各閾値の関係を示した図である。
第１フリップフロップ回路511は、前段のロジックに接続されたD入力端子と前段のスキャンチェーンに接続されたDT入力端子の２つを入力信号としCK入力端子を選択信号としCK入力端子の電位がレベルB以上のときにD入力端子を選択しCK入力端子の電位がレベルB未満のときにDT入力端子を選択する2入力セレクタ520と、CK入力端子を入力しデータフリップフロップ回路521が安定したデータを取り込むのに十分な遅延を付加する遅延バッファ522と、2入力セレクタ520の出力信号をデータ入力端子D0に接続され遅延バッファ522の出力信号をクロック入力信号としCK入力端子の電位がレベルA未満からレベルA以上に変化するときにD0入力端子の電位を取り込む動作をするクロック入力端子CK0に接続されQ出力端子をデータ出力端子Q0に接続されNQ出力端子を反転データ出力端子NQ0に接続されたデータフリップフロック回路521とから構成される。
第１フリップフロップ回路511のDT入力端子と第２フリップフロップ回路512のNQ出力端子が接続されている。
レギュレータ506はクロックジェネレータ502に対し電源電圧VDD1とVDD1より低い電源電圧VDD2と基準電圧VSSを供給し、第１機能ブロック504に対し電源電圧VDD1と電源電圧VDD2と基準電圧VSSを供給し、モードコントローラ517に対して電源電圧VDD1と基準電圧VSSを供給する。
モードコントローラ517はレギュレータ506から電源電圧VDD1と基準電圧VSSを供給され、外部からスキャンテスト信号440と外部シフトイネーブル信号441が接続され、クロックジェネレータ502に対してシフトイネーブル信号442が接続され、スキャンテスト信号440がＨＩＧＨでかつ外部シフトイネーブル信号がＨＩＧＨのときにシフトイネーブル信号442はＨＩＧＨを出力し、それ以外のときはＬＯＷを出力する。
以上のように構成された半導体集積回路装置について、以下の３つ場合に分けてその動作を説明する。
（i）通常動作
（ii）スキャンテスト時におけるシフト動作
（iii）スキャンテスト時におけるキャンプチャ動作
（i）通常動作
図20は通常動作時のシフトイネーブル信号442と原発振クロックとPchトランジスタ107のゲート端子A電位とPchトランジスタ108のゲート端子B電位とNchトランジスタ109のゲート端子C電位とクロックジェネレータ502からクロック信号線103に伝播されるクロック出力信号の関係を示したタイミング図である。
以下では図20に示す時刻1乃至時刻3について順に説明する
＜時刻1での動作＞
スキャンテスト信号440にＬＯＷが入力される。モードコントローラ517はスキャンテスト信号440が前記の値をとるのでシフトイネーブル信号442にＬＯＷを出力する。Nchトランジスタ109はパルス発生器510からゲート端子CにＬＯＷが入力される。Pchトランジスタ108はパルス発生器510からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器510からゲート端子AにＬＯＷが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVSSからVDD1のレベルの電圧に変化する。第１機能ブロック504はクロック信号線103よりVSSからVDD1に変化するクロックを入力する。第１フリップフロップ511及び第２フリップフロップ512はCK端子がVSSからVDD1に変化するのでD入力端子の値を取り込む。
＜時刻1と時刻2の間の動作＞
スキャンテスト信号440にＬＯＷが入力される。モードコントローラ517はスキャンテスト信号440が前記の値をとるのでシフトイネーブル信号442にＬＯＷを出力する。Nchトランジスタ109はパルス発生器110からゲート端子CにＬＯＷが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＬＯＷが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVDD1のレベルの電圧を維持する。第１機能ブロック504はクロック信号線103よりVDD1の電圧のクロックを入力する。第１フリップフロップ511及び第２フリップフロップ512はCK端子がVDD1の電圧であるので内部データを保持する。
＜時刻2での動作＞
スキャンテスト信号440にＬＯＷが入力される。モードコントローラ517はスキャンテスト信号440が前記の値をとるのでシフトイネーブル信号442にＬＯＷを出力する。Nchトランジスタ109はパルス発生器110からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVDD1からVSSのレベルの電圧に変化する。第１機能ブロック504はクロック信号線103よりVDD1からVSSに変化するクロックを入力する。第１フリップフロップ511及び第２機能ブロック512はCK端子がVDD1からVSSに変化し内部データを保持する。
＜時刻2と時刻3の間の動作＞
スキャンテスト信号440にＬＯＷが入力される。モードコントローラ517はスキャンテスト信号440が前記の値をとるのでシフトイネーブル信号442にＬＯＷを出力する。 Nchトランジスタ109はパルス発生器110からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVSSのレベルの電圧を維持する。第１機能ブロック504はクロック信号線103よりVSSの電圧のクロックを入力する。第１フリップフロップ511及び第２フリップフロップ512はCK端子がVSSの電圧であるので内部データを保持する。
以上のように時刻１から時刻３の動作を繰り返すことでCK端子の電位がVSSからVDD1に変化するときにD入力端子のデータを取り込む。
（ii）スキャンテスト時におけるシフト動作
図21はスキャンテストにおけるシフト動作時のシフトイネーブル信号442と原発振クロックとPchトランジスタ107のゲート端子A電位とPchトランジスタ108のゲート端子B電位とNchトランジスタ109のゲート端子C電位とクロックジェネレータ502からクロック信号線103に伝播されるクロック出力信号の関係を示したタイミング図である。
以下では図21に示す時刻1乃至時刻3について順に説明する
＜時刻1での動作＞
スキャンテスト信号440にＨＩＧＨが入力される。外部シフトイネーブル信号441にＨＩＧＨが入力される。モードコントローラ517はスキャンテスト信号440及び外部シフトイネーブル信号441が前記の値をとるのでシフトイネーブル信号442にＨＩＧＨを出力する。Nchトランジスタ109はパルス発生器510からゲート端子CにＬＯＷが入力される。Pchトランジスタ108はパルス発生器510からゲート端子BにＬＯＷが入力される。Pchトランジスタ107はパルス発生器510からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVSSからVDD2のレベルの電圧に変化する。第１機能ブロック504はクロック信号線103よりVSSからVDD2に変化するクロックを入力する。第１フリップフロップ511及び第２フリップフロップ512はCK端子がVSSからVDD2に変化するのでDT入力端子の値を取り込む。
＜時刻1と時刻2の間の動作＞
スキャンテスト信号440にＨＩＧＨが入力される。外部シフトイネーブル信号441にＨＩＧＨが入力される。モードコントローラ517はスキャンテスト信号440及び外部シフトイネーブル信号441が前記の値をとるのでシフトイネーブル信号442にＨＩＧＨを出力する。Nchトランジスタ109はパルス発生器110からゲート端子CにＬＯＷが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＬＯＷが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVDD2のレベルの電圧を維持する。第１機能ブロック504はクロック信号線103よりVDD2の電圧のクロックを入力する。第１フリップフロップ511及び第２フリップフロップ512はCK端子がVDD2の電圧であるので内部データを保持する。
＜時刻2での動作＞
スキャンテスト信号440にＨＩＧＨが入力される。外部シフトイネーブル信号441にＨＩＧＨが入力される。モードコントローラ517はスキャンテスト信号440及び外部シフトイネーブル信号441が前記の値をとるのでシフトイネーブル信号442にＨＩＧＨを出力する。Nchトランジスタ109はパルス発生器110からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVDD2からVSSのレベルの電圧に変化する。第１機能ブロック504はクロック信号線103よりVDD2からVSSに変化するクロックを入力する。第１フリップフロップ511及び第２機能ブロック512はCK端子がVDD2からVSSに変化し内部データを保持する。
＜時刻2と時刻3の間の動作＞
スキャンテスト信号440にＨＩＧＨが入力される。外部シフトイネーブル信号441にＨＩＧＨが入力される。モードコントローラ517はスキャンテスト信号440及び外部シフトイネーブル信号441が前記の値をとるのでシフトイネーブル信号442にＨＩＧＨを出力する。Nchトランジスタ109はパルス発生器110からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVSSのレベルの電圧を維持する。第１機能ブロック504はクロック信号線103よりVSSの電圧のクロックを入力する。第１フリップフロップ511及び第２フリップフロップ512はCK端子がVSSの電圧であるので内部データを保持する。
第２フリップフロップ回路512のNQ出力端子が第１フリップフロップ回路511のDT入力端子に接続されているため、時刻１から時刻３の動作を繰り返すことでCK端子の電位がVSSからVDD2に変化するときにDT入力端子のデータを取り込むシフト動作をする。シフト動作により外部からフリップフロップ回路に任意の値を格納することが可能となる。
（iii）スキャンテスト時におけるキャプチャ動作
図22はスキャンテストにおけるキャプチャ動作時のシフトイネーブル信号442と原発振クロックとPchトランジスタ107のゲート端子A電位とPchトランジスタ108のゲート端子B電位とNchトランジスタ109のゲート端子C電位とクロックジェネレータ502からクロック信号線103に伝播されるクロック出力信号の関係を示したタイミング図である。
以下では図22に示す時刻1乃至時刻5について順に説明する
＜時刻1での動作＞
スキャンテスト信号440にＨＩＧＨが入力される。外部シフトイネーブル信号441にＨＩＧＨが入力される。モードコントローラ517はスキャンテスト信号440及び外部シフトイネーブル信号441が前記の値をとるのでシフトイネーブル信号442にＨＩＧＨを出力する。Nchトランジスタ109はパルス発生器510からゲート端子CにＬＯＷが入力される。Pchトランジスタ108はパルス発生器510からゲート端子BにＬＯＷが入力される。Pchトランジスタ107はパルス発生器510からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVSSからVDD2のレベルの電圧に変化する。第１機能ブロック504はクロック信号線103よりVSSからVDD2に変化するクロックを入力する。第１フリップフロップ511及び第２フリップフロップ512はCK端子がVSSからVDD2に変化するのでDT入力端子の値を取り込む。
＜時刻1と時刻2の間の動作＞
スキャンテスト信号440にＨＩＧＨが入力される。外部シフトイネーブル信号441にＨＩＧＨが入力される。モードコントローラ517はスキャンテスト信号440及び外部シフトイネーブル信号441が前記の値をとるのでシフトイネーブル信号442にＨＩＧＨを出力する。Nchトランジスタ109はパルス発生器110からゲート端子CにＬＯＷが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＬＯＷが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVDD2のレベルの電圧を維持する。第１機能ブロック504はクロック信号線103よりVDD2の電圧のクロックを入力する。第１フリップフロップ511及び第２フリップフロップ512はCK端子がVDD2の電圧であるので内部データを保持する。
＜時刻2での動作＞
スキャンテスト信号440にＨＩＧＨが入力される。外部シフトイネーブル信号441にＬＯＷが入力される。モードコントローラ517はスキャンテスト信号440及び外部シフトイネーブル信号441が前記の値をとるのでシフトイネーブル信号442にＬＯＷを出力する。Nchトランジスタ109はパルス発生器110からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVDD2からVSSのレベルの電圧に変化する。第１機能ブロック504はクロック信号線103よりVDD2からVSSに変化するクロックを入力する。第１フリップフロップ511及び第２機能ブロック512はCK端子がVDD2からVSSに変化し内部データを保持する。
＜時刻2と時刻3の間の動作＞
スキャンテスト信号440にＨＩＧＨが入力される。外部シフトイネーブル信号441にＬＯＷが入力される。モードコントローラ517はスキャンテスト信号440及び外部シフトイネーブル信号441が前記の値をとるのでシフトイネーブル信号442にＬＯＷを出力する。Nchトランジスタ109はパルス発生器110からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVSSのレベルの電圧を維持する。第１機能ブロック504はクロック信号線103よりVSSの電圧のクロックを入力する。第１フリップフロップ511及び第２フリップフロップ512はCK端子がVSSの電圧であるので内部データを保持する。
＜時刻3での動作＞
スキャンテスト信号440にＨＩＧＨが入力される。外部シフトイネーブル信号441にＬＯＷが入力される。モードコントローラ517はスキャンテスト信号440及び外部シフトイネーブル信号441が前記の値をとるのでシフトイネーブル信号442にＬＯＷを出力する。Nchトランジスタ109はパルス発生器510からゲート端子CにＬＯＷが入力される。Pchトランジスタ108はパルス発生器510からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器510からゲート端子AにＬＯＷが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVSSからVDD1のレベルの電圧に変化する。第１機能ブロック504はクロック信号線103よりVSSからVDD1に変化するクロックを入力する。第１フリップフロップ511及び第２フリップフロップ512はCK端子がVSSからVDD1に変化するのでD入力端子の値を取り込む。
＜時刻3と時刻4の間の動作＞
スキャンテスト信号440にＨＩＧＨが入力される。外部シフトイネーブル信号441にＬＯＷが入力される。モードコントローラ517はスキャンテスト信号440及び外部シフトイネーブル信号441が前記の値をとるのでシフトイネーブル信号442にＬＯＷを出力する。Nchトランジスタ109はパルス発生器110からゲート端子CにＬＯＷが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＬＯＷが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVDD1のレベルの電圧を維持する。第１機能ブロック504はクロック信号線103よりVDD1の電圧のクロックを入力する。第１フリップフロップ511及び第２フリップフロップ512はCK端子がVDD1の電圧であるので内部データを保持する。
＜時刻4での動作＞
スキャンテスト信号440にＨＩＧＨが入力される。外部シフトイネーブル信号441にＨＩＧＨが入力される。モードコントローラ517はスキャンテスト信号440及び外部シフトイネーブル信号441が前記の値をとるのでシフトイネーブル信号442にＨＩＧＨを出力する。Nchトランジスタ109はパルス発生器110からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVDD1からVSSのレベルの電圧に変化する。第１機能ブロック504はクロック信号線103よりVDD1からVSSに変化するクロックを入力する。第１フリップフロップ511及び第２機能ブロック512はCK端子がVDD1からVSSに変化し内部データを保持する。
＜時刻4と時刻5の間の動作＞
スキャンテスト信号440にＨＩＧＨが入力される。外部シフトイネーブル信号441にＨＩＧＨが入力される。モードコントローラ517はスキャンテスト信号440及び外部シフトイネーブル信号441が前記の値をとるのでシフトイネーブル信号442にＨＩＧＨを出力する。Nchトランジスタ109はパルス発生器110からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVSSのレベルの電圧を維持する。第１機能ブロック504はクロック信号線103よりVSSの電圧のクロックを入力する。第１フリップフロップ511及び第２フリップフロップ512はCK端子がVSSの電圧であるので内部データを保持する。
以上のようにシフトイネーブル信号442がＨＩＧＨのときにDT入力端子のデータを取り込み、シフトイネーブル信号442がＬＯＷのときはD入力端子のデータを取り込むことが可能となる。
このように一本のクロック信号線でフリップフロップ回路の入力信号を切り替えることが可能となるため、別途切り替え信号線を用いる必要がなくなる。
（実施の形態6）
本発明の実施の形態１乃至実施の形態5において一本のクロック信号線のみでデータ信号とクロック信号を同時に供給することができない。
図24は本実施の形態6における半導体集積回路装置の構成を表すブロック図である。
半導体集積回路装置601は、クロックジェネレータ602とクロック信号線103と第１機能ブロック604とレギュレータ606とから構成される。
図25はクロックジェネレータ602の回路図である。
クロックジェネレータ602はレギュレータ606から電源電圧VDD１と電源電圧VDD2と基準電圧VSSを供給され、外部からの原発振クロック620と外部入力データ619が接続されたパルス発生器610とドレイン端子を電源電圧VDD1に接続されゲート端子をパルス発生器110に接続されたPchトランジスタ107とドレイン端子を電源電圧VDD1より低い電源電圧VDD2に接続されゲート端子をパルス発生器610に接続されたPchトランジスタ108とドレイン端子をトランジスタ107のソース端子とトランジスタ108のソース端子とクロック信号線103に接続されゲート端子をパルス発生器610に接続されソース端子をVSSに接続されたNchトランジスタ109とから構成される。
クロック信号線103は第１機能ブロック604に対しクロックジェネレータ602から出力されるクロック信号を供給する。
第１機能ブロック604は、D入力端子とCK入力端子にクロック信号線103を接続されQ出力端子に後段のロジックが接続された第１フリップフロップ回路611から構成される。
図26は第１フリップフロップ回路611の構成図である。
第１フリップフロップ回路611は、入力端子がD入力端子に接続され出力端子をデータフリップフロップ654のD0入力端子に接続され、D入力端子の電位がレベルB以上であるときにＨＩＧＨを出力する第１バッファ652と入力端子がCK入力端子に接続され出力端子をデータフリップフロップ654のCK0入力端子に接続され、データフリップフロップ654のD0入力端子の電位を正確に判別するのに十分な内部遅延をもち入力端子の電位がレベルA以上であるときにＨＩＧＨを出力する第２バッファ653とCK0入力端子の電位がＬＯＷからＨＩＧＨに変化するときにD0入力端子の値を取り込みQ0出力端子をQ出力端子に接続されたデータフリップフロップ654とから構成される。
パルス発生器610は原発振クロック620と外部入力データ619からゲート端子A電位とゲート端子B電位とゲート端子C電位に対し図27に示す電位を供給することが可能である。
レギュレータ606はクロックジェネレータ602に対し電源電圧VDD1とVDD1より低い電源電圧VDD2と基準電圧VSSを供給し、第１機能ブロック604に対し電源電圧VDD1と電源電圧VDD2と基準電圧VSSを供給する。
以上のように構成された半導体集積回路装置について、以下にその動作を説明する。
図27は外部入力データ619と原発振クロック620とPchトランジスタ107のゲート端子A電位とPchトランジスタ108のゲート端子B電位とNchトランジスタ109のゲート端子C電位とクロックジェネレータ602からクロック信号線103に伝播されるクロック出力信号の関係を示したタイミング図である。
図28はクロック信号線103の電位とフリップフロップ回路611のD入力端子の閾値とCK入力端子の閾値の関係を示したタイミング図である。
以下では図27及び図28に示す時刻1乃至時刻5について順に説明する。
＜時刻1での動作＞
パルス発生器610は外部入力データ619からＨＩＧＨが入力され、原発振クロック620からＨＩＧＨが入力される。Nchトランジスタ109はパルス発生器110からゲート端子CにＬＯＷが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＬＯＷが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVSSからVDD1のレベルの電圧に変化する。第１フリップフロップ611はCK入力端子がVSSからVDD1に変化し、D入力端子の電位がレベルB以上であるのでＨＩＧＨの値を取り込む。
＜時刻1と時刻2の間の動作＞
パルス発生器610は外部入力データ619からＨＩＧＨが入力され、原発振クロック620からＨＩＧＨが入力される。Nchトランジスタ109はパルス発生器110からゲート端子CにＬＯＷが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＬＯＷが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVDD1のレベルの電圧を維持する。第１フリップフロップ611はCK入力端子がVDD1の電位を維持し、D入力端子の電位がレベルB以上であるので内部データを保持する。
＜時刻2での動作＞
パルス発生器610は外部入力データ619からＬＯＷが入力され、原発振クロック620からＬＯＷが入力される。Nchトランジスタ109はパルス発生器110からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVDD1からVSSのレベルの電圧に変化する。第１フリップフロップ611はCK端子がVDD1からVSSに変化し、D端子の電位がレベルB未満であるので内部データを保持する。
＜時刻2と時刻3の間の動作＞
パルス発生器610は外部入力データ619からＬＯＷが入力され、原発振クロック620からＬＯＷが入力される。Nchトランジスタ109はパルス発生器110からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVSSのレベルの電圧を維持する。第１フリップフロップ611はCK端子がVSSの電位を保持し、D端子の電位がレベルB未満であるので内部データを保持する。
＜時刻3での動作＞
パルス発生器610は外部入力データ619からＬＯＷが入力され、原発振クロック620からＨＩＧＨが入力される。Nchトランジスタ109はパルス発生器110からゲート端子CにＬＯＷが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＬＯＷが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVSSからVDD2のレベルの電圧に変化する。第１フリップフロップ611はCK端子がVSSからVDD2に変化し、D端子の電位がレベルB未満であるのでＬＯＷの値を取り込む。
＜時刻3と時刻4の間の動作＞
パルス発生器610は外部入力データ619からＬＯＷが入力され、原発振クロック620からＨＩＧＨが入力される。Nchトランジスタ109はパルス発生器110からゲート端子CにＬＯＷが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＬＯＷが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVDD2のレベルの電圧を維持する。第１フリップフロップ611はCK端子がVDD2の電位を保持し、D端子の電位がレベルB未満であるので内部データを保持する。
＜時刻4での動作＞
パルス発生器610は外部入力データ619からＬＯＷが入力され、原発振クロック620からＬＯＷが入力される。Nchトランジスタ109はパルス発生器110からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVDD2からVSSのレベルの電圧に変化する。第１フリップフロップ611はCK端子がVDD2からVSSに変化し、D端子の電位がレベルB未満であるので内部データを保持する。
＜時刻4と時刻5の間の動作＞
パルス発生器610は外部入力データ619からＬＯＷが入力され、原発振クロック620からＬＯＷが入力される。Nchトランジスタ109はパルス発生器110からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ108はパルス発生器110からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ107はパルス発生器110からゲート端子AにＨＩＧＨが入力される。クロック信号線103はNchトランジスタ109、Pchトランジスタ108、Pchトランジスタ107のゲート電位が前記の値をもつ事によりVSSのレベルの電圧を維持する。第１フリップフロップ611はCK端子がVSSの電位を保持し、D端子の電位がレベルB未満であるので内部データを保持する。
以上の時刻1から時刻5までの動作のようにD入力端子とCK入力端子の閾値を異なる電位にすることで一本のクロック信号線でクロック信号とデータ信号を同時に供給することができる。
（実施の形態7）
本発明の実施の形態6においてクロック信号線を用いて非同期セット及び非同期リセットを制御することができない。
図29は本実施の形態7における半導体集積回路装置の構成を表すブロック図である。
半導体集積回路装置701は、クロックジェネレータ702とクロック信号線703と第１機能ブロック704とレギュレータ706とモードコントローラ717とから構成される。
図30はクロックジェネレータ702の回路図である。
クロックジェネレータ702はレギュレータ706から電源電圧VDD１と電源電圧VDD2と電源電圧VDD3と基準電圧VSSを供給され、外部からの原発振クロックとモードコントローラからの内部セット信号742と内部リセット信号743が接続されたパルス発生器710とドレイン端子を電源電圧VDD1に接続されゲート端子をパルス発生器710に接続されたPchトランジスタ707とドレイン端子を電源電圧VDD1より低い電源電圧VDD2に接続されゲート端子をパルス発生器710に接続されたPchトランジスタ708とドレイン端子を電源電圧VDD2より低い電源電圧VDD3に接続されゲート端子をパルス発生器710に接続されたPchトランジスタ709とドレイン端子をトランジスタ707のソース端子とトランジスタ708のソース端子とトランジスタ709のソース端子とクロック信号線703に接続されゲート端子をパルス発生器710に接続されソース端子をVSSに接続されたNchトランジスタ712とから構成される。
パルス発生器710はゲート端子A電位とゲート端子B電位とゲート端子C電位とゲート端子D電位に対し図32及び図33に示す電位を供給することが可能である。
クロック信号線703は第１機能ブロック704に対しクロックジェネレータ702から出力されるクロック信号を供給する。
第１機能ブロック704は、第１フリップフロップ回路711から構成される。
図31は第１フリップフロップ回路711の構成図である。
図33はクロック出力信号に対する各閾値レベルの関係を示した図である。
第１フリップフロップ回路711は、入力端子をCK0入力端子とCK端子に接続され出力をS0入力端子に接続されCK端子の電位がレベルB以上になったときにＬＯＷを出力するインバータ723と入力端子をCK0入力端子とCK端子に接続され出力をR0入力端子に接続されCK端子の電位がレベルC以上になったときにＬＯＷを出力するインバータ724とD0入力端子をD端子に接続されCK0入力端子をCK端子に接続されCK端子の電位がレベルA未満からレベルA以上に変化するときにD端子の電位を取り込みQ0出力端子をQ端子に接続されR0入力端子の電位がＬＯＷのときQ0出力端子にＬＯＷを出力しS0入力端子の電位がＬＯＷでかつR0入力端子の電位がＨＩＧＨのときQ0出力端子にＨＩＧＨを出力するデータフリップフロップ725とで構成されている。
レギュレータ706はクロックジェネレータ702に対し電源電圧VDD1とVDD1より低い電源電圧VDD2とVDD2より低い電源電圧VDD3と基準電圧VSSを供給し、第１機能ブロック704に対し電源電圧VDD1と電源電圧VDD2と電源電圧VDD3と基準電圧VSSを供給し、モードコントローラ717に対して電源電圧VDD1と基準電圧VSSを供給する。
モードコントローラ717はレギュレータ706から電源電圧VDD1と基準電圧VSSを供給され、外部から外部セット信号740と外部リセット信号741とを入力しクロックジェネレータ702に対して外部セット信号740の電位を内部セット信号742に非同期に出力し、外部リセット信号741の電位を内部リセット信号743に非同期に出力する。
以上のように構成された半導体集積回路装置について以下にその動作を説明する。
図32は内部セット信号742と内部リセット信号743と原発振クロックとPchトランジスタ707のゲート端子A電位とPchトランジスタ708のゲート端子B電位とPchトランジスタ709のゲート端子C電位とNchトランジスタ712のゲート端子D電位とクロックジェネレータ702からクロック信号線703に伝播されるクロック出力信号の関係を示したタイミング図である。
以下では図32に示す時刻1乃至時刻9について順に説明する
＜時刻1での動作＞
外部セット信号740にＨＩＧＨが入力され、外部リセット信号741にＨＩＧＨが入力される。モードコントローラ717は内部セット信号742にＨＩＧＨを出力し、内部リセット信号743にＨＩＧＨを出力する。Nchトランジスタ712はパルス発生器710からゲート端子DにＬＯＷが入力される。Pchトランジスタ709はパルス発生器710からゲート端子CにＬＯＷが入力される。Pchトランジスタ708はパルス発生器710からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ707はパルス発生器710からゲート端子AにＨＩＧＨが入力される。クロック信号線703はNchトランジスタ712、Pchトランジスタ709、Pchトランジスタ708、Pchトランジスタ707のゲート電位が前記の値をもつ事によりVSSからVDD3のレベルの電圧に変化する。第１機能ブロック704はクロック信号線703よりVSSからVDD3に変化するクロックを入力する。第１フリップフロップ回路711はCK端子にVSSからVDD3に変化するクロックを入力する。インバータ723は入力端子がVSSからVDD3に変化するので出力端子にＨＩＧＨを出力する。インバータ724は入力端子がVSSからVDD3に変化するので出力端子にＨＩＧＨを出力する。データフリップフロップ回路725はインバータ723の出力とインバータ724の出力が前記の値をもつ事によりD0入力端子の値を取り込む。
＜時刻1と時刻2の間の動作＞
外部セット信号740にＨＩＧＨが入力され、外部リセット信号741にＨＩＧＨが入力される。モードコントローラ717は内部セット信号742にＨＩＧＨを出力し、内部リセット信号743にＨＩＧＨを出力する。Nchトランジスタ712はパルス発生器710からゲート端子DにＬＯＷが入力される。Pchトランジスタ709はパルス発生器710からゲート端子CにＬＯＷが入力される。Pchトランジスタ708はパルス発生器710からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ707はパルス発生器710からゲート端子AにＨＩＧＨが入力される。クロック信号線703はNchトランジスタ712、Pchトランジスタ709、Pchトランジスタ708、Pchトランジスタ707のゲート電位が前記の値をもつ事によりVDD3のレベルの電圧を維持する。第１機能ブロック704はクロック信号線703よりVDD3の電圧を入力する。第１フリップフロップ回路711はCK端子がVDD3の電圧を入力する。インバータ723は入力端子がVDD3であるので出力端子にＨＩＧＨを出力する。インバータ724は入力端子がVDD3であるので出力端子にＨＩＧＨを出力する。データフリップフロップ回路725はインバータ723の出力とインバータ724の出力が前記の値をもつ事により内部データを保持する。
＜時刻2での動作＞
外部セット信号740にＨＩＧＨが入力され、外部リセット信号741にＬＯＷが入力される。モードコントローラ717は内部セット信号742にＨＩＧＨを出力し、内部リセット信号743にＬＯＷを出力する。Nchトランジスタ712はパルス発生器710からゲート端子DにＬＯＷが入力される。Pchトランジスタ709はパルス発生器710からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ708はパルス発生器710からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ707はパルス発生器710からゲート端子AにＬＯＷが入力される。クロック信号線703はNchトランジスタ712、Pchトランジスタ709、Pchトランジスタ708、Pchトランジスタ707のゲート電位が前記の値をもつ事によりVDD3からVDD１のレベルの電圧に変化する。第１機能ブロック704はクロック信号線703よりVDD3からVDD１に変化するクロックを入力する。第１フリップフロップ回路711はCK端子にVDD3からVDD１に変化するクロックを入力する。インバータ723は入力端子がVDD3からVDD１に変化するので出力端子にＨＩＧＨを出力する。インバータ724は入力端子がVDD3からVDD１に変化するので出力端子にＬＯＷを出力する。データフリップフロップ回路725はインバータ723の出力とインバータ724の出力が前記の値をもつ事によりリセット状態となり内部状態がＬＯＷとなる。
＜時刻2と時刻3の間の動作＞
外部セット信号740にＨＩＧＨが入力され、外部リセット信号741にＬＯＷが入力される。モードコントローラ717は内部セット信号742にＨＩＧＨを出力し、内部リセット信号743にＬＯＷを出力する。Nchトランジスタ712はパルス発生器710からゲート端子DにＬＯＷが入力される。Pchトランジスタ709はパルス発生器710からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ708はパルス発生器710からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ707はパルス発生器710からゲート端子AにＬＯＷが入力される。クロック信号線703はNchトランジスタ712、Pchトランジスタ709、Pchトランジスタ708、Pchトランジスタ707のゲート電位が前記の値をもつ事によりVDD１のレベルの電圧を保持する。第１機能ブロック704はクロック信号線703よりVDD１の電圧を入力する。第１フリップフロップ回路711はCK端子がVDD１の電圧を入力する。インバータ723は入力端子がVDD１であるので出力端子にＨＩＧＨを出力する。インバータ724は入力端子がVDD１であるので出力端子にＬＯＷを出力する。データフリップフロップ回路725はインバータ723の出力とインバータ724の出力が前記の値をもつ事によりリセット状態となり内部状態がＬＯＷとなる。
＜時刻3の動作＞
外部セット信号740にＨＩＧＨが入力され、外部リセット信号741にＨＩＧＨが入力される。モードコントローラ717は内部セット信号742にＨＩＧＨを出力し、内部リセット信号743にＨＩＧＨを出力する。Nchトランジスタ712はパルス発生器710からゲート端子DにＬＯＷが入力される。Pchトランジスタ709はパルス発生器710からゲート端子CにＬＯＷが入力される。Pchトランジスタ708はパルス発生器710からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ707はパルス発生器710からゲート端子AにＨＩＧＨが入力される。クロック信号線703はNchトランジスタ712、Pchトランジスタ709、Pchトランジスタ708、Pchトランジスタ707のゲート電位が前記の値をもつ事によりVDD1からVDD3のレベルの電圧に変化する。第１機能ブロック704はクロック信号線703よりVDD１からVDD3に変化するクロックを入力する。第１フリップフロップ回路711はCK端子がVDD１からVDD3に変化するクロックを入力する。インバータ723は入力端子がVDD１からVDD3に変化するので出力端子にＨＩＧＨを出力する。インバータ724は入力端子がVDD１からVDD3に変化するので出力端子にＨＩＧＨを出力する。データフリップフロップ回路725はインバータ723の出力とインバータ724の出力が前記の値をもつ事により内部データを保持する。
＜時刻3から時刻4の動作＞
外部セット信号740にＨＩＧＨが入力され、外部リセット信号741にＨＩＧＨが入力される。モードコントローラ717は内部セット信号742にＨＩＧＨを出力し、内部リセット信号743にＨＩＧＨを出力する。Nchトランジスタ712はパルス発生器710からゲート端子DにＬＯＷが入力される。Pchトランジスタ709はパルス発生器710からゲート端子CにＬＯＷが入力される。Pchトランジスタ708はパルス発生器710からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ707はパルス発生器710からゲート端子AにＨＩＧＨが入力される。クロック信号線703はNchトランジスタ712、Pchトランジスタ709、Pchトランジスタ708、Pchトランジスタ707のゲート電位が前記の値をもつ事によりVDD3のレベルの電圧を保持する。第１機能ブロック704はクロック信号線703よりVDD3のレベルの電圧を入力する。第１フリップフロップ回路711はCK端子にVDD3のレベルの電圧を入力する。インバータ723は入力端子がVDD3であるので出力端子にＨＩＧＨを出力する。インバータ724は入力端子がVDD3であるので出力端子にＨＩＧＨを出力する。データフリップフロップ回路725はインバータ723の出力とインバータ724の出力が前記の値をもつ事により内部データを保持する。
＜時刻4の動作＞
外部セット信号740にＨＩＧＨが入力され、外部リセット信号741にＨＩＧＨが入力される。モードコントローラ717は内部セット信号742にＨＩＧＨを出力し、内部リセット信号743にＨＩＧＨを出力する。Nchトランジスタ712はパルス発生器710からゲート端子DにＨＩＧＨが入力される。Pchトランジスタ709はパルス発生器710からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ708はパルス発生器710からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ707はパルス発生器710からゲート端子AにＨＩＧＨが入力される。クロック信号線703はNchトランジスタ712、Pchトランジスタ709、Pchトランジスタ708、Pchトランジスタ707のゲート電位が前記の値をもつ事によりVDD3からVSSのレベルの電圧に変化する。第１機能ブロック704はクロック信号線703よりVDD3からVSSに変化するクロックを入力する。第１フリップフロップ回路711はCK端子にVDD3からVSSに変化するクロックを入力する。インバータ723は入力端子がVDD3からVSSに変化するので出力端子にＨＩＧＨを出力する。インバータ724は入力端子がVDD3からVSSに変化するので出力端子にＨＩＧＨを出力する。データフリップフロップ回路725はインバータ723の出力とインバータ724の出力が前記の値をもつ事により内部データを保持する。
＜時刻4から時刻5の動作＞
外部セット信号740にＨＩＧＨが入力され、外部リセット信号741にＨＩＧＨが入力される。モードコントローラ717は内部セット信号742にＨＩＧＨを出力し、内部リセット信号743にＨＩＧＨを出力する。Nchトランジスタ712はパルス発生器710からゲート端子DにＨＩＧＨが入力される。Pchトランジスタ709はパルス発生器710からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ708はパルス発生器710からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ707はパルス発生器710からゲート端子AにＨＩＧＨが入力される。クロック信号線703はNchトランジスタ712、Pchトランジスタ709、Pchトランジスタ708、Pchトランジスタ707のゲート電位が前記の値をもつ事によりVSSのレベルの電圧を保持する。第１機能ブロック704はクロック信号線703よりVSSのレベルの電圧を入力する。第１フリップフロップ回路711はCK端子にVSSのレベルの電圧を入力する。インバータ723は入力端子がVSSであるので出力端子にＨＩＧＨを出力する。インバータ724は入力端子がVSSであるので出力端子にＨＩＧＨを出力する。データフリップフロップ回路725はインバータ723の出力とインバータ724の出力が前記の値をもつ事により内部データを保持する。
＜時刻5の動作＞
外部セット信号740にＨＩＧＨが入力され、外部リセット信号741にＨＩＧＨが入力される。モードコントローラ717は内部セット信号742にＨＩＧＨを出力し、内部リセット信号743にＨＩＧＨを出力する。Nchトランジスタ712はパルス発生器710からゲート端子DにＬＯＷが入力される。Pchトランジスタ709はパルス発生器710からゲート端子CにＬＯＷが入力される。Pchトランジスタ708はパルス発生器710からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ707はパルス発生器710からゲート端子AにＨＩＧＨが入力される。クロック信号線703はNchトランジスタ712、Pchトランジスタ709、Pchトランジスタ708、Pchトランジスタ707のゲート電位が前記の値をもつ事によりVSSからVDD3のレベルの電圧に変化する。第１機能ブロック704はクロック信号線703よりVSSからVDD3に変化するクロックを入力する。第１フリップフロップ回路711はCK端子にVSSからVDD3に変化するクロックを入力する。インバータ723は入力端子がVSSからVDD3に変化するので出力端子にＨＩＧＨを出力する。インバータ724は入力端子がVSSからVDD3に変化するので出力端子にＨＩＧＨを出力する。データフリップフロップ回路725はインバータ723の出力とインバータ724の出力が前記の値をもつ事によりD0入力端子の電位を取り込む。
＜時刻5から時刻6の動作＞
外部セット信号740にＨＩＧＨが入力され、外部リセット信号741にＨＩＧＨが入力される。モードコントローラ717は内部セット信号742にＨＩＧＨを出力し、内部リセット信号743にＨＩＧＨを出力する。Nchトランジスタ712はパルス発生器710からゲート端子DにＬＯＷが入力される。Pchトランジスタ709はパルス発生器710からゲート端子CにＬＯＷが入力される。Pchトランジスタ708はパルス発生器710からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ707はパルス発生器710からゲート端子AにＨＩＧＨが入力される。クロック信号線703はNchトランジスタ712、Pchトランジスタ709、Pchトランジスタ708、Pchトランジスタ707のゲート電位が前記の値をもつ事によりVDD3のレベルの電圧を維持する。第１機能ブロック704はクロック信号線703よりVDD3の電圧を入力する。第１フリップフロップ回路711はCK端子がVDD3の電圧を入力する。インバータ723は入力端子がVDD3であるので出力端子にＨＩＧＨを出力する。インバータ724は入力端子がVDD3であるので出力端子にＨＩＧＨを出力する。データフリップフロップ回路725はインバータ723の出力とインバータ724の出力が前記の値をもつ事により内部データを保持する。
＜時刻6の動作＞
外部セット信号740にＨＩＧＨが入力され、外部リセット信号741にＨＩＧＨが入力される。モードコントローラ717は内部セット信号742にＨＩＧＨを出力し、内部リセット信号743にＨＩＧＨを出力する。Nchトランジスタ712はパルス発生器710からゲート端子DにＨＩＧＨが入力される。Pchトランジスタ709はパルス発生器710からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ708はパルス発生器710からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ707はパルス発生器710からゲート端子AにＨＩＧＨが入力される。クロック信号線703はNchトランジスタ712、Pchトランジスタ709、Pchトランジスタ708、Pchトランジスタ707のゲート電位が前記の値をもつ事によりVDD3からVSSのレベルの電圧に変化する。第１機能ブロック704はクロック信号線703よりVDD3からVSSに変化するクロックを入力する。第１フリップフロップ回路711はCK端子にVDD3からVSSに変化するクロックを入力する。インバータ723は入力端子がVDD3からVSSに変化するので出力端子にＨＩＧＨを出力する。インバータ724は入力端子がVDD3からVSSに変化するので出力端子にＨＩＧＨを出力する。データフリップフロップ回路725はインバータ723の出力とインバータ724の出力が前記の値をもつ事により内部データを保持する。
＜時刻6から時刻7の動作＞
外部セット信号740にＨＩＧＨが入力され、外部リセット信号741にＨＩＧＨが入力される。モードコントローラ717は内部セット信号742にＨＩＧＨを出力し、内部リセット信号743にＨＩＧＨを出力する。Nchトランジスタ712はパルス発生器710からゲート端子DにＨＩＧＨが入力される。Pchトランジスタ709はパルス発生器710からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ708はパルス発生器710からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ707はパルス発生器710からゲート端子AにＨＩＧＨが入力される。クロック信号線703はNchトランジスタ712、Pchトランジスタ709、Pchトランジスタ708、Pchトランジスタ707のゲート電位が前記の値をもつ事によりVSSのレベルの電圧を保持する。第１機能ブロック704はクロック信号線703よりVSSのレベルの電圧を入力する。第１フリップフロップ回路711はCK端子にVSSのレベルの電圧を入力する。インバータ723は入力端子がVSSであるので出力端子にＨＩＧＨを出力する。インバータ724は入力端子がVSSであるので出力端子にＨＩＧＨを出力する。データフリップフロップ回路725はインバータ723の出力とインバータ724の出力が前記の値をもつ事により内部データを保持する。
＜時刻7の動作＞
外部セット信号740にＬＯＷが入力され、外部リセット信号741にＨＩＧＨが入力される。モードコントローラ717は内部セット信号742にＬＯＷを出力し、内部リセット信号743にＨＩＧＨを出力する。Nchトランジスタ712はパルス発生器710からゲート端子DにＬＯＷが入力される。Pchトランジスタ709はパルス発生器710からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ708はパルス発生器710からゲート端子BにＬＯＷが入力される。Pchトランジスタ707はパルス発生器710からゲート端子AにＨＩＧＨが入力される。クロック信号線703はNchトランジスタ712、Pchトランジスタ709、Pchトランジスタ708、Pchトランジスタ707のゲート電位が前記の値をもつ事によりVSSからVDD2のレベルの電圧に変化する。第１機能ブロック704はクロック信号線703よりVSSからVDD2に変化するクロックを入力する。。第１フリップフロップ回路711はCK端子にVSSからVDD2に変化するクロックを入力する。インバータ723は入力端子がVSSからVDD2に変化するので出力端子にＬＯＷを出力する。インバータ724は入力端子がVSSからVDD2に変化するので出力端子にＨＩＧＨを出力する。データフリップフロップ回路725はインバータ723の出力とインバータ724の出力が前記の値をもつ事によりセット状態となり内部状態がＨＩＧＨとなる。
＜時刻7から時刻8の動作＞
外部セット信号740にＬＯＷが入力され、外部リセット信号741にＨＩＧＨが入力される。モードコントローラ717は内部セット信号742にＬＯＷを出力し、内部リセット信号743にＨＩＧＨを出力する。Nchトランジスタ712はパルス発生器710からゲート端子DにＬＯＷが入力される。Pchトランジスタ709はパルス発生器710からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ708はパルス発生器710からゲート端子BにＬＯＷが入力される。Pchトランジスタ707はパルス発生器710からゲート端子AにＨＩＧＨが入力される。クロック信号線703はNchトランジスタ712、Pchトランジスタ709、Pchトランジスタ708、Pchトランジスタ707のゲート電位が前記の値をもつ事によりVDD2のレベルの電圧を保持する。第１機能ブロック704はクロック信号線703よりVDD2の電圧を入力する。第１フリップフロップ回路711はCK端子がVDD2の電圧を入力する。インバータ723は入力端子がVDD2であるので出力端子にＬＯＷを出力する。インバータ724は入力端子がVDD2であるので出力端子にＨＩＧＨを出力する。データフリップフロップ回路725はインバータ723の出力とインバータ724の出力が前記の値をもつ事によりセット状態となり内部状態がＨＩＧＨとなる。
＜時刻8での動作＞
外部セット信号740にＨＩＧＨが入力され、外部リセット信号741にＨＩＧＨが入力される。モードコントローラ717は内部セット信号742にＨＩＧＨを出力し、内部リセット信号743にＨＩＧＨを出力する。Nchトランジスタ712はパルス発生器710からゲート端子DにＨＩＧＨが入力される。Pchトランジスタ709はパルス発生器710からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ708はパルス発生器710からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ707はパルス発生器710からゲート端子AにＨＩＧＨが入力される。クロック信号線703はNchトランジスタ712、Pchトランジスタ709、Pchトランジスタ708、Pchトランジスタ707のゲート電位が前記の値をもつ事によりVDD2からVSSのレベルの電圧に変化する。第１機能ブロック704はクロック信号線703よりVDD2からVSSに変化するクロックを入力する。第１フリップフロップ回路711はCK端子にVDD2からVSSに変化するクロックを入力する。インバータ723は入力端子がVDD2からVSSに変化するので出力端子にＨＩＧＨを出力する。インバータ724は入力端子がVDD2からVSSに変化するので出力端子にＨＩＧＨを出力する。データフリップフロップ回路725はインバータ723の出力とインバータ724の出力が前記の値をもつ事により内部データを保持する。
＜時刻8から時刻9の動作＞
外部セット信号740にＨＩＧＨが入力され、外部リセット信号741にＨＩＧＨが入力される。モードコントローラ717は内部セット信号742にＨＩＧＨを出力し、内部リセット信号743にＨＩＧＨを出力する。Nchトランジスタ712はパルス発生器710からゲート端子DにＨＩＧＨが入力される。Pchトランジスタ709はパルス発生器710からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ708はパルス発生器710からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ707はパルス発生器710からゲート端子AにＨＩＧＨが入力される。クロック信号線703はNchトランジスタ712、Pchトランジスタ709、Pchトランジスタ708、Pchトランジスタ707のゲート電位が前記の値をもつ事によりVSSのレベルの電圧を保持する。第１機能ブロック704はクロック信号線703よりVSSのレベルの電圧を入力する。第１フリップフロップ回路711はCK端子にVSSのレベルの電圧を入力する。インバータ723は入力端子がVSSであるので出力端子にＨＩＧＨを出力する。インバータ724は入力端子がVSSであるので出力端子にＨＩＧＨを出力する。データフリップフロップ回路725はインバータ723の出力とインバータ724の出力が前記の値をもつ事により内部データを保持する。
以上のようにクロック信号がVDD1のレベルのときにリセット状態になり、VDD2のレベルのときにセット状態になり、VSSからVDD1に変化するときにデータを取り込む。
このように一本のクロック信号線でフリップフロップ回路に対して非同期セット、非同期リセットをかけることが可能となるため、別途セット信号線及びリセット信号線を用いる必要がなくなる。
なお、本実施の形態ではリセット優先としたが、セット優先としてもよい。
また、本実施の形態では外部セット信号740及び外部リセット信号741が外部から入力されるとしたが、第１機能ブロック704からの出力を入力するとしてもよい。
（実施の形態8）
本発明の実施の形態7においてクロック信号線の電位を用いてセキュリティ等に使用するイネーブル信号を生成することができない。
図34は本実施の形態8における半導体集積回路装置の構成を表すブロック図である。
半導体集積回路装置801は、クロックジェネレータ802とクロック信号線803と第１機能ブロック804とレギュレータ806とから構成される。
図35はクロックジェネレータ802の回路図である。
クロックジェネレータ802はレギュレータ806から電源電圧VDD１と電源電圧VDD2と電源電圧VDD3と基準電圧VSSを供給され、外部からの原発振クロックと第１クロック制御信号821と第２クロック制御信号822と第３クロック制御信号823とが接続されたパルス発生器810とドレイン端子を電源電圧VDD1に接続されゲート端子をパルス発生器810に接続されたPchトランジスタ807とドレイン端子を電源電圧VDD1より低い電源電圧VDD2に接続されゲート端子をパルス発生器810に接続されたPchトランジスタ808とドレイン端子を電源電圧VDD2より低い電源電圧VDD3に接続されゲート端子をパルス発生器810に接続されたPchトランジスタ809とドレイン端子をトランジスタ807のソース端子とトランジスタ808のソース端子とトランジスタ809のソース端子とクロック信号線803に接続されゲート端子をパルス発生器810に接続されソース端子をVSSに接続されたNchトランジスタ811とから構成される。
パルス発生器810はゲート端子A電位とゲート端子B電位とゲート端子C電位とゲート端子D電位とリセット信号842に対し図37及び図38に示す電位を供給することが可能である。
クロック信号線803は第１機能ブロック804に対しクロックジェネレータ802から出力されるクロック信号を供給する。
リセット信号線842は第１機能ブロック804に対しクロックジェネレータ802から出力されるリセット信号を供給する。
第１機能ブロック804は、第１フリップフロップ回路812と第２フリップフロップ回路813と第３フリップフロップ回路814と組み合わせ回路815とイネーブル信号線843とから構成される。
図38はクロック出力信号に対する各閾値レベルの関係を示した図である。
第１フリップフロップ回路812はD入力端子がＨＩＧＨ固定されCK入力端子がクロック信号線803に接続されR入力端子がリセット信号線842に接続されQ出力端子が後段の組み合わせ回路815に接続されCK入力端子の電位がレベルA未満からレベルA以上に変化するときにD入力端子の電位を取り込み、R入力端子がＬＯＷのときに内部状態がＬＯＷに変化する動作をする。
第２フリップフロップ回路813はD入力端子がＨＩＧＨ固定されCK入力端子がクロック信号線803に接続されR入力端子がリセット信号線842に接続されQ出力端子が後段の組み合わせ回路815に接続されCK入力端子の電位がレベルB未満からレベルB以上に変化するときにD入力端子の電位を取り込み、R入力端子がＬＯＷのときに内部状態がＬＯＷに変化する動作をする。
第３フリップフロップ回路814はD入力端子がＨＩＧＨ固定されCK入力端子がクロック信号線803に接続されR入力端子がリセット信号線842に接続されQ出力端子が後段の組み合わせ回路815に接続されCK入力端子の電位がレベルC未満からレベルC以上に変化するときにD入力端子の電位を取り込み、R入力端子がＬＯＷのときに内部状態がＬＯＷに変化する動作をする。
図36は組み合わせ回路815の回路図である。組み合わせ回路815はA入力端子が第１フリップフロップ回路812のQ出力端子に接続された反転回路816とA入力端子が反転回路816の出力端子に接続されB入力端子が第２フリップフロップ回路813のQ出力端子と接続された論理積回路817とA入力端子が論理積回路817の出力端子に接続されB入力端子が第３フリップフロップ回路814のQ出力端子に接続され出力端子がイネーブル信号843に接続された論理和回路818と論理和回路818の出力を外部へ伝播しセキュリティ等に使用するイネーブル信号843とから構成される。
レギュレータ806はクロックジェネレータ802に対し電源電圧VDD1とVDD1より低い電源電圧VDD2とVDD2より低い電源電圧VDD3と基準電圧VSSを供給し、第１機能ブロック804に対し電源電圧VDD1と電源電圧VDD2と電源電圧VDD3と基準電圧VSSを供給する。
以上のように構成された半導体集積回路装置について以下にその動作を説明する。
図37は第１クロック制御信号821と第２クロック制御信号822と第３クロック制御信号823と原発振クロックとPchトランジスタ807のゲート端子A電位とPchトランジスタ808のゲート端子B電位とPchトランジスタ809のゲート端子C電位とNchトランジスタ811のゲート端子D電位とクロックジェネレータ802からクロック信号線803に伝播されるクロック出力信号とリセット信号842とイネーブル信号843の関係を示したタイミング図である。
以下では図37に示す時刻1乃至時刻12について順に説明する
＜時刻0での動作＞
第１クロック制御信号821は外部からＨＩＧＨが入力される。第２クロック制御信号822は外部からＬＯＷが入力される。第３クロック制御信号823は外部からＬＯＷが入力される。Nchトランジスタ811はパルス発生器810からゲート端子DにＨＩＧＨが入力される。Pchトランジスタ809はパルス発生器810からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ808はパルス発生器810からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ807はパルス発生器810からゲート端子AにＨＩＧＨが入力される。クロック信号線803はNchトランジスタ811、Pchトランジスタ809、Pchトランジスタ808、Pchトランジスタ807のゲート電位が前記の値をもつ事によりVSSのレベルの電圧を出力する。リセット信号842はパルス発生器810からＬＯＷが出力される。第１機能ブロック804はクロック信号線803よりVSSからVDD3に変化するクロックを入力しリセット信号842よりＬＯＷを入力する。第１フリップフロップ回路812及び第２フリップフロップ回路812及び第３フリップフロップ回路813はCK入力端子にVSSの電位を入力しR入力端子にＬＯＷを入力する。第１フリップフロップ回路812及び第２フリップフロップ回路813及び第３フリップフロップ回路814はR入力端子がＬＯＷであるので内部状態がＬＯＷになる。反転回路816は入力端子がＬＯＷになるので出力端子にＨＩＧＨを出力する。論理積回路817はA入力端子にＨＩＧＨを入力しB入力端子にＬＯＷを入力するので出力端子にＬＯＷを出力する。論理和回路818はA入力端子にＬＯＷを入力しB入力端子にＬＯＷを入力するので出力端子にＬＯＷを出力する。イネーブル信号843は論理和回路818の出力がＬＯＷであるのでＬＯＷを伝播する。
＜時刻1での動作＞
第１クロック制御信号821は外部からＨＩＧＨが入力される。第２クロック制御信号822は外部からＬＯＷが入力される。第３クロック制御信号823は外部からＬＯＷが入力される。Nchトランジスタ811はパルス発生器810からゲート端子DにＬＯＷが入力される。Pchトランジスタ809はパルス発生器810からゲート端子CにＬＯＷが入力される。Pchトランジスタ808はパルス発生器810からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ807はパルス発生器810からゲート端子AにＨＩＧＨが入力される。クロック信号線803はNchトランジスタ811、Pchトランジスタ809、Pchトランジスタ808、Pchトランジスタ807のゲート電位が前記の値をもつ事によりVSSからVDD3のレベルの電圧に変化する。リセット信号842はパルス発生器810からＨＩＧＨが出力される。第１機能ブロック804はクロック信号線803よりVSSからVDD3に変化するクロックを入力しリセット信号842よりＨＩＧＨを入力する。第１フリップフロップ回路812及び第２フリップフロップ回路812及び第３フリップフロップ回路813はCK入力端子にVSSからVDD3に変化するクロックを入力しR入力端子にＨＩＧＨを入力する。第１フリップフロップ回路812はCK入力端子がVSSからVDD3に変化するのでＨＩＧＨを取り込む。第２フリップフロップ回路813はCK入力端子がVSSからVDD3に変化するので内部状態を保持する。第３フリップフロップ回路814はCK入力端子がVSSからVDD3に変化するので内部状態を保持する。反転回路816は入力端子がＨＩＧＨになるので出力端子にＬＯＷを出力する。論理積回路817はA入力端子にＬＯＷを入力しB入力端子にＬＯＷを入力するので出力端子にＬＯＷを出力する。論理和回路818はA入力端子にＬＯＷを入力しB入力端子にＬＯＷを入力するので出力端子にＬＯＷを出力する。イネーブル信号843は論理和回路818の出力がＬＯＷであるのでＬＯＷを伝播する。
＜時刻1と時刻2の間の動作＞
第１クロック制御信号821は外部からＨＩＧＨが入力される。第２クロック制御信号822は外部からＬＯＷが入力される。第３クロック制御信号823は外部からＬＯＷが入力される。Nchトランジスタ811はパルス発生器810からゲート端子DにＬＯＷが入力される。Pchトランジスタ809はパルス発生器810からゲート端子CにＬＯＷが入力される。Pchトランジスタ808はパルス発生器810からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ807はパルス発生器810からゲート端子AにＨＩＧＨが入力される。クロック信号線803はNchトランジスタ811、Pchトランジスタ809、Pchトランジスタ808、Pchトランジスタ807のゲート電位が前記の値をもつ事によりVDD3のレベルの電圧を維持する。リセット信号842はパルス発生器810からＨＩＧＨが出力される。第１機能ブロック804はクロック信号線803よりVDD3の電位のクロックを入力しリセット信号842よりＨＩＧＨを入力する。第１フリップフロップ回路812及び第２フリップフロップ回路812及び第３フリップフロップ回路813はCK入力端子にVDD3の電位のクロックを入力しR入力端子にＨＩＧＨを入力する。第１フリップフロップ回路812はCK入力端子がVDD3であるので内部状態を保持する。第２フリップフロップ回路813はCK入力端子がVDD3であるので内部状態を保持する。第３フリップフロップ回路814はCK入力端子がVDD3であるので内部状態を保持する。反転回路816は入力端子がＨＩＧＨになるので出力端子にＬＯＷを出力する。論理積回路817はA入力端子にＬＯＷを入力しB入力端子にＬＯＷを入力するので出力端子にＬＯＷを出力する。論理和回路818はA入力端子にＬＯＷを入力しB入力端子にＬＯＷを入力するので出力端子にＬＯＷを出力する。イネーブル信号843は論理和回路818の出力がＬＯＷであるのでＬＯＷを伝播する。
＜時刻2での動作＞
第１クロック制御信号821は外部からＬＯＷが入力される。第２クロック制御信号822は外部からＬＯＷが入力される。第３クロック制御信号823は外部からＬＯＷが入力される。Nchトランジスタ811はパルス発生器810からゲート端子DにＬＯＷが入力される。Pchトランジスタ809はパルス発生器810からゲート端子CにＬＯＷが入力される。Pchトランジスタ808はパルス発生器810からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ807はパルス発生器810からゲート端子AにＨＩＧＨが入力される。クロック信号線803はNchトランジスタ811、Pchトランジスタ809、Pchトランジスタ808、Pchトランジスタ807のゲート電位が前記の値をもつ事によりVDD3のレベルの電圧を維持する。リセット信号842はパルス発生器810からＨＩＧＨが出力される。第１機能ブロック804はクロック信号線803よりVDD3の電位のクロックを入力しリセット信号842よりＨＩＧＨを入力する。第１フリップフロップ回路812及び第２フリップフロップ回路812及び第３フリップフロップ回路813はCK入力端子にVDD3の電位のクロックを入力しR入力端子にＨＩＧＨを入力する。第１フリップフロップ回路812はCK入力端子がVDD3であるので内部状態を保持する。第２フリップフロップ回路813はCK入力端子がVDD3であるので内部状態を保持する。第３フリップフロップ回路814はCK入力端子がVDD3であるので内部状態を保持する。反転回路816は入力端子がＨＩＧＨになるので出力端子にＬＯＷを出力する。論理積回路817はA入力端子にＬＯＷを入力しB入力端子にＬＯＷを入力するので出力端子にＬＯＷを出力する。論理和回路818はA入力端子にＬＯＷを入力しB入力端子にＬＯＷを入力するので出力端子にＬＯＷを出力する。イネーブル信号843は論理和回路818の出力がＬＯＷであるのでＬＯＷを伝播する。
＜時刻2と時刻3の間の動作＞
第１クロック制御信号821は外部からＬＯＷが入力される。第２クロック制御信号822は外部からＬＯＷが入力される。第３クロック制御信号823は外部からＬＯＷが入力される。Nchトランジスタ811はパルス発生器810からゲート端子DにＬＯＷが入力される。Pchトランジスタ809はパルス発生器810からゲート端子CにＬＯＷが入力される。Pchトランジスタ808はパルス発生器810からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ807はパルス発生器810からゲート端子AにＨＩＧＨが入力される。クロック信号線803はNchトランジスタ811、Pchトランジスタ809、Pchトランジスタ808、Pchトランジスタ807のゲート電位が前記の値をもつ事によりVDD3のレベルの電圧を維持する。リセット信号842はパルス発生器810からＨＩＧＨが出力される。第１機能ブロック804はクロック信号線803よりVDD3の電位のクロックを入力しリセット信号842よりＨＩＧＨを入力する。第１フリップフロップ回路812及び第２フリップフロップ回路812及び第３フリップフロップ回路813はCK入力端子にVDD3の電位のクロックを入力しR入力端子にＨＩＧＨを入力する。第１フリップフロップ回路812はCK入力端子がVDD3であるので内部状態を保持する。第２フリップフロップ回路813はCK入力端子がVDD3であるので内部状態を保持する。第３フリップフロップ回路814はCK入力端子がVDD3であるので内部状態を保持する。反転回路816は入力端子がＨＩＧＨになるので出力端子にＬＯＷを出力する。論理積回路817はA入力端子にＬＯＷを入力しB入力端子にＬＯＷを入力するので出力端子にＬＯＷを出力する。論理和回路818はA入力端子にＬＯＷを入力しB入力端子にＬＯＷを入力するので出力端子にＬＯＷを出力する。イネーブル信号843は論理和回路818の出力がＬＯＷであるのでＬＯＷを伝播する。
＜時刻3の動作＞
第１クロック制御信号821は外部からＬＯＷが入力される。第２クロック制御信号822は外部からＬＯＷが入力される。第３クロック制御信号823は外部からＬＯＷが入力される。Nchトランジスタ811はパルス発生器810からゲート端子DにＨＩＧＨが入力される。Pchトランジスタ809はパルス発生器810からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ808はパルス発生器810からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ807はパルス発生器810からゲート端子AにＨＩＧＨが入力される。クロック信号線803はNchトランジスタ811、Pchトランジスタ809、Pchトランジスタ808、Pchトランジスタ807のゲート電位が前記の値をもつ事によりVDD3からVSSのレベルの電圧に変化する。リセット信号842はパルス発生器810からＬＯＷが出力される。第１機能ブロック804はクロック信号線803よりVDD3からVSSに変化するクロックを入力しリセット信号842よりＬＯＷを入力する。第１フリップフロップ回路812及び第２フリップフロップ回路812及び第３フリップフロップ回路813はCK入力端子にVDD3からVSSに変化するクロックを入力しR入力端子にＬＯＷを入力する。第１フリップフロップ回路812はR入力端子がＬＯＷであるので内部状態をＬＯＷにする。第２フリップフロップ回路813はR入力端子がＬＯＷであるので内部状態をＬＯＷにする。第３フリップフロップ回路814はR入力端子がＬＯＷであるので内部状態をＬＯＷにする。反転回路816は入力端子がＬＯＷになるので出力端子にＨＩＧＨを出力する。論理積回路817はA入力端子にＨＩＧＨを入力しB入力端子にＬＯＷを入力するので出力端子にＬＯＷを出力する。論理和回路818はA入力端子にＬＯＷを入力しB入力端子にＬＯＷを入力するので出力端子にＬＯＷを出力する。イネーブル信号843は論理和回路818の出力がＬＯＷであるのでＬＯＷを伝播する。
＜時刻3から時刻4の動作＞
第１クロック制御信号821は外部からＬＯＷが入力される。第２クロック制御信号822は外部からＬＯＷが入力される。第３クロック制御信号823は外部からＬＯＷが入力される。Nchトランジスタ811はパルス発生器810からゲート端子DにＨＩＧＨが入力される。Pchトランジスタ809はパルス発生器810からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ808はパルス発生器810からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ807はパルス発生器810からゲート端子AにＨＩＧＨが入力される。クロック信号線803はNchトランジスタ811、Pchトランジスタ809、Pchトランジスタ808、Pchトランジスタ807のゲート電位が前記の値をもつ事によりVSSのレベルの電圧を保持する。リセット信号842はパルス発生器810からＬＯＷが出力される。第１機能ブロック804はクロック信号線803よりVSSのクロックを入力しリセット信号842よりＬＯＷを入力する。第１フリップフロップ回路812及び第２フリップフロップ回路812及び第３フリップフロップ回路813はCK入力端子にVSSのクロックを入力しR入力端子にＬＯＷを入力する。第１フリップフロップ回路812はR入力端子がＬＯＷであるので内部状態をＬＯＷにする。第２フリップフロップ回路813はR入力端子がＬＯＷであるので内部状態をＬＯＷにする。第３フリップフロップ回路814はR入力端子がＬＯＷであるので内部状態をＬＯＷにする。反転回路816は入力端子がＬＯＷになるので出力端子にＨＩＧＨを出力する。論理積回路817はA入力端子にＨＩＧＨを入力しB入力端子にＬＯＷを入力するので出力端子にＬＯＷを出力する。論理和回路818はA入力端子にＬＯＷを入力しB入力端子にＬＯＷを入力するので出力端子にＬＯＷを出力する。イネーブル信号843は論理和回路818の出力がＬＯＷであるのでＬＯＷを伝播する。
＜時刻4の動作＞
第１クロック制御信号821は外部からＬＯＷが入力される。第２クロック制御信号822は外部からＬＯＷが入力される。第３クロック制御信号823は外部からＨＩＧＨが入力される。Nchトランジスタ811はパルス発生器810からゲート端子DにＨＩＧＨが入力される。Pchトランジスタ809はパルス発生器810からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ808はパルス発生器810からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ807はパルス発生器810からゲート端子AにＨＩＧＨが入力される。クロック信号線803はNchトランジスタ811、Pchトランジスタ809、Pchトランジスタ808、Pchトランジスタ807のゲート電位が前記の値をもつ事によりVSSのレベルの電圧を保持する。リセット信号842はパルス発生器810からＨＩＧＨが出力される。第１機能ブロック804はクロック信号線803よりVSSのクロックを入力しリセット信号842よりＨＩＧＨを入力する。第１フリップフロップ回路812及び第２フリップフロップ回路812及び第３フリップフロップ回路813はCK入力端子にVSSのクロックを入力しR入力端子にＨＩＧＨを入力する。第１フリップフロップ回路812はR入力端子がＨＩＧＨでありCK入力端子がVSSであるので内部状態を保持する。第２フリップフロップ回路813はR入力端子がＨＩＧＨでありCK入力端子がVSSであるので内部状態を保持する。第３フリップフロップ回路814はR入力端子がＨＩＧＨでありCK入力端子がVSSであるので内部状態を保持する。反転回路816は入力端子がＬＯＷになるので出力端子にＨＩＧＨを出力する。論理積回路817はA入力端子にＨＩＧＨを入力しB入力端子にＬＯＷを入力するので出力端子にＬＯＷを出力する。論理和回路818はA入力端子にＬＯＷを入力しB入力端子にＬＯＷを入力するので出力端子にＬＯＷを出力する。イネーブル信号843は論理和回路818の出力がＬＯＷであるのでＬＯＷを伝播する。
＜時刻4から時刻5の動作＞
第１クロック制御信号821は外部からＬＯＷが入力される。第２クロック制御信号822は外部からＬＯＷが入力される。第３クロック制御信号823は外部からＨＩＧＨが入力される。Nchトランジスタ811はパルス発生器810からゲート端子DにＨＩＧＨが入力される。Pchトランジスタ809はパルス発生器810からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ808はパルス発生器810からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ807はパルス発生器810からゲート端子AにＨＩＧＨが入力される。クロック信号線803はNchトランジスタ811、Pchトランジスタ809、Pchトランジスタ808、Pchトランジスタ807のゲート電位が前記の値をもつ事によりVSSのレベルの電圧を保持する。リセット信号842はパルス発生器810からＨＩＧＨが出力される。第１機能ブロック804はクロック信号線803よりVSSのクロックを入力しリセット信号842よりＨＩＧＨを入力する。第１フリップフロップ回路812及び第２フリップフロップ回路812及び第３フリップフロップ回路813はCK入力端子にVSSのクロックを入力しR入力端子にＨＩＧＨを入力する。第１フリップフロップ回路812はR入力端子がＨＩＧＨでありCK入力端子がVSSであるので内部状態を保持する。第２フリップフロップ回路813はR入力端子がＨＩＧＨでありCK入力端子がVSSであるので内部状態を保持する。第３フリップフロップ回路814はR入力端子がＨＩＧＨでありCK入力端子がVSSであるので内部状態を保持する。反転回路816は入力端子がＬＯＷになるので出力端子にＨＩＧＨを出力する。論理積回路817はA入力端子にＨＩＧＨを入力しB入力端子にＬＯＷを入力するので出力端子にＬＯＷを出力する。論理和回路818はA入力端子にＬＯＷを入力しB入力端子にＬＯＷを入力するので出力端子にＬＯＷを出力する。イネーブル信号843は論理和回路818の出力がＬＯＷであるのでＬＯＷを伝播する。
＜時刻5の動作＞
第１クロック制御信号821は外部からＬＯＷが入力される。第２クロック制御信号822は外部からＬＯＷが入力される。第３クロック制御信号823は外部からＨＩＧＨが入力される。Nchトランジスタ811はパルス発生器810からゲート端子DにＬＯＷが入力される。Pchトランジスタ809はパルス発生器810からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ808はパルス発生器810からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ807はパルス発生器810からゲート端子AにＬＯＷが入力される。クロック信号線803はNchトランジスタ811、Pchトランジスタ809、Pchトランジスタ808、Pchトランジスタ807のゲート電位が前記の値をもつ事によりVSSからVDD１のレベルの電圧に変化する。リセット信号842はパルス発生器810からＨＩＧＨが出力される。第１機能ブロック804はクロック信号線803よりVSSからVDD１に変化するクロックを入力しリセット信号842よりＨＩＧＨを入力する。第１フリップフロップ回路812及び第２フリップフロップ回路812及び第３フリップフロップ回路813はCK入力端子にVSSからVDD１に変化するクロックを入力しR入力端子にＨＩＧＨを入力する。第１フリップフロップ回路812はCK入力端子がVSSからVDD１に変化するのでＨＩＧＨを取り込む。第２フリップフロップ回路813はCK入力端子がVSSからVDD１に変化するのでＨＩＧＨを取り込む。第３フリップフロップ回路814はCK入力端子がVSSからVDD１に変化するのでＨＩＧＨを取り込む。反転回路816は入力端子がＨＩＧＨになるので出力端子にＬＯＷを出力する。論理積回路817はA入力端子にＬＯＷを入力しB入力端子にＨＩＧＨを入力するので出力端子にＨＩＧＨを出力する。論理和回路818はA入力端子にＨＩＧＨを入力しB入力端子にＨＩＧＨを入力するので出力端子にＨＩＧＨを出力する。イネーブル信号843は論理和回路818の出力がＨＩＧＨであるのでＨＩＧＨを伝播する。
＜時刻5から時刻6の動作＞
第１クロック制御信号821は外部からＬＯＷが入力される。第２クロック制御信号822は外部からＬＯＷが入力される。第３クロック制御信号823は外部からＨＩＧＨが入力される。Nchトランジスタ811はパルス発生器810からゲート端子DにＬＯＷが入力される。Pchトランジスタ809はパルス発生器810からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ808はパルス発生器810からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ807はパルス発生器810からゲート端子AにＬＯＷが入力される。クロック信号線803はNchトランジスタ811、Pchトランジスタ809、Pchトランジスタ808、Pchトランジスタ807のゲート電位が前記の値をもつ事によりVDD1のレベルの電圧を保持する。リセット信号842はパルス発生器810からＨＩＧＨが出力される。第１機能ブロック804はクロック信号線803よりVDD1のクロックを入力しリセット信号842よりＨＩＧＨを入力する。第１フリップフロップ回路812及び第２フリップフロップ回路812及び第３フリップフロップ回路813はCK入力端子にVDD1のクロックを入力しR入力端子にＨＩＧＨを入力する。第１フリップフロップ回路812はR入力端子がＨＩＧＨでありCK入力端子がVDD1であるので内部状態を保持する。第２フリップフロップ回路813はR入力端子がＨＩＧＨでありCK入力端子がVDD1であるので内部状態を保持する。第３フリップフロップ回路814はR入力端子がＨＩＧＨでありCK入力端子がVDD1であるので内部状態を保持する。反転回路816は入力端子がＨＩＧＨになるので出力端子にＬＯＷを出力する。論理積回路817はA入力端子にＬＯＷを入力しB入力端子にＨＩＧＨを入力するので出力端子にＨＩＧＨを出力する。論理和回路818はA入力端子にＨＩＧＨを入力しB入力端子にＨＩＧＨを入力するので出力端子にＨＩＧＨを出力する。イネーブル信号843は論理和回路818の出力がＨＩＧＨであるのでＨＩＧＨを伝播する。
＜時刻6の動作＞
第１クロック制御信号821は外部からＨＩＧＨが入力される。第２クロック制御信号822は外部からＬＯＷが入力される。第３クロック制御信号823は外部からＬＯＷが入力される。Nchトランジスタ811はパルス発生器810からゲート端子DにＬＯＷが入力される。Pchトランジスタ809はパルス発生器810からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ808はパルス発生器810からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ807はパルス発生器810からゲート端子AにＬＯＷが入力される。クロック信号線803はNchトランジスタ811、Pchトランジスタ809、Pchトランジスタ808、Pchトランジスタ807のゲート電位が前記の値をもつ事によりVDD1のレベルの電圧を保持する。リセット信号842はパルス発生器810からＨＩＧＨが出力される。第１機能ブロック804はクロック信号線803よりVDD1のクロックを入力しリセット信号842よりＨＩＧＨを入力する。第１フリップフロップ回路812及び第２フリップフロップ回路812及び第３フリップフロップ回路813はCK入力端子にVDD1のクロックを入力しR入力端子にＨＩＧＨを入力する。第１フリップフロップ回路812はR入力端子がＨＩＧＨでありCK入力端子がVDD1であるので内部状態を保持する。第２フリップフロップ回路813はR入力端子がＨＩＧＨでありCK入力端子がVDD1であるので内部状態を保持する。第３フリップフロップ回路814はR入力端子がＨＩＧＨでありCK入力端子がVDD1であるので内部状態を保持する。反転回路816は入力端子がＨＩＧＨになるので出力端子にＬＯＷを出力する。論理積回路817はA入力端子にＬＯＷを入力しB入力端子にＨＩＧＨを入力するので出力端子にＨＩＧＨを出力する。論理和回路818はA入力端子にＨＩＧＨを入力しB入力端子にＨＩＧＨを入力するので出力端子にＨＩＧＨを出力する。イネーブル信号843は論理和回路818の出力がＨＩＧＨであるのでＨＩＧＨを伝播する。
＜時刻6から時刻7の動作＞
第１クロック制御信号821は外部からＨＩＧＨが入力される。第２クロック制御信号822は外部からＬＯＷが入力される。第３クロック制御信号823は外部からＬＯＷが入力される。Nchトランジスタ811はパルス発生器810からゲート端子DにＬＯＷが入力される。Pchトランジスタ809はパルス発生器810からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ808はパルス発生器810からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ807はパルス発生器810からゲート端子AにＬＯＷが入力される。クロック信号線803はNchトランジスタ811、Pchトランジスタ809、Pchトランジスタ808、Pchトランジスタ807のゲート電位が前記の値をもつ事によりVDD1のレベルの電圧を保持する。リセット信号842はパルス発生器810からＨＩＧＨが出力される。第１機能ブロック804はクロック信号線803よりVDD1のクロックを入力しリセット信号842よりＨＩＧＨを入力する。第１フリップフロップ回路812及び第２フリップフロップ回路812及び第３フリップフロップ回路813はCK入力端子にVDD1のクロックを入力しR入力端子にＨＩＧＨを入力する。第１フリップフロップ回路812はR入力端子がＨＩＧＨでありCK入力端子がVDD1であるので内部状態を保持する。第２フリップフロップ回路813はR入力端子がＨＩＧＨでありCK入力端子がVDD1であるので内部状態を保持する。第３フリップフロップ回路814はR入力端子がＨＩＧＨでありCK入力端子がVDD1であるので内部状態を保持する。反転回路816は入力端子がＨＩＧＨになるので出力端子にＬＯＷを出力する。論理積回路817はA入力端子にＬＯＷを入力しB入力端子にＨＩＧＨを入力するので出力端子にＨＩＧＨを出力する。論理和回路818はA入力端子にＨＩＧＨを入力しB入力端子にＨＩＧＨを入力するので出力端子にＨＩＧＨを出力する。イネーブル信号843は論理和回路818の出力がＨＩＧＨであるのでＨＩＧＨを伝播する。
＜時刻7の動作＞
第１クロック制御信号821は外部からＨＩＧＨが入力される。第２クロック制御信号822は外部からＬＯＷが入力される。第３クロック制御信号823は外部からＬＯＷが入力される。Nchトランジスタ811はパルス発生器810からゲート端子DにＬＯＷが入力される。Pchトランジスタ809はパルス発生器810からゲート端子CにＬＯＷが入力される。Pchトランジスタ808はパルス発生器810からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ807はパルス発生器810からゲート端子AにＨＩＧＨが入力される。クロック信号線803はNchトランジスタ811、Pchトランジスタ809、Pchトランジスタ808、Pchトランジスタ807のゲート電位が前記の値をもつ事によりVDD1からVDD3のレベルの電圧に変化する。リセット信号842はパルス発生器810からＬＯＷが出力される。第１機能ブロック804はクロック信号線803よりVDD1からVDD3に変化するクロックを入力しリセット信号842よりＬＯＷを入力する。第１フリップフロップ回路812及び第２フリップフロップ回路812及び第３フリップフロップ回路813はCK入力端子にVDD1からVDD3に変化するクロックを入力しR入力端子にＬＯＷを入力する。第１フリップフロップ回路812はR入力端子がＬＯＷであるので内部状態をＬＯＷにする。第２フリップフロップ回路813はR入力端子がＬＯＷであるので内部状態をＬＯＷにする。第３フリップフロップ回路814はR入力端子がＬＯＷであるので内部状態をＬＯＷにする。反転回路816は入力端子がＬＯＷになるので出力端子にＨＩＧＨを出力する。論理積回路817はA入力端子にＨＩＧＨを入力しB入力端子にＬＯＷを入力するので出力端子にＬＯＷを出力する。論理和回路818はA入力端子にＬＯＷを入力しB入力端子にＬＯＷを入力するので出力端子にＬＯＷを出力する。イネーブル信号843は論理和回路818の出力がＬＯＷであるのでＬＯＷを伝播する。
＜時刻7から時刻8の動作＞
第１クロック制御信号821は外部からＨＩＧＨが入力される。第２クロック制御信号822は外部からＬＯＷが入力される。第３クロック制御信号823は外部からＬＯＷが入力される。Nchトランジスタ811はパルス発生器810からゲート端子DにＬＯＷが入力される。Pchトランジスタ809はパルス発生器810からゲート端子CにＬＯＷが入力される。Pchトランジスタ808はパルス発生器810からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ807はパルス発生器810からゲート端子AにＨＩＧＨが入力される。クロック信号線803はNchトランジスタ811、Pchトランジスタ809、Pchトランジスタ808、Pchトランジスタ807のゲート電位が前記の値をもつ事によりVDD3のレベルの電圧を保持する。リセット信号842はパルス発生器810からＬＯＷが出力される。第１機能ブロック804はクロック信号線803よりVDD3のクロックを入力しリセット信号842よりＬＯＷを入力する。第１フリップフロップ回路812及び第２フリップフロップ回路812及び第３フリップフロップ回路813はCK入力端子にVDD3のクロックを入力しR入力端子にＬＯＷを入力する。第１フリップフロップ回路812はR入力端子がＬＯＷであるので内部状態をＬＯＷにする。第２フリップフロップ回路813はR入力端子がＬＯＷであるので内部状態をＬＯＷにする。第３フリップフロップ回路814はR入力端子がＬＯＷであるので内部状態をＬＯＷにする。反転回路816は入力端子がＬＯＷになるので出力端子にＨＩＧＨを出力する。論理積回路817はA入力端子にＨＩＧＨを入力しB入力端子にＬＯＷを入力するので出力端子にＬＯＷを出力する。論理和回路818はA入力端子にＬＯＷを入力しB入力端子にＬＯＷを入力するので出力端子にＬＯＷを出力する。イネーブル信号843は論理和回路818の出力がＬＯＷであるのでＬＯＷを伝播する。
＜時刻8での動作＞
第１クロック制御信号821は外部からＬＯＷが入力される。第２クロック制御信号822は外部からＨＩＧＨが入力される。第３クロック制御信号823は外部からＬＯＷが入力される。Nchトランジスタ811はパルス発生器810からゲート端子DにＬＯＷが入力される。Pchトランジスタ809はパルス発生器810からゲート端子CにＬＯＷが入力される。Pchトランジスタ808はパルス発生器810からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ807はパルス発生器810からゲート端子AにＨＩＧＨが入力される。クロック信号線803はNchトランジスタ811、Pchトランジスタ809、Pchトランジスタ808、Pchトランジスタ807のゲート電位が前記の値をもつ事によりVDD3のレベルの電圧を保持する。リセット信号842はパルス発生器810からＨＩＧＨが出力される。第１機能ブロック804はクロック信号線803よりVDD3のクロックを入力しリセット信号842よりＨＩＧＨを入力する。第１フリップフロップ回路812及び第２フリップフロップ回路812及び第３フリップフロップ回路813はCK入力端子にVDD3のクロックを入力しR入力端子にＨＩＧＨを入力する。第１フリップフロップ回路812はR入力端子がＨＩＧＨでありCK入力端子がVDD3であるので内部状態を保持する。第２フリップフロップ回路813はR入力端子がＨＩＧＨでありCK入力端子がVDD3であるので内部状態を保持する。第３フリップフロップ回路814はR入力端子がＨＩＧＨでありCK入力端子がVDD3であるので内部状態を保持する。反転回路816は入力端子がＬＯＷになるので出力端子にＨＩＧＨを出力する。論理積回路817はA入力端子にＨＩＧＨを入力しB入力端子にＬＯＷを入力するので出力端子にＬＯＷを出力する。論理和回路818はA入力端子にＬＯＷを入力しB入力端子にＬＯＷを入力するので出力端子にＬＯＷを出力する。イネーブル信号843は論理和回路818の出力がＬＯＷであるのでＬＯＷを伝播する。
＜時刻8から時刻9の動作＞
第１クロック制御信号821は外部からＬＯＷが入力される。第２クロック制御信号822は外部からＨＩＧＨが入力される。第３クロック制御信号823は外部からＬＯＷが入力される。Nchトランジスタ811はパルス発生器810からゲート端子DにＬＯＷが入力される。Pchトランジスタ809はパルス発生器810からゲート端子CにＬＯＷが入力される。Pchトランジスタ808はパルス発生器810からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ807はパルス発生器810からゲート端子AにＨＩＧＨが入力される。クロック信号線803はNchトランジスタ811、Pchトランジスタ809、Pchトランジスタ808、Pchトランジスタ807のゲート電位が前記の値をもつ事によりVDD3のレベルの電圧を保持する。リセット信号842はパルス発生器810からＨＩＧＨが出力される。第１機能ブロック804はクロック信号線803よりVDD3のクロックを入力しリセット信号842よりＨＩＧＨを入力する。第１フリップフロップ回路812及び第２フリップフロップ回路812及び第３フリップフロップ回路813はCK入力端子にVDD3のクロックを入力しR入力端子にＨＩＧＨを入力する。第１フリップフロップ回路812はR入力端子がＨＩＧＨでありCK入力端子がVDD3であるので内部状態を保持する。第２フリップフロップ回路813はR入力端子がＨＩＧＨでありCK入力端子がVDD3であるので内部状態を保持する。第３フリップフロップ回路814はR入力端子がＨＩＧＨでありCK入力端子がVDD3であるので内部状態を保持する。反転回路816は入力端子がＬＯＷになるので出力端子にＨＩＧＨを出力する。論理積回路817はA入力端子にＨＩＧＨを入力しB入力端子にＬＯＷを入力するので出力端子にＬＯＷを出力する。論理和回路818はA入力端子にＬＯＷを入力しB入力端子にＬＯＷを入力するので出力端子にＬＯＷを出力する。イネーブル信号843は論理和回路818の出力がＬＯＷであるのでＬＯＷを伝播する。
＜時刻9での動作＞
第１クロック制御信号821は外部からＬＯＷが入力される。第２クロック制御信号822は外部からＨＩＧＨが入力される。第３クロック制御信号823は外部からＬＯＷが入力される。Nchトランジスタ811はパルス発生器810からゲート端子DにＬＯＷが入力される。Pchトランジスタ809はパルス発生器810からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ808はパルス発生器810からゲート端子BにＬＯＷが入力される。Pchトランジスタ807はパルス発生器810からゲート端子AにＨＩＧＨが入力される。クロック信号線803はNchトランジスタ811、Pchトランジスタ809、Pchトランジスタ808、Pchトランジスタ807のゲート電位が前記の値をもつ事によりVDD3からVDD2のレベルの電圧に変化する。リセット信号842はパルス発生器810からＨＩＧＨが出力される。第１機能ブロック804はクロック信号線803よりVDD3からVDD2に変化するクロックを入力しリセット信号842よりＨＩＧＨを入力する。第１フリップフロップ回路812及び第２フリップフロップ回路812及び第３フリップフロップ回路813はCK入力端子にVDD3からVDD2に変化するクロックを入力しR入力端子にＨＩＧＨを入力する。第１フリップフロップ回路812はCK入力端子がVDD3からVDD2に変化するので内部状態を保持する。第２フリップフロップ回路813はCK入力端子がVDD3からVDD2に変化するのでＨＩＧＨを取り込む。第３フリップフロップ回路814はCK入力端子がVDD3からVDD2に変化するので内部状態を保持する。反転回路816は入力端子がＬＯＷになるので出力端子にＨＩＧＨを出力する。論理積回路817はA入力端子にＨＩＧＨを入力しB入力端子にＨＩＧＨを入力するので出力端子にＨＩＧＨを出力する。論理和回路818はA入力端子にＨＩＧＨを入力しB入力端子にＬＯＷを入力するので出力端子にＨＩＧＨを出力する。イネーブル信号843は論理和回路818の出力がＨＩＧＨであるのでＨＩＧＨを伝播する。
＜時刻9から時刻10の動作＞
第１クロック制御信号821は外部からＬＯＷが入力される。第２クロック制御信号822は外部からＨＩＧＨが入力される。第３クロック制御信号823は外部からＬＯＷが入力される。Nchトランジスタ811はパルス発生器810からゲート端子DにＬＯＷが入力される。Pchトランジスタ809はパルス発生器810からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ808はパルス発生器810からゲート端子BにＬＯＷが入力される。Pchトランジスタ807はパルス発生器810からゲート端子AにＨＩＧＨが入力される。クロック信号線803はNchトランジスタ811、Pchトランジスタ809、Pchトランジスタ808、Pchトランジスタ807のゲート電位が前記の値をもつ事によりVDD2のレベルの電圧を保持する。リセット信号842はパルス発生器810からＨＩＧＨが出力される。第１機能ブロック804はクロック信号線803よりVDD2のレベルのクロックを入力しリセット信号842よりＨＩＧＨを入力する。第１フリップフロップ回路812及び第２フリップフロップ回路812及び第３フリップフロップ回路813はCK入力端子にVDD2のレベルのクロックを入力しR入力端子にＨＩＧＨを入力する。第１フリップフロップ回路812はCK入力端子がVDD2であるので内部状態を保持する。第２フリップフロップ回路813はCK入力端子がVDD2であるので内部状態を保持する。第３フリップフロップ回路814はCK入力端子がVDD2であるので内部状態を保持する。反転回路816は入力端子がＬＯＷになるので出力端子にＨＩＧＨを出力する。論理積回路817はA入力端子にＨＩＧＨを入力しB入力端子にＨＩＧＨを入力するので出力端子にＨＩＧＨを出力する。論理和回路818はA入力端子にＨＩＧＨを入力しB入力端子にＬＯＷを入力するので出力端子にＨＩＧＨを出力する。イネーブル信号843は論理和回路818の出力がＨＩＧＨであるのでＨＩＧＨを伝播する。
＜時刻10での動作＞
第１クロック制御信号821は外部からＬＯＷが入力される。第２クロック制御信号822は外部からＬＯＷが入力される。第３クロック制御信号823は外部からＬＯＷが入力される。Nchトランジスタ811はパルス発生器810からゲート端子DにＬＯＷが入力される。Pchトランジスタ809はパルス発生器810からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ808はパルス発生器810からゲート端子BにＬＯＷが入力される。Pchトランジスタ807はパルス発生器810からゲート端子AにＨＩＧＨが入力される。クロック信号線803はNchトランジスタ811、Pchトランジスタ809、Pchトランジスタ808、Pchトランジスタ807のゲート電位が前記の値をもつ事によりVDD2のレベルの電圧を保持する。リセット信号842はパルス発生器810からＨＩＧＨが出力される。第１機能ブロック804はクロック信号線803よりVDD2のレベルのクロックを入力しリセット信号842よりＨＩＧＨを入力する。第１フリップフロップ回路812及び第２フリップフロップ回路812及び第３フリップフロップ回路813はCK入力端子にVDD2のレベルのクロックを入力しR入力端子にＨＩＧＨを入力する。第１フリップフロップ回路812はCK入力端子がVDD2であるので内部状態を保持する。第２フリップフロップ回路813はCK入力端子がVDD2であるので内部状態を保持する。第３フリップフロップ回路814はCK入力端子がVDD2であるので内部状態を保持する。反転回路816は入力端子がＬＯＷになるので出力端子にＨＩＧＨを出力する。論理積回路817はA入力端子にＨＩＧＨを入力しB入力端子にＨＩＧＨを入力するので出力端子にＨＩＧＨを出力する。論理和回路818はA入力端子にＨＩＧＨを入力しB入力端子にＬＯＷを入力するので出力端子にＨＩＧＨを出力する。イネーブル信号843は論理和回路818の出力がＨＩＧＨであるのでＨＩＧＨを伝播する。
＜時刻10から時刻11の動作＞
第１クロック制御信号821は外部からＬＯＷが入力される。第２クロック制御信号822は外部からＬＯＷが入力される。第３クロック制御信号823は外部からＬＯＷが入力される。Nchトランジスタ811はパルス発生器810からゲート端子DにＬＯＷが入力される。Pchトランジスタ809はパルス発生器810からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ808はパルス発生器810からゲート端子BにＬＯＷが入力される。Pchトランジスタ807はパルス発生器810からゲート端子AにＨＩＧＨが入力される。クロック信号線803はNchトランジスタ811、Pchトランジスタ809、Pchトランジスタ808、Pchトランジスタ807のゲート電位が前記の値をもつ事によりVDD2のレベルの電圧を保持する。リセット信号842はパルス発生器810からＨＩＧＨが出力される。第１機能ブロック804はクロック信号線803よりVDD2のレベルのクロックを入力しリセット信号842よりＨＩＧＨを入力する。第１フリップフロップ回路812及び第２フリップフロップ回路812及び第３フリップフロップ回路813はCK入力端子にVDD2のレベルのクロックを入力しR入力端子にＨＩＧＨを入力する。第１フリップフロップ回路812はCK入力端子がVDD2であるので内部状態を保持する。第２フリップフロップ回路813はCK入力端子がVDD2であるので内部状態を保持する。第３フリップフロップ回路814はCK入力端子がVDD2であるので内部状態を保持する。反転回路816は入力端子がＬＯＷになるので出力端子にＨＩＧＨを出力する。論理積回路817はA入力端子にＨＩＧＨを入力しB入力端子にＨＩＧＨを入力するので出力端子にＨＩＧＨを出力する。論理和回路818はA入力端子にＨＩＧＨを入力しB入力端子にＬＯＷを入力するので出力端子にＨＩＧＨを出力する。イネーブル信号843は論理和回路818の出力がＨＩＧＨであるのでＨＩＧＨを伝播する。
＜時刻11での動作＞
第１クロック制御信号821は外部からＬＯＷが入力される。第２クロック制御信号822は外部からＬＯＷが入力される。第３クロック制御信号823は外部からＬＯＷが入力される。Nchトランジスタ811はパルス発生器810からゲート端子DにＨＩＧＨが入力される。Pchトランジスタ809はパルス発生器810からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ808はパルス発生器810からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ807はパルス発生器810からゲート端子AにＨＩＧＨが入力される。クロック信号線803はNchトランジスタ811、Pchトランジスタ809、Pchトランジスタ808、Pchトランジスタ807のゲート電位が前記の値をもつ事によりVDD2からVSSのレベルの電圧に変化する。リセット信号842はパルス発生器810からＬＯＷが出力される。第１機能ブロック804はクロック信号線803よりVDD2からVSSに変化するクロックを入力しリセット信号842よりＬＯＷを入力する。第１フリップフロップ回路812及び第２フリップフロップ回路812及び第３フリップフロップ回路813はCK入力端子にVDD2からVSSに変化するクロックを入力しR入力端子にＬＯＷを入力する。第１フリップフロップ回路812はR入力端子がＬＯＷであるので内部状態をＬＯＷにする。第２フリップフロップ回路813はR入力端子がＬＯＷであるので内部状態をＬＯＷにする。第３フリップフロップ回路814はR入力端子がＬＯＷであるので内部状態をＬＯＷにする。反転回路816は入力端子がＬＯＷになるので出力端子にＨＩＧＨを出力する。論理積回路817はA入力端子にＨＩＧＨを入力しB入力端子にＬＯＷを入力するので出力端子にＬＯＷを出力する。論理和回路818はA入力端子にＬＯＷを入力しB入力端子にＬＯＷを入力するので出力端子にＬＯＷを出力する。イネーブル信号843は論理和回路818の出力がＬＯＷであるのでＬＯＷを伝播する。
＜時刻11から時刻12の動作＞
第１クロック制御信号821は外部からＬＯＷが入力される。第２クロック制御信号822は外部からＬＯＷが入力される。第３クロック制御信号823は外部からＬＯＷが入力される。Nchトランジスタ811はパルス発生器810からゲート端子DにＨＩＧＨが入力される。Pchトランジスタ809はパルス発生器810からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ808はパルス発生器810からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ807はパルス発生器810からゲート端子AにＨＩＧＨが入力される。クロック信号線803はNchトランジスタ811、Pchトランジスタ809、Pchトランジスタ808、Pchトランジスタ807のゲート電位が前記の値をもつ事によりVSSのレベルの電圧を保持する。リセット信号842はパルス発生器810からＬＯＷが出力される。第１機能ブロック804はクロック信号線803よりVSSのクロックを入力しリセット信号842よりＬＯＷを入力する。第１フリップフロップ回路812及び第２フリップフロップ回路812及び第３フリップフロップ回路813はCK入力端子にVSSのクロックを入力しR入力端子にＬＯＷを入力する。第１フリップフロップ回路812はR入力端子がＬＯＷであるので内部状態をＬＯＷにする。第２フリップフロップ回路813はR入力端子がＬＯＷであるので内部状態をＬＯＷにする。第３フリップフロップ回路814はR入力端子がＬＯＷであるので内部状態をＬＯＷにする。反転回路816は入力端子がＬＯＷになるので出力端子にＨＩＧＨを出力する。論理積回路817はA入力端子にＨＩＧＨを入力しB入力端子にＬＯＷを入力するので出力端子にＬＯＷを出力する。論理和回路818はA入力端子にＬＯＷを入力しB入力端子にＬＯＷを入力するので出力端子にＬＯＷを出力する。イネーブル信号843は論理和回路818の出力がＬＯＷであるのでＬＯＷを伝播する。
以上のようにクロック信号の電位と組み合わせ回路によってセキュリティ等に使用するイネーブル信号を生成することができる。
なお、本実施の形態では組み合わせ回路815を反転回路と論理積回路と論和回路によって構成しているがこれ以外の構成であってもよい。
（実施の形態9）
本発明の実施の形態8において半周期よりも短い間隔でデータを受け取ることができない。
図39は本実施の形態9における半導体集積回路装置の構成を表すブロック図である。
半導体集積回路装置901は、クロックジェネレータ902とクロック信号線903と第１機能ブロック904と第２機能ブロック905とレギュレータ906とから構成される。
図40はクロックジェネレータ902の回路図である。
クロックジェネレータ902はレギュレータ906から電源電圧VDD１と電源電圧VDD2と基準電圧VSSを供給され、外部からの原発振クロックが接続されたパルス発生器910とドレイン端子を電源電圧VDD1に接続されゲート端子をパルス発生器910に接続されたPchトランジスタ907とドレイン端子を電源電圧VDD1より低い電源電圧VDD2に接続されゲート端子をパルス発生器910に接続されたPchトランジスタ908とドレイン端子をトランジスタ907のソース端子とトランジスタ908のソース端子とクロック信号線903に接続されゲート端子をパルス発生器910に接続されソース端子をVSSに接続されたNchトランジスタ909とから構成される。
第１機能ブロック904は、第１フリップフロップ回路911から構成される。
第１フリップフロップ回路911は、前段のロジックに接続されたD入力端子と第２フリップフロップ回路912のD入力端子に接続されたQ出力端子とクロック信号線903からクロックを入力するCK入力端子とから構成されレベルA電位未満の電位がレベルA電位以上の電位に変化するときにD入力端子の電位を取り込む。
第２機能ブロック905は、第２フリップフロップ回路912から構成される。
第２フリップフロップ回路912は、第１フリップフロップ回路911のQ出力端子に接続されたD入力端子と後段のロジックに接続されたQ出力端子とクロック信号線903からクロックを入力するCK入力端子とから構成されレベルB電位未満の電位がレベルB電位以上の電位に変化するときにD入力端子の電位を取り込む。
クロック信号線903は第１機能ブロック904と第２機能ブロック905に対しクロックジェネレータ902から出力されるクロック信号を供給する。
レギュレータ906はクロックジェネレータ902に対し電源電圧VDD1とVDD1より低い電源電圧VDD2と基準電圧VSSを供給し、第１機能ブロックに対し電源電圧VDD1と基準電圧VSSを供給し、第２機能ブロックに対しVDD1より低い電源電圧VDD2と基準電圧VSSを供給する。
以上のように構成された半導体集積回路装置について、以下にその動作を説明する。
図41はPchトランジスタ907のゲート端子A電位とPchトランジスタ908のゲート端子B電位とNchトランジスタ909のゲート端子C電位とクロックジェネレータ902からクロック信号線903に伝播されるクロック出力信号の関係を示したタイミング図である。
図42はクロック信号線903と第１機能ブロック904と第２機能ブロック905との関係を示したタイミング図である。
以下では図41及び図42に示す時刻1乃至時刻5について説明する。
＜時刻1での動作＞
Nchトランジスタ909はパルス発生器910からゲート端子CにＬＯＷが入力される。Pchトランジスタ908はパルス発生器910からゲート端子BにＬＯＷが入力される。Pchトランジスタ907はパルス発生器910からゲート端子AにＨＩＧＨが入力される。クロック信号線903はNchトランジスタ909、Pchトランジスタ908、Pchトランジスタ907のゲート電位が前記の値をもつ事によりVSSからVDD2のレベルの電圧に変化する。第１機能ブロック904はクロック信号線903よりVSSからVDD2に変化するクロックを入力する。第１フリップフロップ911はCK端子がVSSからVDD2に変化するのでD端子の値を取り込む。第２機能ブロック905はクロック信号線903よりVSSからVDD2に変化するクロックを入力する。第２フリップフロップ912はCK端子がVSSからVDD2に変化するので内部データを保持する。
＜時刻1と時刻2の間の動作＞
Nchトランジスタ909はパルス発生器910からゲート端子CにＬＯＷが入力される。Pchトランジスタ908はパルス発生器910からゲート端子BにＬＯＷが入力される。Pchトランジスタ907はパルス発生器910からゲート端子AにＨＩＧＨが入力される。クロック信号線903はNchトランジスタ909、Pchトランジスタ908、Pchトランジスタ907のゲート電位が前記の値をもつ事によりVDD2のレベルの電圧を維持する。第１機能ブロック904はクロック信号線903よりVDD2の電圧のクロックを入力する。第１フリップフロップ911はCK端子がVDD2の電圧であるので内部データを保持する。第２機能ブロック905はクロック信号線903よりVDD2の電圧のクロックを入力する。第２フリップフロップ912はCK端子がVDD2の電圧であるので内部データを保持する。
＜時刻2での動作＞
Nchトランジスタ909はパルス発生器910からゲート端子CにＬＯＷが入力される。Pchトランジスタ908はパルス発生器910からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ907はパルス発生器910からゲート端子AにＬＯＷが入力される。クロック信号線903はNchトランジスタ909、Pchトランジスタ908、Pchトランジスタ907のゲート電位が前記の値をもつ事によりVDD2からVDD1のレベルの電圧に変化する。第１機能ブロック904はクロック信号線903よりVDD2からVDD1に変化するクロックを入力する。第１フリップフロップ911はCK端子がVDD2からVDD1に変化し内部データを保持する。第２機能ブロック905はクロック信号線903よりVDD2からVDD1に変化するクロックを入力する。第２フリップフロップ912はCK端子がVDD2からVDD1に変化するのでD端子の値を取り込む。
＜時刻2と時刻3の間の動作＞
Nchトランジスタ909はパルス発生器910からゲート端子CにＬＯＷが入力される。Pchトランジスタ908はパルス発生器910からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ907はパルス発生器910からゲート端子AにＬＯＷが入力される。クロック信号線903はNchトランジスタ909、Pchトランジスタ908、Pchトランジスタ907のゲート電位が前記の値をもつ事によりVDD1のレベルの電圧を維持する。第１機能ブロック904はクロック信号線903よりVDD1の電圧のクロックを入力する。第１フリップフロップ911はCK端子がVDD1の電圧であるので内部データを保持する。第２機能ブロック905はクロック信号線903よりVDD1の電圧のクロックを入力する。第２フリップフロップ912はCK端子がVDD1の電圧であるので内部データを保持する。
＜時刻3での動作＞
Nchトランジスタ909はパルス発生器910からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ908はパルス発生器910からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ907はパルス発生器910からゲート端子AにＨＩＧＨが入力される。クロック信号線903はNchトランジスタ909、Pchトランジスタ908、Pchトランジスタ907のゲート電位が前記の値をもつ事によりVDD1からVSSのレベルの電圧に変化する。第１機能ブロック904はクロック信号線903よりVDD1からVSSに変化するクロックを入力する。第１フリップフロップ911はCK端子がVDD1からVSSに変化し内部データを保持する。第２機能ブロック905はクロック信号線903よりVDD1からVSSに変化するクロックを入力する。第２フリップフロップ912はCK端子がVDD1からVSSに変化し内部データを保持する。
＜時刻3と時刻4の間の動作＞
Nchトランジスタ909はパルス発生器910からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ908はパルス発生器910からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ907はパルス発生器910からゲート端子AにＨＩＧＨが入力される。クロック信号線903はNchトランジスタ909、Pchトランジスタ908、Pchトランジスタ907のゲート電位が前記の値をもつ事によりVSSのレベルの電圧を維持する。第１機能ブロック904はクロック信号線903よりVSSの電圧のクロックを入力する。第１フリップフロップ911はCK端子がVSSの電圧であるので内部データを保持する。第２機能ブロック905はクロック信号線903よりVSSの電圧のクロックを入力する。第２フリップフロップ912はCK端子がVSSの電圧であるので内部データを保持する。
以上の時刻1から時刻4の動作を繰り返すことで第１フリップフロップ回路911は周期Aでデータを取り込み、第２フリップフロップ回路912は第１フリップフロップ回路911から出力されたデータを期間Cの時間後データを取り込み周期Bで動作する。
このように振幅の異なるクロック信号と閾値電圧の異なるフリップフロップ回路を用いることにより一本のクロック信号線で2種類の周波数を同時に供給することが可能となるほか、半周期よりも短い間隔でデータの取り込みをすることが可能となる。
なお、本実施の形態はフリップフロップ回路の閾値電圧を2種類としたが、3種類以上としても良い。
（実施の形態10）
本発明の実施の形態9において一本のリセット信号線により非同期リセットをかける機能ブロックを選択することができない。
図43は本実施の形態10における半導体集積回路装置の構成を表すブロック図である。
半導体集積回路装置1001は、クロックジェネレータ1002とクロック信号線1003と第１機能ブロック1004と第２機能ブロック1005とレギュレータ1006とから構成される。
図44はクロックジェネレータ1002の回路図である。
クロックジェネレータ1002はレギュレータ1006から電源電圧VDD１と電源電圧VDD2と基準電圧VSSを供給され、外部からの原発振クロックと第１外部リセット信号1030と第２外部リセット信号1031とが接続されたパルス発生器1010とドレイン端子を電源電圧VDD1に接続されゲート端子をパルス発生器1010に接続されたPchトランジスタ1007とドレイン端子を電源電圧VDD1より低い電源電圧VDD2に接続されゲート端子をパルス発生器1010に接続されたPchトランジスタ1008とドレイン端子をトランジスタ1007のソース端子とトランジスタ1008のソース端子とクロック信号線1003に接続されゲート端子をパルス発生器1010に接続されソース端子をVSSに接続されたNchトランジスタ1009とドレイン端子を電源電圧VDD1に接続されゲート端子をパルス発生器1010に接続されたPchトランジスタ1013とドレイン端子を電源電圧VDD1より低い電源電圧VDD2に接続されゲート端子をパルス発生器1010に接続されたPchトランジスタ1014とドレイン端子をトランジスタ1013のソース端子とトランジスタ1014のソース端子とリセット信号線1016に接続されゲート端子をパルス発生器1010に接続されソース端子をVSSに接続されたNchトランジスタ1015とから構成される。
パルス発生器1010はゲート端子A電位とゲート端子B電位とゲート端子C電位とゲート端子D電位とゲート端子E電位とゲート端子F電位に対し図47及び図48に示す電位を供給することが可能である。
クロック信号線1003は第１機能ブロック1004と第２機能ブロック1005に対しクロックジェネレータ1002から出力されるクロック信号を供給する。
リセット信号線1016は第１機能ブロック1004と第２機能ブロック1005に対しクロックジェネレータ1002から出力されるリセット信号を供給する。
第１機能ブロック1004は、第１フリップフロップ回路1011から構成される。
第２機能ブロック1005は、第２フリップフロップ回路1012から構成される。
図48はクロック出力信号とリセット信号に対する各閾値レベルの関係を示した図である。
図45は第１フリップフロップ回路1011の回路図である。
第１フリップフロップ回路1011は、入力をR入力端子に接続され出力をR0入力端子に接続されR入力端子の電位がレベルC以上になったときにＬＯＷを出力するインバータ1024とD0入力端子をD端子に接続されCK0入力端子をCK端子に接続されCK端子の電位がレベルA未満からレベルA以上に変化するときにD端子の電位を取り込みQ0出力端子をQ端子に接続されR0入力端子の電位がＬＯＷのときQ0出力端子にＬＯＷを出力しデータフリップフロップ1025とで構成されている。
図46は第２フリップフロップ回路1012の回路図である。
第２フリップフロップ回路1012は、入力をR入力端子に接続され出力をR0入力端子に接続されR入力端子の電位がレベルD以上になったときにＬＯＷを出力するインバータ1026とD0入力端子をD端子に接続されCK0入力端子をCK端子に接続されCK端子の電位がレベルB未満からレベルB以上に変化するときにD端子の電位を取り込みQ0出力端子をQ端子に接続されR0入力端子の電位がＬＯＷのときQ0出力端子にＬＯＷを出力しデータフリップフロップ1026とで構成されている。
レギュレータ1006はクロックジェネレータ1002に対し電源電圧VDD1とVDD1より低い電源電圧VDD2と基準電圧VSSを供給し、第１機能ブロック1004に対し電源電圧VDD1と基準電圧VSSを供給し、第２機能ブロック1005に対し電源電圧VDD2と基準電圧VSSを供給する。
以上のように構成された半導体集積回路装置について以下にその動作を説明する。
図47は第１外部リセット信号1030と第２外部リセット信号1031と原発振クロックとPchトランジスタ1007のゲート端子A電位とPchトランジスタ1008のゲート端子B電位とNchトランジスタ1009のゲート端子C電位とクロックジェネレータ1002からクロック信号線1003に伝播されるクロック出力信号とPchトランジスタ1013のゲート端子D電位とPchトランジスタ1014のゲート端子E電位とNchトランジスタ1015のゲート端子F電位とクロックジェネレータ1002からリセット信号線1016に伝播されるリセット出力信号1016の関係を示したタイミング図である。
以下では図47に示す時刻1乃至時刻12について順に説明する。
＜時刻1での動作＞
Nchトランジスタ1009はパルス発生器1010からゲート端子CにＬＯＷが入力される。Pchトランジスタ1008はパルス発生器1010からゲート端子BにＬＯＷが入力される。Pchトランジスタ1007はパルス発生器1010からゲート端子AにＨＩＧＨが入力される。クロック信号線1003はNchトランジスタ1009、Pchトランジスタ1008、Pchトランジスタ1007のゲート電位が前記の値をもつ事によりVSSからVDD2のレベルの電圧に変化する。第１外部リセット信号1030は外部からＨＩＧＨが入力される。第２外部リセット信号1031は外部からＨＩＧＨが入力される。Nchトランジスタ1015はパルス発生器1010からゲート端子FにＨＩＧＨが入力される。Pchトランジスタ1014はパルス発生器1010からゲート端子EにＨＩＧＨが入力される。Pchトランジスタ1013はパルス発生器1010からゲート端子DにＨＩＧＨが入力される。リセット信号線1016はNchトランジスタ1015、Pchトランジスタ1014、Pchトランジスタ1013のゲート電位が前記の値をもつ事によりVSSのレベルの電圧を出力する。第１機能ブロック1004及び第２機能ブロック1005はクロック信号線1003よりVSSからVDD2に変化するクロックを入力しリセット信号線1016よりVSSの電位を入力する。第１フリップフロップ回路1011及び第２フリップフロップ回路1012はCK入力端子にVSSからVDD2に変化するクロックを入力しR入力端子にVSSの電位を入力する。インバータ1024は入力端子の電位がレベルC未満であるのでＨＩＧＨを出力する。データフリップフロップ1025はCK0入力端子にVSSからVDD2に変化するクロックを入力しR0入力端子にＨＩＧＨを入力するのでD0入力端子の値を取り込む。インバータ1026は入力端子の電位がレベルD未満であるのでＨＩＧＨを出力する。データフリップフロップ1027はCK0入力端子にVSSからVDD2に変化するクロックを入力しR0入力端子にＨＩＧＨを入力するので内部状態を保持する。
＜時刻1と時刻2の間の動作＞
Nchトランジスタ1009はパルス発生器1010からゲート端子CにＬＯＷが入力される。Pchトランジスタ1008はパルス発生器1010からゲート端子BにＬＯＷが入力される。Pchトランジスタ1007はパルス発生器1010からゲート端子AにＨＩＧＨが入力される。クロック信号線1003はNchトランジスタ1009、Pchトランジスタ1008、Pchトランジスタ1007のゲート電位が前記の値をもつ事によりVDD2のレベルの電圧を維持する。第１外部リセット信号1030は外部からＨＩＧＨが入力される。第２外部リセット信号1031は外部からＨＩＧＨが入力される。Nchトランジスタ1015はパルス発生器1010からゲート端子FにＨＩＧＨが入力される。Pchトランジスタ1014はパルス発生器1010からゲート端子EにＨＩＧＨが入力される。Pchトランジスタ1013はパルス発生器1010からゲート端子DにＨＩＧＨが入力される。リセット信号線1016はNchトランジスタ1015、Pchトランジスタ1014、Pchトランジスタ1013のゲート電位が前記の値をもつ事によりVSSのレベルの電圧を出力する。第１機能ブロック1004及び第２機能ブロック1005はクロック信号線1003よりVDD2の電位のクロックを入力しリセット信号線1016よりVSSの電位を入力する。第１フリップフロップ回路1011及び第２フリップフロップ回路1012はCK入力端子にらVDD2の電位のクロックを入力しR入力端子にVSSの電位を入力する。インバータ1024は入力端子の電位がレベルC未満であるのでＨＩＧＨを出力する。データフリップフロップ1025はCK0入力端子にVDD2の電位のクロックを入力しR0入力端子にＨＩＧＨを入力するので内部状態を保持する。インバータ1026は入力端子の電位がレベルD未満であるのでＨＩＧＨを出力する。データフリップフロップ1027はCK0入力端子にVDD2のクロックを入力しR0入力端子にＨＩＧＨを入力するので内部状態を保持する。
＜時刻2での動作＞
Nchトランジスタ1009はパルス発生器1010からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ1008はパルス発生器1010からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ1007はパルス発生器1010からゲート端子AにＨＩＧＨが入力される。
クロック信号線1003はNchトランジスタ1009、Pchトランジスタ1008、Pchトランジスタ1007のゲート電位が前記の値をもつ事によりVDD2からVSSのレベルの電圧に変化する。第１外部リセット信号1030は外部からＨＩＧＨが入力される。第２外部リセット信号1031は外部からＨＩＧＨが入力される。Nchトランジスタ1015はパルス発生器1010からゲート端子FにＨＩＧＨが入力される。Pchトランジスタ1014はパルス発生器1010からゲート端子EにＨＩＧＨが入力される。Pchトランジスタ1013はパルス発生器1010からゲート端子DにＨＩＧＨが入力される。リセット信号線1016はNchトランジスタ1015、Pchトランジスタ1014、Pchトランジスタ1013のゲート電位が前記の値をもつ事によりVSSのレベルの電圧を出力する。第１機能ブロック1004及び第２機能ブロック1005はクロック信号線1003よりVDD2からVSSに変化するクロックを入力しリセット信号線1016よりVSSの電位を入力する。第１フリップフロップ回路1011及び第２フリップフロップ回路1012はCK入力端子にVDD2からVSSに変化するクロックを入力しR入力端子にVSSの電位を入力する。インバータ1024は入力端子の電位がレベルC未満であるのでＨＩＧＨを出力する。データフリップフロップ1025はCK0入力端子にVDD2からVSSに変化するクロックを入力しR0入力端子にＨＩＧＨを入力するので内部状態を保持する。インバータ1026は入力端子の電位がレベルD未満であるのでＨＩＧＨを出力する。データフリップフロップ1027はCK0入力端子にVDD2からVSSに変化するクロックを入力しR0入力端子にＨＩＧＨを入力するので内部状態を保持する。
＜時刻3の動作＞
Nchトランジスタ1009はパルス発生器1010からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ1008はパルス発生器1010からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ1007はパルス発生器1010からゲート端子AにＨＩＧＨが入力される。
クロック信号線1003はNchトランジスタ1009、Pchトランジスタ1008、Pchトランジスタ1007のゲート電位が前記の値をもつ事によりVSSのレベルの電圧を出力する。第１外部リセット信号1030は外部からＬＯＷが入力される。第２外部リセット信号1031は外部からＨＩＧＨが入力される。Nchトランジスタ1015はパルス発生器1010からゲート端子FにＬＯＷが入力される。Pchトランジスタ1014はパルス発生器1010からゲート端子EにＬＯＷが入力される。Pchトランジスタ1013はパルス発生器1010からゲート端子DにＨＩＧＨが入力される。リセット信号線1016はNchトランジスタ1015、Pchトランジスタ1014、Pchトランジスタ1013のゲート電位が前記の値をもつ事によりVSSからVDD2に変化する電圧を出力する。第１機能ブロック1004及び第２機能ブロック1005はクロック信号線1003よりVSSのクロックを入力しリセット信号線1016よりVSSからVDD2に変化する電位を入力する。第１フリップフロップ回路1011及び第２フリップフロップ回路1012はCK入力端子にVSSの電位のクロックを入力しR入力端子にVSSからVDD2に変化する電位を入力する。インバータ1024は入力端子の電位がレベルC以上であるのでＬＯＷを出力する。データフリップフロップ1025はCK0入力端子にVSSの電位のクロックを入力しR0入力端子にＬＯＷを入力するので内部状態がＬＯＷになる。インバータ1026は入力端子の電位がレベルD未満であるのでＨＩＧＨを出力する。データフリップフロップ1027はCK0入力端子にVSSの電位のクロックを入力しR0入力端子にＨＩＧＨを入力するので内部状態を保持する。
＜時刻4の動作＞
Nchトランジスタ1009はパルス発生器1010からゲート端子CにＬＯＷが入力される。Pchトランジスタ1008はパルス発生器1010からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ1007はパルス発生器1010からゲート端子AにＬＯＷが入力される。クロック信号線1003はNchトランジスタ1009、Pchトランジスタ1008、Pchトランジスタ1007のゲート電位が前記の値をもつ事によりVSSからVDD1のレベルの電圧に変化する。第１外部リセット信号1030は外部からＬＯＷが入力される。第２外部リセット信号1031は外部からＨＩＧＨが入力される。Nchトランジスタ1015はパルス発生器1010からゲート端子FにＬＯＷが入力される。Pchトランジスタ1014はパルス発生器1010からゲート端子EにＬＯＷが入力される。Pchトランジスタ1013はパルス発生器1010からゲート端子DにＨＩＧＨが入力される。リセット信号線1016はNchトランジスタ1015、Pchトランジスタ1014、Pchトランジスタ1013のゲート電位が前記の値をもつ事によりVDD2のレベルの電圧を出力する。第１機能ブロック1004及び第２機能ブロック1005はクロック信号線1003よりVSSからVDD1に変化するクロックを入力しリセット信号線1016よりVDD2の電位を入力する。第１フリップフロップ回路1011及び第２フリップフロップ回路1012はCK入力端子にVSSからVDD１に変化するクロックを入力しR入力端子にVDD2の電位を入力する。インバータ1024は入力端子の電位がレベルC以上であるのでＬＯＷを出力する。データフリップフロップ1025はCK0入力端子にVSSからVDD１に変化するクロックを入力しR0入力端子にＬＯＷを入力するので内部状態がＬＯＷとなる。インバータ1026は入力端子の電位がレベルD未満であるのでＨＩＧＨを出力する。データフリップフロップ1027はCK0入力端子にVSSからVDD1に変化するクロックを入力しR0入力端子にＨＩＧＨを入力するのでD0入力端子の値を取り込む。
＜時刻5の動作＞
Nchトランジスタ1009はパルス発生器1010からゲート端子CにＬＯＷが入力される。Pchトランジスタ1008はパルス発生器1010からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ1007はパルス発生器1010からゲート端子AにＬＯＷが入力される。
クロック信号線1003はNchトランジスタ1009、Pchトランジスタ1008、Pchトランジスタ1007のゲート電位が前記の値をもつ事によりVDD1のレベルの電圧を出力する。第１外部リセット信号1030は外部からＬＯＷが入力される。第２外部リセット信号1031は外部からＬＯＷが入力される。Nchトランジスタ1015はパルス発生器1010からゲート端子FにＬＯＷが入力される。Pchトランジスタ1014はパルス発生器1010からゲート端子EにＨＩＧＨが入力される。Pchトランジスタ1013はパルス発生器1010からゲート端子DにＬＯＷが入力される。リセット信号線1016はNchトランジスタ1015、Pchトランジスタ1014、Pchトランジスタ1013のゲート電位が前記の値をもつ事によりVDD2からVDD1に変化する電圧を出力する。第１機能ブロック1004及び第２機能ブロック1005はクロック信号線1003よりVDD1のクロックを入力しリセット信号線1016よりVDD2からVDD１に変化する電位を入力する。第１フリップフロップ回路1011及び第２フリップフロップ回路1012はCK入力端子にVDD1の電位のクロックを入力しR入力端子にVDD2からVDD１に変化する電位を入力する。インバータ1024は入力端子の電位がレベルC以上であるのでＬＯＷを出力する。データフリップフロップ1025はCK0入力端子にVDD1の電位のクロックを入力しR0入力端子にＬＯＷを入力するので内部状態がＬＯＷになる。インバータ1026は入力端子の電位がレベルD以上であるのでＬＯＷを出力する。データフリップフロップ1027はCK0入力端子にVDD1の電位のクロックを入力しR0入力端子にＬＯＷを入力するので内部状態がＬＯＷになる。
＜時刻6の動作＞
Nchトランジスタ1009はパルス発生器1010からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ1008はパルス発生器1010からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ1007はパルス発生器1010からゲート端子AにＨＩＧＨが入力される。クロック信号線1003はNchトランジスタ1009、Pchトランジスタ1008、Pchトランジスタ1007のゲート電位が前記の値をもつ事によりVDD1からVSSのレベルの電圧に変化する。第１外部リセット信号1030は外部からＬＯＷが入力される。第２外部リセット信号1031は外部からＬＯＷが入力される。Nchトランジスタ1015はパルス発生器1010からゲート端子FにＬＯＷが入力される。Pchトランジスタ1014はパルス発生器1010からゲート端子EにＨＩＧＨが入力される。Pchトランジスタ1013はパルス発生器1010からゲート端子DにＬＯＷが入力される。リセット信号線1016はNchトランジスタ1015、Pchトランジスタ1014、Pchトランジスタ1013のゲート電位が前記の値をもつ事によりVDD1のレベルの電圧を出力する。第１機能ブロック1004及び第２機能ブロック1005はクロック信号線1003よりVDD１からVSSに変化するクロックを入力しリセット信号線1016よりVDD1の電位を入力する。第１フリップフロップ回路1011及び第２フリップフロップ回路1012はCK入力端子にVDD１からVSSに変化するクロックを入力しR入力端子にVDD1の電位を入力する。インバータ1024は入力端子の電位がレベルC以上であるのでＬＯＷを出力する。データフリップフロップ1025はCK0入力端子にVDD１からVSSに変化するクロックを入力しR0入力端子にＬＯＷを入力するので内部状態がＬＯＷになる。インバータ1026は入力端子の電位がレベルD以上であるのでＬＯＷを出力する。データフリップフロップ1027はCK0入力端子にVDD１からVSSに変化するクロックを入力しR0入力端子にＬＯＷを入力するので内部状態がＬＯＷになる。
＜時刻6から時刻7の動作＞
Nchトランジスタ1009はパルス発生器1010からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ1008はパルス発生器1010からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ1007はパルス発生器1010からゲート端子AにＨＩＧＨが入力される。
クロック信号線1003はNchトランジスタ1009、Pchトランジスタ1008、Pchトランジスタ1007のゲート電位が前記の値をもつ事によりVSSのレベルの電圧を維持する。第１外部リセット信号1030は外部からＬＯＷが入力される。第２外部リセット信号1031は外部からＬＯＷが入力される。Nchトランジスタ1015はパルス発生器1010からゲート端子FにＬＯＷが入力される。Pchトランジスタ1014はパルス発生器1010からゲート端子EにＨＩＧＨが入力される。Pchトランジスタ1013はパルス発生器1010からゲート端子DにＬＯＷが入力される。リセット信号線1016はNchトランジスタ1015、Pchトランジスタ1014、Pchトランジスタ1013のゲート電位が前記の値をもつ事によりVDD1のレベルの電圧を出力する。第１機能ブロック1004及び第２機能ブロック1005はクロック信号線1003よりVSSの電位のクロックを入力しリセット信号線1016よりVDD1の電位を入力する。第１フリップフロップ回路1011及び第２フリップフロップ回路1012はCK入力端子にVSSの電位のクロックを入力しR入力端子にVDD1の電位を入力する。インバータ1024は入力端子の電位がレベルC以上であるのでＬＯＷを出力する。データフリップフロップ1025はCK0入力端子にVSSの電位のクロックを入力しR0入力端子にＬＯＷを入力するので内部状態がＬＯＷになる。インバータ1026は入力端子の電位がレベルD以上であるのでＬＯＷを出力する。データフリップフロップ1027はCK0入力端子にVSSのクロックを入力しR0入力端子にＬＯＷを入力するので内部状態がＬＯＷになる。
＜時刻7の動作＞
Nchトランジスタ1009はパルス発生器1010からゲート端子CにＬＯＷが入力される。Pchトランジスタ1008はパルス発生器1010からゲート端子BにＬＯＷが入力される。Pchトランジスタ1007はパルス発生器1010からゲート端子AにＨＩＧＨが入力される。
クロック信号線1003はNchトランジスタ1009、Pchトランジスタ1008、Pchトランジスタ1007のゲート電位が前記の値をもつ事によりVSSからVDD2のレベルの電圧に変化する。第１外部リセット信号1030は外部からＬＯＷが入力される。第２外部リセット信号1031は外部からＬＯＷが入力される。Nchトランジスタ1015はパルス発生器1010からゲート端子FにＬＯＷが入力される。Pchトランジスタ1014はパルス発生器1010からゲート端子EにＨＩＧＨが入力される。Pchトランジスタ1013はパルス発生器1010からゲート端子DにＬＯＷが入力される。リセット信号線1016はNchトランジスタ1015、Pchトランジスタ1014、Pchトランジスタ1013のゲート電位が前記の値をもつ事によりVDD1のレベルの電圧を出力する。第１機能ブロック1004及び第２機能ブロック1005はクロック信号線1003よりVSSからVDD2に変化するクロックを入力しリセット信号線1016よりVDD1の電位を入力する。第１フリップフロップ回路1011及び第２フリップフロップ回路1012はCK入力端子にVSSからVDD2に変化するクロックを入力しR入力端子にVDD1の電位を入力する。インバータ1024は入力端子の電位がレベルC以上であるのでＬＯＷを出力する。データフリップフロップ1025はCK0入力端子にVSSからVDD2に変化するクロックを入力しR0入力端子にＬＯＷを入力するので内部状態がＬＯＷになる。インバータ1026は入力端子の電位がレベルD以上であるのでＬＯＷを出力する。データフリップフロップ1027はCK0入力端子にVSSからVDD2に変化するクロックを入力しR0入力端子にＬＯＷを入力するので内部状態を保持する。
＜時刻8での動作＞
Nchトランジスタ1009はパルス発生器1010からゲート端子CにＬＯＷが入力される。Pchトランジスタ1008はパルス発生器1010からゲート端子BにＬＯＷが入力される。Pchトランジスタ1007はパルス発生器1010からゲート端子AにＨＩＧＨが入力される。クロック信号線1003はNchトランジスタ1009、Pchトランジスタ1008、Pchトランジスタ1007のゲート電位が前記の値をもつ事によりVDD2のレベルの電圧を出力する。第１外部リセット信号1030は外部からＬＯＷが入力される。第２外部リセット信号1031は外部からＨＩＧＨが入力される。Nchトランジスタ1015はパルス発生器1010からゲート端子FにＬＯＷが入力される。Pchトランジスタ1014はパルス発生器1010からゲート端子EにＬＯＷが入力される。Pchトランジスタ1013はパルス発生器1010からゲート端子DにＨＩＧＨが入力される。リセット信号線1016はNchトランジスタ1015、Pchトランジスタ1014、Pchトランジスタ1013のゲート電位が前記の値をもつ事によりVDD1からVDD2に変化する電圧を出力する。第１機能ブロック1004及び第２機能ブロック1005はクロック信号線1003よりVDD2のクロックを入力しリセット信号線1016よりVDD1からVDD2に変化する電位を入力する。第１フリップフロップ回路1011及び第２フリップフロップ回路1012はCK入力端子にVDD2の電位のクロックを入力しR入力端子にVDD1からVDD2に変化する電位を入力する。インバータ1024は入力端子の電位がレベルC以上であるのでＬＯＷを出力する。データフリップフロップ1025はCK0入力端子にVDD2の電位のクロックを入力しR0入力端子にＬＯＷを入力するので内部状態がＬＯＷになる。インバータ1026は入力端子の電位がレベルD未満であるのでＨＩＧＨを出力する。データフリップフロップ1027はCK0入力端子にVDD2の電位のクロックを入力しR0入力端子にＨＩＧＨを入力するので内部状態がＬＯＷになる。
＜時刻9での動作＞
Nchトランジスタ1009はパルス発生器1010からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ1008はパルス発生器1010からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ1007はパルス発生器1010からゲート端子AにＨＩＧＨが入力される。クロック信号線1003はNchトランジスタ1009、Pchトランジスタ1008、Pchトランジスタ1007のゲート電位が前記の値をもつ事によりVDD2からVSSのレベルの電圧に変化する。第１外部リセット信号1030は外部からＬＯＷが入力される。第２外部リセット信号1031は外部からＨＩＧＨが入力される。Nchトランジスタ1015はパルス発生器1010からゲート端子FにＬＯＷが入力される。Pchトランジスタ1014はパルス発生器1010からゲート端子EにＬＯＷが入力される。Pchトランジスタ1013はパルス発生器1010からゲート端子DにＨＩＧＨが入力される。リセット信号線1016はNchトランジスタ1015、Pchトランジスタ1014、Pchトランジスタ1013のゲート電位が前記の値をもつ事によりVDD2のレベルの電圧を出力する。第１機能ブロック1004及び第２機能ブロック1005はクロック信号線1003よりVDD2からVSSに変化するクロックを入力しリセット信号線1016よりVDD2の電位を入力する。第１フリップフロップ回路1011及び第２フリップフロップ回路1012はCK入力端子にVDD2からVSSに変化するクロックを入力しR入力端子にVDD2の電位を入力する。インバータ1024は入力端子の電位がレベルC以上であるのでＬＯＷを出力する。データフリップフロップ1025はCK0入力端子にVDD2からVSSに変化するクロックを入力しR0入力端子にＬＯＷを入力するので内部状態がＬＯＷになる。インバータ1026は入力端子の電位がレベルD未満であるのでＨＩＧＨを出力する。データフリップフロップ1027はCK0入力端子にVDD2からVSSに変化するクロックを入力しR0入力端子にＨＩＧＨを入力するので内部状態を保持する。
＜時刻9から時刻10の動作＞
Nchトランジスタ1009はパルス発生器1010からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ1008はパルス発生器1010からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ1007はパルス発生器1010からゲート端子AにＨＩＧＨが入力される。クロック信号線1003はNchトランジスタ1009、Pchトランジスタ1008、Pchトランジスタ1007のゲート電位が前記の値をもつ事によりVSSのレベルの電圧を維持する。第１外部リセット信号1030は外部からＬＯＷが入力される。第２外部リセット信号1031は外部からＨＩＧＨが入力される。Nchトランジスタ1015はパルス発生器1010からゲート端子FにＬＯＷが入力される。Pchトランジスタ1014はパルス発生器1010からゲート端子EにＬＯＷが入力される。Pchトランジスタ1013はパルス発生器1010からゲート端子DにＨＩＧＨが入力される。リセット信号線1016はNchトランジスタ1015、Pchトランジスタ1014、Pchトランジスタ1013のゲート電位が前記の値をもつ事によりVDD2のレベルの電圧を出力する。第１機能ブロック1004及び第２機能ブロック1005はクロック信号線1003よりVSSの電位のクロックを入力しリセット信号線1016よりVDD1の電位を入力する。第１フリップフロップ回路1011及び第２フリップフロップ回路1012はCK入力端子にVSSの電位のクロックを入力しR入力端子にVDD2の電位を入力する。インバータ1024は入力端子の電位がレベルC以上であるのでＬＯＷを出力する。データフリップフロップ1025はCK0入力端子にVSSの電位のクロックを入力しR0入力端子にＬＯＷを入力するので内部状態がＬＯＷになる。インバータ1026は入力端子の電位がレベルD未満であるのでＨＩＧＨを出力する。データフリップフロップ1027はCK0入力端子にVSSのクロックを入力しR0入力端子にＨＩＧＨを入力するので内部状態を保持する。
＜時刻10での動作＞
Nchトランジスタ1009はパルス発生器1010からゲート端子CにＬＯＷが入力される。Pchトランジスタ1008はパルス発生器1010からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ1007はパルス発生器1010からゲート端子AにＬＯＷが入力される。クロック信号線1003はNchトランジスタ1009、Pchトランジスタ1008、Pchトランジスタ1007のゲート電位が前記の値をもつ事によりVSSからVDD1のレベルの電圧に変化する。第１外部リセット信号1030は外部からＬＯＷが入力される。第２外部リセット信号1031は外部からＨＩＧＨが入力される。Nchトランジスタ1015はパルス発生器1010からゲート端子FにＬＯＷが入力される。Pchトランジスタ1014はパルス発生器1010からゲート端子EにＬＯＷが入力される。Pchトランジスタ1013はパルス発生器1010からゲート端子DにＨＩＧＨが入力される。リセット信号線1016はNchトランジスタ1015、Pchトランジスタ1014、Pchトランジスタ1013のゲート電位が前記の値をもつ事によりVDD2のレベルの電圧を出力する。第１機能ブロック1004及び第２機能ブロック1005はクロック信号線1003よりVSSからVDD1に変化するクロックを入力しリセット信号線1016よりVDD2の電位を入力する。第１フリップフロップ回路1011及び第２フリップフロップ回路1012はCK入力端子にVSSからVDD１に変化するクロックを入力しR入力端子にVDD2の電位を入力する。インバータ1024は入力端子の電位がレベルC以上であるのでＬＯＷを出力する。データフリップフロップ1025はCK0入力端子にVSSからVDD１に変化するクロックを入力しR0入力端子にＬＯＷを入力するので内部状態がＬＯＷとなる。インバータ1026は入力端子の電位がレベルD未満であるのでＨＩＧＨを出力する。データフリップフロップ1027はCK0入力端子にVSSからVDD1に変化するクロックを入力しR0入力端子にＨＩＧＨを入力するのでD0入力端子の値を取り込む。
＜時刻11の動作＞
Nchトランジスタ1009はパルス発生器1010からゲート端子CにＬＯＷが入力される。Pchトランジスタ1008はパルス発生器1010からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ1007はパルス発生器1010からゲート端子AにＬＯＷが入力される。クロック信号線1003はNchトランジスタ1009、Pchトランジスタ1008、Pchトランジスタ1007のゲート電位が前記の値をもつ事によりVDD1のレベルの電圧を出力する。第１外部リセット信号1030は外部からＨＩＧＨが入力される。第２外部リセット信号1031は外部からＨＩＧＨが入力される。Nchトランジスタ1015はパルス発生器1010からゲート端子FにＨＩＧＨが入力される。Pchトランジスタ1014はパルス発生器1010からゲート端子EにＨＩＧＨが入力される。Pchトランジスタ1013はパルス発生器1010からゲート端子DにＨＩＧＨが入力される。リセット信号線1016はNchトランジスタ1015、Pchトランジスタ1014、Pchトランジスタ1013のゲート電位が前記の値をもつ事によりVDD2からVSSに変化する電圧を出力する。第１機能ブロック1004及び第２機能ブロック1005はクロック信号線1003よりVDD1のクロックを入力しリセット信号線1016よりVDD2からVSSに変化する電位を入力する。第１フリップフロップ回路1011及び第２フリップフロップ回路1012はCK入力端子にVDD1の電位のクロックを入力しR入力端子にVDD2からVSSに変化する電位を入力する。インバータ1024は入力端子の電位がレベルC未満であるのでＨＩＧＨを出力する。データフリップフロップ1025はCK0入力端子にVDD1の電位のクロックを入力しR0入力端子にＨＩＧＨを入力するので内部状態を保持する。インバータ1026は入力端子の電位がレベルD未満であるのでＨＩＧＨを出力する。データフリップフロップ1027はCK0入力端子にVDD1の電位のクロックを入力しR0入力端子にＨＩＧＨを入力するので内部状態を保持する。
＜時刻12での動作＞
Nchトランジスタ1009はパルス発生器1010からゲート端子CにＨＩＧＨが入力される。Pchトランジスタ1008はパルス発生器1010からゲート端子BにＨＩＧＨが入力される。Pchトランジスタ1007はパルス発生器1010からゲート端子AにＨＩＧＨが入力される。クロック信号線1003はNchトランジスタ1009、Pchトランジスタ1008、Pchトランジスタ1007のゲート電位が前記の値をもつ事によりVDD1からVSSのレベルの電圧に変化する。第１外部リセット信号1030は外部からＨＩＧＨが入力される。第２外部リセット信号1031は外部からＨＩＧＨが入力される。Nchトランジスタ1015はパルス発生器1010からゲート端子FにＨＩＧＨが入力される。Pchトランジスタ1014はパルス発生器1010からゲート端子EにＨＩＧＨが入力される。Pchトランジスタ1013はパルス発生器1010からゲート端子DにＨＩＧＨが入力される。リセット信号線1016はNchトランジスタ1015、Pchトランジスタ1014、Pchトランジスタ1013のゲート電位が前記の値をもつ事によりVSSのレベルの電圧を出力する。第１機能ブロック1004及び第２機能ブロック1005はクロック信号線1003よりVDD1からVSSに変化するクロックを入力しリセット信号線1016よりVSSの電位を入力する。第１フリップフロップ回路1011及び第２フリップフロップ回路1012はCK入力端子にVDD1からVSSに変化するクロックを入力しR入力端子にVSSの電位を入力する。インバータ1024は入力端子の電位がレベルC未満であるのでＨＩＧＨを出力する。データフリップフロップ1025はCK0入力端子にVDD１からVSSに変化するクロックを入力しR0入力端子にＨＩＧＨを入力するので内部状態を保持する。インバータ1026は入力端子の電位がレベルD未満であるのでＨＩＧＨを出力する。データフリップフロップ1027はCK0入力端子にVDD1からVSSに変化するクロックを入力しR0入力端子にＨＩＧＨを入力するので内部状態を保持する。
以上のようにリセット信号の電位によって一本のリセット信号線で非同期リセットをかける機能ブロックを選択することができる。
なお、本実施の形態では非同期リセット信号としたが非同期セット信号であってもよい。
なお、本実施の形態ではリセット信号の閾値を２つとしたが3つ以上であってもよい。
本発明にかかる半導体集積回路装置は、少なくとも２つ以上の高電位値と電位値０とを繰り返すクロックパルスを生成し第１の機能実行手段と第２の機能実行手段とにクロックを供給するクロック供給手段を有し、一本のクロック信号線を用いて種々の機能を実現できるため半導体集積回路装置等として有用である。
本発明の実施の形態１における半導体集積回路装置の構成の一例を示すブロック図 本発明の実施の形態１におけるクロックジェネレータのブロック図 本発明の実施の形態１におけるクロックジェネレータから出力されるクロック信号の波形図 本発明の実施の形態１におけるクロックジェネレータから出力されるクロック信号の波形図 本発明の実施の形態２における半導体集積回路装置の構成の一例を示すブロック図 本発明の実施の形態２におけるクロックジェネレータのブロック図 本発明の実施の形態２におけるクロックジェネレータから出力されるクロック信号の波形図 本発明の実施の形態２におけるクロックジェネレータから出力されるクロック信号の波形図 本発明の実施の形態３における半導体集積回路装置の構成の一例を示すブロック図 本発明の実施の形態３における各クロック信号線の波形図 本発明の実施の形態４における半導体集積回路装置の構成の一例を示すブロック図 本発明の実施の形態４におけるクロックジェネレータのブロック図 本発明の実施の形態４におけるフリップフロップ回路の構成の一例を示すブロック図 本発明の実施の形態４におけるクロックジェネレータから出力されるクロック信号の波形図 本発明の実施の形態４におけるクロックジェネレータから出力されるクロック信号の波形図 本発明の実施の形態４におけるクロックジェネレータから出力されるクロック信号の波形図 本発明の実施の形態５における半導体集積回路装置の構成の一例を示すブロック図 本発明の実施の形態５におけるクロックジェネレータのブロック図 本発明の実施の形態５におけるフリップフロップ回路の構成の一例を示すブロック図 本発明の実施の形態５におけるクロックジェネレータから出力されるクロック信号の波形図 本発明の実施の形態５におけるクロックジェネレータから出力されるクロック信号の波形図 本発明の実施の形態５におけるクロックジェネレータから出力されるクロック信号の波形図 本発明の実施の形態５におけるクロックジェネレータから出力されるクロック信号の波形図 本発明の実施の形態６における半導体集積回路装置の構成の一例を示すブロック図 本発明の実施の形態６におけるクロックジェネレータのブロック図 本発明の実施の形態６におけるフリップフロップ回路の構成の一例を示すブロック図 本発明の実施の形態６におけるクロックジェネレータから出力されるクロック信号の波形図 本発明の実施の形態６におけるクロックジェネレータから出力されるクロック信号の波形図 本発明の実施の形態７における半導体集積回路装置の構成の一例を示すブロック図 本発明の実施の形態７におけるクロックジェネレータのブロック図 本発明の実施の形態７におけるフリップフロップ回路の構成の一例を示すブロック図 本発明の実施の形態７におけるクロックジェネレータから出力されるクロック信号の波形図 本発明の実施の形態７におけるクロックジェネレータから出力されるクロック信号の波形図 本発明の実施の形態８における半導体集積回路装置の構成の一例を示すブロック図 本発明の実施の形態８におけるクロックジェネレータのブロック図 本発明の実施の形態８における組み合わせ回路の一例を示すブロック図 本発明の実施の形態８におけるクロックジェネレータから出力されるクロック信号の波形図 本発明の実施の形態８におけるクロックジェネレータから出力されるクロック信号の波形図 本発明の実施の形態９における半導体集積回路装置の構成の一例を示すブロック図 本発明の実施の形態９におけるクロックジェネレータのブロック図 本発明の実施の形態９におけるクロックジェネレータから出力されるクロック信号の波形図 本発明の実施の形態９におけるクロックジェネレータから出力されるクロック信号の波形図 本発明の実施の形態１０における半導体集積回路装置の構成の一例を示すブロック図 本発明の実施の形態１０におけるクロックジェネレータのブロック図 本発明の実施の形態１０におけるフリップフロップ回路の構成の一例を示すブロック図 本発明の実施の形態１０におけるフリップフロップ回路の構成の一例を示すブロック図 本発明の実施の形態１０におけるクロックジェネレータから出力されるクロック信号及びリセット信号の波形図 本発明の実施の形態１０におけるクロックジェネレータから出力されるクロック信号及びリセット信号の波形図
符号の説明
１０１ 実施の形態１における半導体集積回路装置
１０２ 実施の形態１におけるクロックジェネレータ
１０３ 実施の形態１におけるクロック信号線
１０４ フリップフロップ回路を含む機能ブロック(第１機能ブロック)
１０５ フリップフロップ回路を含む機能ブロック(第２機能ブロック)
１０６ 実施の形態１におけるレギュレータ
１１０ 実施の形態１におけるパルス発生器
２０１ 実施の形態２における半導体集積回路装置
２０２ 実施の形態２におけるクロックジェネレータ
２１０ 実施の形態２におけるパルス発生器
３０１ 実施の形態３における半導体集積回路装置
３１３ 電圧変換器（第１電圧フィルタ）
３１５ 電圧変換機（第２電圧フィルタ）
４０１ 実施の形態４における半導体集積回路装置
４０２ 実施の形態４におけるクロックジェネレータ
４０６ 実施の形態４におけるレギュレータ
４１１ 実施の形態４におけるフリップフロップ回路
４１７ 実施の形態４におけるモードコントローラ
５０１ 実施の形態５における半導体集積回路装置
５０２ 実施の形態５におけるクロックジェネレータ
５０６ 実施の形態５におけるレギュレータ
５１１ 実施の形態５におけるフリップフロップ回路
５１７ 実施の形態５におけるモードコントローラ
６０１ 実施の形態６における半導体集積回路装置
６０２ 実施の形態６におけるクロックジェネレータ
６０６ 実施の形態６におけるレギュレータ
６１１ 実施の形態６におけるフリップフロップ回路
７０１ 実施の形態７における半導体集積回路装置
７０２ 実施の形態７におけるクロックジェネレータ
７０６ 実施の形態７におけるレギュレータ
７１１ 実施の形態７におけるフリップフロップ回路
７１７ 実施の形態７におけるモードコントローラ
８０１ 実施の形態８における半導体集積回路装置
８０２ 実施の形態８におけるクロックジェネレータ
８０６ 実施の形態８におけるレギュレータ
８１２ 実施の形態８におけるフリップフロップ回路
８１３ 実施の形態８におけるフリップフロップ回路
８１４ 実施の形態８におけるフリップフロップ回路
８１５ 実施の形態８における組み合わせ回路
９０１ 実施の形態９における半導体集積回路装置
９０２ 実施の形態９におけるクロックジェネレータ
９０６ 実施の形態９におけるレギュレータ
９１１ 実施の形態９におけるフリップフロップ回路
９１２ 実施の形態９におけるフリップフロップ回路
１００１ 実施の形態１０における半導体集積回路装置
１００２ 実施の形態１０におけるクロックジェネレータ
１００６ 実施の形態１０におけるレギュレータ
１０１１ 実施の形態１０におけるフリップフロップ回路
１０１２ 実施の形態１０におけるフリップフロップ回路
１０１０ 実施の形態１０におけるパルス発生器

Claims (33)

  1. 少なくとも２つ以上の高電位値と電位値０とを繰り返すクロックパルスを生成することを特徴とする半導体集積回路装置。
  2. 特定の電位値を閾値とし閾値未満の電位から閾値以上の電位へクロック信号が変化するとデータを取り込む少なくとも１つ以上の保持手段を含む第１の機能実行手段と、
    前記第１の機能実行手段の閾値より小さい特定の電位値を閾値とし、閾値未満の電位から閾値以上の電位へクロック信号が変化するとデータを取り込む少なくとも１つ以上の保持手段を含む第２の機能実行手段と、
    少なくとも２つ以上の高電位値と電位値０とを繰り返すクロックパルスを生成し、前記第１の機能実行手段と前記第２の機能実行手段とにクロックを供給するクロック供給手段と、
    前記第１の機能実行手段と前記第２の機能実行手段と前記クロック供給手段とに少なくとも２つ以上の高電位値と電位値０とを供給する電圧供給手段と、
    を備えることを特徴とする半導体集積回路装置。
  3. 請求項２記載の半導体集積回路装置において、
    前記クロック供給手段は電位値０から前記第１の機能実行手段の閾値未満の電位に変化するクロックパルスを生成し、前記第１の機能実行手段と前記第２の機能実行手段とにクロックを供給し、
    前記第１の機能実行手段はクロック信号が電位値０から前記第１の機能実行手段の閾値以上の電位に変化することにより保持手段がデータを取り込み、
    前記第２の機能実行手段は電位値０から前記第２の機能実行手段の閾値以上の電位に変化することにより保持手段がデータを取り込む、
    ことを特徴とする半導体集積回路装置。
  4. 請求項２記載の半導体集積回路装置において、
    前記クロック供給手段は電位値０から前記第２の機能実行手段の閾値以上前記第１の機能実行手段の閾値未満の電位に変化するクロックパルスを生成し、前記第１の機能実行手段と前記第２の機能実行手段とにクロックを供給し、
    前記第１の機能実行手段はクロック信号が電位値０から前記第１の機能実行手段の閾値以上の電位に変化しないため保持手段がデータを取り込まず、
    前記第２の機能実行手段は電位値０から前記第２の機能実行手段の閾値以上の電位に変化することにより保持手段がデータを取り込む、
    ことを特徴とする半導体集積回路装置。
  5. 特定の電位値を閾値とし閾値未満の電位から閾値以上の電位へクロック信号が変化するとデータを取り込む少なくとも１つ以上の保持手段を含む第１の機能実行手段と、
    前記第１の機能実行手段の閾値より小さい特定の電位値を閾値とし、閾値未満の電位から閾値以上の電位へクロック信号が変化するとデータを取り込む少なくとも１つ以上の保持手段を含む第２の機能実行手段と、
    少なくとも２つ以上の高電位値と低電位値とを繰り返すクロックパルスを生成し、前記第１の機能実行手段と前記第２の機能実行手段とにクロックを供給するクロック供給手段と、
    前記第１の機能実行手段と前記第２の機能実行手段と前記クロック供給手段とに少なくとも２つ以上の高電位値と低電位値とを供給する電圧供給手段と、
    を備えることを特徴とする半導体集積回路装置。
  6. 請求項５記載の半導体集積回路装置において、
    前記クロック供給手段は前記第２の機能実行手段の閾値未満の電位から前記第２の機能実行手段の閾値以上の電位に変化するクロックパルスを生成し、前記第２の機能実行手段と前記第１の機能実行手段とにクロックを供給し、
    前記第２の機能実行手段はクロック信号が前記第２の機能実行手段の閾値未満の電位から前記第２の機能実行手段の閾値以上の電位に変化することにより保持手段がデータを取り込み、
    前記第１の機能実行手段は前記第２の機能実行手段の閾値未満の電位から前記第２の機能実行手段の閾値以上の電位に変化することにより保持手段がデータを取り込まない、
    ことを特徴とする半導体集積回路装置。
  7. 請求項５記載の半導体集積回路装置において、
    前記クロック供給手段は前記第１の機能実行手段の閾値未満前記第２の機能実行手段の閾値以上の電位から前記第１の機能実行手段の閾値以上の電位に変化するクロックパルスを生成し、前記第１の機能実行手段と前記第２の機能実行手段とにクロックを供給し、
    前記第１の機能実行手段はクロック信号が前記第１の機能実行手段の閾値未満前記第２の機能実行手段の閾値以上の電位から前記第１の機能実行手段の閾値以上の電位に変化することにより保持手段がデータを取り込み、
    前記第２の機能実行手段は前記第２の機能実行手段の閾値以上の電位から前記第２の機能実行手段の閾値以上の電位に変化することにより保持手段がデータを取り込まない、
    ことを特徴とする半導体集積回路装置。
  8. 特定の電位値を閾値とし閾値未満の電位から閾値以上の電位へクロック信号が変化するとデータを取り込む少なくとも１つ以上の保持手段を含む第１の機能実行手段と、
    前記第１の機能実行手段の閾値より小さい特定の電位値を閾値とし、閾値未満の電位から閾値以上の電位へクロック信号が変化するとデータを取り込む少なくとも１つ以上の保持手段を含む第２の機能実行手段と、
    入力したクロックを前記第１の機能実行手段の閾値以上の電位を入力すると入力電位値を変換し、前記第１の機能実行手段の閾値値以下の電位を入力すると電位値０を変換し、変換した値を前記第１の機能実行手段にクロック信号を出力する第１の電圧値変換手段と、
    入力したクロックを前記第２の機能実行手段の閾値以上の電位を入力すると前記第２の機能実行手段の閾値を変換し、前記第２の機能実行手段の閾値以下の電位を入力すると入力電位値を変換し、変換した値を前記第２の機能実行手段にクロック信号を出力する第２の電圧値変換手段と、
    少なくとも２つ以上の高電位値と電位値０とを繰り返すクロックパルスを生成し、第１の電圧値変換手段と前記第２の電圧値変換手段とにクロックを供給するクロック供給手段と、
    前記第１の機能実行手段と前記第２の機能実行手段と前記クロック供給手段とに少なくとも２つ以上の高電位値と電位値０とを供給する電圧供給手段と、
    を備えることを特徴とする半導体集積回路装置。
  9. 請求項８記載の半導体集積回路装置において、
    前記クロック供給手段は電位値０から前記第１の機能実行手段の閾値以上の電位に変化するクロックパルスを生成し、前記第１の電圧値変換手段と前記第２の電圧値変換手段とにクロックを供給し、
    前記第１の電圧値変換手段は入力したクロックが電位値０から前記第１の機能実行手段の閾値以上の電位に変化することにより入力したクロック値を出力し、
    前記第２の電圧値変換手段は入力したクロックが電位値０から前記第１の機能実行手段の閾値以上の電位に変化することにより電位値０から前記第２の機能実行手段の閾値に変化するクロック値に変換して出力し、
    前記第１の機能実行手段はクロック信号が電位値０から前記第１の機能実行手段の閾値以上の電位に変化することにより保持手段がデータを取り込み、
    前記第２の機能実行手段は電位値０から前記第２の機能実行手段の閾値以上の電位に変化することにより保持手段がデータを取り込む、
    ことを特徴とする半導体集積回路装置。
  10. 請求項８記載の半導体集積回路装置において、
    前記クロック供給手段は電位値０から前記第２の機能実行手段の閾値以上前記第１の機能実行手段の閾値未満の電位に変化するクロックパルスを生成し、前記第１の電圧値変換手段と前記第２の電圧値変換手段とにクロックを供給し、
    前記第１の電圧値変換手段は入力したクロックが電位値０から前記第２の機能実行手段の閾値以上前記第１の機能実行手段の閾値未満の電位に変化することにより電位値０に変換して出力し、
    前記第２の電圧値変換手段は入力したクロックが電位値０から前記第２の機能実行手段の閾値以上の電位に変化することにより入力したクロック値を出力し、
    前記第１の機能実行手段はクロック信号が電位値０から電位に変化しないことにより保持手段がデータを取り込まず、
    前記第２の機能実行手段は電位値０から前記第２の機能実行手段の閾値以上の電位に変化することにより保持手段がデータを取り込む、
    ことを特徴とする半導体集積回路装置。
  11. 選択信号により第１の入力と第２の入力とを選択する第１の選択手段と、
    クロック信号に対して特定の電位値を第１の閾値電位とし、第１の閾値電位より低い特定の電位値を第２の閾値電位とし、選択信号により第１の閾値と第２の閾値とを選択する第２の選択手段と、
    前記第１の選択手段により選択された入力からデータを入力し、前記第２の選択手段により選択されたクロックが閾値電位未満の電位から閾値電位以上の電位に変化するとデータを取り込む第１の保持手段と、
    少なくとも１つ以上の前記第１の選択手段と少なくとも１つ以上の前記第２の選択手段と少なくとも１つ以上の前記第１の保持手段とを含む第１の機能実行手段と、
    少なくとも２つ以上の高電位値と電位値０とを繰り返すクロックパルスを生成し、前記第１の機能実行手段にクロックを供給するクロック供給手段と、
    前記第１の機能実行手段と前記クロック供給手段とに少なくとも２つ以上の高電位値と電位値０とを供給する電圧供給手段と、
    を備えることを特徴とする半導体集積回路装置。
  12. 請求項１１記載の半導体集積回路装置において、
    前記クロック供給手段は電位値０からクロック信号に対する前記第１の閾値電位以上の電位に変化するクロックパルスを生成し、前記第１の機能実行手段にクロックを供給し、
    前記第１の機能実行手段は選択信号として高電位を入力し、前記第１の選択手段が第２の入力を選択し、前記第２の選択手段がクロック信号に対する閾値として前記第１の閾値を選択し、クロックの電位が電位値０からクロック信号に対する前記第１の閾値電位以上の電位に変化することにより前記第１の保持手段が第２の入力よりデータを取り込む、
    ことを特徴とする半導体集積回路装置。
  13. 請求項１１記載の半導体集積回路装置において、
    前記クロック供給手段は電位値０からクロック信号に対する前記第２の閾値電位以上前記第１の閾値未満の電位に変化するクロックパルスを生成し、前記第１の機能実行手段にクロックを供給し、
    前記第１の機能実行手段は選択信号として低電位を入力し、前記第１の選択手段が第１の入力を選択し、前記第２の選択手段がクロック信号に対する閾値として前記第２の閾値を選択し、クロックの電位が電位値０からクロック信号に対する前記第２の閾値電位以上前記第１の閾値未満の電位に変化することにより前記第１の保持手段が第１の入力よりデータを取り込む、
    ことを特徴とする半導体集積回路装置。
  14. 制御信号によりクロック信号の振幅を制御する第１の制御手段と、
    クロック信号に対して特定の電位値を第１の閾値電位とし、クロック信号が第１の閾値電位以上のときに第１の入力を選択し、クロック信号が第１の閾値電位未満のときに第２の入力を選択する第１の選択手段と、
    前記第１の選択手段により選択された入力からデータを入力し、クロック信号に対して前記第１の閾値電位より低い特定の電位値を第２の閾値電位とし、第２の閾値電位未満の電位から第２閾値電位以上の電位にクロック信号が変化するとデータを取り込む第１の保持手段と、
    少なくとも１つ以上の前記第１の保持手段と、少なくとも１つ以上の前記第１の選択手段とを含む第１の機能実行手段と、
    少なくとも２つ以上の高電位値と電位値０とを繰り返すクロックパルスを生成し、前記第１の機能実行手段にクロックを供給するクロック供給手段と、
    前記第１の機能実行手段と前記クロック供給手段とに少なくとも２つ以上の高電位値と電位値０とを供給し、前記第１の制御手段に少なくとも1つ以上の高電位値と電位値０とを供給する電圧供給手段と、
    を備えることを特徴とする半導体集積回路装置。
  15. 請求項１４記載の半導体集積回路装置において、
    前記第１の制御手段は前記クロック供給手段に制御信号に高電位を出力し、
    前記クロック供給手段は電位値０から前記第２の閾値電位以上前記第１の閾値電位未満の電位に変化するクロックパルスを生成し、前記第１の機能実行手段にクロックを供給し、
    前記第１の機能実行手段は前記クロック供給手段からクロックを伝播し、
    前記第１の選択手段は前記第１の機能実行手段から伝播されたクロック信号が前記第１の電位未満であるので第２の入力を選択し、
    前記第１の保持手段は前記第１の機能実行手段から伝播されたクロック信号が電位値０から前記第２の閾値以上第１の閾値未満の電位に変化するので、前記第１の選択手段が選択した第２の入力からデータを取り込む、
    ことを特徴とする半導体集積回路装置。
  16. 請求項１４記載の半導体集積回路装置において、
    前記第１の制御手段は前記クロック供給手段に制御信号に低電位を出力し、
    前記クロック供給手段は電位値０から前記第１の閾値電位以上の電位に変化するクロックパルスを生成し、前記第１の機能実行手段にクロックを供給し、
    前記第１の機能実行手段は前記クロック供給手段からクロックを伝播し、
    前記第１の選択手段は前記第１の機能実行手段から伝播されたクロック信号が前記第１の電位以上であるので第１の入力を選択し、
    前記第１の保持手段は前記第１の機能実行手段から伝播されたクロック信号が電位値０から前記第１の閾値以上の電位に変化するので、前記第１の選択手段が選択した第１の入力からデータを取り込む、
    ことを特徴とする半導体集積回路装置。
  17. 特定の電位値を第１の閾値とし、第１の閾値より高い特定の電位値を第２の閾値とし、クロック信号が第１の閾値未満の電位から第２の閾値以上の電位へ変化するとＨＩＧＨ値としてデータを取り込み、クロック信号が第１の閾値未満の電位から第１の閾値以上第２の閾値未満の電位へ変化するとＬＯＷ値としてデータを取り込む第１の保持手段と、
    少なくとも１つ以上の前記第１の保持手段を含む第１の機能実行手段と、
    外部より入力値を入力し、入力値がＨＩＧＨの場合前記第２の閾値以上の電位と電位値０とを繰り返すクロックパルスを生成し、入力値がＬＯＷの場合前記第１の閾値以上前記第２の閾値未満の電位と電位値０とを繰り返すクロックパルスを生成し、前記第１の機能実行手段にクロックを供給するクロック供給手段と、
    前記第１の機能実行手段と前記クロック供給手段とに少なくとも２つ以上の高電位値と電位値０とを供給する電圧供給手段と、
    を備えることを特徴とする半導体集積回路装置。
  18. 請求項１７記載の半導体集積回路装置において、
    前記クロック供給手段は外部より入力値ＨＩＧＨを入力したことにより電位値０から前記第２の閾値以上の電位に変化するクロックパルスを生成し、前記第１の機能実行手段にクロックを供給し、
    前記第１の機能実行手段は電位値０から前記第２の閾値以上の電位に変化するクロックパルスを入力し、
    前記第１の保持手段はクロック信号が電位値０から前記第２の閾値以上の電位に変化することによりＨＩＧＨ値としてデータを取り込む、
    ことを特徴とする半導体集積回路装置。
  19. 請求項１７記載の半導体集積回路装置において、
    前記クロック供給手段は外部より入力値ＬＯＷを入力したことにより電位値０から前記第１の閾値以上前記第２の閾値未満の電位に変化するクロックパルスを生成し、前記第１の機能実行手段にクロックを供給し、
    前記第１の機能実行手段は電位値０から前記第１の閾値以上前記第２の閾値未満の電位に変化するクロックパルスを入力し、
    前記第１の保持手段はクロック信号が電位値０から前記第１の閾値以上前記第２の閾値未満の電位に変化することによりＬＯＷ値としてデータを取り込む、
    ことを特徴とする半導体集積回路装置。
  20. 制御信号によりクロック信号の振幅を制御する第１の制御手段と、
    クロック信号に対して特定の電位値を第１の閾値電位とし、クロック信号が第１の閾値電位以上のときに低電位を出力する第２の制御手段と、
    クロック信号に対して前記第１の閾値電位より低い特定の電位値を第２の閾値電位とし、クロック信号が第２の閾値電位以上のときに低電位を出力する第３の制御手段と、
    クロック信号に対して前記第２の閾値電位より低い特定の電位値を第３の閾値電位とし、クロック信号が前記第１の閾値電位以上のときに内部状態を低電位にし、クロック信号が前記第２の閾値電位以上前記第１の閾値電位未満のときに内部状態を高電位にし、クロック信号が前記第３の閾値電位未満から前記第３の閾値電位以上前記第２の閾値電位未満のときに入力データを取り込む第１の保持手段と、
    少なくとも１つ以上の前記第２の制御手段と、少なくとも１つ以上の前記第３制御手段と、少なくとも１つ以上の前記第１の保持手段とを含む第１の機能実行手段と、
    前記第１の制御手段より制御信号を入力し少なくとも２つ以上の高電位値と電位値０とを繰り返すクロックパルスを生成し、前記第１の機能実行手段にクロックを供給するクロック供給手段と、
    前記第１の制御手段と前記第１の機能実行手段と前記クロック供給手段とに少なくとも２つ以上の高電位値と電位値０とを供給し、前記第１の制御手段に少なくとも1つ以上の高電位値と電位値０とを供給する電圧供給手段と、
    を備えることを特徴とする半導体集積回路装置。
  21. 請求項２０記載の半導体集積回路装置において、
    前記第１の制御手段は前記クロック供給手段に前記第１の保持手段が有する第３の閾値以上第２の閾値未満のクロックを供給する制御信号を出力し、
    前記クロック供給手段は電位値０から前記第１の保持手段が有する第３の閾値以上第２の閾値未満の電位に変化するクロックパルスを生成し、前記第１の機能実行手段にクロックを供給し、
    前記第１の機能実行手段は前記クロック供給手段からクロックを伝播し、
    前記第１の保持手段は前記第１の機能実行手段から伝播されたクロック信号が電位値０から第３の閾値以上第２の閾値未満の電位に変化することによりデータを取り込む、
    ことを特徴とする半導体集積回路装置。
  22. 請求項２０記載の半導体集積回路装置において、
    前記第１の制御手段は前記クロック供給手段に前記第１の保持手段が有する第１の閾値以上のクロックを供給する制御信号を出力し、
    前記クロック供給手段は電位値０から前記第１の保持手段が有する第１の閾値以上の電位に変化するクロックパルスを生成し、前記第１の機能実行手段にクロックを供給し、
    前記第１の機能実行手段は前記クロック供給手段からクロックを伝播し、
    前記第１の保持手段は前記第１の機能実行手段から伝播されたクロック信号が電位値０から第１の閾値以上の電位に変化することにより内部状態を低電位にする、
    ことを特徴とする半導体集積回路装置。
  23. 請求項２０記載の半導体集積回路装置において、
    前記第１の制御手段は前記クロック供給手段に前記第１の保持手段が有する第２の閾値以上第１の閾値未満のクロックを供給する制御信号を出力し、
    前記クロック供給手段は電位値０から前記第１の保持手段が有する第２の閾値以上第１の閾値未満の電位に変化するクロックパルスを生成し、前記第１の機能実行手段にクロックを供給し、
    前記第１の機能実行手段は前記クロック供給手段からクロックを伝播し、
    前記第１の保持手段は前記第１の機能実行手段から伝播されたクロック信号が電位値０から第２の閾値以上第１の閾値未満の電位に変化することにより内部状態を高電位にする、
    ことを特徴とする半導体集積回路装置。
  24. 特定の電位値を第１の閾値とし、クロック信号が第１の閾値未満から第１の閾値以上に変化するときに高電位を取り込む第１の保持手段と、
    第１の閾値よりも低い特定の電位値を第２の閾値とし、クロック信号が第２の閾値未満から第２の閾値以上に変化するときに高電位を取り込む第２の保持手段と、
    第２の閾値よりも低い特定の電位値を第３の閾値とし、クロック信号が第３の閾値未満から第３の閾値以上に変化するときに高電位を取り込む第３の保持手段と、
    前記第１の保持手段の出力と前記第２の保持手段の出力と前記第３の保持手段の出力を入力信号とし、３つの入力信号が特定の値の場合に特定の電圧値を出力する制御手段と、
    少なくとも１つ以上の前記第１の保持手段と、少なくとも１つ以上の前記第２の保持手段と、少なくとも1つ以上の前記第３の保持手段と、少なくとも１つ以上の前記制御手段を含む第１の機能実行手段と、
    クロック制御信号を入力し少なくとも３つ以上の高電位値と電位値０とを繰り返すクロックパルスを生成し、前記第１の機能実行手段にクロックを供給するクロック供給手段と、
    前記第１の機能実行手段と前記クロック供給手段とに少なくとも２つ以上の高電位値と電位値０とを供給する電圧供給手段と、
    を備えることを特徴とする半導体集積回路装置。
  25. 請求項２４記載の半導体集積回路装置において、
    前記クロック供給手段はクロック制御信号を入力し電位値０から第３の閾値以上第２の閾値未満に変化するクロックパルスを生成し、前記第１の保持手段と前記第２の保持手段と前記第３の保持手段にクロックを供給し、
    前記第１の機能実行手段は前記クロック供給手段からクロックを伝播し、
    前記第１の保持手段は前記第１の機能実行手段から伝播されたクロック信号が電位値０から第３の閾値以上第２の閾値未満の電位に変化することにより内部データを保持し、
    前記第２の保持手段は前記第１の機能実行手段から伝播されたクロック信号が電位値０から第３の閾値以上第２の閾値未満の電位に変化することにより内部データを保持し、
    前記第３の保持手段は前記第１の機能実行手段から伝播されたクロック信号が電位値０から第３の閾値以上第２の閾値未満の電位に変化することによりデータを取り込み、
    前記制御手段は前記第１の保持手段と前記第２の保持手段と前記第３の保持手段の内部状態により特定の電圧値を出力する、
    ことを特徴とする半導体集積回路装置。
  26. 請求項２４記載の半導体集積回路装置において、
    前記クロック供給手段はクロック制御信号を入力し電位値０から第１の閾値以上に変化するクロックパルスを生成し、前記第１の保持手段と前記第２の保持手段と前記第３の保持手段にクロックを供給し、
    前記第１の機能実行手段は前記クロック供給手段からクロックを伝播し、
    前記第１の保持手段は前記第１の機能実行手段から伝播されたクロック信号が電位値０から第１の閾値以上の電位に変化することによりデータを取り込み、
    前記第２の保持手段は前記第１の機能実行手段から伝播されたクロック信号が電位値０から第１の閾値以上の電位に変化することによりデータを取り込み、
    前記第３の保持手段は前記第１の機能実行手段から伝播されたクロック信号が電位値０から第１の閾値以上の電位に変化することによりデータを取り込み、
    前記制御手段は前記第１の保持手段と前記第２の保持手段と前記第３の保持手段の内部状態により特定の電圧値を出力する、
    ことを特徴とする半導体集積回路装置。
  27. 請求項２４記載の半導体集積回路装置において、
    前記クロック供給手段はクロック制御信号を入力し第３の閾値以上第２の閾値未満の電位から第２の閾値以上第１の閾値未満に変化するクロックパルスを生成し、前記第１の保持手段と前記第２の保持手段と前記第３の保持手段にクロックを供給し、
    前記第１の機能実行手段は前記クロック供給手段からクロックを伝播し、
    前記第１の保持手段は前記第１の機能実行手段から伝播されたクロック信号が第３の閾値以上第２の閾値未満の電位から第２の閾値以上第１の閾値未満の電位に変化することにより内部データを保持し、
    前記第２の保持手段は前記第１の機能実行手段から伝播されたクロック信号が第３の閾値以上第２の閾値未満の電位から第２の閾値以上第１の閾値未満の電位に変化することによりデータを取り込み、
    前記第３の保持手段は前記第１の機能実行手段から伝播されたクロック信号が第３の閾値以上第２の閾値未満の電位から第２の閾値以上第１の閾値未満の電位に変化することにより内部データを保持し、
    前記制御手段は前記第１の保持手段と前記第２の保持手段と前記第３の保持手段の内部状態により特定の電圧値を出力する、
    ことを特徴とする半導体集積回路装置。
  28. 特定の電位値を第１の閾値とし、前記第１の閾値未満の電位から前記第１の閾値以上の電位へクロック信号が変化するとデータを取り込む少なくとも１つ以上の保持手段を含む第１の機能実行手段と、
    前記第１の機能実行手段の閾値より小さい特定の電位値を第２の閾値とし、前記第２の閾値未満の電位から前記第２の閾値以上の電位へクロック信号が変化するとデータを取り込む少なくとも１つ以上の保持手段を含む第２の機能実行手段と、
    少なくとも２つ以上の高電位値と電位値０とを繰り返すクロックパルスを生成し、前記第１の機能実行手段と前記第２の機能実行手段とにクロックを供給するクロック供給手段と、
    前記第１の機能実行手段と前記第２の機能実行手段と前記クロック供給手段とに少なくとも２つ以上の高電位値と電位値０とを供給する電圧供給手段と、
    を備えることを特徴とする半導体集積回路装置。
  29. 請求項２８記載の半導体集積回路装置において、
    前記クロック供給手段は電位値０から前記第２の閾値以上前記第１の閾値未満の電位に変化するクロックパルスを生成し、前記第１の機能実行手段と前記第２の機能実行手段とにクロックを供給し、
    前記第１の機能実行手段はクロック信号が電位値０から前記第２の閾値以上前記第１の閾値未満の電位に変化することにより保持手段が内部データを保持し、
    前記第２の機能実行手段はクロック信号が電位値０から前記第２の閾値以上前記第１の閾値未満の電位に変化することにより保持手段がデータを取り込む、
    ことを特徴とする半導体集積回路装置。
  30. 請求項２８記載の半導体集積回路装置において、
    前記クロック供給手段は前記第２の閾値以上前記第１の閾値未満の電位から第１の閾値以上に変化するクロックパルスを生成し、前記第１の機能実行手段と前記第２の機能実行手段とにクロックを供給し、
    前記第１の機能実行手段はクロック信号が前記第２の閾値以上前記第１の閾値未満の電位から第１の閾値以上に変化するため保持手段がデータを取り込み、
    前記第２の機能実行手段はクロック信号が前記第２の閾値以上前記第１の閾値未満の電位から第１の閾値以上に変化することにより保持手段が内部データを保持する、
    ことを特徴とする半導体集積回路装置。
  31. 特定の電位値を第１の閾値とし第１の閾値未満の電位から第１の閾値以上の電位へクロック信号が変化するとデータを取り込み、特定の電位値を第３の閾値とし第３の閾値未満の電位にリセット信号が変化すると内部状態を低電位にする少なくとも１つ以上の保持手段を含む第１の機能実行手段と、
    前記第１の機能実行手段の第１の閾値より小さい特定の電位値を第２の閾値とし第２の閾値未満の電位から第２の閾値以上の電位へクロック信号が変化するとデータを取り込み、前記第１の機能実行手段の第３の閾値より低い特定の電位値を第４の閾値とし第4の閾値未満の電位にリセット信号が変化すると内部状態を低電位にする少なくとも１つ以上の保持手段を含む第２の機能実行手段と、
    少なくとも２つ以上の高電位値と電位値０とを繰り返すクロックパルスを生成し、前記第１の機能実行手段と前記第２の機能実行手段とにクロックを供給し、少なくとも２つ以上の高電位値のリセット信号を前記第１の機能実行手段と前記第２の機能実行手段とに供給するクロック供給手段と、
    前記第１の機能実行手段と前記第２の機能実行手段と前記クロック供給手段とに少なくとも２つ以上の高電位値と電位値０とを供給する電圧供給手段と、
    を備えることを特徴とする半導体集積回路装置。
  32. 請求項３１記載の半導体集積回路装置において、
    前記クロック供給手段は前記第２の機能実行手段の第４の閾値以上第３の閾値未満の電位のリセット信号を前記第１の機能実行手段と前記第２の機能実行手段とに供給し、
    前記第１の機能実行手段はリセット信号が第４の閾値以上第３の閾値未満の電位であることにより保持手段が内部状態を保持し、
    前記第２の機能実行手段はリセット信号が第４の閾値以上第３の閾値未満の電位であることにより保持手段が内部状態を低電位に変化する、
    ことを特徴とする半導体集積回路装置。
  33. 請求項３１記載の半導体集積回路装置において、
    前記クロック供給手段は前記第１の機能実行手段の第３の閾値以上の電位のリセット信号を前記第１の機能実行手段と前記第２の機能実行手段とに供給し、
    前記第１の機能実行手段はリセット信号が第３の閾値以上の電位であることにより保持手段が内部状態を低電位にし、
    前記第２の機能実行手段はリセット信号が第３の閾値以上の電位であることにより保持手段が内部状態を低電位に変化する、
    ことを特徴とする半導体集積回路装置。
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