JP2004056679A - 半導体集積回路 - Google Patents
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Abstract
【課題】より少ない種類の入力信号に基づいて、互いに異なるレベルを有するクロック波形によって構成されるパルス信号を生成する。
【解決手段】半導体集積回路は、第1周期を有するクロック信号と第2周期を有し、第1振幅を有する第1制御信号とに基づいて、第1周期と第1振幅とを有する第1パルス信号を生成する第1パルス信号生成回路と、クロック信号と、第2振幅を有する第2制御信号とに基づいて、第1周期と第2振幅とを有する第2パルス信号を生成する第2パルス信号生成回路と、第1制御信号と第2制御信号と第1パルス信号と第2パルス信号とに基づいて、第1周期と第1振幅とを有する複数の第1パルスを第1期間において含んでおり、第1周期と第2振幅とを有する複数の第2パルスを第2期間において含んでいる第3パルス信号を生成する第3パルス信号生成回路とを具備する。
【選択図】 図1
【解決手段】半導体集積回路は、第1周期を有するクロック信号と第2周期を有し、第1振幅を有する第1制御信号とに基づいて、第1周期と第1振幅とを有する第1パルス信号を生成する第1パルス信号生成回路と、クロック信号と、第2振幅を有する第2制御信号とに基づいて、第1周期と第2振幅とを有する第2パルス信号を生成する第2パルス信号生成回路と、第1制御信号と第2制御信号と第1パルス信号と第2パルス信号とに基づいて、第1周期と第1振幅とを有する複数の第1パルスを第1期間において含んでおり、第1周期と第2振幅とを有する複数の第2パルスを第2期間において含んでいる第3パルス信号を生成する第3パルス信号生成回路とを具備する。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、半導体集積回路に関し、特に、異なるレベルを有するクロック波形を切り替えて生成することができる半導体集積回路に関する。
【0002】
【従来の技術】
図5は、従来の半導体集積回路90のブロック回路図である。ブロック回路図90は、例えば、非接触ICカード用の半導体集積回路に設けられた受信回路部のような、ASK変調波形を処理する回路部を検査するための検査装置に使用することができる。
【0003】
半導体集積回路90は、第1パルス信号生成回路4を備えている。第1パルス信号生成回路4は、CMOSインバータによって構成されている。第1パルス信号生成回路4には、所定の一定電位V1を有する第1制御信号81を受け取るソースとクロック信号12を受け取るゲートとドレインとが設けられたPチャネルトランジスタ6と、グランドに接続されたソースとクロック信号12を受け取るゲートとPチャネルトランジスタ6に設けられたドレインに接続されたドレインとが設けられたNチャネルトランジスタ7とが設けられている。第1パルス信号生成回路4は、第1制御信号81とクロック信号12とに基づいて第1パルス信号93を生成する。
【0004】
半導体集積回路90は、第2パルス信号生成回路5を備えている。第2パルス信号生成回路5は、CMOSインバータによって構成されている。第2パルス信号生成回路5には、所定の一定電位V2を有する第2制御信号83を受け取るソースとクロック信号12を受け取るゲートとドレインとが設けられたPチャネルトランジスタ8と、グランドに接続されたソースとクロック信号12を受け取るゲートとPチャネルトランジスタ8に設けられたドレインに接続されたドレインとが設けられたNチャネルトランジスタ9とが設けられている。第2パルス信号生成回路5は、第2制御信号83とクロック信号12とに基づいて第2パルス信号94を生成する。
【0005】
半導体集積回路90には、第3パルス信号生成回路91が設けられている。第3パルス信号生成回路91は、第1パルス信号生成回路4によって生成された第1パルス信号93を第3制御信号82に応じて出力するように動作する第1スイッチ2と、第2パルス信号生成回路5によって生成された第2パルス信号94を第3制御信号82に応じて出力するように動作する第2スイッチ3とを有している。第1スイッチ2と第2スイッチ3とは、半導体スイッチによってそれぞれ構成されている。第1スイッチ2の出力と第2スイッチ3の出力とは、接続され、出力端子からパルス信号が出力される。
【0006】
このように構成された半導体集積回路90の動作を説明する。図6は、半導体集積回路90の動作を説明するための信号波形図である。第1パルス信号生成回路4のPチャネルトランジスタ6に設けられたソースに一定電位V1を有する第1制御信号81が入力されると、CMOSインバータを構成する第1パルス信号生成回路4のハイ(High)出力電圧の電位はV1となる。Nチャネルトランジスタ7に設けられたソースはグランドに接続されているため、第1パルス信号生成回路4のロー(Low)出力電圧の電位はゼロボルト(V)となる。第1パルス信号生成回路4に設けられたPチャネルトランジスタ6のゲートとNチャネルトランジスタ7のゲートとには、周期15を有するクロック信号12が入力される。従って、第1パルス信号生成回路4は、V1をハイレベルとしゼロボルトをローレベルとする周期15のクロック信号波形によって表される第1パルス信号93を出力する。
【0007】
同様に、第2パルス信号生成回路5のPチャネルトランジスタ8に設けられたソースに一定電位V2を有する第2制御信号83が入力されると、CMOSインバータを構成する第2パルス信号生成回路5のハイ(High)出力電圧の電位はV2となる。Nチャネルトランジスタ9に設けられたソースはグランドに接続されているため、第2パルス信号生成回路5のロー(Low)出力電圧の電位はゼロボルト(V)となる。第2パルス信号生成回路5に設けられたPチャネルトランジスタ8のゲートとNチャネルトランジスタ9のゲートとには、周期15を有するクロック信号12が入力される。従って、第2パルス信号生成回路5は、V2をハイレベルとしゼロボルトをローレベルとする周期15のクロック信号波形によって表される第2パルス信号94を出力する。
【0008】
第3パルス信号生成回路91へ入力される第3制御信号82は、クロック信号12の周期15よりも長い周期16を有しているパルス状の信号である。周期16の前半の期間17においては、第3制御信号82はローレベルになっており、後半の期間18において第3制御信号82はハイレベルになっている。第3制御信号82がローレベルになっている期間17においては、第1スイッチ2はオンになるように動作し、第2スイッチ3はオフになるように動作する。このため、第1パルス信号生成回路4から出力された第1パルス信号93が第3パルス信号生成回路91から出力される。第3制御信号82がハイレベルになっている期間18においては、第1スイッチ2はオフになるように動作し、第2スイッチ3はオンになるように動作する。このため、第2パルス信号生成回路5から出力された第2パルス信号94が第3パルス信号生成回路91から出力される。従って、第3制御信号82のハイレベルとローレベルとを制御することによって、第3パルス信号生成回路91から互いに異なるハイレベルV1およびV2を有するクロック波形によって構成される第3パルス信号19を出力することができる。
【0009】
【発明が解決しようとする課題】
しかしながら、このような従来の半導体集積回路90においては、互いに異なるハイレベルV1およびV2を有する第3パルス信号19を出力するために、一定電圧V1を有する第1制御信号81と一定電圧V2を有する第2制御信号83と周期15を有するクロック信号12と周期16を有する第3制御信号82との4種類の信号を半導体集積回路へ入力する必要がある。これらの信号を入力するためには専用のパッドを半導体集積回路に設けなければならないため、半導体集積回路のチップサイズが大きくなるという問題がある。
【0010】
また、半導体集積回路が設けられた検査装置におけるドライバーのピン数および電源のピン数が不足するおそれがある。
【0011】
本発明は係る問題を解決するためになされたものであり、その目的は、より少ない種類の入力信号に基づいて、互いに異なるレベルを有するクロック波形によって構成されるパルス信号を生成することができる半導体集積回路を提供することにある。
【0012】
【課題を解決するための手段】
係る目的を達成するために本発明に係る半導体集積回路は、第1周期を有するクロック信号と前記第1周期のn倍(nは2以上の整数)の第2周期を有し、前記第2周期の前半の第1期間において第1ハイレベルとなり前記第2周期の後半の第2期間においてローレベルとなる第1振幅を有する第1制御信号とに基づいて、前記第1周期と前記第1振幅とを有する複数の第1パルスを前記第1期間において含んでいる第1パルス信号を生成する第1パルス信号生成回路と、前記クロック信号と、前記第1期間においてローレベルとなり前記第2期間において第2ハイレベルとなる第2振幅を有する第2制御信号とに基づいて、前記第1周期と前記第2振幅とを有する複数の第2パルスを前記第2期間において含んでいる第2パルス信号を生成する第2パルス信号生成回路と、前記第1制御信号と前記第2制御信号と前記第1パルス信号生成回路によって生成された前記第1パルス信号と前記第2パルス信号生成回路によって生成された前記第2パルス信号とに基づいて、前記第1周期と前記第1振幅とを有する前記複数の第1パルスを前記第1期間において含んでおり、前記第1周期と前記第2振幅とを有する前記複数の第2パルスを前記第2期間において含んでいる第3パルス信号を生成する第3パルス信号生成回路とを具備することを特徴とする。
【0013】
本発明に係る他の半導体集積回路は、第1周期を有するクロック信号と前記第1周期のn倍(nは2以上の整数)の第2周期を有し、前記第2周期の前半の第1期間において第1ハイレベルとなり前記第2周期の後半の第2期間においてローレベルとなる第1振幅を有する第1制御信号とに基づいて、前記第1周期と前記第1振幅とを有する複数の第1パルスを前記第1期間において含んでいる第1パルス信号を生成する第1パルス信号生成回路と、前記クロック信号と所定の一定電圧値を有する第2制御信号とに基づいて、前記第1周期と前記所定の一定電圧値に対応する第2振幅とを有する複数の第2パルスを含んでいる第2パルス信号を生成する第2パルス信号生成回路と、前記第1制御信号と前記第1パルス信号生成回路によって生成された前記第1パルス信号と前記第2パルス信号生成回路によって生成された前記第2パルス信号とに基づいて、前記第1周期と前記第1振幅とを有する前記複数の第1パルスを前記第1期間において含んでおり、前記第1周期と前記第2振幅を有する前記複数の第2パルスを前記第2期間において含んでいる第3パルス信号を生成する第3パルス信号生成回路とを具備することを特徴とする。
【0014】
【発明の実施の形態】
本発明に係る半導体集積回路においては、第1周期と第1振幅とを有する複数の第1パルスを第1期間において含んでおり、第1周期と第2振幅とを有する複数の第2パルスを第2期間において含んでいる第3パルス信号が、第1制御信号とクロック信号とに基づいて生成された第1パルス信号と、第2制御信号とクロック信号とに基づいて生成された第2パルス信号と、第1制御信号と、第2制御信号とに基づいて生成される。従って、第3パルス信号は、クロック信号と第1制御信号と第2制御信号との3種類の信号のみによって生成することができる。その結果、より少ない外部入力端子によって異なるレベルを有するクロック波形を生成することができる。
【0015】
前記第3パルス信号生成回路は、前記第1パルス信号生成回路によって生成された前記第1パルス信号を前記第1制御信号に応じて出力するように動作する第1スイッチと、前記第2パルス信号生成回路によって生成された前記第2パルス信号を前記第2制御信号に応じて出力するように動作する第2スイッチとを有していることが好ましい。
【0016】
前記第1スイッチは、前記第1期間においてオンとなり前記第2期間においてオフとなるように動作し、前記第2スイッチは、前記第1期間においてオフとなり前記第2期間においてオンとなるように動作することが好ましい。
【0017】
前記第1スイッチおよび前記第2スイッチは、半導体スイッチであることが好ましい。
【0018】
前記第1パルス信号生成回路は、CMOSインバータであることが好ましい。
【0019】
前記第1パルス信号生成回路は、前記第1制御信号を受け取るソースと前記クロック信号を受け取るゲートとドレインとが設けられたPチャネルトランジスタと、グランドに接続されたソースと前記クロック信号を受け取るゲートと前記Pチャネルトランジスタに設けられた前記ドレインに接続されたドレインとが設けられたNチャネルトランジスタとを有していることが好ましい。
【0020】
前記第2パルス信号生成回路は、CMOSインバータであることが好ましい。
【0021】
前記第2パルス信号生成回路は、前記第2制御信号を受け取るソースと前記クロック信号を受け取るゲートとドレインとが設けられたPチャネルトランジスタと、グランドに接続されたソースと前記クロック信号を受け取るゲートと前記Pチャネルトランジスタに設けられた前記ドレインに接続されたドレインとが設けられたNチャネルトランジスタとを有していることが好ましい。
【0022】
本発明に係る他の半導体集積回路においては、第1周期と第1振幅とを有する複数の第1パルスを第1期間において含んでおり、第1周期と第2振幅とを有する複数の第2パルスを第2期間において含んでいる第3パルス信号が、第1制御信号とクロック信号とに基づいて生成された第1パルス信号と、第2制御信号とクロック信号とに基づいて生成された第2パルス信号と、第1制御信号とに基づいて生成される。従って、第3パルス信号は、クロック信号と第1制御信号と第2制御信号との3種類の信号のみによって生成することができる。その結果、より少ない外部入力端子によって異なるレベルを有するクロック波形を生成することができる。
【0023】
前記第3パルス信号生成回路は、前記第1パルス信号生成回路によって生成された前記第1パルス信号を前記第1制御信号に応じて出力するように動作する第1スイッチと、前記第2パルス信号生成回路によって生成された前記第2パルス信号を前記第1制御信号に応じて出力するように動作する第2スイッチとを有していることが好ましい。
【0024】
前記第1スイッチは、前記第1期間においてオンとなり前記第2期間においてオフとなるように動作し、前記第2スイッチは、前記第1期間においてオフとなり前記第2期間においてオンとなるように動作することが好ましい。
【0025】
前記第1スイッチは、第1半導体スイッチを有しており、前記第2スイッチは、第2半導体スイッチを有していることが好ましい。
【0026】
前記第2スイッチは、前記第1制御信号を反転させた反転信号を出力するインバータをさらに有しており、前記第1半導体スイッチは、前記第1制御信号に応じて動作し、前記第2半導体スイッチは、前記インバータから出力された前記反転信号に応じて動作することが好ましい。
【0027】
以下、図面を参照して本発明の実施の形態を説明する。
【0028】
図1は、実施の形態に係る半導体集積回路100のブロック回路図である。ブロック回路図100は、例えば、非接触ICカード用の半導体集積回路に設けられた受信回路部のような、ASK変調波形を処理する回路部を検査するための検査装置に使用することができる。
【0029】
半導体集積回路100は、第1パルス信号生成回路4を備えている。第1パルス信号生成回路4は、CMOSインバータによって構成されている。第1パルス信号生成回路4には、第1制御信号10を受け取るソースとクロック信号12を受け取るゲートとドレインとが設けられたPチャネルトランジスタ6と、グランドに接続されたソースとクロック信号12を受け取るゲートとPチャネルトランジスタ6に設けられたドレインに接続されたドレインとが設けられたNチャネルトランジスタ7とが設けられている。第1パルス信号生成回路4は、第1制御信号10とクロック信号12とに基づいて第1パルス信号13を生成する。
【0030】
半導体集積回路100は、第2パルス信号生成回路5を備えている。第2パルス信号生成回路5は、CMOSインバータによって構成されている。第2パルス信号生成回路5には、第2制御信号11を受け取るソースとクロック信号12を受け取るゲートとドレインとが設けられたPチャネルトランジスタ8と、グランドに接続されたソースとクロック信号12を受け取るゲートとPチャネルトランジスタ8に設けられたドレインに接続されたドレインとが設けられたNチャネルトランジスタ9とが設けられている。第2パルス信号生成回路5は、第2制御信号11とクロック信号12とに基づいて第2パルス信号14を生成する。
【0031】
半導体集積回路100には、第3パルス信号生成回路1が設けられている。第3パルス信号生成回路1は、第1パルス信号生成回路4によって生成された第1パルス信号13を第1制御信号10に応じて出力するように動作する第1スイッチ2と、第2パルス信号生成回路5によって生成された第2パルス信号14を第2制御信号11に応じて出力するように動作する第2スイッチ3とを有している。第1スイッチ2と第2スイッチ3とは、半導体スイッチによってそれぞれ構成されている。第1スイッチ2の出力と第2スイッチ3の出力とは、接続され、出力端子から第3パルス信号19が出力される。
【0032】
このように構成された半導体集積回路100の動作を説明する。図2は、半導体集積回路100の動作を説明するための信号波形図である。第1パルス信号生成回路4のPチャネルトランジスタ6に設けられたソースには、第1制御信号10が入力される。第1制御信号10は、クロック信号12の周期15のn倍(nは2以上の整数)周期16を有するパルス状の信号であり、周期16における前半の期間17においては電位V1を有するハイレベルとなっており、周期16における後半の期間18においては電位ゼロボルトを有するローレベルとなっている。
【0033】
第1制御信号10が期間17において電位V1を有するハイレベルとなると、CMOSインバータを構成する第1パルス信号生成回路4のハイ(High)出力電圧の電位はV1となる。Nチャネルトランジスタ7に設けられたソースはグランドに接続されているため、第1パルス信号生成回路4のロー(Low)出力電圧の電位はゼロボルト(V)となる。第1パルス信号生成回路4に設けられたPチャネルトランジスタ6のゲートとNチャネルトランジスタ7のゲートとには、周期15を有するクロック信号12が入力される。従って、制御信号10がハイレベルとなる期間17において、第1パルス信号生成回路4は、V1をハイレベルとしゼロボルトをローレベルとする周期15のクロック信号波形によって表されるパルス信号13を出力する。
【0034】
制御信号10がハイレベルとなる期間17の間、第3パルス信号生成回路1に設けられた第1スイッチ2はオンとなる。従って、V1をハイレベルとしゼロボルトをローレベルとする周期15のクロック信号波形によって表されるパルス信号13が、制御信号10がハイレベルとなる期間17の間、第1スイッチを通って第3パルス信号生成回路1から出力される。
【0035】
制御信号10が期間18において電位ゼロボルトを有するローレベルとなると、クロック信号12がハイレベルの間は、Nチャネルトランジスタ7がオンするため、第1パルス信号生成回路4はゼロボルトを出力する。クロック信号12がローレベルの間は、Nチャネルトランジスタ7とPチャネルトランジスタ6との双方がオフになるので、第1パルス信号生成回路4の出力は不定となる。しかし、制御信号10がローレベルとなる期間18の間、第3パルス信号生成回路1に設けられた第1スイッチ2はオフとなるので、第1パルス信号生成回路4の出力は第3パルス信号生成回路1から出力されない。
【0036】
第2パルス信号生成回路5のPチャネルトランジスタ8に設けられたソースには、第2制御信号11が入力される。第2制御信号11は、第1制御信号10と同様に周期16を有するパルス状の信号であり、周期16における前半の期間17においては電位ゼロボルトを有するローレベルとなっており、周期16における後半の期間18においては電位V2を有するハイレベルとなっている。
【0037】
制御信号11が期間18において電位V2を有するハイレベルとなると、CMOSインバータを構成する第2パルス信号生成回路5のハイ(High)出力電圧の電位はV2となる。Nチャネルトランジスタ9に設けられたソースはグランドに接続されているため、第2パルス信号生成回路5のロー(Low)出力電圧の電位はゼロボルト(V)となる。第2パルス信号生成回路5に設けられたPチャネルトランジスタ8のゲートとNチャネルトランジスタ9のゲートとには、周期15を有するクロック信号12が入力される。従って、制御信号11がハイレベルとなる期間18において、第2パルス信号生成回路5は、V2をハイレベルとしゼロボルトをローレベルとする周期15のクロック信号波形によって表されるパルス信号14を出力する。
【0038】
制御信号11がハイレベルとなる期間18の間、第3パルス信号生成回路1に設けられた第2スイッチ3はオンとなる。従って、V2をハイレベルとしゼロボルトをローレベルとする周期15のクロック信号波形によって表されるパルス信号14が、制御信号11がハイレベルとなる期間18の間、第2スイッチ3を通って第3パルス信号生成回路1から出力される。
【0039】
制御信号11が期間17において電位ゼロボルトを有するローレベルとなると、クロック信号12がハイレベルの間は、Nチャネルトランジスタ9がオンするため、第2パルス信号生成回路5はゼロボルトを出力する。クロック信号12がローレベルの間は、Nチャネルトランジスタ9とPチャネルトランジスタ8との双方がオフになるので、第2パルス信号生成回路5の出力は不定となる。しかし、制御信号11がローレベルとなる期間17の間、第3パルス信号生成回路1に設けられた第2スイッチ3はオフとなるので、第2パルス信号生成回路5の出力は第2スイッチ3において遮断され、第3パルス信号生成回路1から出力されない。
【0040】
以上のように本実施の形態によれば、第1周期15を有するクロック信号12と第1周期15のn倍(nは2以上の整数)の第2周期16を有し、第2周期16の前半の第1期間17において第1ハイレベルとなり第2周期16の後半の第2期間18においてローレベルとなる第1振幅V1を有する第1制御信号10とに基づいて、第1周期15と第1振幅V1とを有する複数の第1パルスを前記第1期間17において含んでいる第1パルス信号13を生成する第1パルス信号生成回路4と、クロック信号12と、第1期間17においてローレベルとなり第2期間18において第2ハイレベルとなる第2振幅V2を有する第2制御信号11とに基づいて、第1周期15と第2振幅V2とを有する複数の第2パルスを第2期間18において含んでいる第2パルス信号14を生成する第2パルス信号生成回路5と、第1制御信号10と第2制御信号11と第1パルス信号生成回路4によって生成された第1パルス信号13と第2パルス信号生成回路5によって生成された第2パルス信号14とに基づいて、第1周期15と第1振幅V1とを有する複数の第1パルスを第1期間17において含んでおり、第1周期15と第2振幅V2とを有する複数の第2パルスを第2期間18において含んでいる第3パルス信号19を生成する第3パルス信号生成回路1とを具備している。
【0041】
このため、第1周期15と第1振幅V1とを有する複数の第1パルスを第1期間17において含んでおり、第1周期15と第2振幅V2とを有する複数の第2パルスを第2期間18において含んでいる第3パルス信号19が、第1制御信号10とクロック信号12とに基づいて生成された第1パルス信号13と、第2制御信号11とクロック信号12とに基づいて生成された第2パルス信号14と、第1制御信号10と、第2制御信号11とに基づいて生成される。従って、第3パルス信号19は、クロック信号12と第1制御信号10と第2制御信号11との3種類の信号のみによって生成することができる。その結果、4種類の信号を必要とする前述した従来技術よりも少ない外部入力信号によって異なるレベルを有するクロック波形を生成することができる。従って、半導体集積回路の入力端子を1個削減することができる。
【0042】
図3は、実施の形態に係る他の半導体集積回路100Aのブロック回路図である。図1を参照して前述した半導体集積回路100の構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。前述した半導体集積回路100と異なる点は、第3パルス信号生成回路1に設けられた第2スイッチ3が、第1制御信号10に基づいて動作する点である。
【0043】
半導体集積回路100Aは、第1パルス信号生成回路4を備えている。第1パルス信号生成回路4は、CMOSインバータによって構成されている。第1パルス信号生成回路4には、第1制御信号10を受け取るソースとクロック信号12を受け取るゲートとドレインとが設けられたPチャネルトランジスタ6と、グランドに接続されたソースとクロック信号12を受け取るゲートとPチャネルトランジスタ6に設けられたドレインに接続されたドレインとが設けられたNチャネルトランジスタ7とが設けられている。第1パルス信号生成回路4は、第1制御信号10とクロック信号12とに基づいて第1パルス信号13を生成する。
【0044】
半導体集積回路100Aは、第2パルス信号生成回路5を備えている。第2パルス信号生成回路5は、CMOSインバータによって構成されている。第2パルス信号生成回路5には、一定電圧V2を有する第2制御信号11Aを受け取るソースとクロック信号12を受け取るゲートとドレインとが設けられたPチャネルトランジスタ8と、グランドに接続されたソースとクロック信号12を受け取るゲートとPチャネルトランジスタ8に設けられたドレインに接続されたドレインとが設けられたNチャネルトランジスタ9とが設けられている。第2パルス信号生成回路5は、第2制御信号11Aとクロック信号12とに基づいて第2パルス信号14Aを生成する。
【0045】
半導体集積回路100Aには、第3パルス信号生成回路1Aが設けられている。第3パルス信号生成回路1Aは、第1パルス信号生成回路4によって生成された第1パルス信号13を第1制御信号10に応じて出力するように動作する第1スイッチ2を有している。
【0046】
第3パルス信号生成回路1Aには、インバータ20が設けられている。インバータ20は、第1制御信号10を反転した反転信号を出力する。第3パルス信号生成回路1Aは、第2スイッチ3を有している。第2スイッチ3は、インバータ20から出力された反転信号に応じて、第2パルス信号生成回路5によって生成された第2パルス信号14を出力するように動作する。第1スイッチ2と第2スイッチ3とは、半導体スイッチによってそれぞれ構成されている。第1スイッチ2の出力と第2スイッチ3の出力とは、接続され、出力端子から第3パルス信号19が出力される。
【0047】
このように構成された半導体集積回路100Aの動作を説明する。図4は、半導体集積回路100Aの動作を説明するための信号波形図である。図2を参照して前述した構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。
【0048】
第1パルス信号生成回路4のPチャネルトランジスタ6に設けられたソースに第1制御信号10が入力されると、第1制御信号10が期間17において電位V1を有するハイレベルとなる。第1パルス信号生成回路4は、V1をハイレベルとしゼロボルトをローレベルとする周期15のクロック信号波形によって表されるパルス信号13を出力する。
【0049】
制御信号10がハイレベルとなる期間17の間、第3パルス信号生成回路1に設けられた第1スイッチ2はオンとなる。従って、V1をハイレベルとしゼロボルトをローレベルとする周期15のクロック信号波形によって表されるパルス信号13が、第1制御信号10がハイレベルとなる期間17の間、第1スイッチ2を通って第3パルス信号生成回路1から出力される。
【0050】
制御信号10が期間18において電位ゼロボルトを有するローレベルとなると、第3パルス信号生成回路1Aに設けられた第1スイッチ2はオフとなる。このため、第1パルス信号生成回路4の出力は期間18の間第3パルス信号生成回路1から出力されない。
【0051】
第2パルス信号生成回路5のPチャネルトランジスタ8に設けられたソースには、一定電位V2を有する第2制御信号11Aが入力される。このため、CMOSインバータを構成する第2パルス信号生成回路5のハイ(High)出力電圧の電位はV2となる。Nチャネルトランジスタ9に設けられたソースはグランドに接続されているため、第2パルス信号生成回路5のロー(Low)出力電圧の電位はゼロボルト(V)となる。第2パルス信号生成回路5に設けられたPチャネルトランジスタ8のゲートとNチャネルトランジスタ9のゲートとには、周期15を有するクロック信号12が入力される。従って、第2パルス信号生成回路5は、V2をハイレベルとしゼロボルトをローレベルとする周期15のクロック信号波形によって表されるパルス信号14Aを出力する。
【0052】
第3パルス信号生成回路1Aに設けられた第2スイッチ3には、インバータ20によって第1制御信号10を反転した反転信号が入力される。従って、期間18の間、第2スイッチ3はオンになり、第2パルス信号生成回路5によって生成されたパルス信号14Aが第2スイッチ3を通って第3パルス信号生成回路1Aから出力される。期間17の間、第2スイッチ3はオフになり、パルス信号14Aは第2スイッチによって遮断される。
【0053】
以上のように本実施の形態によれば、第1周期15を有するクロック信号12と第1周期15のn倍(nは2以上の整数)の第2周期16を有し、第2周期16の前半の第1期間17において第1ハイレベルとなり第2周期16の後半の第2期間18においてローレベルとなる第1振幅V1を有する第1制御信号10とに基づいて、第1周期15と第1振幅V1とを有する複数の第1パルスを第1期間17において含んでいる第1パルス信号13を生成する第1パルス信号生成回路4と、クロック信号12と所定の一定電圧値を有する第2制御信号11Aとに基づいて、第1周期15と所定の一定電圧値に対応する第2振幅V2とを有する複数の第2パルスを含んでいる第2パルス信号14Aを生成する第2パルス信号生成回路5と、第1制御信号10と第1パルス信号生成回路4によって生成された第1パルス信号13と第2パルス信号生成回路5によって生成された第2パルス信号14Aとに基づいて、第1周期15と第1振幅V1とを有する複数の第1パルスを第1期間17において含んでおり、第1周期15と第2振幅V2を有する複数の第2パルスを第2期間18において含んでいる第3パルス信号19を生成する第3パルス信号生成回路1Aとを具備している。
【0054】
このため、第1周期15と第1振幅V1とを有する複数の第1パルスを第1期間17において含んでおり、第1周期15と第2振幅V2とを有する複数の第2パルスを第2期間18において含んでいる第3パルス信号19が、第1制御信号10とクロック信号12とに基づいて生成された第1パルス信号13と、第2制御信号11Aとクロック信号12とに基づいて生成された第2パルス信号14Aと、第1制御信号10とに基づいて生成される。従って、第3パルス信号19は、クロック信号12と第1制御信号10と第2制御信号11Aとの3種類の信号のみによって生成することができる。その結果、4種類の信号を必要とする前述した従来技術よりも少ない外部入力端子によって異なるレベルを有するクロック波形を生成することができる。従って、半導体集積回路の入力端子を1個削減することができる。
【0055】
さらに、第2制御信号11Aは、一定電圧の信号であるため、パルス状の信号は、クロック信号12と第1制御信号10との2種類の信号のみを供給すればよい。従って、クロック信号12と第1制御信号10と第2制御信号との3種類のパルス状の信号を供給する必要がある前述した図1および図2に示す実施の形態よりも検査装置におけるドライバーを削減することができる。
【0056】
【発明の効果】
以上のように本発明によれば、より少ない種類の入力信号に基づいて、互いに異なるレベルを有するクロック波形によって構成されるパルス信号を生成することができる半導体集積回路を提供することができる。
【図面の簡単な説明】
【図1】実施の形態に係る半導体集積回路のブロック回路図
【図2】実施の形態に係る半導体集積回路の動作を説明するための信号波形図
【図3】実施の形態に係る他の半導体集積回路のブロック回路図
【図4】実施の形態に係る他の半導体集積回路の動作を説明するための信号波形図
【図5】従来の半導体集積回路のブロック回路図
【図6】従来の半導体集積回路の動作を説明するための信号波形図
【符号の説明】
1 第3パルス信号生成回路
2 第1スイッチ
3 第2スイッチ
4 第1パルス信号生成回路
5 第2パルス信号生成回路
6 Pチャネルトランジスタ
7 Nチャネルトランジスタ
8 Pチャネルトランジスタ
9 Nチャネルトランジスタ
10 第1制御信号
11 第2制御信号
12 クロック信号
13 第1パルス信号
14 第2パルス信号
15、16 周期
17、18 期間
19 パルス信号
100 半導体集積回路
【発明の属する技術分野】
本発明は、半導体集積回路に関し、特に、異なるレベルを有するクロック波形を切り替えて生成することができる半導体集積回路に関する。
【0002】
【従来の技術】
図5は、従来の半導体集積回路90のブロック回路図である。ブロック回路図90は、例えば、非接触ICカード用の半導体集積回路に設けられた受信回路部のような、ASK変調波形を処理する回路部を検査するための検査装置に使用することができる。
【0003】
半導体集積回路90は、第1パルス信号生成回路4を備えている。第1パルス信号生成回路4は、CMOSインバータによって構成されている。第1パルス信号生成回路4には、所定の一定電位V1を有する第1制御信号81を受け取るソースとクロック信号12を受け取るゲートとドレインとが設けられたPチャネルトランジスタ6と、グランドに接続されたソースとクロック信号12を受け取るゲートとPチャネルトランジスタ6に設けられたドレインに接続されたドレインとが設けられたNチャネルトランジスタ7とが設けられている。第1パルス信号生成回路4は、第1制御信号81とクロック信号12とに基づいて第1パルス信号93を生成する。
【0004】
半導体集積回路90は、第2パルス信号生成回路5を備えている。第2パルス信号生成回路5は、CMOSインバータによって構成されている。第2パルス信号生成回路5には、所定の一定電位V2を有する第2制御信号83を受け取るソースとクロック信号12を受け取るゲートとドレインとが設けられたPチャネルトランジスタ8と、グランドに接続されたソースとクロック信号12を受け取るゲートとPチャネルトランジスタ8に設けられたドレインに接続されたドレインとが設けられたNチャネルトランジスタ9とが設けられている。第2パルス信号生成回路5は、第2制御信号83とクロック信号12とに基づいて第2パルス信号94を生成する。
【0005】
半導体集積回路90には、第3パルス信号生成回路91が設けられている。第3パルス信号生成回路91は、第1パルス信号生成回路4によって生成された第1パルス信号93を第3制御信号82に応じて出力するように動作する第1スイッチ2と、第2パルス信号生成回路5によって生成された第2パルス信号94を第3制御信号82に応じて出力するように動作する第2スイッチ3とを有している。第1スイッチ2と第2スイッチ3とは、半導体スイッチによってそれぞれ構成されている。第1スイッチ2の出力と第2スイッチ3の出力とは、接続され、出力端子からパルス信号が出力される。
【0006】
このように構成された半導体集積回路90の動作を説明する。図6は、半導体集積回路90の動作を説明するための信号波形図である。第1パルス信号生成回路4のPチャネルトランジスタ6に設けられたソースに一定電位V1を有する第1制御信号81が入力されると、CMOSインバータを構成する第1パルス信号生成回路4のハイ(High)出力電圧の電位はV1となる。Nチャネルトランジスタ7に設けられたソースはグランドに接続されているため、第1パルス信号生成回路4のロー(Low)出力電圧の電位はゼロボルト(V)となる。第1パルス信号生成回路4に設けられたPチャネルトランジスタ6のゲートとNチャネルトランジスタ7のゲートとには、周期15を有するクロック信号12が入力される。従って、第1パルス信号生成回路4は、V1をハイレベルとしゼロボルトをローレベルとする周期15のクロック信号波形によって表される第1パルス信号93を出力する。
【0007】
同様に、第2パルス信号生成回路5のPチャネルトランジスタ8に設けられたソースに一定電位V2を有する第2制御信号83が入力されると、CMOSインバータを構成する第2パルス信号生成回路5のハイ(High)出力電圧の電位はV2となる。Nチャネルトランジスタ9に設けられたソースはグランドに接続されているため、第2パルス信号生成回路5のロー(Low)出力電圧の電位はゼロボルト(V)となる。第2パルス信号生成回路5に設けられたPチャネルトランジスタ8のゲートとNチャネルトランジスタ9のゲートとには、周期15を有するクロック信号12が入力される。従って、第2パルス信号生成回路5は、V2をハイレベルとしゼロボルトをローレベルとする周期15のクロック信号波形によって表される第2パルス信号94を出力する。
【0008】
第3パルス信号生成回路91へ入力される第3制御信号82は、クロック信号12の周期15よりも長い周期16を有しているパルス状の信号である。周期16の前半の期間17においては、第3制御信号82はローレベルになっており、後半の期間18において第3制御信号82はハイレベルになっている。第3制御信号82がローレベルになっている期間17においては、第1スイッチ2はオンになるように動作し、第2スイッチ3はオフになるように動作する。このため、第1パルス信号生成回路4から出力された第1パルス信号93が第3パルス信号生成回路91から出力される。第3制御信号82がハイレベルになっている期間18においては、第1スイッチ2はオフになるように動作し、第2スイッチ3はオンになるように動作する。このため、第2パルス信号生成回路5から出力された第2パルス信号94が第3パルス信号生成回路91から出力される。従って、第3制御信号82のハイレベルとローレベルとを制御することによって、第3パルス信号生成回路91から互いに異なるハイレベルV1およびV2を有するクロック波形によって構成される第3パルス信号19を出力することができる。
【0009】
【発明が解決しようとする課題】
しかしながら、このような従来の半導体集積回路90においては、互いに異なるハイレベルV1およびV2を有する第3パルス信号19を出力するために、一定電圧V1を有する第1制御信号81と一定電圧V2を有する第2制御信号83と周期15を有するクロック信号12と周期16を有する第3制御信号82との4種類の信号を半導体集積回路へ入力する必要がある。これらの信号を入力するためには専用のパッドを半導体集積回路に設けなければならないため、半導体集積回路のチップサイズが大きくなるという問題がある。
【0010】
また、半導体集積回路が設けられた検査装置におけるドライバーのピン数および電源のピン数が不足するおそれがある。
【0011】
本発明は係る問題を解決するためになされたものであり、その目的は、より少ない種類の入力信号に基づいて、互いに異なるレベルを有するクロック波形によって構成されるパルス信号を生成することができる半導体集積回路を提供することにある。
【0012】
【課題を解決するための手段】
係る目的を達成するために本発明に係る半導体集積回路は、第1周期を有するクロック信号と前記第1周期のn倍(nは2以上の整数)の第2周期を有し、前記第2周期の前半の第1期間において第1ハイレベルとなり前記第2周期の後半の第2期間においてローレベルとなる第1振幅を有する第1制御信号とに基づいて、前記第1周期と前記第1振幅とを有する複数の第1パルスを前記第1期間において含んでいる第1パルス信号を生成する第1パルス信号生成回路と、前記クロック信号と、前記第1期間においてローレベルとなり前記第2期間において第2ハイレベルとなる第2振幅を有する第2制御信号とに基づいて、前記第1周期と前記第2振幅とを有する複数の第2パルスを前記第2期間において含んでいる第2パルス信号を生成する第2パルス信号生成回路と、前記第1制御信号と前記第2制御信号と前記第1パルス信号生成回路によって生成された前記第1パルス信号と前記第2パルス信号生成回路によって生成された前記第2パルス信号とに基づいて、前記第1周期と前記第1振幅とを有する前記複数の第1パルスを前記第1期間において含んでおり、前記第1周期と前記第2振幅とを有する前記複数の第2パルスを前記第2期間において含んでいる第3パルス信号を生成する第3パルス信号生成回路とを具備することを特徴とする。
【0013】
本発明に係る他の半導体集積回路は、第1周期を有するクロック信号と前記第1周期のn倍(nは2以上の整数)の第2周期を有し、前記第2周期の前半の第1期間において第1ハイレベルとなり前記第2周期の後半の第2期間においてローレベルとなる第1振幅を有する第1制御信号とに基づいて、前記第1周期と前記第1振幅とを有する複数の第1パルスを前記第1期間において含んでいる第1パルス信号を生成する第1パルス信号生成回路と、前記クロック信号と所定の一定電圧値を有する第2制御信号とに基づいて、前記第1周期と前記所定の一定電圧値に対応する第2振幅とを有する複数の第2パルスを含んでいる第2パルス信号を生成する第2パルス信号生成回路と、前記第1制御信号と前記第1パルス信号生成回路によって生成された前記第1パルス信号と前記第2パルス信号生成回路によって生成された前記第2パルス信号とに基づいて、前記第1周期と前記第1振幅とを有する前記複数の第1パルスを前記第1期間において含んでおり、前記第1周期と前記第2振幅を有する前記複数の第2パルスを前記第2期間において含んでいる第3パルス信号を生成する第3パルス信号生成回路とを具備することを特徴とする。
【0014】
【発明の実施の形態】
本発明に係る半導体集積回路においては、第1周期と第1振幅とを有する複数の第1パルスを第1期間において含んでおり、第1周期と第2振幅とを有する複数の第2パルスを第2期間において含んでいる第3パルス信号が、第1制御信号とクロック信号とに基づいて生成された第1パルス信号と、第2制御信号とクロック信号とに基づいて生成された第2パルス信号と、第1制御信号と、第2制御信号とに基づいて生成される。従って、第3パルス信号は、クロック信号と第1制御信号と第2制御信号との3種類の信号のみによって生成することができる。その結果、より少ない外部入力端子によって異なるレベルを有するクロック波形を生成することができる。
【0015】
前記第3パルス信号生成回路は、前記第1パルス信号生成回路によって生成された前記第1パルス信号を前記第1制御信号に応じて出力するように動作する第1スイッチと、前記第2パルス信号生成回路によって生成された前記第2パルス信号を前記第2制御信号に応じて出力するように動作する第2スイッチとを有していることが好ましい。
【0016】
前記第1スイッチは、前記第1期間においてオンとなり前記第2期間においてオフとなるように動作し、前記第2スイッチは、前記第1期間においてオフとなり前記第2期間においてオンとなるように動作することが好ましい。
【0017】
前記第1スイッチおよび前記第2スイッチは、半導体スイッチであることが好ましい。
【0018】
前記第1パルス信号生成回路は、CMOSインバータであることが好ましい。
【0019】
前記第1パルス信号生成回路は、前記第1制御信号を受け取るソースと前記クロック信号を受け取るゲートとドレインとが設けられたPチャネルトランジスタと、グランドに接続されたソースと前記クロック信号を受け取るゲートと前記Pチャネルトランジスタに設けられた前記ドレインに接続されたドレインとが設けられたNチャネルトランジスタとを有していることが好ましい。
【0020】
前記第2パルス信号生成回路は、CMOSインバータであることが好ましい。
【0021】
前記第2パルス信号生成回路は、前記第2制御信号を受け取るソースと前記クロック信号を受け取るゲートとドレインとが設けられたPチャネルトランジスタと、グランドに接続されたソースと前記クロック信号を受け取るゲートと前記Pチャネルトランジスタに設けられた前記ドレインに接続されたドレインとが設けられたNチャネルトランジスタとを有していることが好ましい。
【0022】
本発明に係る他の半導体集積回路においては、第1周期と第1振幅とを有する複数の第1パルスを第1期間において含んでおり、第1周期と第2振幅とを有する複数の第2パルスを第2期間において含んでいる第3パルス信号が、第1制御信号とクロック信号とに基づいて生成された第1パルス信号と、第2制御信号とクロック信号とに基づいて生成された第2パルス信号と、第1制御信号とに基づいて生成される。従って、第3パルス信号は、クロック信号と第1制御信号と第2制御信号との3種類の信号のみによって生成することができる。その結果、より少ない外部入力端子によって異なるレベルを有するクロック波形を生成することができる。
【0023】
前記第3パルス信号生成回路は、前記第1パルス信号生成回路によって生成された前記第1パルス信号を前記第1制御信号に応じて出力するように動作する第1スイッチと、前記第2パルス信号生成回路によって生成された前記第2パルス信号を前記第1制御信号に応じて出力するように動作する第2スイッチとを有していることが好ましい。
【0024】
前記第1スイッチは、前記第1期間においてオンとなり前記第2期間においてオフとなるように動作し、前記第2スイッチは、前記第1期間においてオフとなり前記第2期間においてオンとなるように動作することが好ましい。
【0025】
前記第1スイッチは、第1半導体スイッチを有しており、前記第2スイッチは、第2半導体スイッチを有していることが好ましい。
【0026】
前記第2スイッチは、前記第1制御信号を反転させた反転信号を出力するインバータをさらに有しており、前記第1半導体スイッチは、前記第1制御信号に応じて動作し、前記第2半導体スイッチは、前記インバータから出力された前記反転信号に応じて動作することが好ましい。
【0027】
以下、図面を参照して本発明の実施の形態を説明する。
【0028】
図1は、実施の形態に係る半導体集積回路100のブロック回路図である。ブロック回路図100は、例えば、非接触ICカード用の半導体集積回路に設けられた受信回路部のような、ASK変調波形を処理する回路部を検査するための検査装置に使用することができる。
【0029】
半導体集積回路100は、第1パルス信号生成回路4を備えている。第1パルス信号生成回路4は、CMOSインバータによって構成されている。第1パルス信号生成回路4には、第1制御信号10を受け取るソースとクロック信号12を受け取るゲートとドレインとが設けられたPチャネルトランジスタ6と、グランドに接続されたソースとクロック信号12を受け取るゲートとPチャネルトランジスタ6に設けられたドレインに接続されたドレインとが設けられたNチャネルトランジスタ7とが設けられている。第1パルス信号生成回路4は、第1制御信号10とクロック信号12とに基づいて第1パルス信号13を生成する。
【0030】
半導体集積回路100は、第2パルス信号生成回路5を備えている。第2パルス信号生成回路5は、CMOSインバータによって構成されている。第2パルス信号生成回路5には、第2制御信号11を受け取るソースとクロック信号12を受け取るゲートとドレインとが設けられたPチャネルトランジスタ8と、グランドに接続されたソースとクロック信号12を受け取るゲートとPチャネルトランジスタ8に設けられたドレインに接続されたドレインとが設けられたNチャネルトランジスタ9とが設けられている。第2パルス信号生成回路5は、第2制御信号11とクロック信号12とに基づいて第2パルス信号14を生成する。
【0031】
半導体集積回路100には、第3パルス信号生成回路1が設けられている。第3パルス信号生成回路1は、第1パルス信号生成回路4によって生成された第1パルス信号13を第1制御信号10に応じて出力するように動作する第1スイッチ2と、第2パルス信号生成回路5によって生成された第2パルス信号14を第2制御信号11に応じて出力するように動作する第2スイッチ3とを有している。第1スイッチ2と第2スイッチ3とは、半導体スイッチによってそれぞれ構成されている。第1スイッチ2の出力と第2スイッチ3の出力とは、接続され、出力端子から第3パルス信号19が出力される。
【0032】
このように構成された半導体集積回路100の動作を説明する。図2は、半導体集積回路100の動作を説明するための信号波形図である。第1パルス信号生成回路4のPチャネルトランジスタ6に設けられたソースには、第1制御信号10が入力される。第1制御信号10は、クロック信号12の周期15のn倍(nは2以上の整数)周期16を有するパルス状の信号であり、周期16における前半の期間17においては電位V1を有するハイレベルとなっており、周期16における後半の期間18においては電位ゼロボルトを有するローレベルとなっている。
【0033】
第1制御信号10が期間17において電位V1を有するハイレベルとなると、CMOSインバータを構成する第1パルス信号生成回路4のハイ(High)出力電圧の電位はV1となる。Nチャネルトランジスタ7に設けられたソースはグランドに接続されているため、第1パルス信号生成回路4のロー(Low)出力電圧の電位はゼロボルト(V)となる。第1パルス信号生成回路4に設けられたPチャネルトランジスタ6のゲートとNチャネルトランジスタ7のゲートとには、周期15を有するクロック信号12が入力される。従って、制御信号10がハイレベルとなる期間17において、第1パルス信号生成回路4は、V1をハイレベルとしゼロボルトをローレベルとする周期15のクロック信号波形によって表されるパルス信号13を出力する。
【0034】
制御信号10がハイレベルとなる期間17の間、第3パルス信号生成回路1に設けられた第1スイッチ2はオンとなる。従って、V1をハイレベルとしゼロボルトをローレベルとする周期15のクロック信号波形によって表されるパルス信号13が、制御信号10がハイレベルとなる期間17の間、第1スイッチを通って第3パルス信号生成回路1から出力される。
【0035】
制御信号10が期間18において電位ゼロボルトを有するローレベルとなると、クロック信号12がハイレベルの間は、Nチャネルトランジスタ7がオンするため、第1パルス信号生成回路4はゼロボルトを出力する。クロック信号12がローレベルの間は、Nチャネルトランジスタ7とPチャネルトランジスタ6との双方がオフになるので、第1パルス信号生成回路4の出力は不定となる。しかし、制御信号10がローレベルとなる期間18の間、第3パルス信号生成回路1に設けられた第1スイッチ2はオフとなるので、第1パルス信号生成回路4の出力は第3パルス信号生成回路1から出力されない。
【0036】
第2パルス信号生成回路5のPチャネルトランジスタ8に設けられたソースには、第2制御信号11が入力される。第2制御信号11は、第1制御信号10と同様に周期16を有するパルス状の信号であり、周期16における前半の期間17においては電位ゼロボルトを有するローレベルとなっており、周期16における後半の期間18においては電位V2を有するハイレベルとなっている。
【0037】
制御信号11が期間18において電位V2を有するハイレベルとなると、CMOSインバータを構成する第2パルス信号生成回路5のハイ(High)出力電圧の電位はV2となる。Nチャネルトランジスタ9に設けられたソースはグランドに接続されているため、第2パルス信号生成回路5のロー(Low)出力電圧の電位はゼロボルト(V)となる。第2パルス信号生成回路5に設けられたPチャネルトランジスタ8のゲートとNチャネルトランジスタ9のゲートとには、周期15を有するクロック信号12が入力される。従って、制御信号11がハイレベルとなる期間18において、第2パルス信号生成回路5は、V2をハイレベルとしゼロボルトをローレベルとする周期15のクロック信号波形によって表されるパルス信号14を出力する。
【0038】
制御信号11がハイレベルとなる期間18の間、第3パルス信号生成回路1に設けられた第2スイッチ3はオンとなる。従って、V2をハイレベルとしゼロボルトをローレベルとする周期15のクロック信号波形によって表されるパルス信号14が、制御信号11がハイレベルとなる期間18の間、第2スイッチ3を通って第3パルス信号生成回路1から出力される。
【0039】
制御信号11が期間17において電位ゼロボルトを有するローレベルとなると、クロック信号12がハイレベルの間は、Nチャネルトランジスタ9がオンするため、第2パルス信号生成回路5はゼロボルトを出力する。クロック信号12がローレベルの間は、Nチャネルトランジスタ9とPチャネルトランジスタ8との双方がオフになるので、第2パルス信号生成回路5の出力は不定となる。しかし、制御信号11がローレベルとなる期間17の間、第3パルス信号生成回路1に設けられた第2スイッチ3はオフとなるので、第2パルス信号生成回路5の出力は第2スイッチ3において遮断され、第3パルス信号生成回路1から出力されない。
【0040】
以上のように本実施の形態によれば、第1周期15を有するクロック信号12と第1周期15のn倍(nは2以上の整数)の第2周期16を有し、第2周期16の前半の第1期間17において第1ハイレベルとなり第2周期16の後半の第2期間18においてローレベルとなる第1振幅V1を有する第1制御信号10とに基づいて、第1周期15と第1振幅V1とを有する複数の第1パルスを前記第1期間17において含んでいる第1パルス信号13を生成する第1パルス信号生成回路4と、クロック信号12と、第1期間17においてローレベルとなり第2期間18において第2ハイレベルとなる第2振幅V2を有する第2制御信号11とに基づいて、第1周期15と第2振幅V2とを有する複数の第2パルスを第2期間18において含んでいる第2パルス信号14を生成する第2パルス信号生成回路5と、第1制御信号10と第2制御信号11と第1パルス信号生成回路4によって生成された第1パルス信号13と第2パルス信号生成回路5によって生成された第2パルス信号14とに基づいて、第1周期15と第1振幅V1とを有する複数の第1パルスを第1期間17において含んでおり、第1周期15と第2振幅V2とを有する複数の第2パルスを第2期間18において含んでいる第3パルス信号19を生成する第3パルス信号生成回路1とを具備している。
【0041】
このため、第1周期15と第1振幅V1とを有する複数の第1パルスを第1期間17において含んでおり、第1周期15と第2振幅V2とを有する複数の第2パルスを第2期間18において含んでいる第3パルス信号19が、第1制御信号10とクロック信号12とに基づいて生成された第1パルス信号13と、第2制御信号11とクロック信号12とに基づいて生成された第2パルス信号14と、第1制御信号10と、第2制御信号11とに基づいて生成される。従って、第3パルス信号19は、クロック信号12と第1制御信号10と第2制御信号11との3種類の信号のみによって生成することができる。その結果、4種類の信号を必要とする前述した従来技術よりも少ない外部入力信号によって異なるレベルを有するクロック波形を生成することができる。従って、半導体集積回路の入力端子を1個削減することができる。
【0042】
図3は、実施の形態に係る他の半導体集積回路100Aのブロック回路図である。図1を参照して前述した半導体集積回路100の構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。前述した半導体集積回路100と異なる点は、第3パルス信号生成回路1に設けられた第2スイッチ3が、第1制御信号10に基づいて動作する点である。
【0043】
半導体集積回路100Aは、第1パルス信号生成回路4を備えている。第1パルス信号生成回路4は、CMOSインバータによって構成されている。第1パルス信号生成回路4には、第1制御信号10を受け取るソースとクロック信号12を受け取るゲートとドレインとが設けられたPチャネルトランジスタ6と、グランドに接続されたソースとクロック信号12を受け取るゲートとPチャネルトランジスタ6に設けられたドレインに接続されたドレインとが設けられたNチャネルトランジスタ7とが設けられている。第1パルス信号生成回路4は、第1制御信号10とクロック信号12とに基づいて第1パルス信号13を生成する。
【0044】
半導体集積回路100Aは、第2パルス信号生成回路5を備えている。第2パルス信号生成回路5は、CMOSインバータによって構成されている。第2パルス信号生成回路5には、一定電圧V2を有する第2制御信号11Aを受け取るソースとクロック信号12を受け取るゲートとドレインとが設けられたPチャネルトランジスタ8と、グランドに接続されたソースとクロック信号12を受け取るゲートとPチャネルトランジスタ8に設けられたドレインに接続されたドレインとが設けられたNチャネルトランジスタ9とが設けられている。第2パルス信号生成回路5は、第2制御信号11Aとクロック信号12とに基づいて第2パルス信号14Aを生成する。
【0045】
半導体集積回路100Aには、第3パルス信号生成回路1Aが設けられている。第3パルス信号生成回路1Aは、第1パルス信号生成回路4によって生成された第1パルス信号13を第1制御信号10に応じて出力するように動作する第1スイッチ2を有している。
【0046】
第3パルス信号生成回路1Aには、インバータ20が設けられている。インバータ20は、第1制御信号10を反転した反転信号を出力する。第3パルス信号生成回路1Aは、第2スイッチ3を有している。第2スイッチ3は、インバータ20から出力された反転信号に応じて、第2パルス信号生成回路5によって生成された第2パルス信号14を出力するように動作する。第1スイッチ2と第2スイッチ3とは、半導体スイッチによってそれぞれ構成されている。第1スイッチ2の出力と第2スイッチ3の出力とは、接続され、出力端子から第3パルス信号19が出力される。
【0047】
このように構成された半導体集積回路100Aの動作を説明する。図4は、半導体集積回路100Aの動作を説明するための信号波形図である。図2を参照して前述した構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。
【0048】
第1パルス信号生成回路4のPチャネルトランジスタ6に設けられたソースに第1制御信号10が入力されると、第1制御信号10が期間17において電位V1を有するハイレベルとなる。第1パルス信号生成回路4は、V1をハイレベルとしゼロボルトをローレベルとする周期15のクロック信号波形によって表されるパルス信号13を出力する。
【0049】
制御信号10がハイレベルとなる期間17の間、第3パルス信号生成回路1に設けられた第1スイッチ2はオンとなる。従って、V1をハイレベルとしゼロボルトをローレベルとする周期15のクロック信号波形によって表されるパルス信号13が、第1制御信号10がハイレベルとなる期間17の間、第1スイッチ2を通って第3パルス信号生成回路1から出力される。
【0050】
制御信号10が期間18において電位ゼロボルトを有するローレベルとなると、第3パルス信号生成回路1Aに設けられた第1スイッチ2はオフとなる。このため、第1パルス信号生成回路4の出力は期間18の間第3パルス信号生成回路1から出力されない。
【0051】
第2パルス信号生成回路5のPチャネルトランジスタ8に設けられたソースには、一定電位V2を有する第2制御信号11Aが入力される。このため、CMOSインバータを構成する第2パルス信号生成回路5のハイ(High)出力電圧の電位はV2となる。Nチャネルトランジスタ9に設けられたソースはグランドに接続されているため、第2パルス信号生成回路5のロー(Low)出力電圧の電位はゼロボルト(V)となる。第2パルス信号生成回路5に設けられたPチャネルトランジスタ8のゲートとNチャネルトランジスタ9のゲートとには、周期15を有するクロック信号12が入力される。従って、第2パルス信号生成回路5は、V2をハイレベルとしゼロボルトをローレベルとする周期15のクロック信号波形によって表されるパルス信号14Aを出力する。
【0052】
第3パルス信号生成回路1Aに設けられた第2スイッチ3には、インバータ20によって第1制御信号10を反転した反転信号が入力される。従って、期間18の間、第2スイッチ3はオンになり、第2パルス信号生成回路5によって生成されたパルス信号14Aが第2スイッチ3を通って第3パルス信号生成回路1Aから出力される。期間17の間、第2スイッチ3はオフになり、パルス信号14Aは第2スイッチによって遮断される。
【0053】
以上のように本実施の形態によれば、第1周期15を有するクロック信号12と第1周期15のn倍(nは2以上の整数)の第2周期16を有し、第2周期16の前半の第1期間17において第1ハイレベルとなり第2周期16の後半の第2期間18においてローレベルとなる第1振幅V1を有する第1制御信号10とに基づいて、第1周期15と第1振幅V1とを有する複数の第1パルスを第1期間17において含んでいる第1パルス信号13を生成する第1パルス信号生成回路4と、クロック信号12と所定の一定電圧値を有する第2制御信号11Aとに基づいて、第1周期15と所定の一定電圧値に対応する第2振幅V2とを有する複数の第2パルスを含んでいる第2パルス信号14Aを生成する第2パルス信号生成回路5と、第1制御信号10と第1パルス信号生成回路4によって生成された第1パルス信号13と第2パルス信号生成回路5によって生成された第2パルス信号14Aとに基づいて、第1周期15と第1振幅V1とを有する複数の第1パルスを第1期間17において含んでおり、第1周期15と第2振幅V2を有する複数の第2パルスを第2期間18において含んでいる第3パルス信号19を生成する第3パルス信号生成回路1Aとを具備している。
【0054】
このため、第1周期15と第1振幅V1とを有する複数の第1パルスを第1期間17において含んでおり、第1周期15と第2振幅V2とを有する複数の第2パルスを第2期間18において含んでいる第3パルス信号19が、第1制御信号10とクロック信号12とに基づいて生成された第1パルス信号13と、第2制御信号11Aとクロック信号12とに基づいて生成された第2パルス信号14Aと、第1制御信号10とに基づいて生成される。従って、第3パルス信号19は、クロック信号12と第1制御信号10と第2制御信号11Aとの3種類の信号のみによって生成することができる。その結果、4種類の信号を必要とする前述した従来技術よりも少ない外部入力端子によって異なるレベルを有するクロック波形を生成することができる。従って、半導体集積回路の入力端子を1個削減することができる。
【0055】
さらに、第2制御信号11Aは、一定電圧の信号であるため、パルス状の信号は、クロック信号12と第1制御信号10との2種類の信号のみを供給すればよい。従って、クロック信号12と第1制御信号10と第2制御信号との3種類のパルス状の信号を供給する必要がある前述した図1および図2に示す実施の形態よりも検査装置におけるドライバーを削減することができる。
【0056】
【発明の効果】
以上のように本発明によれば、より少ない種類の入力信号に基づいて、互いに異なるレベルを有するクロック波形によって構成されるパルス信号を生成することができる半導体集積回路を提供することができる。
【図面の簡単な説明】
【図1】実施の形態に係る半導体集積回路のブロック回路図
【図2】実施の形態に係る半導体集積回路の動作を説明するための信号波形図
【図3】実施の形態に係る他の半導体集積回路のブロック回路図
【図4】実施の形態に係る他の半導体集積回路の動作を説明するための信号波形図
【図5】従来の半導体集積回路のブロック回路図
【図6】従来の半導体集積回路の動作を説明するための信号波形図
【符号の説明】
1 第3パルス信号生成回路
2 第1スイッチ
3 第2スイッチ
4 第1パルス信号生成回路
5 第2パルス信号生成回路
6 Pチャネルトランジスタ
7 Nチャネルトランジスタ
8 Pチャネルトランジスタ
9 Nチャネルトランジスタ
10 第1制御信号
11 第2制御信号
12 クロック信号
13 第1パルス信号
14 第2パルス信号
15、16 周期
17、18 期間
19 パルス信号
100 半導体集積回路
Claims (13)
- 第1周期を有するクロック信号と前記第1周期のn倍(nは2以上の整数)の第2周期を有し、前記第2周期の前半の第1期間において第1ハイレベルとなり前記第2周期の後半の第2期間においてローレベルとなる第1振幅を有する第1制御信号とに基づいて、前記第1周期と前記第1振幅とを有する複数の第1パルスを前記第1期間において含んでいる第1パルス信号を生成する第1パルス信号生成回路と、
前記クロック信号と、前記第1期間においてローレベルとなり前記第2期間において第2ハイレベルとなる第2振幅を有する第2制御信号とに基づいて、前記第1周期と前記第2振幅とを有する複数の第2パルスを前記第2期間において含んでいる第2パルス信号を生成する第2パルス信号生成回路と、
前記第1制御信号と前記第2制御信号と前記第1パルス信号生成回路によって生成された前記第1パルス信号と前記第2パルス信号生成回路によって生成された前記第2パルス信号とに基づいて、前記第1周期と前記第1振幅とを有する前記複数の第1パルスを前記第1期間において含んでおり、前記第1周期と前記第2振幅とを有する前記複数の第2パルスを前記第2期間において含んでいる第3パルス信号を生成する第3パルス信号生成回路とを具備することを特徴とする半導体集積回路。 - 前記第3パルス信号生成回路は、前記第1パルス信号生成回路によって生成された前記第1パルス信号を前記第1制御信号に応じて出力するように動作する第1スイッチと、
前記第2パルス信号生成回路によって生成された前記第2パルス信号を前記第2制御信号に応じて出力するように動作する第2スイッチとを有している、請求項1記載の半導体集積回路。 - 前記第1スイッチは、前記第1期間においてオンとなり前記第2期間においてオフとなるように動作し、
前記第2スイッチは、前記第1期間においてオフとなり前記第2期間においてオンとなるように動作する、請求項2記載の半導体集積回路。 - 前記第1スイッチおよび前記第2スイッチは、半導体スイッチである、請求項2記載の半導体集積回路。
- 前記第1パルス信号生成回路は、CMOSインバータである、請求項1記載の半導体集積回路。
- 前記第1パルス信号生成回路は、前記第1制御信号を受け取るソースと前記クロック信号を受け取るゲートとドレインとが設けられたPチャネルトランジスタと、
グランドに接続されたソースと前記クロック信号を受け取るゲートと前記Pチャネルトランジスタに設けられた前記ドレインに接続されたドレインとが設けられたNチャネルトランジスタとを有している、請求項1記載の半導体集積回路。 - 前記第2パルス信号生成回路は、CMOSインバータである、請求項1記載の半導体集積回路。
- 前記第2パルス信号生成回路は、前記第2制御信号を受け取るソースと前記クロック信号を受け取るゲートとドレインとが設けられたPチャネルトランジスタと、
グランドに接続されたソースと前記クロック信号を受け取るゲートと前記Pチャネルトランジスタに設けられた前記ドレインに接続されたドレインとが設けられたNチャネルトランジスタとを有している、請求項1記載の半導体集積回路。 - 第1周期を有するクロック信号と前記第1周期のn倍(nは2以上の整数)の第2周期を有し、前記第2周期の前半の第1期間において第1ハイレベルとなり前記第2周期の後半の第2期間においてローレベルとなる第1振幅を有する第1制御信号とに基づいて、前記第1周期と前記第1振幅とを有する複数の第1パルスを前記第1期間において含んでいる第1パルス信号を生成する第1パルス信号生成回路と、
前記クロック信号と所定の一定電圧値を有する第2制御信号とに基づいて、前記第1周期と前記所定の一定電圧値に対応する第2振幅とを有する複数の第2パルスを含んでいる第2パルス信号を生成する第2パルス信号生成回路と、
前記第1制御信号と前記第1パルス信号生成回路によって生成された前記第1パルス信号と前記第2パルス信号生成回路によって生成された前記第2パルス信号とに基づいて、前記第1周期と前記第1振幅とを有する前記複数の第1パルスを前記第1期間において含んでおり、前記第1周期と前記第2振幅を有する前記複数の第2パルスを前記第2期間において含んでいる第3パルス信号を生成する第3パルス信号生成回路とを具備することを特徴とする半導体集積回路。 - 前記第3パルス信号生成回路は、前記第1パルス信号生成回路によって生成された前記第1パルス信号を前記第1制御信号に応じて出力するように動作する第1スイッチと、
前記第2パルス信号生成回路によって生成された前記第2パルス信号を前記第1制御信号に応じて出力するように動作する第2スイッチとを有している、請求項9記載の半導体集積回路。 - 前記第1スイッチは、前記第1期間においてオンとなり前記第2期間においてオフとなるように動作し、
前記第2スイッチは、前記第1期間においてオフとなり前記第2期間においてオンとなるように動作する、請求項10記載の半導体集積回路。 - 前記第1スイッチは、第1半導体スイッチを有しており、前記第2スイッチは、第2半導体スイッチを有している、請求項10記載の半導体集積回路。
- 前記第2スイッチは、前記第1制御信号を反転させた反転信号を出力するインバータをさらに有しており、
前記第1半導体スイッチは、前記第1制御信号に応じて動作し、
前記第2半導体スイッチは、前記インバータから出力された前記反転信号に応じて動作する、請求項12記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002214439A JP2004056679A (ja) | 2002-07-23 | 2002-07-23 | 半導体集積回路 |
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Publications (1)
Publication Number | Publication Date |
---|---|
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Family
ID=31936764
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Application Number | Title | Priority Date | Filing Date |
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JP2006253945A (ja) * | 2005-03-09 | 2006-09-21 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
-
2002
- 2002-07-23 JP JP2002214439A patent/JP2004056679A/ja not_active Withdrawn
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