KR20190136829A - 반도체 장치 - Google Patents

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KR20190136829A
KR20190136829A KR1020180063011A KR20180063011A KR20190136829A KR 20190136829 A KR20190136829 A KR 20190136829A KR 1020180063011 A KR1020180063011 A KR 1020180063011A KR 20180063011 A KR20180063011 A KR 20180063011A KR 20190136829 A KR20190136829 A KR 20190136829A
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Abstract

전력 감소 모드 신호 및 클럭에 응답하여 주기적으로 천이하는 복수개의 래치 제어 클럭을 생성하거나, 상기 복수개의 래치 제어 클럭을 상기 클럭과 무관하게 특정 레벨로 고정시키는 클럭 제어 회로; 및 상기 복수개의 래치 제어 클럭에 응답하여 입력 신호를 저장하고, 저장된 신호를 출력 신호로서 출력하는 래치 회로를 포함한다.

Description

반도체 장치{Semiconductor Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체 장치에 관한 것이다.
반도체 장치는 고속화되면서 클럭에 동기되어 동작하도록 구성된다. 또한 반도체 장치는 저전력화를 구현하기 위해, 반도체 장치가 전력 감소 모드 예를 들어, 파워 다운 모드, 셀프 리프레쉬 모드, 파워 게이팅 모드로 진입하도록 구성된다.
반도체 장치가 전력 감소 모드에 진입하면, 반도체 장치가 포함하는 많은 내부 회로들 중 소수의 몇몇 내부 회로만이 활성화되고 나머지 회로들은 비활성화된다.
클럭에 동기되어 동작하는 내부 회로 중 특히 클럭에 응답하여 입력 신호를 저장하는 래치 회로 예를 들어, 플립플롭은 전력 감소 모드시 플로팅된 입력 신호 또는 클럭이 입력되면 저장된 신호의 레벨이 변할 수 있다.
본 발명은 전력 감소 모드시 클럭 또는 입력 신호가 플로팅되더라도 이전에 저장된 신호의 레벨이 변하지 않는 반도체 장치를 제공하기 위한 것이다.
본 발명의 실시예에 따른 반도체 장치는 전력 감소 모드 신호 및 클럭에 응답하여 주기적으로 천이하는 복수개의 래치 제어 클럭을 생성하거나, 상기 복수개의 래치 제어 클럭을 상기 클럭과 무관하게 특정 레벨로 고정시키는 클럭 제어 회로; 및 상기 복수개의 래치 제어 클럭에 응답하여 입력 신호를 저장하고, 저장된 신호를 출력 신호로서 출력하는 래치 회로를 포함한다.
본 발명에 따른 반도체 장치는 전력 감소 모드시 이전에 저장된 신호의 레벨이 변하지 않아, 전력 감소 모드에서 노멀 모드로 전환시 반도체 장치의 오동작을 제거할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도,
도 2는 도 1의 클럭 제어 회로의 구성도,
도 3은 도 1의 래치 회로의 구성도이다.
본 발명의 실시예에 따른 반도체 장치는 전력 감소 모드시 이전에 저장된 신호를 유지하고, 전력 감소 모드에서 노멀 모드로 전환시 클럭에 응답하여 입력 신호를 저장하고, 저장된 신호를 출력 신호로서 출력할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도로서, 본 발명의 실시예에 따른 반도체 장치는 전력 트랜지스터(TR), 클럭 드라이버(50), 클럭 제어 회로(100) 및 래치 회로(200)를 포함할 수 있다.
상기 전력 트랜지스터(TR)는 전력 감소 모드 신호(PG_EN)에 응답하여 전압(예를 들어, 저전압: V_L)을 상기 클럭 드라이버(50)에 전달할 수 있다. 예를 들어, 상기 전력 트랜지스터(TR)는 상기 전력 감소 모드 신호(PG_EN)가 디스에이블되면 상기 저전압(V_L)을 상기 클럭 드라이버(50)에 전달할 수 있다. 상기 전력 트랜지스터(TR)는 상기 전력 감소 모드 신호(PG_EN)가 인에이블되면 상기 저전압(V_L)을 상기 클럭 드라이버(50)에 전달하는 것을 차단할 수 있다.
상기 클럭 드라이버(50)는 상기 전력 트랜지스터(TR)로부터 상기 저전압(V_L)을 인가 받을 경우 드라이빙 클럭(CLK_dr)을 드라이빙하여 드라이빙 클럭(CLK_dr)으로서 상기 클럭 제어 회로(100)에 전달할 수 있다. 상기 클럭 드라이버(50)는 상기 전력 트랜지스터(TR)로부터 상기 저전압(V_L)을 제공 받지 못할 경우 상기 드라이빙 클럭(CLK_dr)이 출력되는 노드 즉, 상기 클럭 드라이버(50)와 상기 클럭 제어 회로(100)가 연결되는 노드를 플로팅(floating) 상태로 형성할 수 있다.
상기 클럭 제어 회로(100)는 상기 전력 감소 모드 신호(PG_EN) 및 상기 드라이빙 클럭(CLK_dr)에 응답하여 제 1 내지 제 4 래치 제어 클럭(CLK_A, CLK_Ab, CLK_B, CLK_Bb)을 생성할 수 있다. 예를 들어, 상기 클럭 제어 회로(100)는 상기 전력 감소 모드 신호(PG_EN)가 디스에이블되면 상기 드라이빙 클럭(CLK_dr)에 응답하여 상기 제 1 내지 제 4 래치 제어 클럭(CLK_A, CLK_Ab, CLK_B, CLK_Bb)을 생성할 수 있다. 상기 클럭 제어 회로(100)는 상기 전력 감소 모드 신호(PG_EN)가 인에이블되면 상기 드라이빙 클럭(CLK_dr)과는 무관하게 상기 제 1 내지 제 4 래치 제어 클럭(CLK_A, CLK_Ab, CLK_B, CLK_Bb) 각각을 특정 레벨로 고정시킬 수 있다.
상기 래치 회로(200)는 상기 제 1 내지 제 4 래치 제어 클럭(CLK_A, CLK_Ab, CLK_B, CLK_Bb)에 응답하여 입력 신호(IN_s)를 저장하고, 저장된 신호를 출력 신호(OUT_s)로서 출력할 수 있다. 또한 상기 래치 회로(200)는 상기 제 1 내지 제 4 래치 제어 클럭(CLK_A, CLK_Ab, CLK_B, CLK_Bb)에 응답하여 상기 입력 신호(IN_s)와는 무관하게 저장된 신호를 상기 출력 신호(OUT_s)로서 출력할 수 있다. 예를 들어, 상기 래치 회로(200)가 상기 클럭 제어 회로(100)로부터 상기 드라이빙 클럭(CLK_dr)에 응답하여 전압 레벨이 가변되는 상기 제 1 내지 제 4 래치 제어 클럭(CLK_A, CLK_Ab, CLK_B, CLK_Bb)을 입력 받을 경우, 상기 래치 회로(200)는 상기 제 1 내지 제 4 래치 제어 클럭(CLK_A, CLK_Ab, CLK_B, CLK_Bb)에 응답하여 상기 입력 신호(IN_s)를 저장하고, 저장된 신호를 상기 출력 신호(OUT_s)로서 출력할 수 있다. 상기 래치 제어 회로(200)가 상기 클럭 제어 회로(100)로부터 상기 드라이빙 클럭(CLK_dr)과 무관하게 특정 레벨로 고정된 상기 제 1 내지 제 4 래치 제어 클럭(CLK_A, CLK_Ab, CLK_B, CLK_Bb)을 입력 받을 경우, 상기 래치 회로(200)는 상기 입력 신호(IN_s)와는 무관하게 저장된 신호만 상기 출력 신호(OUT_s)로서 출력할 수 있다.
도 2는 도 1에 도시된 상기 클럭 제어 회로(100)의 구성을 개시한 도면이다.
상기 클럭 제어 회로(100)는 제 1 내지 제 4 제어 인버터 회로(111, 112, 113, 114) 및 제 1 내지 제 4 레벨 고정 회로(121, 122, 123, 124)를 포함할 수 있다.
상기 제 1 제어 인버터 회로(111)는 상기 전력 감소 모드 신호(PG_EN)가 하이 레벨로 디스에이블되면 활성화되며, 상기 드라이빙 클럭(CLK_dr)을 반전시켜 상기 제 2 래치 제어 클럭(CLK_Ab)으로서 출력할 수 있다. 상기 제 1 제어 인버터 회로(111)는 상기 전력 감소 모드 신호(PG_EN)가 로우 레벨로 인에이블되면 비활성화될 수 있다.
상기 제 1 제어 인버터 회로(111)는 제 1 내지 제 3 트랜지스터(P1, N1, N2)를 포함할 수 있다. 상기 제 1 트랜지스터(P1)는 게이트에 상기 드라이빙 클럭(CLK_dr)을 입력 받고, 소오스에 고전압(V_H)을 인가 받는다. 상기 제 2 트랜지스터(N1)는 게이트에 상기 드라이빙 클럭(CLK_dr)을 입력 받고, 드레인에 상기 제 1 트랜지스터(P1)의 드레인이 연결된다. 상기 제 3 트랜지스터(N2)는 게이트에 상기 전력 감소 모드 신호(PG_EN)를 입력 받고, 드레인에 상기 제 2 트랜지스터(N1)의 소오스가 연결되며, 소오스에 저전압(V_L)을 인가받는다. 이때, 상기 고전압(V_H)은 상기 저전압(V_L)보다 전압 레벨이 높을 수 있다. 상기 제 1 및 제 2 트랜지스터(P1, N1)가 연결된 노드에서 상기 제 2 래치 제어 클럭(CLK_Ab)이 출력된다.
상기 제 2 제어 인버터 회로(112)는 상기 전력 감소 모드 신호(PG_EN)가 하이 레벨로 디스에이블되면 활성화되며, 상기 제 2 래치 제어 클럭(CLK_Ab)을 반전시켜 상기 제 1 래치 제어 클럭(CLK_A)으로서 출력할 수 있다. 상기 제 2 제어 인버터 회로(112)는 상기 전력 감소 모드 신호(PG_EN)가 로우 레벨로 인에이블되면 비활성화될 수 있다.
상기 제 2 제어 인버터 회로(112)는 제 4 내지 제 6 트랜지스터(P2, N3, N4)를 포함할 수 있다. 상기 제 4 트랜지스터(P2)는 게이트에 상기 제 2 래치 제어 클럭(CLK_Ab)을 입력 받고, 소오스에 상기 고전압(V_H)을 인가 받는다. 상기 제 5 트랜지스터(N3)는 게이트에 상기 제 2 래치 제어 클럭(CLK_Ab)을 입력 받고, 드레인에 상기 제 4 트랜지스터(P2)의 드레인이 연결된다. 상기 제 6 트랜지스터(N4)는 게이트에 상기 전력 감소 모드 신호(PG_EN)를 입력 받고, 드레인에 상기 제 5 트랜지스터(N3)의 소오스가 연결되며, 소오스에 상기 저전압(V_L)을 인가받는다. 이때, 상기 제 4 및 제 5 트랜지스터(P2, N3)가 연결된 노드에서 상기 제 1 래치 제어 클럭(CLK_A)이 출력된다.
상기 제 3 제어 인버터 회로(113)는 상기 전력 감소 모드 신호(PG_EN)가 하이 레벨로 디스에이블되면 활성화되며, 상기 드라이빙 클럭(CLK_dr)을 반전시켜 상기 제 4 래치 제어 클럭(CLK_Bb)으로서 출력할 수 있다. 상기 제 3 제어 인버터 회로(113)는 상기 전력 감소 모드 신호(PG_EN)가 로우 레벨로 인에이블되면 비활성화될 수 있다.
상기 제 3 제어 인버터 회로(113)는 제 7 내지 제 9 트랜지스터(P3, N5, N6)를 포함할 수 있다. 상기 제 7 트랜지스터(P3)는 게이트에 상기 드라이빙 클럭(CLK_dr)을 입력 받고, 소오스에 상기 고전압(V_H)을 인가 받는다. 상기 제 8 트랜지스터(N5)는 게이트에 상기 드라이빙 클럭(CLK_dr)을 입력 받고, 드레인에 상기 제 7 트랜지스터(P3)의 드레인이 연결된다. 상기 제 9 트랜지스터(N6)는 게이트에 상기 전력 감소 모드 신호(PG_EN)를 입력 받고, 드레인에 상기 제 8 트랜지스터(N5)의 소오스가 연결되며, 소오스에 상기 저전압(V_L)을 인가 받는다. 이때, 상기 제 7 및 제 8 트랜지스터(P3, N5)가 연결된 노드에서 상기 제 4 래치 제어 클럭(CLK_Bb)이 출력된다.
상기 제 4 제어 인버터 회로(114)는 상기 전력 감소 모드 신호(PG_EN)가 하이 레벨로 디스에이블되면 활성화되며, 상기 제 4 래치 제어 클럭(CLK_Bb)을 반전시켜 상기 제 3 래치 제어 클럭(CLK_B)으로서 출력할 수 있다. 상기 제 4 제어 인버터 회로(114)는 상기 전력 감소 모드 신호(PG_EN)가 로우 레벨로 인에이블되면 비활성화될 수 있다.
상기 제 4 제어 인버터 회로(114)는 제 10 내지 제 12 트랜지스터(P4, N7, N8)를 포함할 수 있다. 상기 제 10 트랜지스터(P4)는 게이트에 상기 제 4 래치 제어 클럭(CLK_Bb)을 입력 받고, 소오스에 상기 고전압(V_H)을 인가 받는다. 상기 제 11 트랜지스터(N7)는 게이트에 상기 제 4 래치 제어 클럭(CLK_Bb)을 입력 받고, 드레인에 상기 제 10 트랜지스터(P4)의 드레인이 연결된다. 상기 제 12 트랜지스터(N8)는 게이트에 상기 전력 감소 모드 신호(PG_EN)를 입력 받고, 드레인에 상기 제 11 트랜지스터(N7)의 소오스가 연결되며, 소오스에 상기 저전압(V_L)을 인가받는다. 이때, 상기 제 10 및 제 11 트랜지스터(P4, N7)가 연결된 노드에서 상기 제 3 래치 제어 클럭(CLK_B)이 출력된다. 상기 제 1 및 제 3 제어 인버터 회로(111, 113)가 상기 드라이빙 클럭(CLK_dr)을 입력 받는 노드를 제 1 노드(N_A)라고 하고, 상기 제 1 및 제 2 제어 인버터 회로(111, 112)가 연결된 노드를 제 2 노드(N_B)라고 하며, 상기 제 2 제어 인버터 회로(112)가 상기 제 1 래치 제어 클럭(CLK_A)을 출력하는 노드를 제 3 노드(N_C)라고 한다. 상기 제 3 및 제 4 제어 인버터 회로(113, 114)가 연결된 노드를 제 4 노드(N_D)라고 하고, 상기 제 4 제어 인버터 회로(114)가 상기 제 3 래치 제어 클럭(CLK_B)을 출력하는 노드를 제 5 노드(N_E)라고 한다.
상기 제 1 레벨 고정 회로(121)는 상기 전력 감소 모드 신호(PG_EN)에 응답하여 상기 드라이빙 클럭(CLK_dr)을 하이 레벨로 즉, 상기 제 1 및 제 3 제어 인버터 회로(111, 113)가 상기 드라이빙 클럭(CLK_dr)을 입력 받는 상기 제 1 노드(N_A)를 하이 레벨로 고정시킬 수 있다. 예를 들어, 상기 제 1 레벨 고정 회로(121)는 상기 전력 감소 모드 신호(PG_EN)가 로우 레벨로 인에이블되면 상기 제 1 노드(N_A)에 상기 고전압(V_H)을 인가시켜 상기 제 1 노드(N_A)를 상기 드라이빙 클럭(CLK_dr)과는 무관하게 하이 레벨로 고정시킬 수 있다. 이때, 상기 제 1 제어 인버터 회로(111)는 자신의 출력 노드를 플로팅(floating)시킬 수 있다.
상기 제 1 레벨 고정 회로(121)는 제 13 트랜지스터(P5)를 포함할 수 있다. 상기 제 13 트랜지스터(P5)는 게이트에 상기 전력 감소 모드 신호(PG_EN)를 입력 받고, 소오스에 상기 고전압(V_H)을 인가 받으며, 드레인에 상기 제 1 노드(N_A)가 연결된다.
상기 제 2 레벨 고정 회로(122)는 상기 전력 감소 모드 신호(PG_EN)에 응답하여 상기 제 1 및 제 2 제어 인버터 회로(111, 112)가 연결된 상기 제 2 노드(N_B) 즉, 상기 제 2 래치 제어 클럭(CLK_Ab)을 로우 레벨로 고정시킬 수 있다. 예를 들어, 상기 제 2 레벨 고정 회로(122)는 상기 전력 감소 모드 신호(PG_EN)가 로우 레벨로 인에이블되면 상기 제 2 노드(N_B)에 상기 저전압(V_L)을 인가시켜 상기 제 2 래치 제어 클럭(CLK_Ab)을 로우 레벨로 고정시킬 수 있다. 이때, 상기 제 2 제어 인버터 회로(112)는 로우 레벨로 천이된 상기 제 2 래치 제어 클럭(CLK_Ab)을 입력 받고, 상기 제 2 제어 인버터 회로(112)의 트랜지스터(P2)는 자신의 출력 노드를 풀업시켜 상기 제 1 래치 제어 클럭(CLK_A)을 하이 레벨로 고정시킬 수 있다.
상기 제 2 레벨 고정 회로(122)는 제 14 트랜지스터(N9)를 포함할 수 있다. 상기 제 14 트랜지스터(N9)는 게이트에 상기 전력 감소 모드 신호(PG_EN)가 반전된 신호(PG_ENb)를 입력 받고, 드레인에 상기 제 2 노드(N_B)가 연결되며, 소오스에 상기 저전압(V_L)을 인가 받는다.
상기 제 3 레벨 고정 회로(123)는 상기 전력 감소 모드 신호(PG_EN)에 응답하여 상기 제 3 및 제 4 제어 인버터 회로(113, 114)가 연결된 상기 제 4 노드(N_D) 즉, 상기 제 4 래치 제어 클럭(CLK_Bb)을 하이 레벨로 고정시킬 수 있다. 예를 들어, 상기 제 3 레벨 고정 회로(123)는 상기 전력 감소 모드 신호(PG_EN)가 로우 레벨로 인에이블되면 상기 제 4 노드(N_D)에 상기 고전압(V_H)을 인가시켜 상기 제 4 래치 제어 클럭(CLK_Bb)을 하이 레벨로 고정시킬 수 있다.
상기 제 3 레벨 고정 회로(123)는 제 15 트랜지스터(P6)를 포함할 수 있다. 상기 제 15 트랜지스터(P6)는 게이트에 상기 전력 감소 모드 신호(PG_EN)를 입력 받고, 소오스에 상기 고전압(V_H)을 인가 받으며, 드레인에 상기 제 4 노드(N_D)가 연결된다.
상기 제 4 레벨 고정 회로(124)는 상기 전력 감소 모드 신호(PG_EN)에 응답하여 상기 제 4 제어 인버터 회로(114)가 상기 제 3 래치 제어 클럭(CLK_B)을 출력하는 제 5 노드(N_E) 즉, 상기 제 3 래치 제어 클럭(CLK_B)을 로우 레벨로 고정시킬 수 있다. 예를 들어, 상기 제 4 레벨 고정 회로(124)는 상기 전력 감소 모드 신호(PG_EN)가 로우 레벨로 인에이블되면 상기 제 5 노드(N_E)에 상기 저전압(V_L)을 인가시켜 상기 제 3 래치 제어 클럭(CLK_B)을 로우 레벨로 고정시킬 수 있다.
상기 제 4 레벨 고정 회로(124)는 제 16 트랜지스터(N10)를 포함할 수 있다. 상기 제 16 트랜지스터(N10)는 게이트에 상기 전력 감소 모드 신호(PG_EN)가 반전된 신호(PG_ENb)를 입력 받고, 드레인에 상기 제 5 노드(N_E)가 연결되며, 소오스에 상기 저전압(V_L)을 인가 받는다.
도 3은 도 1에 도시된 래치 회로(200)의 구성을 개시한 도면이다.
상기 래치 회로(200)는 제 1 및 제 2 패스 게이트(PG1, PG2) 및 제 1 및 제 2 래치부(210, 220)를 포함할 수 있다.
상기 제 1 패스 게이트(PG1)는 상기 제 1 및 제 2 래치 제어 클럭(CLK_A, CLK_Ab)에 응답하여 상기 입력 신호(IN_s)를 상기 제 1 래치부(210)에 전달하거나 상기 입력 신호(IN_s)가 상기 제 1 래치부(210)에 전달되는 것을 차단할 수 있다. 예를 들어, 상기 제 1 패스 게이트(PG1)는 상기 제 1 래치 제어 클럭(CLK_A)이 로우 레벨이고, 상기 제 2 래치 제어 클럭(CLK_Ab)이 하이 레벨일 경우 상기 입력 신호(IN_s)를 상기 제 1 래치부(210)에 전달한다. 상기 제 1 패스 게이트(PG1)는 상기 제 제 1 래치 제어 클럭(CLK_A)이 하이 레벨이고 상기 제 2 래치 제어 클럭(CLK_Ab)이 로우 레벨일 경우 상기 입력 신호(IN_s)가 상기 제 1 래치부(210)에 전달되는 것을 차단한다.
상기 제1 패스 게이트(PG1)는 제 1 제어단에 상기 제 2 래치 제어 클럭(CLK_Ab)을 입력 받고, 제 2 제어단에 상기 제 1 래치 제어 클럭(CLK_A)을 입력 받으며, 입력단에 상기 입력 신호(IN_s)가 입력되고, 출력단에 상기 제 1 래치부(210)가 연결된다.
상기 제 1 래치부(210)는 상기 제 1 패스 게이트(PG1)로부터 전달 받은 신호를 저장하고, 저장된 신호를 상기 제 2 패스 게이트(PG2)로 전달할 수 있다.
상기 제 1 래치부(210)는 제 1 및 제 2 인버터(IV1, IV2)를 포함할 수 있다. 상기 제 1 인버터(IV1)는 입력단에 상기 제 1 패스 게이트(PG1)가 연결되고, 출력단에 상기 제 2 패스 게이트(PG2)가 연결된다. 상기 제 2 인버터(IV2)는 입력단에 상기 제 1 인버터(IV1)의 출력단이 연결되고, 출력단에 상기 제 1 인버터(IV1)의 입력단이 연결된다.
상기 제 2 패스 게이트(PG2)는 상기 제 3 및 제 4 래치 제어 클럭(CLK_B, CLK_bb)에 응답하여 상기 제 1 래치부(210)의 출력 신호를 상기 제 2 래치부(220)에 전달하거나 상기 제 1 래치부(210)와 상기 제 2 래치부(220)를 분리시킬 수 있다. 예를 들어, 상기 제 2 패스 게이트(PG2)는 상기 제 3 래치 제어 클럭(CLK_B)이 로우 레벨이고, 상기 제 4 래치 제어 클럭(CLK_Bb)이 하이 레벨일 경우 상기 제 1 래치부(210)와 상기 제 2 래치부(220)를 분리시킨다. 상기 제 2 패스 게이트(PG2)는 상기 제3 래치 제어 클럭(CLK_B)이 하이 레벨이고 상기 제 4 래치 제어 클럭(CLK_Bb)이 로우 레벨일 경우 상기 제 1 래치부(210)의 출력 신호를 상기 제 2 래치부(220)에 전달한다.
상기 제2 패스 게이트(PG2)는 제 1 제어단에 상기 제 3 래치 제어 클럭(CLK_B)을 입력 받고, 제 2 제어단에 상기 제 4 래치 제어 클럭(CLK_Bb)을 입력 받으며, 입력단에 상기 제 1 래치부(210)가 연결되고, 출력단에 상기 제 2 래치부(220)가 연결된다.
상기 제 2 래치부(220)는 상기 제 2 패스 게이트(PG2)로부터 전달 받은 신호를 저장하고, 저장된 신호를 상기 출력 신호(OUT_s)로서 출력할 수 있다.
상기 제 2 래치부(220)는 제 3 및 제 4 인버터(IV3, IV4)를 포함할 수 있다. 상기 제 3 인버터(IV3)는 입력단에 상기 제 2 패스 게이트(PG2)가 연결되고, 출력단에서 상기 출력 신호(OUT_s)를 출력한다. 상기 제 4 인버터(IV4)는 입력단에 상기 제 3 인버터(IV3)의 출력단이 연결되고, 출력단에 상기 제 3 인버터(IV3)의 입력단이 연결된다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하면 다음과 같다.
먼저, 전력 감소 모드가 아닐 경우 즉, 노멀 모드일 경우의 반도체 장치 동작을 설명하면 다음과 같다. 이때, 상기 전력 감소 모드는 파워 다운 모드, 파워 게이팅 모드, 셀프 리프레쉬 모드등 반도체 장치가 소모하는 전력을 감소시키기 위해 진입하는 모드를 포함할 수 있다.
상기 노멀 모드에서의 본 발명의 실시예에 따른 클럭 제어 회로(100)의 동작을 도 2를 참조하여 설명하면 다음과 같다.
상기 노멀 모드일 경우 전력 감소 모드 신호(PG_EN)는 하이 레벨로 디스에이블된다.
제 1 내지 제 4 제어 인버터 회로(111, 112, 113, 114)는 하이 레벨로 디스에이블된 상기 전력 감소 모드 신호(PG_EN)를 입력 받아 활성화된다.
활성화된 상기 제 1 제어 인버터 회로(111)는 상기 드라이빙 클럭(CLK_dr)을 반전시켜 제 2 래치 제어 클럭(CLK_Ab)으로서 출력한다.
활성화된 상기 제 2 제어 인버터 회로(112)는 상기 제 2 래치 제어 클럭(CLK_Ab)을 반전시켜 제 1 래치 제어 클럭(CLK_A)으로서 출력한다.
활성화된 상기 제 3 제어 인버터 회로(113)는 상기 드라이빙 클럭(CLK_dr)을 반전시켜 제 4 래치 제어 클럭(CLK_Bb)으로서 출력한다.
활성화된 상기 제 4 제어 인버터 회로(114)는 상기 제 4 래치 제어 클럭(CLK_Bb)을 반전시켜 상기 제 3 래치 제어 클럭(CLK_B)으로서 출력한다.
정리하면, 노멀 모드일 경우 본 발명의 실시예에 따른 클럭 제어 회로(100)는 상기 드라이빙 클럭(CLK_dr)에 응답하여 주기적으로 천이하는 상기 제 1 내지 제 4 래치 제어 클럭(CLK_A, CLK_Ab, CLK_B, CLK_Bb)을 생성한다.
주기적으로 천이하는 상기 제 1 내지 제 4 래치 제어 클럭(CLK_A, CLK_Ab, CLK_B, CLK_Bb)을 입력 받는 래치 회로(200)의 동작을 도 3을 참조하여 설명하면 다음과 같다.
제 1 및 제 2 패스 게이트(PG1, PG2)는 주기적으로 천이하는 상기 제 1 내지 제 4 래치 제어 클럭(CLK_A, CLK_Ab, CLK_B, CLK_Bb)을 입력 받아, 입력 신호(IN_s)를 제 1 래치부(210)에 전달하고, 상기 제 1 래치부(210)에 저장된 신호를 제 2 래치부(220)로 전달할 수 있다. 이때, 상기 제 1 래치부(210)는 상기 제 1 패스 게이트(PG1)로부터 전달되는 신호를 입력 받아 저장하고, 저장된 신호를 상기 제 2 패스 게이트(PG2)로 전달한다. 상기 제 2 래치부(220)는 사익 제 2 패스 게이트(PG2)로부터 전달되는 신호를 입력 받아 저장하고, 저장된 신호를 상기 출력 신호(OUT_s)로서 출력한다.
결국, 본 발명의 실시예에 따른 반도체 장치는 노멀 모드시 클럭에 응답하여 입력 신호를 저장하고, 저장된 신호를 출력 신호로서 출력하는 동작을 수행할 수 있다.
두번째, 전력 감소 모드일 경우의 반도체 장치 동작을 설명하면 다음과 같다.
상기 전력 감소 모드에서의 본 발명의 실시예에 따른 클럭 제어 회로(100)의 동작을 도 2를 참조하여 설명하면 다음과 같다.
상기 전력 감소 모드일 경우 상기 전력 감소 모드 신호(PG_EN)는 로우 레벨로 인에이블된다.
상기 제 1 내지 제 4 제어 인버터 회로(111, 112, 113, 114)는 로우 레벨로 인에이블된 상기 전력 감소 모드 신호(PG_EN)를 입력 받아 비활성화된다.
제 1 레벨 고정 회로(121)는 로우 레벨로 인에이블된 상기 전력 감소 모드 신호(PG_EN)를 입력 받아 제 1 노드(N_A)를 하이 레벨로 고정시킨다.
제 2 레벨 고정 회로(122)는 로우 레벨로 인에이블된 상기 전력 감소 모드 신호(PG_EN)를 입력 받아 상기 제 2 노드(N_B)를 로우 레벨로 고정시킨다. 즉, 상기 제 2 래치 제어 클럭(CLK_Ab)은 로우 레벨로 고정된다. 상기 제 2 래치 제어 클럭(CLK_Ab)이 로우 레벨이 되면 상기 제 2 제어 인버터 회로(112)의 제 4 트랜지스터(P2)가 턴온되어 제 3 노드(N_C)를 하이 레벨로 고정시킨다. 그러므로, 전력 감소 모드일 경우 상기 제 3 노드(N_C)가 하이 레벨로 고정되면 상기 제 1 래치 제어 클럭(CLK_A)은 하이 레벨로 고정된다.
제 3 레벨 고정 회로(123)는 로우 레벨로 인에이블된 상기 전력 감소 모드 신호(PG_EN)를 입력 받아 제 4 노드(N_D)를 하이 레벨로 고정시킨다. 상기 제 4 노드(N_D)가 하이 레벨로 고정되면 상기 제 4 래치 제어 클럭(CLK_Bb)이 하이 레벨로 고정된다.
제 4 레벨 고정 회로(124)는 로우 레벨로 인에이블된 상기 전력 감소 모드 신호(PG_EN)를 입력 받아 제 5 노드(N_E)를 로우 레벨로 고정시킨다. 상기 제 5 노드(N_E)가 로우 레벨로 고정되면 상기 제 3 래치 제어 클럭(CLK_B)이 로우 레벨로 고정된다.
정리하면, 전력 감소 모드일 경우 본 발명의 실시예에 따른 클럭 제어 회로(100)는 상기 드라이빙 클럭(CLK_dr)과는 무관하게 상기 제 1 내지 제 4 래치 제어 클럭(CLK_A, CLK_Ab, CLK_B, CLK_Bb) 각각을 특정 레벨로 고정시킨다.
특정 레벨로 고정된 상기 제 1 내지 제 4 래치 제어 클럭(CLK_A, CLK_Ab, CLK_B, CLK_Bb)을 입력 받는 래치 회로(200)의 동작을 도 3을 참조하여 설명하면 다음과 같다.
상기 제 1 패스 게이트(PG1)는 하이 레벨로 고정된 상기 제 1 래치 제어 클럭(CLK_A)과 로우 레벨로 고정된 상기 제 2 래치 제어 클럭(CLK_Ab)을 입력 받아 상기 입력 신호(IN_s)가 상기 제 1 래치부(210)에 전달되는 것을 차단한다. 전력 감소 모드일 경우 상기 제 1 패스 게이트(PG1)에 의해 상기 제 1 래치부(210)는 상기 입력 신호(IN_s)를 전달 받지 못하므로, 상기 제 1 래치부(210)는 전력 감소 모드로 전환되기 전에 저장된 신호를 저장하고 있다.
상기 제2 패스 게이트(PG2)는 로우 레벨로 고정된 제 3 래치 제어 클럭(CLK_B)과 하이 레벨로 고정된 상기 제 4 래치 제어 클럭(CLK_Bb)을 입력 받아 상기 제 1 래치부(210)와 상기 제 2 래치부(220)를 분리시킨다. 전력 감소 모드일 경우 상기 제 2 패스 게이트(PG2)에 의해 상기 제 2 래치부(220)는 상기 제1 래치부(210)와 분리되므로, 상기 제 2 래치부(220)는 전력 감소 모드로 전환되기 전에 저장된 신호를 저장하고, 저장된 신호를 상기 출력 신호(OUT_s)로서 출력한다.
결국, 본 발명의 실시예에 따른 반도체 장치는 전력 감소 모드시 전력 감소 모드로 전입하기 전에 저장된 신호를 저장하고, 저장된 신호를 출력 신호로서 출력하는 동작을 수행할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 전력 감소 모드시 드라이빙 클럭(CLK_dr)이 입력되는 제 1 노드(N_A)를 하이 레벨로 고정시킴으로써, 드라이빙 클럭(CLK_dr)이 플로팅되거나 드라이빙 클럭(CLK_dr)에 글리치 성분이 발생하는 것을 방지할 수 있다. 또한 본 발명의 실시예에 따른 반도체 장치는 전력 감소 모드시 래치 회로에 입력되는 복수개의 래치 제어 클럭들(CLK_A, CLK_Ab, CLK_B, CLK_Bb) 각각을 특정 레벨로 고정시킴으로써, 복수개의 래치부(210, 220) 각각의 입력을 차단시키고, 전력 감소 모드 전의 저장된 신호를 유지하게 할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (7)

  1. 전력 감소 모드 신호 및 클럭에 응답하여 주기적으로 천이하는 복수개의 래치 제어 클럭을 생성하거나, 상기 복수개의 래치 제어 클럭을 상기 클럭과 무관하게 특정 레벨로 고정시키는 클럭 제어 회로; 및
    상기 복수개의 래치 제어 클럭에 응답하여 입력 신호를 저장하고, 저장된 신호를 출력 신호로서 출력하는 래치 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 클럭 제어 회로는
    상기 전력 감소 모드 신호 및 상기 클럭에 응답하여 상기 복수개의 래치 제어 클럭 각각을 생성하는 복수개의 제어 인버터 회로, 및
    상기 전력 감소 모드 신호에 응답하여 상기 복수개의 래치 제어 클럭 각각을 특정 레벨로 고정시키는 복수개의 레벨 고정 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 복수개의 제어 인버터 회로 각각은
    상기 전력 감소 모드 신호가 디스에이블되면 활성화되며 상기 클럭에 응답하여 복수개의 래치 제어 클럭 각각을 생성하고,
    상기 전력 감소 모드 신호가 인에이블되면 비활성화되는 것을 특징으로 하는 반도체 장치.
  4. 제 2 항에 있어서,
    상기 복수개의 제어 인버터 회로는 직렬로 연결되며,
    상기 복수개의 레벨 고정 회로 중 적어도 하나는 상기 복수개의 제어 인버터 회로가 직렬로 연결된 노드 중 하나에 연결된 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 복수개의 제어 인버터 회로 중 적어도 하나는
    상기 전력 감소 모드 신호가 인에이블되면 상기 복수개의 레벨 고정 회로 중 하나에 응답하여 출력 노드를 풀업시켜 상기 복수개의 래치 제어 클럭을 상기 특정 레벨로 고정시키는 것을 특징으로 하는 반도체 장치.
  6. 제 4 항에 있어서,
    상기 복수개의 제어 인버터 회로 중 적어도 하나는
    상기 전력 감소 모드 신호가 인에이블되면 상기 복수개의 레벨 고정 회로 중 하나에 응답하여 출력 노드를 플로팅(floating)시키는 것을 특징으로 하는 반도체 장치
  7. 제 1 항에 있어서,
    상기 래치 회로는
    상기 복수개의 래치 제어 클럭이 주기적으로 천이하는 경우 상기 입력 신호를 저장하고, 저장된 신호를 상기 출력 신호로서 출력하며,
    상기 복수개의 래치 제어 클럭 각각이 특정 레벨로 고정되면 상기 입력 신호와는 무관하게 저장된 신호만을 상기 출력 신호로서 출력하는 것을 특징으로 하는 반도체 장치.
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