KR20090027042A - 리텐션 기능을 갖는 ｍｔｃｍｏｓ 플립플롭 - Google Patents

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KR20090027042A
KR20090027042A KR1020070092215A KR20070092215A KR20090027042A KR 20090027042 A KR20090027042 A KR 20090027042A KR 1020070092215 A KR1020070092215 A KR 1020070092215A KR 20070092215 A KR20070092215 A KR 20070092215A KR 20090027042 A KR20090027042 A KR 20090027042A
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Abstract

본 발명에 따른 리텐션 기능을 갖는 MTCMOS 플립플롭은, 리텐션 신호와 외부 클럭 신호의 변화에 의거하여 내부 클럭 신호 또는 슬립 모드 제어 신호를 출력하는 신호 발생부와, 내부 클럭 신호에 의거하여 입력 신호를 래치하고, 마스터 래치 출력 신호를 출력하는 마스터 래치부와, 내부 클럭 신호의 제어 하에 마스터 래치 신호를 래치하고, 슬레이브 래치 출력 신호를 출력하며, 실제 접지에 연결되어 슬립 모드 시 슬립 모드 제어 신호의 제어 하에 래치된 신호를 유지하는 슬레이브 래치부를 포함한다.
이와 같이, 본 발명은 외부 클럭 신호와 리텐션 신호를 입력으로 슬립 모드 및 정상 동작 시에 필요한 신호를 제공함으로서, 고속 동작과 누설 전류 감소시킬 수 있을 뿐만 아니라 슬립 모드 시에 리텐션 기능까지 구현할 수 있다.
Figure P1020070092215
MTCMOS, 플립플롭, retention

Description

리텐션 기능을 갖는 ＭＴＣＭＯＳ 플립플롭{MTCMOS FLIP-FLOP WITH A RETENTION ABILITY}
본 발명은 리텐션 신호와 외부 클럭 신호를 토대로 슬립 모드 시의 슬립 모드 제어 신호와 내부 클럭 신호를 발생시켜 리텐션(retention) 기능을 구현하는 MTCMOS(Multi-Threshold CMOS, 이하 'MTCMOS'라고 한다.) 플립플롭에 관한 것이다.
반도체 회로의 공정이 100㎛ 이하로 낮아지면서 누설 전류(leakage)의 비중이 동적 전력의 비중을 추월하는 문제가 발생하고 있다. 또한, 고성능의 이동 기기가 시장의 대세가 되어 가고 있다. 이러한 제품 설계 및 시장 조건을 만족하기 위해 많은 회사들이 반도체 회로의 저전력 설계에 노력하고 있으며, 이러한 저전력 설계로 가장 많이 사용되는 것이 MTCMOS 기술이다.
이러한 MTCMOS의 코어는 낮은 문턱 전압(low-Vth) CMOS로 설계하여 성능향상을 도모하고, 코어와 전원 전압 사이 또는 코어와 실제 접지선 사이에는 높은 문턱 전압(high-Vth) CMOS로 연결된 스위치로 연결하여 반도체 칩의 슬립 모드에서는 높 은 문턱 전압의 스위치를 오프시켜 누설 전류를 줄이는 기술이다. 여기서, 코어와 전원 전압 사이에 높은 문턱 전압(high Vth)을 갖는 경우를 헤더 방식이라고 하며, 접지선과 코어 사이에 높은 문턱 전압을 갖는 경우를 푸터 방식이라고 한다.
즉, MTCMOS 회로 방식은, 도 1에 도시된 바와 같이, 사용 시에는 높은 문턱 전압을 갖는 헤더 또는 푸터 셀을 온시켜 낮은 문턱 전압(Vt)을 갖는 코어의 구동을 통해 회로를 동작시키고, 비사용시에는 높은 문턱 전압(Vt)을 갖는 헤더 또는 푸터 셀을 오프시켜 회로 전체의 누설 전류를 줄이는 방식이다. 여기서, 높은 문턱 전압(Vth)을 갖는 헤더 셀은 전원전압원(Vdd)과 낮은 문턱 전압(Vth)으로 동작되는 논리 회로부의 가상 전원전압원(Vddv)을 연결하며, 푸터 셀은 실제 접지(Vss)와 가상의 접지(Vssv)간을 연결한다.
이러한 MTCMOS 회로 방식을 이용한 대표적인 회로로는 마스터 슬레이브 방식의 플립플롭(flip-flop)을 들 수 있다.
종래의 마스터 슬레이브 방식의 플립플롭은, 도 2에 도시된 바와 같이, 코어부의 전체를 낮은 문턱 전압을 갖는 트랜지스터를 사용하고, 높은 임계 전압을 갖는 트랜지스터의 푸터 셀을 스위치로 이용함으로서, 고속 동작과 누설 전류 감소의 감소를 가능하게 한다.
도 2를 참조하면, 마스터 슬레이브 플립플롭은 마스터 래치부(200), 슬레이브래치부(250), 마스터 래치부(200) 및 슬레이브 래치부(250)의 각 논리 소자에 내부 클럭 신호를 제공하는 클럭 신호 발생부(260)를 포함하며, 각 논리 소자들은 푸터 셀(270)을 이용하여 스위치된다.
먼저, 클럭 신호 발생부(260)의 외부 클럭 신호(CLK)가 하이인 경우에 제 1 신호선으로는 하이 신호가 출력되고 제 2 신호선으로는 로우 신호가 출력된다. 이에 따라 마스터 래치부(200)는 입력 데이터(D), 즉 입력 신호를 받아들여 래치(latch)하고, 슬레이브 래치부(250)는 이전의 논리 상태를 전달받아 출력한다.
한편, 클럭 신호 발생부(260)의 클럭 신호(CLK)가 로우인 경우에 제 1 신호선으로는 로우 신호가 출력되고, 제 2 신호선으로는 하이 신호가 출력된다. 이에 따라 마스터 래치부(200)에는 이전에 신호가 래치되고 슬레이브 래치부(250)는 마스터 래치부(200)로부터 제공받은 신호를 래치하고 이전에 래치된 신호를 출력 신호(Q)로 하여 출력한다.
이와 같이 플립플롭이 정상적으로 동작하는 과정에서 슬립 모드로 전환 시 MTCMOS가 슬립 모드에서 전원이 오프되어 플립플롭에 저장된 내용이 지워져 다시 정상 동작 상태로 전환되면 이전 상태로 복원되지 않는 문제가 발생한다. 이러한 문제를 해결하기 위해 리텐션 플립플롭(retention Flip Flop)을 개발하여 사용하고 있다.
도 3은 종래의 리텐션 기능을 갖는 마스터 슬레이브 플립플롭을 도시한 흐름도이다.
도 3을 참조하면, 종래의 리텐션 기능을 갖는 마스터 슬레이브 플립플롭은 도 2의 마스터 슬레이브 플립플롭이 슬립 모드로 전환 시 데이터를 유지하기 위한 리텐션 래치부(300)를 별도로 갖는다. 그리고, 슬립 모드로 전환되는 경우에도 리텐션 래치부(300)에는 계속적으로 전력이 공급된다.
상기와 같은 종래의 리텐션 기능을 갖는 마스터 슬레이브 플립플롭은 슬립 모드가 되기 전에 슬레이브 래치부(250)의 값을 리텐션 래치부(300)로 저장한 후 슬립 모드로 전환됨에 따라 마스터단(200)의 데이터가 손실되어도 리텐션 래치부(300)에 저장된 데이터는 리텐션 래치부(300)의 전력이 계속 공급되기 때문에 데이터를 유지할 수 있게 된다. 그리고, 다시 정상 동작 모드로 전환되었을 때 리텐션 래치부(300)의 데이터를 슬레이브 래치부(250)에 전달하여 원상태로 복원하게 된다.
이러한 종래의 리텐션 기능을 갖는 마스터 슬레이브 플립플롭의 경우에는 클럭 신호를 발생시키는 클럭 신호 발생부(260)뿐만 아니라 스탠바이 상태에서 슬레이브단(250)과 리텐션 래치부(300)를 연결시키는 MTCMOS 소자에 인가될 제어 신호, 즉 a, b의 신호선으로 출력되는 제어 신호를 발생시키는 제어 신호 발생부(310)와 리셋 시에 c, d의 신호선으로 출력되는 제어 신호를 발생시키는 리텐션 신호 발생부(320)를 더 포함한다.
이와 같이, 종래의 리텐션 기능을 갖는 마스터 슬레이브 플립플롭은 리텐션 기능의 구현을 위해 다양한 제어 신호를 발생시켜야 할 뿐만 아니라 이에 따라 다르게 제어해야 하는 로직 부담이 있다.
따라서, 본 발명은 리텐션 신호와 외부 클럭 신호를 토대로 슬립 모드 시의 슬립 모드 제어 신호와 내부 클럭 신호를 발생켜 리텐션 기능을 구현할 수 있는 리텐션 기능을 갖는 MTCMOS 플립플롭을 제공한다.
본 발명의 제 1 관점으로서 리텐션 기능을 갖는 MTCMOS 플립플롭은, 리텐션 신호와 외부 클럭 신호의 변화에 의거하여 내부 클럭 신호 또는 슬립 모드 제어 신호를 출력하는 신호 발생부와, 상기 내부 클럭 신호에 의거하여 입력 신호를 래치하고, 마스터 래치 출력 신호를 출력하는 마스터 래치부와, 상기 내부 클럭 신호의 제어 하에 상기 마스터 래치 신호를 래치하고, 슬레이브 래치 출력 신호를 출력하며, 실제 접지에 연결되어 슬립 모드 시 상기 슬립 모드 제어 신호의 제어 하에 상기 래치된 신호를 유지하는 슬레이브 래치부를 포함한다.
본 발명의 제 2 관점으로서 리텐션 기능을 갖는 MTCMOS 플립플롭은, 리텐션 신호와 외부 클럭 신호의 변화에 의거하여 내부 클럭 신호 또는 슬립 모드 제어 신호를 출력하는 신호 발생부와, 상기 내부 클럭 신호에 의거하여 입력 신호를 래치하고 마스터 래치 출력 신호를 출력하며, 외부의 리셋 신호에 의거하여 로우 신호를 출력하는 마스터 래치부와, 상기 내부 클럭 신호의 제어 하에 상기 마스터 래치 신호를 래치하고 슬레이브 래치 출력 신호를 출력하며, 실제 접지에 연결되어 슬립 모드 시 상기 리텐션 제어 신호의 제어 하에 상기 래치된 신호를 유지하고, 상기 리셋 신호에 의거하여 항상 일정한 출력 신호를 출력하는 슬레이브 래치부를 포함한다.
본 발명에서는 외부 클럭 신호와 리텐션 신호를 입력으로 하는 낸드(NAND) 게이트 및 인버터를 이용하여 슬립 모드 및 정상 동작 시에 필요한 신호를 제공함으로서, 고속 동작과 누설 전류 감소시킬 수 있을 뿐만 아니라 슬립 모드 시에 리텐션 기능까지 구현할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 아울러 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
본 발명의 바람직한 실시 예는 낸드 게이트 및 인버터를 이용하여 슬립 모드 제어 신호와 내부 클럭 신호를 발생시키고, 슬레이브 래치부를 실제 접지에 연결시켜 슬립 모드 시 슬레이브 래치부를 이용하여 리텐션 기능을 수행하도록 한다는 것이다.
도 4는 본 발명의 바람직한 실시 예에 따른 리텐션 기능을 갖는 MTCMOS 플립플롭을 도시한 회로도이며, 도 5는 본 발명의 마스터 래치부에 적용되는 푸터 셀을 도시한 도면이며, 도 6은 본 발명의 신호 발생부의 내부 회로를 도시한 도면이다.
도 4를 참조하면, MTCMOS 플립플롭 회로는, 높은 문턱 전압(High Vth)을 의해 구동되는 도 5에 도시된 푸터 셀을 통해 실제 접지선에 연결되고 낮은 문턱 전압(Low Vth)로 구동되는 다수의 논리 소자들로 구성된 마스터 래치부(400), 낮은 문턱 전압(Low Vth)에 의해 구동되며 실제 접지선으로 접지되는 다수의 논리 소자들로 구성된 슬레이브 래치부(420), 외부 클럭 신호와 리텐션 신호를 입력으로 하여 내부 클럭 신호 또는 슬립 모드 제어 신호를 출력하는 신호 발생부(440)를 포함한다.
신호 발생부(440)는 외부 클럭 신호(CLK)와 리텐션 신호(RT)를 토대로 내부 클럭 신호, 즉 반전 내부 클럭 신호 및 내부 클럭 신호를 생성하여 1, 2 신호선으로 출력하며, 1, 2 신호선을 통해 출력되는 반전 내부 클럭 신호 및 내부 클럭 신호는 마스터 래치부(400) 및 슬레이브 래치부(420)의 각 논리 소자들에 출력되어 각 논리 소자들의 온, 오프를 제어한다.
이러한 신호 발생부(440)는 외부 클럭 신호(CLK)와 리텐션 신호(RT)를 입력하는 NAND 게이트(442)와 NAND 게이트(442)의 출력을 인버팅시키는 인버터(444)로 구성되며, NAND 게이트(442)의 출력 신호를 2 신호선으로 출력하고, 인버터(444)를 통해 출력되는 신호를 1 신호선으로 출력한다.
이러한 신호 발생부(440)는, 도 6에 도시된 바와 같이, 외부 클럭 신호(CLK)와 리텐션 신호(RT)가 각각 입력되는 제 1, 2 NMOS 트랜지스터(NM1, NM2) 및 외부 클럭 신호(CLK)와 리텐션 신호(RT)가 각각 입력되는 제 1, 2 PMOS 트랜지스터(PM1, PM2)를 포함하는 NAND 게이트(442)와 제 3 PMOS 트랜지스터(PM3) 및 제 3 NMOS 트랜지스터(NM3)로 구성된 인버터(444)로 구성된다. 이때, 제 1, 2 NMOS 트랜지스터(NM1, NM2)는 병렬로 연결되어 있어 일단으로 전원이 인가되며, 타단이 노드(N5)와 연결되고, 제 1, 2 PMOS 트랜지스터(PM1, PM2)는 직렬로 연결되어 일단이 실제 접지에 인가되고, 타단이 노드(N5)와 연결된다. 여기서, 노드(N5)를 통해서 출력되는 신호는 2 신호선으로 출력됨과 더불어 인버터(444)의 제 3 NMOS 트랜지스터(NM3)와 제 3 PMOS 트랜지스터(PM3)에 입력되어 인버팅된 후 1 신호선으로 출력된다.
여기서, MTCMOS 플립플롭 회로가 정상적으로 동작하는 경우에는 리텐션 신호(RT)가 항상 하이상태를 유지하며, 이에 따라 플립플롭의 마스터 래치부(400) 및 슬레이브 래치부(420)는 외부 클럭 신호(CLK)의 변화에 따라 정상 동작하게 된다.
또한, MTCMOS 플립플롭 회로가 슬립 모드로 동작하게 되는 경우에는 리텐션 신호(RT)가 항상 로우 상태를 유지하고 마스터 래치부(400)의 각 논리 소자에 연결된 푸터 셀이 오프된다. 이에 따라 신호 발생부(440)는 외부 클럭 신호(CLK)의 입력과 무관하게 1 신호선으로는 로우 신호(즉, 0)가 2 신호선으로는 하이 신호(즉, 1)가 출력된다.
마스터 래치부(400)는 1, 2 신호선을 통해 입력되는 내부 클럭 신호와 반전 내부 클럭 신호의 제어 하에 입력 신호를 제 1 노드(N1)에 전달하는 전달 게이트(TG41)로 구성된 마스터 래치 게이트(402) 및 마스터 래치 게이트(402)의 출력 신호를 수신하여 래치하고 제 2 노드(N2)로 출력하는 마스터 래치 회로(404)를 구 비한다.
마스터 래치 회로(404)는 제 1 노드(N1)의 출력 신호를 수신하여 인버팅시켜 제 2 노드(N2)에 출력하는 인버터(INV41), 제 2 노드(N2)의 신호를 수신하여 인버팅시키는 인버터(INV42) 및 내부 클럭 신호와 반전 클럭 신호의 제어 하에 인버터(INV42)의 출력 신호를 수신하여 제 1 노드(N1)로 전달하는 전달 게이트(TG42)를 구비한다.
이러한 마스터 래치부(400) 내의 전달 게이트(TG41, TG42) 및 인버터(INV41, INV42)는 푸터 셀에 연결되어 실제 접지에 접지된다. 여기서, 푸터 셀은 슬립 모드 시 로우 신호인 스탠바이 신호(STB)에 의해 스위칭 오프되어 가상 접지와 접지가 연결간의 연결을 끊음으로서, 전달 게이트(TG41, TG42)의 낮은 문턱 전압으로 구동되는 트랜지스터들이 플로팅 상태가 된다.
슬래이브 래치부(420)는 내부 클럭 신호와 반전 내부 클럭 신호의 제어 하에 제 2 노드(N2)의 신호를 수신하여 제 3 노드(N3)로 전달하는 전달 게이트(TG43)로 구성된 슬레이브 래치 게이트(422) 및 슬레이브 래치 게이트(422)의 출력 신호를 수신하여 래치하고 제 4 노드(N4)로 출력하는 슬레이브 래치 회로(424)를 구비한다.
슬레이브 래치 회로(422)는 제 3 노드(N3)의 신호를 수신하여 인버팅시켜 제 4 노드(N4)로 출력하는 인버터(INV43), 제 4 노드(N4)의 신호를 수신하여 인버팅시키는 인버터(INV44) 및 내부 클럭 신호와 반전 내부 클럭 신호의 제어 하에 인버터(INV44)의 출력 신호를 수신하여 제 3 노드(N3)로 전달하는 전달 게이트(TG44)를 구비한다.
슬레이브 래치부(420)는 슬립 모드 시에 리텐션 기능을 수행하기 위해 실제 접지에 연결되는 낮은 문턱 전압을 갖는 트랜지스터로 구성된다. 즉, 슬립 모드 시에 리텐션 신호(RT)가 항상 로우 상태이기 때문에 외부 클럭 신호(CLK)에 관계없이 1 신호선의 신호는 로우 신호가, 2 신호선의 신호는 하이 신호가 출력된다. 이에 따라, 전달 게이트(TG44)의 상태가 온 되기 때문에 슬레이브 래치부(422)는 기존의 상태를 유지, 즉 리텐션 상태가 된다. 한편, 슬립 모드 시 마스터 래치부(400)의 푸터 셀에 인가되는 스탠바이 신호(STB)가 로우 신호로 천이되어 푸터 셀이 오프되기 때문에 전달 게이트(TG41, TG42) 내 낮은 문턱 전압의 트랜지스터들의 상태가 플로팅되어 마스터 래치부(400)이 동작하지 않은 상태로 될 뿐만 아니라 마스터 래치부(400)의 누설 전류를 줄일 수 있다.
상기와 같은 구조를 갖는 플립플롭 회로가 동작하는 과정에 대해 설명하면 아래와 같다.
먼저, 정상 동작 시에 플립플롭의 데이터 천이 과정과 슬립 모드 시의 동작 과정은 다음과 같다.
정상 동작 시에는 슬립 모드 제어 신호가 항상 하이상태를 유지하기 때문에 신호 발생부(440)의 출력, 즉 1, 2 신호선의 출력 신호는 외부 클럭 신호(CLK)에 의해 변화된다. 외부 클럭 신호(CLK)가 로우 상태일 때 1 신호선의 출력 신호는 로우 상태이고, 2 신호선의 출력신호는 하이 상태이기 때문에 전달 게이트(TG41)와 전달 게이트(TG44)가 온되고, 전달 게이트(TG42)와 전달 게이트(TG43)는 오프되어 입력 데이터(D)의 변화가 마스터 래치부(400)의 제 2 노드(N2)까지만 전달되고, 슬레이브 래치부(420)에서는 이전 상태의 데이터 값이 래치되고 출력된다. 외부 클럭 신호(CLK)가 하이 상태로 변화면, 1 신호선의 출력 신호는 하이 상태이고, 2 신호선의 출력신호는 로우 상태이기 때문에 전달 게이트(TG41)와 전달 게이트(TG44)가 오프되고, 전달 게이트(TG42)와 전달 게이트(TG43)는 온되어 외부 클럭 신호(CLK)가 하이 상태로 변하기 전의 제 2 노드(N2)의 신호가 마스터 래치부(400)에 래치되고, 전달 게이트(TG43) 및 인버터(INV43)를 통해 플립플롭의 출력 데이터(Q)로서 출력된다.
한편, 슬립 모드 시에는 리텐션 신호(RT)가 로우 상태로 천이되고, 이에 따라 외부 클럭 신호(CLK)와 관계없이 1 신호선으로는 로우 신호가 2 신호선으로는 하이 신호가 출력되며, 이와 동시에 마스터 래치부(400)의 전달 게이트(TG41. TG42) 및 인버터(INV41, INV42)에 연결된 푸터 셀에 인가되는 스탠바이 신호(STB)가 로우 상태로 천이되기 때문에 푸터 셀이 오프되어 마스터 래치부(400)의 실질적으로 동작하지 않는다.
또한, 슬레이브 래치부(420)의 전달 게이트(TG43, TG44) 및 인버터(INV43, INV44)는 낮은 문턱 전압의 트랜지스터로 구성되어 있고, 실제 접지에 연결되어 있기 때문에 스탠바이 신호(STB)에 영향을 받지 않고 동작하게 되는데, 즉 1, 2 신호선에서 출력되는 출력 신호에 의거하여 전달 게이트(TG44)는 온되고, 전달 게이트(TG43)는 오프되어 이전 상태를 유지, 즉 리텐션 상태를 유지하게 된다.
도 7은 본 발명의 다른 실시 예에 따른 리텐션 기능을 갖는 MTCMOS 플립플롭 의 회로를 도시한 도면이다.
도 7을 참조하면, 본 발명의 다른 실시 예에 따른 MTCMOS 플립플롭 회로는 도 6에 도시된 바와 같은 신호 발생부(440)를 이용하여 슬립 모드와 정상 동작 시 마스터 래치부(700)와 슬레이브 래치부(720)를 제어하며, 리셋 신호(RD)에 의해 리셋이 필요한 경우에 출력 신호(Q)가 하이 신호로 고정되도록 제어한다.
이를 위하여 마스터 래치부(700)에는 도 4에 도시된 마스터 래치부(400)의 인버터(INV42) 대신에 리셋 신호(RD)가 인가되고 푸터 셀에 의해 접지에 연결되는 제 1 낸드 게이트(NG1)가 설치되어 있으며, 제 1 낸드 게이트(NG1)는 제 2 노드(N2)의 신호와 리셋 신호(RD)를 입력으로 하여 동작한다.
또한, 슬레이브 래치부(720)에는 도 4에 도시된 슬레이브 래치부(420)의 인버터(INV43) 대신에 리셋 신호(RD)가 인가되고 접지에 연결되는 제 2 낸드 게이트(NG2)가 설치되어 있으며, 제 2 낸드 게이트(BG2)는 제 3 노드(N3)의 신호와 리셋 신호(RD)를 입력으로 하여 동작한다.
정상 동작 시 리셋 신호(RD)는 항상 하이 상태를 유지하며, 리셋 동작 시 로우 상태로 천이된다.
즉, 정상 동작 시 하이 상태의 리셋 신호(RD)에 따라 제 1 낸드 게이트(NG1)는 리셋 신호(RD)의 입력에 관계없이 제 2 노드(N2)의 출력 신호를 인버팅하여 출력하며, 제 2 낸드 게이트(NG2)는 리셋 신호(RD)의 입력에 관계없이 제 3 노드(N3)의 신호를 인버팅하여 제 4 노드(N4)로 출력한다.
리셋 동작 시 로우 상태의 리셋 신호(RD)에 따라 제 2 낸드 게이트(NG2)는 제 3 노드(N3)의 신호와 관계없이 항상 1의 신호를 출력 신호(Q)로 출력하게 된다.
도 8에 도시된 바와 같이, 상기와 같은 구조를 갖는 본 발명에 따른 플립플롭에서 슬립 모드 구간(T)에서 입력 신호의 변화에 관계없이 출력 신호(Q)가 기존 상태를 유지하는 것을 알 수 있으며, 사용 시에는 정상적으로 입력 신호(D)의 변화에 의거하여 출력 신호(Q)가 변화되는 것을 알 수 있다.
지금까지 본 발명의 일 실시예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시 예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.
도 1은 종래의 헤더 셀 방식과 푸터 셀 방식을 도시한 예시도이며,
도 2는 종래의 MTCMOS의 플립플롭을 도시한 회로도이며,
도 3은 종래의 리텐션 기능을 갖는 MTCMOS 플립플롭을 도시한 회로도이며,
도 4는 본 발명의 일 실시 예에 따른 리텐션 기능을 갖는 MTCMOS 플립플롭을 도시한 회로도이며,
도 5는 본 발명의 마스터 래치부에 적용되는 푸터 셀을 도시한 도면이며,
도 6은 본 발명의 신호 발생부의 내부 회로를 도시한 도면이며,
도 7은 본 발명의 다른 실시 예에 따른 리텐션 기능을 갖는 MTCMOS 플립플롭의 회로를 도시한 도면이며,
도 8은 본 발명에서 정상 및 슬립 모드 동작 시의 출력되는 신호들을 도시한 도면이다.

Claims (12)

  1. 리텐션 신호와 외부 클럭 신호의 변화에 의거하여 내부 클럭 신호 또는 슬립 모드 제어 신호를 출력하는 신호 발생부와,
    상기 내부 클럭 신호에 의거하여 입력 신호를 래치하고, 마스터 래치 출력 신호를 출력하는 마스터 래치부와,
    상기 내부 클럭 신호의 제어 하에 상기 마스터 래치 신호를 래치하고, 슬레이브 래치 출력 신호를 출력하며, 실제 접지에 연결되어 슬립 모드 시 상기 슬립 모드 제어 신호의 제어 하에 상기 래치된 신호를 유지하는 슬레이브 래치부
    를 포함하는 리텐션 기능을 갖는 MTCMOS 플립플롭.
  2. 제 1 항에 있어서,
    상기 신호 발생부는,
    상기 리텐션 신호와 외부 클럭 신호를 입력으로 하는 낸드 게이트와,
    상기 낸드 게이트의 출력 신호를 인버팅시키는 인버터
    를 포함하는 리텐션 기능을 갖는 MTCMOS 플립플롭.
  3. 제 2 항에 있어서,
    상기 내부 클럭 신호 또는 리텐션 신호는, 상기 낸드 게이트의 출력 및 상기 인버터의 출력 신호인 것을 특징으로 하는 리텐션 기능을 갖는 MTCMOS 플립플롭.
  4. 제 2 항에 있어서,
    상기 낸드 게이트는, 직렬로 연결된 두 개의 PMOS 트랜지스터에 병렬 연결된 두 개의 NMOS 트랜지스터가 직렬로 연결되어 있으며, 상기 각각의 PMOS 및 NMOS에 상기 외부 클럭 신호 및 리텐션 신호가 인가되는 것을 특징으로 하는 리텐션 기능을 갖는 MTCMOS 플립플롭.
  5. 제 1 항에 있어서,
    상기 마스터 래치부는,
    상기 내부 클럭 신호의 제어 하에 온 또는 오프되어 상기 입력 신호를 제 1 노드로 출력하는 마스터 래치 게이트와,
    상기 제 1 노드의 신호를 인버팅시켜 제 2 노드로 출력하는 제 1 인버터와,
    상기 제 2 노드의 신호를 수신하여 인버팅시키는 제 2 인버터와,
    상기 내부 클럭 신호의 제어 하에 상기 제 2 인버터의 신호를 상기 제 1 노드로 출력하는 제 1 전달 게이트를 포함하며,
    상기 마스터 래치 게이트, 제 1, 2 인버터 및 전달 게이트는, 슬립 모드 시 오프되는 푸터 셀에 의해 플로팅되는 것을 특징으로 하는 리텐션 기능을 갖는 MTCMOS 플립플롭.
  6. 제 5 항에 있어서,
    상기 슬레이브 래치부는,
    상기 제 2 노드의 신호를 상기 내부 클럭 신호의 제어 하에 제 3 노드로 전달하거나 상기 슬립 모드 제어 신호에 의거하여 오프되는 슬레이브 래치 게이트와,
    상기 제 3 노드의 신호를 수신하여 인버팅시켜 제 4 노드로 출력하는 제 3 인버터와,
    상기 제 4 노드의 신호를 수신하여 인버팅시키는 제 4 인버터와,
    상기 제 4 인버터의 신호를 상기 내부 클럭 신호 또는 리텍션 제어 신호의 제어 하에 상기 제 3 노드로 출력하는 제 2 전달 게이트를 포함하며,
    상기 슬레이브 래치 게이트, 제 3, 4 인버터 및 제 2 전달 게이트는, 실제 접지에 연결되는 것을 특징으로 하는 리텐션 기능을 갖는 MTCMOS 플립플롭.
  7. 리텐션 신호와 외부 클럭 신호의 변화에 의거하여 내부 클럭 신호 또는 슬립 모드 제어 신호를 출력하는 신호 발생부와,
    상기 내부 클럭 신호에 의거하여 입력 신호를 래치하고 마스터 래치 출력 신 호를 출력하며, 외부의 리셋 신호에 의거하여 로우 신호를 출력하는 마스터 래치부와,
    상기 내부 클럭 신호의 제어 하에 상기 마스터 래치 신호를 래치하고 슬레이브 래치 출력 신호를 출력하며, 실제 접지에 연결되어 슬립 모드 시 상기 리텐션 제어 신호의 제어 하에 상기 래치된 신호를 유지하고, 상기 리셋 신호에 의거하여 항상 일정한 출력 신호를 출력하는 슬레이브 래치부
    를 포함하는 리텐션 기능을 갖는 MTCMOS 플립플롭.
  8. 제 7 항에 있어서,
    상기 신호 발생부는,
    상기 리텐션 신호와 외부 클럭 신호를 입력으로 하는 낸드 게이트와,
    상기 낸드 게이트의 출력 신호를 인버팅시키는 인버터
    를 포함하는 리텐션 기능을 갖는 MTCMOS 플립플롭.
  9. 제 8 항에 있어서,
    상기 내부 클럭 신호 또는 슬립 모드 제어 신호는, 상기 낸드 게이트의 출력 및 상기 인버터의 출력 신호인 것을 특징으로 하는 리텐션 기능을 갖는 MTCMOS 플립플롭.
  10. 제 8 항에 있어서,
    상기 낸드 게이트는, 직렬로 연결된 두 개의 PMOS 트랜지스터에 병렬 연결된 두 개의 NMOS 트랜지스터가 직렬로 연결되어 있으며, 상기 각각의 PMOS 및 NMOS에 상기 외부 클럭 신호 및 리텐션 신호가 인가되는 것을 특징으로 하는 리텐션 기능을 갖는 MTCMOS 플립플롭.
  11. 제 7 항에 있어서,
    상기 마스터 래치부는,
    상기 내부 클럭 신호의 제어 하에 온 또는 오프되어 상기 입력 신호를 제 1 노드로 출력하는 마스터 래치 게이트와,
    상기 제 1 노드의 신호를 인버팅시켜 제 2 노드로 출력하는 제 1 인버터와,
    상기 제 2 노드의 신호와 상기 리셋 신호를 입력으로 하여 상기 제 2 노드 신호를 인버팅시키거나 하이 신호를 출력하는 제 1 낸드 게이트와,
    상기 내부 클럭 신호의 제어 하에 상기 제 1 낸드 게이트의 신호를 상기 제 1 노드로 출력하는 제 1 전달 게이트를 포함하며,
    상기 마스터 래치 게이트, 제 1 인버터, 제 1 낸드 게이트 및 전달 게이트는, 슬립 모드 시 오프되는 푸터 셀에 의해 플로팅되는 것을 특징으로 하는 리텐션 기능을 갖는 MTCMOS 플립플롭.
  12. 제 11 항에 있어서,
    상기 슬레이브 래치부는,
    상기 제 2 노드의 신호를 상기 내부 클럭 신호의 제어 하에 제 3 노드로 전달하거나 상기 리텐션 제어 신호에 의거하여 오프되는 슬레이브 래치 게이트와,
    상기 제 3 노드의 신호와 상기 리셋 신호를 입력으로 하여 상기 제 3 노드의 신호를 인버팅시켜 제 4 노드로 신호를 출력하거나 하이 신호를 출력 신호로 출력시키는 제 2 낸드 게이트와,
    상기 제 4 노드의 신호를 수신하여 인버팅시키는 제 2 인버터와,
    상기 제 2 인버터의 신호를 상기 내부 클럭 신호 또는 리텍션 제어 신호의 제어 하에 상기 제 3 노드로 출력하는 제 2 전달 게이트를 포함하며,
    상기 슬레이브 래치 게이트, 제 2 인버터, 제 2 낸드 게이트 및 제 2 전달 게이트는, 상기 슬립 모드 시에 실제 접지되는 것을 특징으로 하는 리텐션 기능을 갖는 MTCMOS 플립플롭.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130139770A (ko) * 2012-06-13 2013-12-23 에이알엠 리미티드 진단 데이터 경로 상에서의 홀드 시간을 증가시키기 위한 소자들을 갖는 순차 래칭장치
KR20140145821A (ko) * 2013-06-14 2014-12-24 삼성전자주식회사 반도체 장치 및 그 구동 방법
DE102012212549B4 (de) * 2011-07-21 2016-08-04 Infineon Technologies Ag Vorrichtung mit einem Datenerhaltungsmodus und einem Datenverarbeitungsmodus
KR101676962B1 (ko) * 2015-07-21 2016-11-16 인하대학교 산학협력단 리셋이 있는 단열 디-플립플롭 회로
KR20160143159A (ko) * 2015-06-04 2016-12-14 삼성전자주식회사 데이터 복원을 안정적으로 제어하는 파워 게이팅 제어 회로
KR20230021242A (ko) * 2021-08-05 2023-02-14 주식회사 키파운드리 저전력 리텐션 플립 플롭

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8650470B2 (en) 2003-03-20 2014-02-11 Arm Limited Error recovery within integrated circuit
US8185812B2 (en) * 2003-03-20 2012-05-22 Arm Limited Single event upset error detection within an integrated circuit
US8269525B2 (en) * 2009-11-17 2012-09-18 Ati Technologies Ulc Logic cell having reduced spurious toggling
JP5315276B2 (ja) 2010-03-25 2013-10-16 ルネサスエレクトロニクス株式会社 半導体装置、フリップフロップの制御方法およびプログラム
US8253464B2 (en) 2010-04-30 2012-08-28 Stmicroelectronics International N.V. Multi-threshold complementary metal-oxide semiconductor master slave flip-flop
US8493120B2 (en) * 2011-03-10 2013-07-23 Arm Limited Storage circuitry and method with increased resilience to single event upsets
CN103548263B (zh) 2011-05-13 2016-12-07 株式会社半导体能源研究所 半导体装置
US9083337B2 (en) 2012-01-13 2015-07-14 The Board Of Trustees Of The University Of Arkansas Multi-threshold sleep convention logic without nsleep
US8988123B2 (en) 2012-12-14 2015-03-24 Nvidia Corporation Small area low power data retention flop
US8975934B2 (en) 2013-03-06 2015-03-10 Qualcomm Incorporated Low leakage retention register tray
US9287858B1 (en) * 2014-09-03 2016-03-15 Texas Instruments Incorporated Low leakage shadow latch-based multi-threshold CMOS sequential circuit
JP6453732B2 (ja) * 2015-09-11 2019-01-16 株式会社東芝 半導体集積回路
US10608615B2 (en) 2016-01-28 2020-03-31 Samsung Electronics Co., Ltd. Semiconductor device including retention reset flip-flop
US10404240B2 (en) 2016-01-28 2019-09-03 Samsung Electronics Co., Ltd. Semiconductor device comprising low power retention flip-flop
KR102636098B1 (ko) * 2016-10-31 2024-02-13 삼성전자주식회사 플립 플롭 및 이를 포함하는 반도체 시스템
KR102555451B1 (ko) * 2018-05-31 2023-07-17 에스케이하이닉스 주식회사 반도체 장치
CN109450411B (zh) * 2019-01-04 2022-10-11 京东方科技集团股份有限公司 锁存器及其驱动方法和芯片
CN110289846A (zh) * 2019-06-27 2019-09-27 北京大学深圳研究生院 一种具有数据保持功能的触发器
CN110995206B (zh) * 2019-12-13 2023-07-28 海光信息技术股份有限公司 触发器电路

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04263510A (ja) * 1991-02-18 1992-09-18 Nec Corp フリップフロップ回路
KR100519787B1 (ko) * 2002-11-07 2005-10-10 삼성전자주식회사 슬립 모드에서 데이터 보존이 가능한 ｍｔｃｍｏｓ플립플롭 회로
US7248090B2 (en) * 2005-01-10 2007-07-24 Qualcomm, Incorporated Multi-threshold MOS circuits
JP4231887B2 (ja) * 2006-09-28 2009-03-04 株式会社東芝 不揮発ラッチ回路および不揮発性フリップフロップ回路

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102012212549B4 (de) * 2011-07-21 2016-08-04 Infineon Technologies Ag Vorrichtung mit einem Datenerhaltungsmodus und einem Datenverarbeitungsmodus
KR20130139770A (ko) * 2012-06-13 2013-12-23 에이알엠 리미티드 진단 데이터 경로 상에서의 홀드 시간을 증가시키기 위한 소자들을 갖는 순차 래칭장치
KR20140145821A (ko) * 2013-06-14 2014-12-24 삼성전자주식회사 반도체 장치 및 그 구동 방법
KR20160143159A (ko) * 2015-06-04 2016-12-14 삼성전자주식회사 데이터 복원을 안정적으로 제어하는 파워 게이팅 제어 회로
KR101676962B1 (ko) * 2015-07-21 2016-11-16 인하대학교 산학협력단 리셋이 있는 단열 디-플립플롭 회로
KR20230021242A (ko) * 2021-08-05 2023-02-14 주식회사 키파운드리 저전력 리텐션 플립 플롭
US11990909B2 (en) 2021-08-05 2024-05-21 Sk Keyfoundry Inc. Low power retention flip-flop

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